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KR100832716B1 - 바이폴라 트랜지스터 및 그 제조방법 - Google Patents

바이폴라 트랜지스터 및 그 제조방법 Download PDF

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Abstract

본 발명에서는 바이폴라 트랜지스터 및 그 제조방법에 관해 개시된다.
본 발명에 따른 바이폴라 트랜지스터는 실리콘 기판의 표면내에 형성되는 제1도전형의 매몰층; 상기 제1도전형의 매몰층을 포함한 실리콘 기판상에 형성되는 에피택셜층; 상기 에피택셜층의 표면내에 일정한 간격을 갖고 형성되는 베이스 영역 및 이미터 영역; 상기 제1도전형의 매몰층의 표면이 소정부분 노출되도록 상기 에피택셜층을 선택적으로 제거되어 형성되는 개구부; 상기 개구부에 대응된 제1도전형의 매몰층의 표면내에 형성되는 제1도전형의 확산 영역; 상기 실리콘 기판의 전면에 형성되는 층간 절연막; 상기 베이스 영역, 이미터 영역 및 제1도전형의 확산 영역의 표면이 노출되도록 상기 층간 절연막을 선택적으로 제거되어 형성되는 콘택홀; 및 상기 콘택홀을 통해 베이스 영역, 이미터 영역, 제1도전형의 확산 영역에 각각 전기적으로 연결되어 형성되는 베이스 전극, 이미터 전극, 컬렉터 전극이 포함되어 구성되는 것을 특징으로 한다.
바이폴라, 트랜지스터, 개구부, 콘택홀, 매몰층, 금속

Description

바이폴라 트랜지스터 및 그 제조방법{BIPOLAR JUNCTION TRANSISTOR AND METHOD FOR FABRICATING THE SAME}
도 1a은 종래 기술에 의한 바이폴라 트랜지스터를 나타낸 평면도.
도 1b는 도 1a의 II-II선에 따른 종래 기술에 의한 바이폴라 트랜지스터를 나타낸 단면도.
도 2는 본 발명에 의한 바이폴라 트랜지스터를 나타낸 단면도.
도 3a 내지 도 3g는 본 발명에 의한 바이폴라 트랜지스터의 형성방법을 나타낸 공정 단면도.
본 발명에서는 바이폴라 트랜지스터 및 그 제조방법에 관해 개시된다.
일반적으로, 바이폴라 접합 트랜지스터(bipolar Junction Transistor)는 모스 전계 효과 트랜지스터(MOS Field Effect Transistor)에 비해 전류 구동 능력이 크고 동작 속도가 빠르기 때문에, 최근에는 각 제품의 특정한 부분을 모스 전계 효과 트랜지스터 대신에 바이폴라 접합 트랜지스터를 사용하는 예가 증가하고 있다.
아울러서, 상기 바이폴라 접합 트랜지스터는 고속의 데이터 처리 및 고성능 을 구현하기 위하여 PNP 바이폴라 접합 트랜지스터 및 NPN 바이폴라 접합 트랜지스터가 실리콘 기판에 같이 집적된 상보형 바이폴라 트랜지스터가 이용되고 있다.
도 1a은 종래 기술에 의한 바이폴라 트랜지스터를 나타낸 평면도이고, 도 1b는 도 1a의 II-II선에 따른 종래 기술에 의한 바이폴라 트랜지스터를 나타낸 단면도이다.
도 1a 및 도 1b에 도시한 바와 같이, 실리콘 기판(11)의 표면내에 형성되는 n+형 매몰층(12)과, 상기 n+형 매몰층(12)을 포함한 실리콘 기판(11)의 전면에 형성되는 에피택셜층(13)과, 상기 에피택셜층(13)의 표면내에 형성되는 n-형 웰(14)과, 상기 n-형 웰(14)이 형성된 에피택셜층(13)의 표면내에 일정한 간격을 갖고 형성되는 베이스 영역(15) 및 이미터 영역(16)과, 상기 n형 매몰층(12)과 연결되도록 상기 에피택셜층(13)의 표면내에 형성되는 n+형 확산 영역(17)과, 상기 에피택셜층(13)을 포함한 실리콘 기판(11)의 전면에 형성되는 층간 절연막(18)과, 상기 층간 절연막(18)을 관통하여 상기 베이스 영역(15)과 이미터 영역(16) 및 상기 n형 확산영역(17)에 각각 연결되는 베이스 전극(19), 이미터 전극(20), 컬렉터 전극(21)을 포함하여 구성된다.
여기서, 상기 n+형 매몰층(12)은 컬렉터 영역으로 사용된다.
그러나 상기와 같은 종래 기술에 의한 NPN 바이폴라 트랜지스터는 다음과 같은 문제점이 있었다.
즉, 컬렉터를 형성함에 있어 통상 n+형 매몰층(12)과 실리콘 기판(11) 표면을 싱크(sink)라고 하는 고농도의 n+형 확산 영역(17)으로 연결하는 하는데, 이 싱크는 실리콘 기판(11) 상부로부터 에피택셜층(13) 하부의 n+형 매몰층(12)과 연결하기 위하여 n형의 고농도 이온주입과 많은 열처리를 병행한다.
이럴 경우 하부깊이 만큼 사이드(side)로도 정션(junction)이 많은 확장을 하게 된다. 또한, 베이스 정션(base junction)과도 내압 문제가 발생되어 일정거리를 두어야 한다. 이러한 문제들로 인하여 싱크를 정션으로 사용할 경우 트랜지스터의 사이즈는 증가하게 된다.
본 발명은 n+형 매몰층과 실리콘 기판 표면 사이에 트렌치를 형성하고 금속층을 형성하여 RC를 줄임과 동시에 트랜지스터의 사이즈를 줄이도록 한 바이폴라 트랜지스터 및 그 제조방법을 제공하는데 그 목적이 있다.
본 발명에 따른 바이폴라 트랜지스터는 실리콘 기판의 표면내에 형성되는 제1도전형의 매몰층; 상기 제1도전형의 매몰층을 포함한 실리콘 기판상에 형성되는 에피택셜층; 상기 에피택셜층의 표면내에 일정한 간격을 갖고 형성되는 베이스 영역 및 이미터 영역; 상기 제1도전형의 매몰층의 표면이 소정부분 노출되도록 상기 에피택셜층을 선택적으로 제거되어 형성되는 개구부; 상기 개구부에 대응된 제1도전형의 매몰층의 표면내에 형성되는 제1도전형의 확산 영역; 상기 실리콘 기판의 전면에 형성되는 층간 절연막; 상기 베이스 영역, 이미터 영역 및 제1도전형의 확산 영역의 표면이 노출되도록 상기 층간 절연막을 선택적으로 제거되어 형성되는 콘택홀; 및 상기 콘택홀을 통해 베이스 영역, 이미터 영역, 제1도전형의 확산 영역 에 각각 전기적으로 연결되어 형성되는 베이스 전극, 이미터 전극, 컬렉터 전극이 포함되어 구성되는 것을 특징으로 한다.
본 발명에 따른 바이폴라 트랜지스터의 제조방법은 실리콘 기판의 표면내에 제1도전형의 매몰층을 형성하는 단계; 상기 제1도전형의 매몰층을 포함한 실리콘 기판상에 에피택셜층을 형성하는 단계; 상기 에피택셜층의 표면내에 일정한 간격을 갖는 베이스 영역 및 이미터 영역을 형성하는 단계; 상기 제1도전형의 매몰층의 표면이 소정부분 노출되도록 상기 에피택셜층을 선택적으로 제거하여 개구부를 형성하는 단계; 상기 개구부에 대응된 제1도전형의 매몰층의 표면내에 제1도전형의 확산 영역을 형성하는 단계; 상기 실리콘 기판의 전면에 층간 절연막을 형성하는 단계; 상기 베이스 영역, 이미터 영역 및 제1도전형의 확산 영역의 표면이 노출되도록 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계; 및 상기 콘택홀을 통해 베이스 영역, 이미터 영역, 제1도전형의 확산 영역에 전기적으로 연결되는 베이스 전극, 이미터 전극, 컬렉터 전극을 각각 형성하는 단계가 포함되어 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 바이폴라 트랜지스터 및 그 형성방법을 보다 상세히 설명하면 다음과 같다.
도 2는 본 발명에 의한 바이폴라 트랜지스터를 나타낸 단면도이다.
도 2에 도시한 바와 같이, 실리콘 기판(101)의 표면내에 형성되는 n+형 매몰층(102)과, 상기 n+형 매몰층(102)을 포함한 실리콘 기판(101)상에 형성되는 에피택셜층(103)과, 상기 에피택셜층(103)의 표면내에 형성되는 n-형 웰(104)과, 상기 n-형 웰(104)이 형성된 에피택셜층(103)의 표면내에 일정한 간격을 갖고 형성되는 베이스 영역(105) 및 이미터 영역(106)과, 상기 n+형 매몰층(102)의 표면이 소정부분 노출되도록 상기 에피택셜층(103)을 선택적으로 제거되어 형성되는 개구부(110)와, 상기 개구부(110)에 대응된 n+형 매몰층(102)의 표면내에 형성되는 n+형 확산 영역(111)과, 상기 실리콘 기판(111)의 전면에 형성되는 층간 절연막(112)과, 상기 베이스 영역(105), 이미터 영역(106) 그리고 n+형 확산 영역(111)의 표면이 노출되도록 상기 층간 절연막(112)을 선택적으로 제거되어 형성되는 콘택홀(114)과, 상기 콘택홀(114)을 통해 베이스 영역(105), 이미터 영역(106), n+형 확산 영역(111)에 각각 전기적으로 연결되어 형성되는 베이스 전극(115), 이미터 전극(116), 컬렉터 전극(117)을 포함하여 구성되어 있다.
도 3a 내지 도 3g는 본 발명에 의한 바이폴라 트랜지스터의 형성방법을 나타낸 공정 단면도이다.
도 3a에 도시한 바와 같이, 실리콘 기판(101)에 선택적으로 n형 불순물 이온을 주입하여 상기 실리콘 기판(101)의 표면내에 일정한 폭을 갖는 n+형 매몰층(102)을 형성한다.
이어서, 상기 n+형 매몰층(102)이 형성된 실리콘 기판(101)을 에피택셜 성장시키어 상기 실리콘 기판(101)상에 에피택셜층(103)을 형성한다.
이어서, 상기 에피택셜층(103)에 선택적으로 저농도 n-형 불순물 이온을 주입하여 상기 에피택셜층(103)의 표면내에 일정한 폭을 갖는 n-형 웰(well)(104)을 형성한다.
그리고 상기 n-형 웰(104)이 형성된 에피택셜층(103)에 선택적으로 n형 및 p형 불순물 이온을 주입하여 일정한 간격을 갖는 n+형의 베이스 영역(105)과 p+형의 이미터 영역(106)을 형성한다.
도 3b에 도시한 바와 같이, 상기 실리콘 기판(101)의 전면에 산화막(107) 및 질화막(108)을 차례로 형성하고, 상기 질화막(108)상에 제 1 포토레지스트(109)를 도포한다.
이어서, 노광 및 현상 공정으로 상기 제 1 포토레지스트(109)를 선택적으로 패터닝하여 컬렉터 싱크 영역을 정의한다.
그리고 상기 패터닝된 제 1 포토레지스트(109)를 마스크로 이용하여 상기 질화막(108) 및 산화막(107)을 선택적으로 제거하고, 계속해서 상기 n+형 매몰층(102)의 표면이 소정부분 노출되도록 상기 에피택셜층(103)을 선택적으로 제거하여 개구부(110)를 형성한다.
도 3c에 도시한 바와 같이, 상기 제 1 포토레지스트(109)를 포함하여 질화막(108) 및 산화막(107)을 마스크로 이용하여 전면에 고농도 n형 불순물 이온을 주입하여 상기 개구부(110) 내부의 n+형 매몰층(102)의 표면내에 소정깊이를 갖는 n+형 확산 영역(111)을 형성한다.
도 3d에 도시한 바와 같이, 상기 제 1 포토레지스트(109), 질화막(108), 산화막(107)을 제거하고, 상기 실리콘 기판(101)을 세정하여 공정 중에 발생하는 이물질들을 제거한다.
이어서, 상기 실리콘 기판(101)의 전면에 층간 절연막(112)을 형성한다.
도 3e에 도시한 바와 같이, 상기 층간 절연막(112)상에 제 2 포토레지스트(113)를 도포한 후, 노광 및 현상 공정으로 상기 제 2 포토레지스트(113)를 선택적으로 패터닝하여 각 전극 영역을 정의한다.
도 3f에 도시한 바와 같이, 상기 패터닝된 제 2 포토레지스트(113)를 마스크로 이용하여 상기 베이스 영역(105), 이미터 영역(106) 그리고 상기 n+형 확산 영역(111)의 표면이 노출되도록 상기 층간 절연막(112)을 선택적으로 제거하여 콘택홀(114)을 형성한다.
이때 상기 n+형 확산 영역(111)의 표면이 노출되도록 형성된 콘택홀(114)은 상기 개구부(110)와 대응되면서 더 넓은 폭을 갖도록 형성한다.
도 3g에 도시한 바와 같이, 상기 제 2 포토레지스트(113)를 제거하고, 상기 실리콘 기판(101)의 전면에 금속막을 증착하고, 포토 및 식각 공정을 통해 상기 금속막을 선택적으로 제거하여 상기 콘택홀(114)을 통해 베이스 영역(105), 이미터 영역(106) 그라고 n+형 확산 영역(111)과 전기적으로 연결되는 베이스 전극(115), 이미터 전극(116), 컬렉터 전극(117)을 각각 형성한다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명에 의한 바이폴라 트랜지스터 및 그 형성 방법은 다음과 같은 효과가 있다.
첫째, n+형 매몰층을 연결하기 위한 싱크 영역을 정션이 아닌 금속으로 형성함으로써 싱크 영역을 좁게 형성할 수 있다.
둘째, 베이스와의 간격도 줄일 수 있어 트랜지스터의 사이즈를 대폭으로 감소시킬 수 있다.
셋째, 컬렉터 저항을 줄여 트랜지스터의 성능을 향상시킬 수 있다.

Claims (4)

  1. 삭제
  2. 삭제
  3. 실리콘 기판의 표면내에 제1도전형의 매몰층을 형성하는 단계;
    상기 제1도전형의 매몰층을 포함한 실리콘 기판상에 에피택셜층을 형성하는 단계;
    상기 에피택셜층의 표면내에 일정한 간격을 갖는 베이스 영역 및 이미터 영역을 형성하는 단계;
    상기 제1도전형의 매몰층의 표면이 소정부분 노출되도록 상기 에피택셜층을 선택적으로 제거하여 개구부를 형성하는 단계;
    상기 개구부에 대응된 제1도전형의 매몰층의 표면내에 제1도전형의 확산 영역을 형성하는 단계;
    상기 실리콘 기판의 전면에 층간 절연막을 형성하는 단계;
    상기 베이스 영역, 이미터 영역 및 제1도전형의 확산 영역의 표면이 노출되도록 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 통해 베이스 영역, 이미터 영역, 제1도전형의 확산 영역에 전기적으로 연결되는 베이스 전극, 이미터 전극, 컬렉터 전극을 각각 형성하는 단계가 포함되어 구성되는 것을 특징으로 하는 바이폴라 트랜지스터의 형성방법.
  4. 제 3항에 있어서,
    상기 콘택홀은 상기 개구부보다 더 넓은 폭으로 갖도록 형성하는 것을 특징으로 하는 바이폴라 트랜지스터의 형성방법.
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