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JP2007243140A - 半導体装置、電子装置および半導体装置の製造方法 - Google Patents

半導体装置、電子装置および半導体装置の製造方法 Download PDF

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JP2007243140A JP2006280649A JP2006280649A JP2007243140A JP 2007243140 A JP2007243140 A JP 2007243140A JP 2006280649 A JP2006280649 A JP 2006280649A JP 2006280649 A JP2006280649 A JP 2006280649A JP 2007243140 A JP2007243140 A JP 2007243140A
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semiconductor
substrate
region
semiconductor substrate
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Hisashi Toyoda
久志 豊田
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Renesas Technology Corp
Original Assignee
Renesas Technology Corp
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Abstract

【課題】ＲＦバイポーラトランジスタにおける高利得化および高効率化を実現できる技術を提供する。
【解決手段】平面でコレクタ引き出し領域７を取り囲み、分離部６、コレクタ領域４およびコレクタ埋め込み領域２を貫通して基板１に達する溝８内に絶縁膜を埋め込んで形成した分離部８Ａによってｐ＋型の分離領域３とｎ＋型のコレクタ埋め込み領域２との間、およびｐ＋型の分離領域５とｎ型のコレクタ領域４（ｎ＋型のコレクタ引き出し領域７）との間での素子分離を行う。また、絶縁膜１６、酸化シリコン膜１２、９、半導体領域７Ｐおよび分離領域５、３を貫通し基板１に達する溝１７内に導電性膜を埋め込んで形成した導電体層１８によってエミッタ配線（配線２２Ｄ）と基板１との間の電流経路を形成し、エミッタ配線と基板１との間のインピーダンスを低減する。
【選択図】図２２

Description

本発明は、半導体装置、電子装置および半導体装置の製造技術に関し、特に、ＰＡ（Power Amplifier）用のＲＦ（Radio Frequency）バイポーラトランジスタに適用して有効な技術に関するものである。
特開２００５−４４９５６号公報（特許文献１）、特開２００４−２４１７７９号公報（特許文献２）、特開２００４−１１１９７５号公報（特許文献３）、特開２００４−４０１３１号公報（特許文献４）、特開２００３−３３８５５８号公報（特許文献５）、特開２００２−３１３７９９号公報（特許文献６）、特開平５−１２９３１９号公報（特許文献７）、特表２００３−５１５９２７号公報（特許文献８）、特開２００４−３１１９７１号公報（特許文献９）、特開２００４−２７４０２３号公報（特許文献１０）、特開平１１−１８９７５３号公報（特許文献１１）、特開２００３−４５８８４号公報（特許文献１２）、および特開２００２−２６０２７号公報（特許文献１３）には、シリコンゲルマニウム（ＳｉＧｅ）のＨＢＴ（Heterojunction Bipolar Transistor）において、絶縁膜を埋め込んだ溝によって基板−コレクタ間の素子分離を行う構造が開示されている。
また、特開平８−１８１１５３号公報（特許文献１４）には、チップ内導通型配線でエミッタ配線が構成された高出力用バイポーラトランジスタの構造が開示されている。
特開２００５−４４９５６号公報 特開２００４−２４１７７９号公報 特開２００４−１１１９７５号公報 特開２００４−４０１３１号公報 特開２００３−３３８５５８号公報 特開２００２−３１３７９９号公報 特開平５−１２９３１９号公報 特表２００３−５１５９２７号公報 特開２００４−３１１９７１号公報 特開２００４−２７４０２３号公報 特開平１１−１８９７５３号公報 特開２００３−４５８８４号公報 特開２００２−２６０２７号公報 特開平８−１８１１５３号公報
本発明者は、無線ＬＡＮ用途で用いられるＰＡ（Power Amplifier）用のＲＦ（Radio Frequency）バイポーラトランジスタについて検討している。ＲＦバイポーラトランジスタの開発において重要となるのは、高効率化、高出力化および高利得化の３項目であり、それぞれを向上させることが求められる。これら３項目を独立に向上させるために単に能動素子の特性を変更しても、他の項目とのトレードオフの関係があることからその他の項目を低下させてしまう不具合が存在する。
本発明者は、上記３項目を独立に向上させるために、半導体基板（以下、単に基板と記す）−コレクタ間の容量の低減、およびエミッタインピーダンスの低減による高利得化および高効率化を実現する技術について検討している。その中で、本発明者は、以下のような課題を見出した。
図２８〜図３０は、それぞれ本発明者が検討したＲＦバイポーラトランジスタの要部平面図、図２８中のＡ−Ａ線に沿った要部断面図および前記ＲＦバイポーラトランジスタの回路図である。本発明者が検討したＲＦバイポーラトランジスタにおいては、基板の主面にベース、コレクタおよびエミッタを設ける一方、基板の主面とは反対側の裏面と上記エミッタとを電気的に接続して同電位に設定した構造を有している。基板−コレクタ間の素子分離は、ｐ＋型の基板１０１とｎ＋型のコレクタ埋め込み領域１０２との間、ｐ＋型の分離領域１０３とｎ＋型のコレクタ埋め込み領域１０２との間、およびｐ＋型の分離領域１０５とコレクタ領域１０４（コレクタ引き出し領域１０７）との間でＰＮ接合を形成すること（以下、ＰＮ接合分離型と記す）によって行っている。なお、基板１０１上には、ベースと電気的に接続するベース配線１０８、コレクタと電気的に接続するコレクタ配線１０９、およびエミッタと電気的に接続するエミッタ配線１１０、１１１が配置され、エミッタ配線１１１は、プラグ１１２、ｐ＋型半導体領域１１３および分離領域１０５、１０３を介して基板１０１と電気的に接続されている。このように基板−コレクタ間の素子分離がＰＮ接合分離型の場合には、これらのＰＮ接合部ＰＮＪ（図２８および図２９中にて太線で図示）にて基板−コレクタ間の接合容量Ｃｊｓが形成される。ここで、基板−コレクタ間の接合容量Ｃｊｓは、ε０を真空の誘電率、ＫをＳｉ（シリコン）の比誘電率、Ｗを空乏層の幅、ＡｃｘをＰＮ接合部ＰＮＪの面積とすると、Ｃｊｓ＝（ε０・Ｋ／Ｗ）・Ａｃｘと表される。図２８および図２９に示すような構造の場合には、コレクタ埋め込み領域１０２の底面ばかりでなく、コレクタ埋め込み領域１０２およびコレクタ領域１０４（コレクタ引き出し領域１０７）の側面もＰＮ接合部ＰＮＪの面積Ａｃｘを形成してしまうことから、基板−コレクタ間の接合容量Ｃｊｓを増加させてしまう要因となっている。
また、コレクタ−エミッタ間容量Ｃｃｅは、コレクタ−エミッタ間の配線容量をＣｃｘとすると、Ｃｃｅ＝Ｃｊｓ＋Ｃｃｘと表される。すなわち、基板−コレクタ間の接合容量Ｃｊｓが増大するほどコレクタ−エミッタ間容量Ｃｃｅが大きくなり、ＲＦバイポーラトランジスタの高効率化が困難になる課題が存在する。
また、ＲＦバイポーラトランジスタのチップ内においては、エミッタ配線１１１と基板１０１との間の電流経路がｐ＋型半導体領域１１３および分離領域１０５、１０３を経由する反絶縁構造となっていることから、チップ外のボンディングワイヤ（図示は省略）によってエミッタ配線１１１と基板１０１との間の電流経路を別途設けた構造となっている。そのため、エミッタ配線１１１と基板１０１との間のインピーダンスＺｅ（エミッタ配線１１１と基板１０１との間の電流経路における抵抗成分およびインダクタンス成分）が大きくなる。ここで、ｆＴをＲＦバイポーラトランジスタの遮断周波数、ｆをＲＦバイポーラトランジスタの動作周波数、ｒｂをベース抵抗、およびＣｂｃをベース−コレクタ間容量とすると、ＲＦバイポーラトランジスタの電力利得ＰＧは、ＰＧ≒１０ｌｏｇ［ｆＴ／（８・π・ｆ２・ｒｂ・Ｃｂｃ・Ｚｅ）］と表される。すなわち、インピーダンスＺｅが増大すると電力利得ＰＧが低下してしまい、ＲＦバイポーラトランジスタの高利得化が困難になる課題が存在する。特に、無線ＬＡＮ用途では、動作周波数ｆが５ＧＨｚ帯といった高周波帯になることから、インピーダンスＺｅが電力利得ＰＧに与える影響が大きくなる。
本発明の目的は、ＲＦバイポーラトランジスタにおける高利得化および高効率化を実現できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
（１）本発明による半導体装置は、半導体基板上の第１領域にバイポーラトランジスタを有し、前記半導体基板上の第２領域に前記バイポーラトランジスタのエミッタと電気的に接続されたエミッタパッドを有するものであって、
前記半導体基板上に形成された前記バイポーラトランジスタのコレクタ用の第１半導体層と、
前記第１半導体層上に形成されたコレクタ用の第２半導体層と、
前記第２半導体層上に形成された前記バイポーラトランジスタのベース用の第３半導体層と、
前記第３半導体層内に形成された前記バイポーラトランジスタのエミッタ用の第４半導体層と、
前記半導体基板上に形成され、前記第３半導体層と電気的に接続されたベース用の第１電極と、
前記半導体基板上に形成され、前記第４半導体層と電気的に接続されたエミッタ用の第２電極と、
平面で前記第３半導体層および前記第４半導体層を囲むように配置され、前記第１半導体層および前記第２半導体層と電気的に接続された第５半導体層と、
前記半導体基板上に形成され、前記第５半導体層と電気的に接続されたコレクタ用の第３電極と、
前記半導体基板上に形成され、前記半導体基板に達する第１溝部と、
前記第１溝部を埋め込み、第１パッドと前記半導体基板とを電気的に接続する第１導電性膜とを備えるものである。
（２）また、本発明による半導体装置は、上記（１）記載の半導体装置において、
前記半導体基板上にて平面で前記第５半導体層を囲むように配置され、前記第２半導体層および前記第１半導体層を貫通して前記半導体基板に達するように形成された第２溝部と、
前記第２溝部を埋め込む第１絶縁膜とを備えるものである。
（３）また、本発明による電子装置は、半導体基板上の第１領域にバイポーラトランジスタを有し、前記半導体基板上の第２領域に前記バイポーラトランジスタのエミッタと電気的に接続されたエミッタパッドを有する半導体チップが支持基板の主面上に搭載されたものであって、
前記半導体チップは、前記支持基板の前記主面上でパターニングされた金属フレームと接するように前記支持基板上に搭載され、
前記半導体チップは、前記半導体基板上に形成された前記バイポーラトランジスタのコレクタ用の第１半導体層と、
前記第１半導体層上に形成されたコレクタ用の第２半導体層と、
前記第２半導体層上に形成されたシリコンゲルマニウムを含む前記バイポーラトランジスタのベース用の第３半導体層と、
前記第３半導体層内に形成された前記バイポーラトランジスタのエミッタ用の第４半導体層と、
前記半導体基板上に形成され、前記第３半導体層と電気的に接続されたベース用の第１電極と、
前記半導体基板上に形成され、前記第４半導体層と電気的に接続されたエミッタ用の第２電極と、
平面で前記第３半導体層および前記第４半導体層を囲むように配置され、前記第１半導体層および前記第２半導体層と電気的に接続された第５半導体層と、
前記半導体基板上に形成され、前記第５半導体層と電気的に接続されたコレクタ用の第３電極と、
前記半導体基板上の前記第２領域に形成され、前記半導体基板に達する第１溝部と、
前記第１溝部を埋め込み、第１パッドと前記半導体基板とを電気的に接続する第１導電性膜と、
前記半導体基板上の前記第１領域にて平面で前記第５半導体層を囲むように配置され、前記第２半導体層および前記第１半導体層を貫通して前記半導体基板に達するように形成された第２溝部と、
前記第２溝部を埋め込む第１絶縁膜とを備えるものである。
（４）また、本発明による半導体装置の製造方法は、半導体基板上の第１領域にバイポーラトランジスタを有し、前記半導体基板上の第２領域に前記バイポーラトランジスタのエミッタと電気的に接続されたエミッタパッドを有する半導体装置の製造方法であって、
（ａ）前記半導体基板上に前記バイポーラトランジスタのコレクタ用の第１半導体層を形成する工程、
（ｂ）前記第１半導体層上にコレクタ用の第２半導体層を形成する工程、
（ｃ）前記半導体基板上の前記第１領域に前記第１半導体層および前記第２半導体層と電気的に接続する第５半導体層を形成する工程、
（ｄ）前記第２半導体層上に前記バイポーラトランジスタのベース用の第３半導体層を形成する工程、
（ｅ）前記第３半導体層内に前記バイポーラトランジスタのエミッタ用の第４半導体層を形成する工程、
（ｆ）前記半導体基板上の前記第２領域に前記半導体基板に達する第１溝部を形成する工程、
（ｇ）前記第１溝部を第１導電性膜で埋め込む工程、
（ｈ）前記半導体基板上の前記第２領域に前記第１導電性膜と電気的に接続するエミッタパッドを形成する工程、
を含み、
前記第５半導体層は、平面で前記第３半導体層および前記第４半導体層を囲むように形成するものである。
（５）また、本発明による半導体装置の製造方法は、上記（５）記載の半導体装置の製造方法において、
前記（ｃ）工程後、
（ｉ）前記半導体基板上の前記第１領域に平面で前記第５半導体層を取り囲み、前記第２半導体層および前記第１半導体層を貫通して前記半導体基板に達するように第２溝部を形成する工程、
（ｊ）前記第２溝部を第１絶縁膜で埋め込む工程、
を含むものである。
（６）また、本発明による半導体装置は、上記（１）記載の半導体装置において、
前記第１溝部は複数本備えられているものである。
バイポーラトランジスタの特性を向上させることができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。
また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
本実施の形態１の電子装置は、たとえば５ＧＨｚ帯無線ＬＡＮ用途で用いられるＰＡを含むものである。また、本実施の形態１の半導体装置は、そのＰＡ用のＲＦバイポーラトランジスタを含むものである。本実施の形態１においては、５ＧＨｚ帯とは５．０〜６．０ＧＨｚの周波数帯域のことを指し、５ＧＨｚ帯においては、５．２および５．８ＧＨｚの周波数が一般的に用いられ、５．８ＧＨｚが無線ＬＡＮとして用いられることが多い。この本実施の形態１の電子装置および半導体装置について、その製造工程に沿って説明する。
まず、図１および図２に示すように、たとえばｐ＋型のシリコンからなる基板１に、フォトリソグラフィ（以下、単にリソグラフィと記す）工程を経て、イオン注入法および熱拡散法により、ｎ＋型のコレクタ埋め込み領域（第１半導体層）２を形成する。なお、図２は、図１中のＡ−Ａ線に沿った断面を示している。この際、コレクタ埋め込み領域２の抵抗を低くするため、高濃度で浅い接合を形成するのに適したＡｓ（ヒ素）およびＳｂ（アンチモン）を用いる。これにより、コレクタ埋め込み領域２の抵抗を低くすることができるので、コレクタ抵抗を低減できる。また、本実施の形態１において、基板もしくは基板１と記す時には、基板１のみを示すものとする。
次に、図３および図４に示すように、ｎ＋型のコレクタ埋め込み領域２とアイソレーションするため、リソグラフィ工程を経て、イオン注入法および熱拡散法によりｐ＋型の分離領域（第２半導体層）３を形成する。この分離領域３の不純物濃度がコレクタと基板１との間の容量を決めるパラメータとなるため最適化を図る。
次に、図５に示すように、基板１の主面上にエピタキシャル法によりｎ型のＳｉエピタキシャル層を形成することにより、ｎ型のコレクタ領域４を形成する。この際、ｐ型の分離領域３と、これに囲まれた活性領域とのアイソレーションを考慮し、ｎ型のコレクタ領域４の不純物濃度を低くする。これは、ｎ型のコレクタ領域４の不純物濃度が高いと、ｐ型の分離領域３がｎ型に反転し、アイソレーションできなくなる可能性があるためであり、ｎ型のコレクタ領域４の不純物濃度は最適化が重要である。その後、上記活性領域のアイソレーションのため、リソグラフィ工程を経て、イオン注入法および熱拡散法により、ｐ型の分離領域５を形成する。
次に、図６および図７に示すように、上記エピタキシャル層の上面上に分離部６を形成することにより、エピタキシャル層の上面部に上記活性領域を形成する。この際、エミッタ−ベース接合領域用の活性領域Ｌ１、コレクタ引き出し領域用の活性領域Ｌ２、および基板１との電気的導通用の活性領域Ｌ３を同時に形成する。本実施の形態１では、ｎ型のコレクタ領域４、ｐ型のベース領域、ｐ＋型のベース引き出し領域およびエミッタ領域が、ｎ＋型のコレクタ埋め込み領域２およびｎ＋型のコレクタ引き出し領域により取り囲まれる、いわゆるエンクローチ型コレクタレイアウトを採用する。これにより、上記のようにコレクタからベースに流れる電流の経路を増加させることができ、かつ、電流集中を緩和できるので、コレクタ抵抗の低減と、素子破壊耐量の向上とを同時に実現できる。なお、ｐ型のベース領域、ｐ＋型のベース引き出し領域、エミッタ領域およびｎ＋型のコレクタ引き出し領域は、後の工程で形成するものであり、その工程時に詳述する。
次に、図８および図９に示すように、リソグラフィ工程を経て、イオン注入法等により、ｎ＋型のコレクタ引き出し領域（第５半導体層）７を形成する。この際、コレクタ引き出し領域７は、コレクタ領域４の上面からコレクタ埋め込み領域２に達するようにしなければならないため、コレクタ引き出し領域７を形成するための不純物として、たとえば拡散係数の大きいＰ（リン）を用いる。また、コレクタ引き出し領域７の抵抗はコレクタ抵抗に影響するため低抵抗化が必要である。続いて、リソグラフィ工程を経て、イオン注入法等により、ｐ＋型の半導体領域７Ｐを形成する。
次に、図１０および図１１に示すように、リソグラフィ工程を経て、分離部６、コレクタ領域４、コレクタ埋め込み領域２、および基板１の一部をエッチングし、平面でコレクタ引き出し領域７を取り囲み、分離部６、コレクタ領域４およびコレクタ埋め込み領域２を貫通して基板１に達する溝（第２溝部）８を形成する。また、溝８は、基板１の一部を掘り込むように形成する。続いて、基板１に熱酸化処理を施し、溝８の内壁に薄い酸化シリコン膜を形成する。次いで、基板１上にＢＰＳＧ（Boron-Phospho Silicate Glass）膜を堆積し、溝８をそのＢＰＳＧ膜で埋め込む。その後、溝８外のＢＰＳＧ膜を除去して溝８内にＢＰＳＧ膜を残すことにより、分離部（第１絶縁膜）８Ａを形成する。この分離部８Ａを設けたことにより、コレクタ−基板間の容量を低減することが可能となるが、この点については後に詳述する。
次に、図１２および図１３に示すように、基板１上に酸化シリコン膜９を堆積した後、ベース領域が形成される部分の酸化シリコン膜９をエッチングして開口部を形成する。続いて、その開口部内に、たとえばエピタキシャル法によってノンドープのＳｉＧｅ（シリコンゲルマニウム）層、ｐ型のＳｉＧｅ層およびノンドープのシリコン層を下層から順に堆積し、ヘテロ接合層（第３半導体層）１０を形成する。
続いて、酸化シリコン膜９およびヘテロ接合層１０上にｐ型の不純物（たとえばＢ（ホウ素））が導入された多結晶シリコン膜を堆積した後、その多結晶シリコン膜をリソグラフィ工程によってパターニングし、ベース引き出し電極（第１電極）１１を形成する。
ところで、本実施の形態１において、前述の溝８および分離部８Ａについては、分離部６の形成後、ベース引き出し電極１１の形成前ならいつ形成してもよい。溝８および分離部８Ａは活性領域Ｌ１、Ｌ２の位置に合わせて形成されることから、ベース引き出し電極１１を始めとした各部材のパターンの微細化が進んだ場合には、ベース引き出し電極１１の形成後に溝８および分離部８Ａを形成しようとすると、活性領域Ｌ１、Ｌ２と溝８（分離部８Ａ）とベース引き出し電極１１等の部材との位置合わせが困難になる。そのため、比較的パターンが大きい活性領域Ｌ１、Ｌ２の規定後、ベース引き出し電極１１の形成前に溝８および分離部８Ａを形成することにより、各部材の位置合わせ余裕を確保することができるので、各部材の微細化に対応することが可能となる。また、溝８および分離部８Ａは、基板１上に段差が少ない状況下で形成することが好ましい。
次に、図１４および図１５に示すように、たとえば熱ＣＶＤ（Chemical Vapor Deposition）法によって酸化シリコン膜１２を堆積した後、その酸化シリコン膜１２をリソグラフィ工程によってパターニングし、ヘテロ接合層１０上に開口部を形成する。続いて、その開口部内を含む酸化シリコン膜１２上に窒化シリコン膜１３を堆積した後、その窒化シリコン膜１３をリソグラフィ工程によってパターニングし、窒化シリコン膜１３をその開口部の底面の一部および側面に残す。続いて、基板１上にｎ型の不純物（たとえばＡｓまたはＰ）が導入された多結晶シリコン膜を堆積した後、その多結晶シリコン膜をリソグラフィ工程によってパターニングし、エミッタ引き出し電極（第２電極）１４を形成する。このエミッタ引き出し電極１４を形成するｎ型の多結晶シリコン膜は、たとえばＩＤＰ（In Situ phosphorus-Doped Polysilicon）を適用し、バイポーラトランジスタの電流増幅率の温度依存性を考慮する。これは、温度依存性に優れているＩＤＰ膜を使用することにより、高出力デバイス用途の中で重要となる熱による素子破壊を低減または防止するためである。続いて、基板１に熱処理を施すことにより、エミッタ引き出し電極１４から不純物を拡散させ、ヘテロ接合層１０にｎ＋型のエミッタ領域（第４半導体層）１５を自己整合的に形成する。
また、図１２に示すように、ベース引き出し電極１１を平面Ｕ字型構造とすることにより、ベース引き出し電極１１下におけるベース−コレクタ間ＭＯＳ容量およびコレクタ抵抗の低減が可能となる。それにより、本実施の形態１のＲＦバイポーラトランジスタの電力利得の向上と、遮断周波数と、１ｄＢ利得圧縮出力電力の向上とが同時に達成できる。
次に、図１６および図１７に示すように、たとえばＣＶＤ法等により基板１上に酸化シリコン膜を堆積することにより、絶縁膜（第２絶縁膜）１６を形成する。続いて、リソグラフィ工程を経て、絶縁膜１６、酸化シリコン膜１２、９、半導体領域７Ｐ、分離領域５、３および基板１の一部をエッチングし、絶縁膜１６、酸化シリコン膜１２、９、半導体領域７Ｐおよび分離領域５、３を貫通し基板１に達する溝（第１溝部）１７を形成する。また、溝１７は、基板１の一部を掘り込むように形成する。絶縁膜１６の形成後にこの溝１７を形成することにより、エミッタ引き出し電極１４を絶縁膜１６によって保護できるので、溝１７の形成時のエッチングによってエミッタ引き出し電極１４がダメージを受けてしまうことを防ぐことができる。続いて、たとえばスパッタリング法によって溝１７内を含む絶縁膜１６上に薄いＴｉＮ（窒化チタン）膜を堆積する。次いで、たとえばＣＶＤ法によって溝１７内を含む絶縁膜１６上にＷ（タングステン）膜を堆積し、溝１７をＷ膜で埋め込む。その後、溝１７外のＷ膜およびＴｉＮ膜を除去して溝１７内にＷ膜およびＴｉＮ膜を残すことにより、Ｗ膜を主導電層とする導電体層（第１導電性膜）１８を形成する。本実施の形態１では、この導電体層１８をＴｉＮ膜およびＷ膜から形成する場合について説明したが、ＴｉＮ膜およびＷ膜の代わりに、ｐ型の不純物がドープされた多結晶シリコン膜を溝１７に埋め込むことで形成してもよい。
次に、図１８および図１９に示すように、たとえばＣＶＤ法等により基板１上に酸化シリコン膜を堆積することにより、絶縁膜１９を形成する。続いて、リソグラフィ工程によってその絶縁膜１９をパターニングし、コレクタ引き出し領域７に達するコンタクトホール２０Ａ、ベース引き出し電極１１に達するコンタクトホール２０Ｂ、エミッタ引き出し電極１４に達するコンタクトホール２０Ｃ、および導電体層１８に達するコンタクトホール２０Ｄを形成する。続いて、たとえばコンタクトホール２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ内を含む基板１上に薄いＴｉＮ膜を堆積した後、基板１上にＷ膜を堆積し、そのＷ膜でコンタクトホール２０Ａ、２０Ｂ、２０Ｃ、２０Ｄを埋め込む。続いて、ＣＭＰ法によりコンタクトホール２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ外のＷ膜およびＴｉＮ膜を除去し、コレクタ引き出し領域７と電気的に接続するプラグ（第３電極）２１Ａ、ベース引き出し電極１１と電気的に接続するプラグ２１Ｂ、エミッタ引き出し電極１４と電気的に接続するプラグ２１Ｃ、および導電体層１８と電気的に接続するプラグ２１Ｄを形成する。
次に、図２０および図２１に示すように、たとえば基板１上に窒化チタン膜、Ａｌ（アルミニウム）膜および窒化チタン膜を順次堆積して積層膜を形成した後、リソグラフィ工程によってこの積層膜をパターニングすることによって第１配線層を形成する。それにより、プラグ２１Ａ、２１Ｂ、２１Ｃ、２１Ｄとそれぞれ電気的に接続する配線２２Ａ、２２Ｂ、２２Ｃ、２２Ｄが形成される。
次に、図２２に示すように、たとえばＣＶＤ法等により基板１上に酸化シリコン膜を堆積することにより、絶縁膜２５を形成する。続いて、リソグラフィ工程によってその絶縁膜２５をパターニングし、第１配線層に達するコンタクトホールを形成した後、そのコンタクトホール内に前述のプラグ２１Ａ〜２１Ｄと同様のプラグ２６を形成する。次いで、配線２２Ａ〜２２Ｄを形成した工程と同様の工程により、プラグ２６と電気的に接続する配線２７を含む第２配線層を形成する。
続いて、たとえばＣＶＤ法等により基板１上に酸化シリコン膜を堆積することにより、絶縁膜２８を形成した後、リソグラフィ工程によってこの絶縁膜２８をパターニングし、配線２７に達するコンタクトホールを形成した後、そのコンタクトホール内に前述のプラグ２１Ａ〜２１Ｄ、２６と同様のプラグ２９を形成する。この時、配線２２Ｄ上では、絶縁膜２５もパターニングされて、配線２２Ｄと電気的に接続するプラグ２９Ｄが形成される。
続いて、基板１上に、たとえば窒化チタン膜およびＡｌ膜を順次堆積することによって積層膜を形成した後、リソグラフィ工程によってこの積層膜をパターニングし、配線２７と電気的に接続する配線３０、エミッタと電気的に接続するエミッタパッド３１、ベースと電気的に接続するベースパッド３２、およびコレクタと電気的に接続するコレクタパッド３３を形成する。エミッタパッド３１、ベースパッド３２およびコレクタパッド３３は、それぞれ個別に設けるものである。エミッタパッド３１は、配線３０、２７、２２Ｃおよびプラグ２９、２６、２１Ｃを介して、エミッタ領域１５と電気的に接続するエミッタ引き出し電極１４と電気的に接続されている。ベースパッド３２は、図２２中では図示されない配線３０、２７、２２Ｂおよびプラグ２９、２６、２１Ｂを介して、ヘテロ接合層１０と電気的に接続するベース引き出し電極１１と電気的に接続されている。コレクタパッド３３は、配線３０、配線２７、２２Ａおよびプラグ２９、２６、２１Ａを介して、コレクタ領域４およびコレクタ引き出し領域７と電気的に接続されている。また、エミッタパッド３１およびエミッタ領域１５と電気的に接続された配線３０は、図２２中では図示されない配線２７およびプラグ２９、２６を介して、配線２２Ｄと電気的に接続されている。また、エミッタパッド３１は、配線２２Ｄ、プラグ２９Ｄ、２１Ｄおよび導電体層１８を介して基板１と電気的に接続される。
次に、配線３０、エミッタパッド３１、ベースパッド３２およびコレクタパッド３３を覆う酸化シリコン膜を基板１上に堆積することにより、最終の表面保護用の絶縁膜３４を形成する。続いて、リソグラフィ工程によってこの絶縁膜３４をパターニングし、エミッタパッド３１、ベースパッド３２およびコレクタパッド３３のそれぞれに達する開口部３５を形成する（図２３参照）。なお、図２３は、開口部３５を形成した時点における基板１の上面（平面）の要部を図示したものである。本実施の形態１のバイポーラトランジスタは、基板１がエミッタとなる基板エミッタ構造なので、チップの主面（デバイス形成面）からコレクタ電極を引き出すことができる。これにより、コレクタ用のボンディングパッドであるコレクタパッド３３を複数設けることができ、コレクタ用のワイヤの数を増やすことができるので、インピーダンスの改善（低減）が可能となる。
次に、基板１の裏面を研削した後、その裏面に、たとえばＡｕ（金）等のような導電性膜を蒸着法等により被着する。この研削処理では、放熱性の向上を考慮して最終的なチップの厚さが１００μｍ程度まで薄くなるように仕上げる。
次に、基板１を個々のチップへ分割する。続いて、図２４および図２５に示すように、分割されたチップ１Ｃを、その主面（デバイス形成面）を上に向け、かつ、基板１の裏面を配線基板（支持基板）のエミッタ配線（金属フレーム）ＥＬに接触させた状態で、配線基板の主面上に実装する。なお、図２５は、図２４中のＢ−Ｂ線に沿った断面を図示したものである。続いて、ボンディングワイヤＢＷを用いて、配線基板のベース配線（金属フレーム）ＢＬとベースパッド３２とを電気的に接続し、配線基板のコレクタ配線（金属フレーム）ＣＬとコレクタパッド３３とを電気的に接続し、配線基板のエミッタ配線ＥＬとエミッタパッド３１とを電気的に接続する。配線基板は、樹脂製の支持基板３６にＦｅ（鉄）またはＣｕ（銅）等を主成分とする金属からなる上記エミッタ配線ＥＬ、ベース配線ＢＬおよびコレクタ配線ＣＬが埋め込まれるようにして形成されており、これらエミッタ配線ＥＬ、ベース配線ＢＬおよびコレクタ配線ＣＬは、支持基板３６表裏を貫通している。このような構造の配線基板を用いることにより、チップ１Ｃの高周波動作によって発生する熱をエミッタ配線ＥＬ、ベース配線ＢＬおよびコレクタ配線ＣＬを介して配線基板の裏面から放出することが可能となる。
次いで、上記配線基板のチップ搭載面をモールド樹脂３７で封止し、本実施の形態１の電子装置および半導体装置を製造する。
本実施の形態１のＲＦバイポーラトランジスタにおいては、エミッタパッド３１、導電体層１８および基板１と電気的に接続する配線２２Ｄを、ベースパッド３２およびコレクタパッド３３下にも配置されるパターンとし、基準電位（接地電位）と電気的に接続する。それにより、本実施の形態１のＲＦバイポーラトランジスタにおいては、エミッタを基準電位とすることができる。エミッタと電気的に接続する配線３０、２７、２２Ｃについても基準（接地）電位とすることができる。一方、ベースパッド３２およびコレクタパッド３３の下部にエミッタ（基準（接地）電位）と電気的に接続された配線２２Ｄを設けていない構造の場合には、ベースパッド３２およびコレクタパッド３３と基板１との間に、容量Ｃおよび抵抗ＲによるＣＲ直列回路が設けられた構造となる。このようなＣＲ直列回路が設けられた場合には、ＣＲ直列回路がインピーダンスとなってＲＦバイポーラトランジスタに入力された電力を消費してしまうことから、高利得化を阻害してしまうことが懸念される。また、そのＣＲ直列回路は、インピーダンスとなって電力を消費することにより熱を発生し、熱の発生によって熱雑音を発生してしまうことから、低雑音化を阻害してしまうことが懸念される。そこで、本実施の形態１のような配線２２Ｄのパターンとすることにより、それらの不具合を防ぐことが可能となる。また、配線２２Ｄは、入力インピーダンスを考慮すると低抵抗であることが好ましく、本実施の形態１のようにＡｌ膜を主導電層とすることにより低抵抗化を実現することができる。また、本実施の形態１のようなパターンを有する配線２２Ｄを最下層の配線層で形成し、最上層の配線層で形成されたベースパッド３２およびコレクタパッド３３と可能な限り離すことにより、ベースパッド３２およびコレクタパッド３３と配線２２Ｄとの間のＭＯＳ容量を低減することができる。それにより、上記インピーダンスをさらに低減することができる。
ところで、分離部８Ａを用いずに素子分離を行った場合には、図２９に示したように、ｐ＋型の基板１０１とｎ＋型のコレクタ埋め込み領域１０２との間、ｐ＋型の分離領域１０３とｎ＋型のコレクタ埋め込み領域１０２との間、およびｐ＋型の分離領域１０５とｎ型のコレクタ領域１０４（ｎ＋型のコレクタ引き出し領域１０７）との間でＰＮ接合部ＰＮＪが形成される。一方、本実施の形態１のＲＦバイポーラトランジスタにおいては、ｐ＋型の分離領域３とｎ＋型のコレクタ埋め込み領域２との間、およびｐ＋型の分離領域５とｎ型のコレクタ領域４（ｎ＋型のコレクタ引き出し領域７）との間での素子分離は、図１０および図１１を用いて説明した分離部８Ａによって行っている。それにより、ＰＮ接合部ＰＮＪ（図２２参照）は基板１とコレクタ埋め込み領域２との間（コレクタ埋め込み領域２の底面）のみに低減することができる。つまり、ＰＮ接合部ＰＮＪに形成される基板−コレクタ間の接合容量Ｃｊｓ（図２２参照）を図２９に示した構造より低減することができる。また、コレクタ−エミッタ間の配線容量Ｃｃｅは、コレクタ−エミッタ間の配線容量をＣｃｘとすると、Ｃｃｅ＝Ｃｊｓ＋Ｃｃｘと表されることから、コレクタ−エミッタ間の配線容量Ｃｃｅを低減することができる。ＲＦバイポーラトランジスタ回路において、コレクタ−エミッタ間の配線容量Ｃｃｅは、出力（ＯＵＴ）と基準電位（ＧＮＤ）との間に形成される容量である（図３０参照）。この配線容量Ｃｃｅの影響で回路を流れる交流電流Ｉｏｕｔの一部が、ある一定の割合で配線容量Ｃｃｅを介して基準電位（ＧＮＤ）に流れてしまう。交流電流のため配線容量Ｃｃｅが大きければ大きいほどその電流値は大きくなると考えられる。すなわち、ある一定の交流電流Ｉｏｕｔを流すためには、無駄な電流が流れてしまう（漏れる）ため、ＲＦバイポーラトランジスタの効率を悪化させてしまう。これは、使用周波数が高いほど顕著に表れる。前述したように、本実施の形態１によれば、その配線容量Ｃｃｅを低減することができるので、本実施の形態１のＲＦバイポーラトランジスタの高効率化を実現することが可能となる。
ところで、基板−コレクタ間の素子分離を、ｐ＋型の基板１とｎ＋型のコレクタ埋め込み領域２との間、ｐ＋型の分離領域３とｎ＋型のコレクタ埋め込み領域２との間、およびｐ＋型の分離領域５とｎ型のコレクタ領域４（ｎ＋型のコレクタ引き出し領域７）との間でＰＮ接合を形成したＰＮ接合分離型とすることで行う手段がある。このようなＰＮ接合分離型の素子分離の場合には、これらのＰＮ接合部ＰＮＪ（図２９参照）にて基板−コレクタ間の接合容量Ｃｊｓが形成される。ここで、基板−コレクタ間の接合容量Ｃｊｓは、ε０を真空の誘電率、Ｋをシリコンの比誘電率、Ｗを空乏層の幅、ＡｃｘをＰＮ接合部ＰＮＪの面積とすると、Ｃｊｓ＝（ε０・Ｋ／Ｗ）・Ａｃｘと表される。このＰＮ接合分離型の素子分離の場合には、コレクタ埋め込み領域２の底面ばかりでなく、コレクタ埋め込み領域２およびコレクタ領域４（コレクタ引き出し領域７）の側面もＰＮ接合部ＰＮＪの面積Ａｃｘを形成してしまうことから、基板−コレクタ間の接合容量Ｃｊｓを増加させてしまう要因となる。また、コレクタ−エミッタ間容量Ｃｃｅは、コレクタ−エミッタ間の配線容量をＣｃｘとすると、Ｃｃｅ＝Ｃｊｓ＋Ｃｃｘと表される。すなわち、基板−コレクタ間の接合容量Ｃｊｓが増大するほどコレクタ−エミッタ間容量Ｃｃｅが大きくなり、ＲＦバイポーラトランジスタの高効率化が困難になることが懸念される。
また、導電体層１８（図１６および図１７参照）を設けていない場合には、エミッタ配線（配線２２Ｄ）と基板１との間の電流経路がｐ＋型の半導体領域７Ｐおよび分離領域５、３を経由する反絶縁構造となることから、チップ１Ｃ外のボンディングワイヤＢＷ（図２４および図２５参照）によってエミッタ配線と基板１との間の電流経路が形成される構造となる。そのため、エミッタ配線と基板１との間のインピーダンスＺｅ（エミッタ配線と基板１との間の電流経路における抵抗成分およびインダクタンス成分）が大きくなる。ここで、ｆＴをＲＦバイポーラトランジスタの遮断周波数、ｆをＲＦバイポーラトランジスタの動作周波数、ｒｂをベース抵抗、およびＣｂｃをベース−コレクタ間容量とすると、ＲＦバイポーラトランジスタの電力利得ＰＧは、ＰＧ≒１０ｌｏｇ［ｆＴ／（８・π・ｆ２・ｒｂ・Ｃｂｃ・Ｚｅ）］と表される。すなわち、インピーダンスＺｅが増大すると電力利得ＰＧが低下してしまい、特に、無線ＬＡＮ用途では動作周波数ｆが５ＧＨｚ帯といった高周波帯になることから、インピーダンスＺｅが電力利得ＰＧに与える影響が大きくなることが懸念される。
一方、図１〜図２５を用いて説明した本実施の形態１のＲＦバイポーラトランジスタにおいては、上記導電体層１８（図１６および図１７参照）を設けることによってエミッタ配線（配線２２Ｄ）と基板１との間の電流経路を形成している。それにより、エミッタ配線（配線２２Ｄ）と基板１との間のインピーダンスＺｅを低減することができるので、ＲＦバイポーラトランジスタの電力利得ＰＧの低下を防ぐことが可能となる。すなわち、本実施の形態１のＲＦバイポーラトランジスタの高利得化が可能となる。
（実施の形態２）
次に、本実施の形態２について説明する。
図２６に示すように、本実施の形態２では、前記実施の形態１で説明した導電体層１８を基板１の底面に達するように形成する。このような本実施の形態２の導電体層１８を形成するには、エミッタパッド３１、ベースパッド３２およびコレクタパッド３３を形成した後、基板１の裏面を研削処理時に、最終的なチップ１Ｃの厚さが前記実施の形態１よりも薄く（たとえば８０μｍ程度）なるように仕上げることで導電体層１８を基板１の裏面に露出させる。もしくは、導電体層１８が形成される溝１７を予め深く形成しておく手段を用いてもよい。このような本実施の形態２の導電体層１８を設けることにより、チップ１Ｃが配線基板に実装された際（図２４および図２５参照）には、導電体層１８が配線基板のエミッタ配線ＥＬと直接接続することになる。それにより、エミッタ配線（配線２２Ｄ）と基板１との間のインピーダンスＺｅを前記実施の形態１よりもさらに低減することができる。その結果、ＲＦバイポーラトランジスタの電力利得ＰＧの低下を前記実施の形態１よりもさらに防ぐことが可能となる。すなわち、本実施の形態２によれば、本実施の形態１よりもＲＦバイポーラトランジスタの高利得化が可能となる。
上記の本実施の形態２によっても前記実施の形態１と同様の効果を得ることができる。
（実施の形態３）
次に、本実施の形態３について説明する。
前記実施の形態１では、ノンドープのＳｉＧｅ層、ｐ型のＳｉＧｅ層およびノンドープのシリコン層の積層膜からなるヘテロ接合層１０（図１３参照）からＲＦバイポーラトランジスタのベースを形成したが、本実施の形態３は、エミッタ−ベース接合領域用の活性領域Ｌ１（図６および図７参照）へのｐ型の不純物の導入によってベースを形成するものである。
本実施の形態３の電子装置および半導体装置の製造工程は、前記実施の形態１で図１〜図１１を用いて説明した工程までは同様である。その後、図２７に示すように、エミッタ−ベース接合領域用の活性領域に、リソグラフィ工程を経て、イオン注入法等により、ｐ型のベース領域（第３半導体層）１０Ｂを形成し、ｐｎ接合を形成する。続いて、基板１上にｐ型の不純物（たとえばＢ）が導入された多結晶シリコン膜を堆積した後、その多結晶シリコン膜をリソグラフィ工程によってパターニングし、ベース引き出し電極１１を形成する。
その後、前記実施の形態１において図１４〜図２５を用いて説明した工程と同様の工程を経て本実施の形態３の電子装置および半導体装置を製造する。
上記の本実施の形態３によっても前記実施の形態１と同様の効果を得ることができる。
（実施の形態４）
次に、本実施の形態４について説明する。
図３１および図３２は、本実施の形態４の半導体装置の製造工程中のそれぞれ要部平面図および要部断面図である。
図３１および図３２に示すように、本実施の形態４では、前記実施の形態１、２でも示した平面形状の溝１７を複数本形成するものである。ここで、平面形状とは、前記実施の形態１において図１７にも示したように（図１７中では、溝１７を埋め込んだ導電体層１８として図示）、基板１の主面に平行な平面においての形状である。また、本実施の形態４の半導体装置の製造工程は、前記実施の形態１、２と同様であり、図３１および図３２は、前記実施の形態１において図１６および図１７を用いて説明した工程と同じ工程時のものである。
前記実施の形態１でも説明したように、導電体層１８（溝１７）を設けていない場合には、エミッタ配線（配線２２Ｄ（図２２参照））と基板１との間の電流経路がｐ＋型の半導体領域７Ｐおよび分離領域５、３を経由する反絶縁構造となることから、チップ１Ｃ外のボンディングワイヤＢＷ（図２４および図２５参照）によってエミッタ配線と基板１との間の電流経路が形成される構造となる。そのため、エミッタ配線と基板１との間のインピーダンスＺｅ（エミッタ配線と基板１との間の電流経路における抵抗成分およびインダクタンス成分）が大きくなる。インピーダンスＺｅが増大すると電力利得が低下してしまい、特に、無線ＬＡＮ用途では動作周波数が５ＧＨｚ帯といった高周波帯になることから、インピーダンスＺｅが電力利得に与える影響が大きくなることが懸念される。
本実施の形態４のＲＦバイポーラトランジスタにおいては、前記実施の形態１のＲＦバイポーラトランジスタと同様に、導電体層１８を設けることによってエミッタ配線（配線２２Ｄ）と基板１との間の電流経路を形成している。さらに、溝１７を複数本設けることによって、エミッタ配線と基板１との間の電流経路の断面積を前記実施の形態１のＲＦバイポーラトランジスタより大きく確保することを可能としている。それにより、本実施の形態４のＲＦバイポーラトランジスタは、エミッタ配線（配線２２Ｄ）と基板１との間のインピーダンスＺｅを前記実施の形態１のＲＦバイポーラトランジスタより低減することができるので、前記実施の形態１に比べてＲＦバイポーラトランジスタの電力利得ＰＧの低下をさらに効果的に防ぐことが可能となる。すなわち、本実施の形態４によれば、前記実施の形態１に比べてＲＦバイポーラトランジスタのさらなる高利得化が可能となる。
（実施の形態５）
次に、本実施の形態５について説明する。
図３３および図３４は、本実施の形態５の半導体装置の製造工程中のそれぞれ要部平面図および要部断面図である。
図３３および図３４に示すように、本実施の形態５においても、前記実施の形態４と同様に溝１７を複数本形成する。さらに、本実施の形態５では、これら複数本の溝１７間を複数の溝（第３溝部）１７Ａで接続するものである。これら複数本の溝１７Ａは、複数本の溝１７と同一の工程で一括して形成することができ、その深さは、溝１７と同一となる。なお、図３３中では、溝１７Ａの位置をわかりやすくするために、溝１７Ａはハッチングを付して示している。このような溝１７Ａを設けることにより、本実施の形態５のＲＦバイポーラトランジスタは、エミッタ配線（配線２２Ｄ（図２２参照））と基板１との間の電流経路の断面積を前記実施の形態４のＲＦバイポーラトランジスタより大きく確保することを可能としている。それにより、本実施の形態５のＲＦバイポーラトランジスタは、エミッタ配線と基板１との間のインピーダンスＺｅを前記実施の形態４のＲＦバイポーラトランジスタより低減することができるので、前記実施の形態４に比べてＲＦバイポーラトランジスタの電力利得ＰＧの低下をさらに効果的に防ぐことが可能となる。すなわち、本実施の形態５によれば、前記実施の形態１に比べてＲＦバイポーラトランジスタのさらなる高利得化が可能となる。
ここで、本実施の形態５における上記溝１７Ａの詳細な配置位置について説明する。図３５は、前記実施の形態４における複数の溝１７を拡大して示す要部平面図であり、図３６は、本実施の形態５における複数の溝１７、１７Ａを拡大して示す要部平面図であり、図３６は、図３５に示した溝１７、１７Ａの一部をさらに拡大して示す要部平面図である。
図３５および図３６においては、溝１７が５本配置されている場合について図示されている。それぞれの溝１７における、幅Ｗ１、長さＬ４、および隣り合う溝１７の間隔Ｓ１については、前記実施の形態４と本実施の形態５とで共通である。また、溝１７Ａの長さは前記隣り合う溝１７の間隔Ｓ１で規定され、溝１７Ａの幅Ｗ２と隣り合う溝１７Ａ間の間隔Ｓ２とは、延在方向（長さ方向（以降、Ｘ方向と記す））と直行する方向（以降、Ｙ方向と記す）で規定される。
基板１の主面内において、溝１７、１７Ａが形成される基板１の主面内の領域（隣り合う溝１７間の領域を含む）は、分離部６で囲まれた活性領域Ｌ３（図６および図７も参照）で規定され、その面積は、活性領域Ｌ３の溝１７の延在方向（Ｙ方向）での大きさをＷ３とし、溝１７の幅方向（Ｘ方向）での大きさをＷ４とすると、Ｗ３×Ｗ４で規定することができる。このＷ３×Ｗ４で規定される活性領域Ｌ３内において、５本の溝１７のみを形成したのが前記実施の形態４であり、５本の溝１７に加えて溝１７間を接続する複数の溝１７Ａを形成したのが本実施の形態５である。すなわち、本実施の形態５によれば、チップ１Ｃ（図２４および図２５参照）のサイズを大きくすることなく、エミッタ配線（配線２２Ｄ（図２２参照））と基板１との間の電流経路の断面積を前記実施の形態４のＲＦバイポーラトランジスタより大きく確保することが可能となる。
また、上記活性領域Ｌ３内においては、エミッタ配線と基板１との間の電流経路の断面積をできるだけ大きく確保するために、隣り合う溝１７の間隔Ｓ１および隣り合う溝１７Ａの間隔Ｓ２はできるだけ小さくし、溝１７の幅Ｗ１および溝１７Ａの幅Ｗ２はできるだけ大きく確保することが好ましいが、本実施の形態５では、以下のような溝１７、１７Ａの設計規定を例示する。
まず、１本の溝１７に対して、一方の長辺（第１長辺）に接続する溝（第３溝部）１７Ａと他方の長辺（第２長辺）に接続する溝（第４溝部）１７Ａとが、幅方向（Ｙ方向）での位置が重ならないようにし、幅方向（Ｙ方向）で間隔Ｓ３を離間するようにする。すなわち、これら２つの溝１７Ａの幅方向（Ｙ方向）での中心線ＣＬ１、ＣＬ２が同一直線上に位置しないようにするものである。なお、図３７は、図３６の一部を拡大して示す要部平面図である。一方、一方の長辺に接続する溝１７Ａと他方の長辺に接続する溝１７Ａとが、幅方向（Ｙ方向）で重なる場合（図３８参照）には、溝１７と溝１７Ａとが交差する領域ＡＲ１に、ＲＦバイポーラトランジスタの製造工程中の熱等による応力が加わり、この領域ＡＲ１において基板１にクラック等のダメージが生じることを本発明者は見出した。このようなダメージが基板１に生じていると、ＲＦバイポーラトランジスタの駆動時にそのダメージが生じた領域ＡＲ１からリーク電流が発生し、ＲＦバイポーラトランジスタの特性を低下させ、ＲＦバイポーラトランジスタの電力利得ＰＧを低下させてしまう不具合を生じてしまうことになる。このような不具合を避けるために、本実施の形態５では、図３７に示したような配置ルールで溝１７Ａを形成するものである。
また、前述したように、溝１７の幅Ｗ１および溝１７Ａの幅Ｗ２はできるだけ大きく確保することが好ましいが、大きすぎる場合には、溝１７、１７Ａ内に完全に導電性膜１８を埋め込みきれず、溝１７、１７Ａの内部にて空隙が生じてしまうことを本発明者は見出した。そこで、本実施の形態５では、溝１７の幅Ｗ１および溝１７Ａの幅Ｗ２は、１μｍ程度以下とすることを例示する。また、隣り合う溝１７間の間隔Ｓ１および隣り合う溝１７Ａ間の間隔Ｓ２については、できるだけ小さくすることが好ましいことを前述したが、溝１７、１７Ａの平面パターンを形成する際のリソグラフィ工程において、小さすぎる間隔Ｓ１、Ｓ２は解像することが困難となる。また、溝１７の幅Ｗ１と隣り合う溝１７間の間隔Ｓ１との関係は、０．５≦Ｌ１／Ｓ１≦３とすることを例示する。
上記のような溝１７、１７Ａの設計規定を満たすために、本実施の形態５においては、溝１７の幅Ｗ１を１μｍ程度とし、溝１７Ａの幅Ｗ２を１μｍ程度とし、隣り合う溝１７間の間隔Ｓ１を１μｍ程度とし、隣り合う溝１７Ａ間の間隔Ｓ２を１．２μｍ程度とすることを例示できる。このような条件下で溝１７、１７Ａを形成した場合における溝１７、１７Ａの平面総面積は、溝１７の長さＬ４を２４μｍ程度とすると、図３５に示した溝１７のみを形成した場合で約１２０μｍ２であり、図３６に示した溝１７、１７Ａを形成した場合で約１６８μｍ２であった。すなわち、本実施の形態５によれば、Ｗ３×Ｗ４で面積が規定された活性領域Ｌ３内において、前記実施の形態４に比べて溝１７、１７Ａの平面総面積を約１．４倍とすることができる。
なお、前記実施の形態１においては、ＴｉＮ膜およびＷ膜を積層することで導電性膜１８を形成する場合と、ｐ型の不純物（たとえばホウ素）がドープされた多結晶シリコン膜を溝１７に埋め込むことで導電性膜１８を形成する場合とについて例示したが、スパッタリング法でＡｕ膜を溝１７、１７Ａに埋め込みつつ堆積することによって導電性膜１８を形成してもよい。導電性膜１８をＡｕ膜とした場合でも、溝１７、１７Ａの設計規定については、本実施の形態５で前述した設計規定と同様とすることを例示できる。
また、溝１７、１７Ａおよび溝１７、１７Ａを埋め込む導電性膜１８については、基板１の裏面の研削処理後において、基板１の裏面に露出する構造（前記実施の形態２（図２６）参照）および基板１の裏面に露出しない構造（前記実施の形態１（図２２）参照）のどちらの構造となってもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明の半導体装置、電子装置および半導体装置の製造方法は、たとえば無線ＬＡＮなどのデジタル無線通信機器のＰＡおよびその製造工程などに広く適用することができる。
本発明の実施の形態１である半導体装置の製造方法を説明する要部平面図である。 本発明の実施の形態１である半導体装置の製造方法を説明する要部断面図である。 図１に続く半導体装置の製造工程中の要部平面図である。 図２に続く半導体装置の製造工程中の要部断面図である。 図４に続く半導体装置の製造工程中の要部断面図である。 本発明の実施の形態１である半導体装置の製造工程中の要部平面図である。 図５に続く半導体装置の製造工程中の要部断面図である。 図６に続く半導体装置の製造工程中の要部平面図である。 図７に続く半導体装置の製造工程中の要部断面図である。 図８に続く半導体装置の製造工程中の要部平面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 図１０に続く半導体装置の製造工程中の要部平面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部平面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部平面図である。 図１５に続く半導体装置の製造工程中の要部断面図である。 図１６に続く半導体装置の製造工程中の要部平面図である。 図１７に続く半導体装置の製造工程中の要部断面図である。 図１８に続く半導体装置の製造工程中の要部平面図である。 図１９に続く半導体装置の製造工程中の要部断面図である。 本発明の実施の形態１である半導体装置の製造工程中の要部断面図である。 本発明の実施の形態１である半導体装置の製造工程中の要部平面図である。 本発明の実施の形態１である半導体装置の製造工程中の要部平面図である。 本発明の実施の形態１である半導体装置の製造工程中の要部断面図である。 本発明の実施の形態２である半導体装置の要部断面図である。 本発明の実施の形態３である半導体装置の製造工程中の要部断面図である。 本発明者が検討したＲＦバイポーラトランジスタの要部平面図である。 本発明者が検討したＲＦバイポーラトランジスタの要部断面図である。 本発明者が検討したＲＦバイポーラトランジスタの回路図である。 本発明の実施の形態４である半導体装置の製造工程中の要部平面図である。 本発明の実施の形態４である半導体装置の製造工程中の要部断面図である。 本発明の実施の形態５である半導体装置の製造工程中の要部平面図である。 本発明の実施の形態５である半導体装置の製造工程中の要部断面図である。 本発明の実施の形態５である半導体装置と比較した実施の形態４の半導体装置の製造工程中の要部平面図である。 本発明の実施の形態５である半導体装置の製造工程中の要部平面図である。 図３６の要部を拡大して示した平面図である。 本発明の実施の形態５である半導体装置と比較した半導体装置の要部平面図である。
符号の説明
１ 基板
１Ｃ チップ
２ コレクタ埋め込み領域（第１半導体層）
３ 分離領域（第２半導体層）
４ コレクタ領域
５ 分離領域
６ 分離部
７ コレクタ引き出し領域（第５半導体層）
７Ｐ 半導体領域
８ 溝（第２溝部）
８Ａ 分離部（第１絶縁膜）
９ 酸化シリコン膜
１０ ヘテロ接合層（第３半導体層）
１０Ｂ ベース領域（第３半導体層）
１１ ベース引き出し電極（第１電極）
１２ 酸化シリコン膜
１３ 窒化シリコン膜
１４ エミッタ引き出し電極（第２電極）
１５ エミッタ領域（第４半導体層）
１６ 絶縁膜（第２絶縁膜）
１７ 溝（第１溝部）
１７Ａ 溝（第３溝部、第４溝部）
１８ 導電体層（第１導電性膜）
１９ 絶縁膜
２０Ａ〜２０Ｄ コンタクトホール
２１Ａ プラグ（第３電極）
２１Ｂ〜２１Ｄ プラグ
２２Ａ〜２２Ｄ 配線
２５ 絶縁膜
２６ プラグ
２７ 配線
２８ 絶縁膜
２９、２９Ｄ プラグ
３０ 配線
３１ エミッタパッド
３２ ベースパッド
３３ コレクタパッド
３４ 絶縁膜
３５ 開口部
３６ 支持基板
３７ モールド樹脂
１０１ 基板
１０２ コレクタ埋め込み領域
１０３ 分離領域
１０４ コレクタ領域
１０５ 分離領域
１０７ コレクタ引き出し領域
１０８ ベース配線
１０９ コレクタ配線
１１０、１１１ エミッタ配線
１１２ プラグ
１１３ ｐ＋型半導体領域
ＡＲ１ 領域
ＢＬ ベース配線（金属フレーム）
ＢＷ ボンディングワイヤ
ＣＬ コレクタ配線（金属フレーム）
ＥＬ エミッタ配線（金属フレーム）
Ｌ１〜Ｌ３ 活性領域
ＰＮＪ ＰＮ接合部

Claims (28)

  1. 半導体基板上の第１領域にバイポーラトランジスタを有し、前記半導体基板上の第２領域に前記バイポーラトランジスタのエミッタと電気的に接続されたエミッタパッドを有する半導体装置であって、
    前記半導体基板上に形成された前記バイポーラトランジスタのコレクタ用の第１半導体層と、
    前記第１半導体層上に形成されたコレクタ用の第２半導体層と、
    前記第２半導体層上に形成された前記バイポーラトランジスタのベース用の第３半導体層と、
    前記第３半導体層内に形成された前記バイポーラトランジスタのエミッタ用の第４半導体層と、
    前記半導体基板上に形成され、前記第３半導体層と電気的に接続されたベース用の第１電極と、
    前記半導体基板上に形成され、前記第４半導体層と電気的に接続されたエミッタ用の第２電極と、
    平面で前記第３半導体層および前記第４半導体層を囲むように配置され、前記第１半導体層および前記第２半導体層と電気的に接続された第５半導体層と、
    前記半導体基板上に形成され、前記第５半導体層と電気的に接続されたコレクタ用の第３電極と、
    前記半導体基板上に形成され、前記半導体基板に達する第１溝部と、
    前記第１溝部を埋め込み、第１パッドと前記半導体基板とを電気的に接続する第１導電性膜とを備えることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第３半導体層は、シリコンゲルマニウムを含むことを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、
    前記半導体基板上にて平面で前記第５半導体層を囲むように配置され、前記第２半導体層および前記第１半導体層を貫通して前記半導体基板に達するように形成された第２溝部と、
    前記第２溝部を埋め込む第１絶縁膜とを備えることを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第１半導体層、前記第２半導体層、前記第４半導体層および前記第５半導体層はｎ型の導電型を有し、
    前記第３半導体層はｐ型の導電型を有することを特徴とする半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第１半導体層中の不純物濃度は、前記第２半導体層中の不純物濃度より高いことを特徴とする半導体装置。
  6. 請求項１記載の半導体装置において、
    前記第１導電性膜は、タングステンを主成分とすることを特徴とする半導体装置。
  7. 請求項１記載の半導体装置において、
    前記第１導電性膜は、前記半導体基板と同じ導電型を有する多結晶シリコンを主成分とすることを特徴とする半導体装置。
  8. 請求項１記載の半導体装置において、
    前記半導体基板上の第３領域に、前記バイポーラトランジスタのコレクタと電気的に接続されたコレクタパッドが形成され、
    前記半導体基板上の第４領域に、前記バイポーラトランジスタのベースと電気的に接続されたベースパッドが形成されていることを特徴とする半導体装置。
  9. 請求項８記載の半導体装置において、
    前記エミッタパッド、前記コレクタパッドおよび前記ベースパッドには、それぞれ前記半導体基板外からボンディングワイヤが接続されていることを特徴とする半導体装置。
  10. 請求項１記載の半導体装置において、
    前記第１溝部は、前記半導体基板の裏面まで達していることを特徴とする半導体装置。
  11. 半導体基板上の第１領域にバイポーラトランジスタを有し、前記半導体基板上の第２領域に前記バイポーラトランジスタのエミッタと電気的に接続されたエミッタパッドを有する半導体装置であって、
    前記半導体基板上に形成された前記バイポーラトランジスタのコレクタ用の第１半導体層と、
    前記第１半導体層上に形成されたコレクタ用の第２半導体層と、
    前記第２半導体層上に形成されたシリコンゲルマニウムを含む前記バイポーラトランジスタのベース用の第３半導体層と、
    前記第３半導体層内に形成された前記バイポーラトランジスタのエミッタ用の第４半導体層と、
    前記半導体基板上に形成され、前記第３半導体層と電気的に接続されたベース用の第１電極と、
    前記半導体基板上に形成され、前記第４半導体層と電気的に接続されたエミッタ用の第２電極と、
    平面で前記第３半導体層および前記第４半導体層を囲むように配置され、前記第１半導体層および前記第２半導体層と電気的に接続された第５半導体層と、
    前記半導体基板上に形成され、前記第５半導体層と電気的に接続されたコレクタ用の第３電極と、
    前記半導体基板上の前記第２領域に形成され、前記半導体基板に達する第１溝部と、
    前記第１溝部を埋め込み、第１パッドと前記半導体基板とを電気的に接続する第１導電性膜と、
    前記半導体基板上の前記第１領域にて平面で前記第５半導体層を囲むように配置され、前記第２半導体層および前記第１半導体層を貫通して前記半導体基板に達するように形成された第２溝部と、
    前記第２溝部を埋め込む第１絶縁膜とを備えることを特徴とする半導体装置。
  12. 半導体基板上の第１領域にバイポーラトランジスタを有し、前記半導体基板上の第２領域に前記バイポーラトランジスタのエミッタと電気的に接続されたエミッタパッドを有する半導体チップが支持基板の主面上に搭載された電子装置であって、
    前記半導体チップは、前記支持基板の前記主面上でパターニングされた金属フレームと接するように前記支持基板上に搭載され、
    前記半導体チップは、前記半導体基板上に形成された前記バイポーラトランジスタのコレクタ用の第１半導体層と、
    前記第１半導体層上に形成されたコレクタ用の第２半導体層と、
    前記第２半導体層上に形成されたシリコンゲルマニウムを含む前記バイポーラトランジスタのベース用の第３半導体層と、
    前記第３半導体層内に形成された前記バイポーラトランジスタのエミッタ用の第４半導体層と、
    前記半導体基板上に形成され、前記第３半導体層と電気的に接続されたベース用の第１電極と、
    前記半導体基板上に形成され、前記第４半導体層と電気的に接続されたエミッタ用の第２電極と、
    平面で前記第３半導体層および前記第４半導体層を囲むように配置され、前記第１半導体層および前記第２半導体層と電気的に接続された第５半導体層と、
    前記半導体基板上に形成され、前記第５半導体層と電気的に接続されたコレクタ用の第３電極と、
    前記半導体基板上の前記第２領域に形成され、前記半導体基板に達する第１溝部と、
    前記第１溝部を埋め込み、第１パッドと前記半導体基板とを電気的に接続する第１導電性膜と、
    前記半導体基板上の前記第１領域にて平面で前記第５半導体層を囲むように配置され、前記第２半導体層および前記第１半導体層を貫通して前記半導体基板に達するように形成された第２溝部と、
    前記第２溝部を埋め込む第１絶縁膜とを備えることを特徴とする電子装置。
  13. 請求項１２記載の電子装置において、
    前記金属フレームは、前記支持基板の裏面に達するようにパターニングされていることを特徴とする電子装置。
  14. 半導体基板上の第１領域にバイポーラトランジスタを有し、前記半導体基板上の第２領域に前記バイポーラトランジスタのエミッタと電気的に接続されたエミッタパッドを有する半導体装置の製造方法であって、
    （ａ）前記半導体基板上に前記バイポーラトランジスタのコレクタ用の第１半導体層を形成する工程、
    （ｂ）前記第１半導体層上にコレクタ用の第２半導体層を形成する工程、
    （ｃ）前記半導体基板上の前記第１領域に前記第１半導体層および前記第２半導体層と電気的に接続する第５半導体層を形成する工程、
    （ｄ）前記第２半導体層上に前記バイポーラトランジスタのベース用の第３半導体層を形成する工程、
    （ｅ）前記第３半導体層内に前記バイポーラトランジスタのエミッタ用の第４半導体層を形成する工程、
    （ｆ）前記半導体基板上の前記第２領域に前記半導体基板に達する第１溝部を形成する工程、
    （ｇ）前記第１溝部を第１導電性膜で埋め込む工程、
    （ｈ）前記半導体基板上の前記第２領域に前記第１導電性膜と電気的に接続するエミッタパッドを形成する工程、
    を含み、
    前記第５半導体層は、平面で前記第３半導体層および前記第４半導体層を囲むように形成することを特徴とする半導体装置の製造方法。
  15. 請求項１４記載の半導体装置の製造方法において、
    前記（ｅ）工程と前記（ｆ）工程との間で、前記第４半導体層上および前記半導体基板の前記第２領域上に第２絶縁膜を形成する工程。
  16. 請求項１４記載の半導体装置の製造方法において、
    前記第３半導体層は、シリコンゲルマニウムを含むことを特徴とする半導体装置の製造方法。
  17. 請求項１４記載の半導体装置の製造方法において、
    前記第１導電性膜は、タングステンを主成分とすることを特徴とする半導体装置の製造方法。
  18. 請求項１４記載の半導体装置の製造方法において、
    前記第１導電性膜は、前記半導体基板と同じ導電型を有する多結晶シリコンを主成分とすることを特徴とする半導体装置の製造方法。
  19. 請求項１４記載の半導体装置の製造方法において、
    前記（ｃ）工程後、
    （ｉ）前記半導体基板上の前記第１領域に平面で前記第５半導体層を取り囲み、前記第２半導体層および前記第１半導体層を貫通して前記半導体基板に達するように第２溝部を形成する工程、
    （ｊ）前記第２溝部を第１絶縁膜で埋め込む工程、
    を含むことを特徴とする半導体装置の製造方法。
  20. 請求項１９記載の半導体装置の製造方法において、
    前記第２溝部は、前記第１溝部を形成する前に形成することを特徴とする半導体装置の製造方法。
  21. 請求項１４記載の半導体装置の製造方法において、
    前記（ｇ）工程後、前記半導体基板の裏面を研削して前記第１導電性膜を前記半導体基板の裏面に露出させる工程を含むことを特徴とする半導体装置の製造方法。
  22. 半導体基板上の第１領域にバイポーラトランジスタを有し、前記半導体基板上の第２領域に前記バイポーラトランジスタのエミッタと電気的に接続されたエミッタパッドを有する半導体装置であって、
    前記半導体基板上に形成された前記バイポーラトランジスタのコレクタ用の第１半導体層と、
    前記第１半導体層上に形成されたコレクタ用の第２半導体層と、
    前記第２半導体層上に形成されたシリコンゲルマニウムを含む前記バイポーラトランジスタのベース用の第３半導体層と、
    前記第３半導体層内に形成された前記バイポーラトランジスタのエミッタ用の第４半導体層と、
    前記半導体基板上に形成され、前記第３半導体層と電気的に接続されたベース用の第１電極と、
    前記半導体基板上に形成され、前記第４半導体層と電気的に接続されたエミッタ用の第２電極と、
    平面で前記第３半導体層および前記第４半導体層を囲むように配置され、前記第１半導体層および前記第２半導体層と電気的に接続された第５半導体層と、
    前記半導体基板上に形成され、前記第５半導体層と電気的に接続されたコレクタ用の第３電極と、
    前記半導体基板上の前記第２領域に形成され、前記半導体基板に達し、１組の長辺および１組の短辺を有する平面形状の複数の第１溝部と、
    前記複数の第１溝部を埋め込み、第１パッドと前記半導体基板とを電気的に接続する第１導電性膜と、
    前記半導体基板上の前記第１領域にて平面で前記第５半導体層を囲むように配置され、前記第２半導体層および前記第１半導体層を貫通して前記半導体基板に達するように形成された第２溝部と、
    前記第２溝部を埋め込む第１絶縁膜とを備えることを特徴とする半導体装置。
  23. 請求項２２記載の半導体装置において、
    前記複数の第１溝部間を接続する第３溝部が形成され、
    前記第３溝部には、前記第１導電性膜が埋め込まれていることを特徴とする半導体装置。
  24. 請求項２３記載の半導体装置において、
    前記複数の第１溝部間を接続する第４溝部が形成され、
    前記第３溝部は、１本の前記第１溝部における前記１組の長辺のうちの第１長辺に接続し、
    前記第４溝部は、１本の前記第１溝部における前記１組の長辺のうちの前記第１長辺とは異なる第２長辺に接続し、
    前記複数の第３溝部の中心を結ぶ直線と前記複数の第４溝部の中心を結ぶ直線とは、同一直線上にないことを特徴とする半導体装置。
  25. 請求項２４記載の半導体装置において、
    前記複数の第１溝部、前記第３溝部および前記第４溝部は、同一工程にて形成されていることを特徴とする半導体装置。
  26. 請求項２４記載の半導体装置において、
    前記複数の第１溝部、前記第３溝部および前記第４溝部は、前記半導体基板の裏面まで達していることを特徴とする半導体装置。
  27. 請求項２２記載の半導体装置において、
    前記複数の第１溝部は、それぞれの長辺が平行となるように配列されていることを特徴とする半導体装置。
  28. 請求項２２記載の半導体装置において、
    前記第１導電性膜は、タングステン、前記半導体基板と同じ導電型を有する多結晶シリコンまたは金を主成分とすることを特徴とする半導体装置。
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