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KR20040014279A - Ｄｒａｍ을 혼재한 반도체 장치 - Google Patents

Ｄｒａｍ을 혼재한 반도체 장치 Download PDF

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KR20040014279A
KR20040014279A KR1020030054094A KR20030054094A KR20040014279A KR 20040014279 A KR20040014279 A KR 20040014279A KR 1020030054094 A KR1020030054094 A KR 1020030054094A KR 20030054094 A KR20030054094 A KR 20030054094A KR 20040014279 A KR20040014279 A KR 20040014279A
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South Korea
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sense amplifier
amplifier transistor
type sense
gate electrode
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나카바야시다카시
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마쯔시다덴기산교 가부시키가이샤
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Abstract

DRAM의 센스 앰프 트랜지스터쌍 간의 특성차를 억제하여, 센스 앰프의 고감도화를 도모한 반도체 장치를 제공한다. DRAM의 CMOS 센스 앰프를 구성하는 N형 센스 앰프 트랜지스터의 게이트 전극쌍 및 P형 센스 앰프 트랜지스터의 게이트 전극쌍이 각각 비트선과 동일 방향으로 하나의 활성 영역 내에 병행하게 배치되어, 인접하는 N형 센스 앰프 트랜지스터쌍 및 인접하는 P형 센스 앰프 트랜지스터쌍이 STI에 의해서 절연 분리된다.

Description

ＤＲＡＭ을 혼재한 반도체 장치{SEMICONDUCTOR DEVICE WITH DRAM INSIDE}
본 발명은, 반도체 장치, 특히 DRAM과 고속 CMOS 로직 회로가 혼재하는 EDRAM(Embedded DRAM)으로 칭하는 DRAM 혼재 로직 LSI에 관한 것이다.
LSI 제조에서는, 양산성 및 비용을 중시하는 범용 DRAM 및 고속, 고기능을중시하는 로직 LSI가 쌍벽이 되어 각각 생산되어 왔지만, 미세화 기술 등의 진전에 의해 현재 이 쌍방의 기능을 동시에 탑재하는 DRAM 혼재 로직 LSI가 실현되고 있다. DRAM 혼재 로직 LSI에서는 DRAM과 로직부를 접속하는 버스 폭을 넓힐 수 있고, 그 결과 고속 데이터 처리가 가능하다. 대량 데이터의 고속 처리가 필수적인 정보화 사회에서 키 디바이스라고 하는 이유가 여기에 있다.
범용 DRAM과 고속 로직을 혼재시키기 위해서는, 용량막의 형성 열처리 시간의 단축 등 많은 신규 기술, 공정 개선이 필수적이지만, DRAM의 센스 앰프의 레이아웃에 관해서도 개량이 필요하다. 이 문제에 관하여, 도면을 참조하면서 이하에 설명한다.
도 5는 종래 DRAM의 CMOS 센스 앰프 트랜지스터의 마스크 레이아웃을 도시하는 평면도이다.
도 5에서, 영역(I)은 P형 반도체 기판상에 형성된 N형 센스 앰프 트랜지스터쌍 영역이고, 영역(Ⅱ)은 N형 반도체 기판 상에 형성된 P형 센스 앰프 트랜지스터쌍 영역이다. 센스 앰프 트랜지스터는 링형 게이트 전극(504)을 갖고, 상하 1쌍의 트랜지스터의 링형 게이트 전극(504) 내의 드레인 영역과 상층 금속 배선으로 이루어지는 비트선(507)이 크로스로 접속되어 차동 회로를 형성한다. 또한, 509는 1쌍의 링형 게이트 전극(504) 간의 소스 영역에 접속된 전원 배선이다.
본 센스 앰프에서는, 링형 게이트 전극의 세 변이 채널로서 이용되기 때문에, 작은 면적으로 큰 게이트 폭을 실현할 수 있고, 능력이 좋은 트랜지스터를 사용할 수 있다. 또한, 드레인 영역이 링형 게이트 전극(504)으로 둘러싸인 작은 영역으로 한정되기 때문에 확산 용량이 작고 고속 동작이 가능하게 된다.
그러나, 종래의 센스 앰프의 레이아웃에서는 트랜지스터로서 작용하지 않는 링형 게이트 전극(504)의 한 변과 활성 영역(503)과 겹친 부분에 기생 용량(게이트 오버랩 용량)이 형성되기 때문에 고속성을 열화시키는 요인이 된다. 특히 미세화가 진행되어, 예컨대 0.18㎛의 룰에서는 게이트 산화막이 35nm정도로까지 박막화하고, 이 게이트 오버랩 용량은 아주 커져 심각한 문제가 된다.
또한, 활성 영역의 형성 공정과 게이트 전극의 형성 공정에서의 마스크 맞춤 어긋남에 의해서 상하 1쌍의 트랜지스터의 게이트 오버랩 용량이 변화하기 때문에 트랜지스터쌍의 능력 밸런스가 무너져, 센스 앰프의 감도가 떨어진다.
또한, 링형 게이트 전극은 그 코너부에서, 리소그래피 공정에서의 초점 심도 (DOF, Depth of Focus)가 작고, 게이트 길이 편차가 커져 그 결과, 트랜지스터 쌍의 특성차가 발생한다. 이 문제는 미세화의 진전에 의해, 보다 현저하게 나타난다.
또한, 링형 게이트 전극 내의 영역에서는, 기생 저항을 저감하기 위한 살리사이드(saliside)화 공정에서 고융점 금속의 퇴적막 두께가 커버리지 부족에 의해 박막화한다. 그 결과, 실리사이드 형성 불량에 의한 접합 리크가 증대하여 센스 동작에 문제를 야기하고 또한, 회로의 스탠바이 전류를 증가시키는 등의 문제를 야기한다.
본 발명은, 상기 문제점을 감안하여 이루어진 것으로, 그 목적은 DRAM의 센스 앰프 트랜지스터쌍 간의 특성차를 억제하고, 센스 앰프의 고감도화를 도모하는 반도체 장치를 제공하는 것이다.
상기의 목적을 달성하기 위하여, 본 발명에 따른 제1 반도체 장치는, DRAM 영역과 고속 CMOS 로직 영역이 혼재하는 반도체 장치에 있어서, DRAM의 CMOS 센스 앰프를 구성하는 N형 센스 앰프 트랜지스터의 게이트 전극쌍 및 P형 센스 앰프 트랜지스터의 게이트 전극쌍이, 각각 비트선과 동일 방향으로 하나의 활성 영역 내에 병행하게 배치되고, 인접하는 N형 센스 앰프 트랜지스터쌍 및 인접하는 P형 센스 앰프 트랜지스터쌍이 소자 분리 영역(STI:Shallow Trench Isolation)에 의해 절연 분리되는 것을 특징으로 한다.
이 구성에 의하면, 센스 앰프 트랜지스터의 게이트 전극을 라인·앤드·스페이스 형상으로 배치함으로써, 트랜지스터의 특성차를 억제하여 고성능의 센스 앰프를 형성할 수 있다.
또한, 본 발명에 따른 제1 반도체 장치에서, 인접하는 N형 센스 앰프 트랜지스터쌍 간 및 인접하는 P형 센스 앰프 트랜지스터쌍 간의 소자 분리 영역 상에, 각 센스 앰프 트랜지스터의 게이트 전극쌍과 병행하여 플로팅 전극이 배치되는 것이 바람직하다. 이 경우, 게이트 전극쌍 및 플로팅 전극이 거의 동일 간격으로 배치되는 것이 바람직하다.
상기의 구성에 의하면, 센스 앰프 트랜지스터의 게이트 전극 및 플로팅 전극을 거의 같은 간격으로 라인·앤드·스페이스 형상으로 배치함으로써 트랜지스터 특성차를 억제하여 고성능의 센스 앰프를 형성할 수 있다.
상기의 목적을 달성하기 위하여, 본 발명에 따른 제2 반도체 장치는, DRAM 영역과 고속 CMOS 로직 영역이 혼재하는 반도체 장치로서, DRAM의 CMOS 센스 앰프를 구성하는 N형 센스 앰프 트랜지스터의 게이트 전극쌍 및 P형 센스 앰프 트랜지스터의 게이트 전극쌍이 각각 비트선과 동일 방향으로 하나의 활성 영역 내에 병행하게 배치되고, 인접하는 N형 센스 앰프 트랜지스터쌍 및 인접하는 P형 센스 앰프 트랜지스터쌍에서 활성 영역이 각각 접속되며, 활성 영역 상에서는, 인접하는 N형 센스 앰프 트랜지스터쌍 간 및 인접하는 P형 센스 앰프 트랜지스터쌍 간에 각각 필드 실드 전극이 각 센스 앰프 트랜지스터의 게이트 전극쌍과 병행하여 배치되어 있는 것을 특징으로 한다.
본 발명에 따른 제2 반도체 장치에서는, 게이트 전극쌍 및 필드 실드 전극이 거의 동일 간격으로 배치되어 있는 것이 바람직하다.
상기의 구성에 의하면, 센스 앰프 트랜지스터의 게이트 전극 및 필드 실드 전극을 거의 같은 간격으로 라인·앤드·스페이스 형상으로 배치함으로써, 트랜지스터 특성차를 억제하고, 필드 실드 분리를 이용함으로써, 트랜지스터 활성 영역의 면적을 넓힐 수 있어, 공정 스트레스의 영향을 억제하여 고성능의 센스 앰프를 형성할 수 있다.
상기의 목적을 달성하기 위하여, 본 발명에 따른 제3 반도체 장치는 DRAM 영역과 고속 CMOS 로직 영역이 혼재하는 반도체 장치로서, DRAM의 CMOS 센스 앰프를 구성하는 N형 센스 앰프 트랜지스터의 게이트 전극쌍 및 P형 센스 앰프 트랜지스터의 게이트 전극쌍이 각각 비트선과 동일 방향으로 하나의 활성 영역 내에 병행하게배치되고, 인접하는 N형 센스 앰프 트랜지스터쌍에서 활성 영역이 접속되고, 활성 영역 상에서는 인접하는 N형 센스 앰프 트랜지스터쌍 간에 필드 실드 전극이 N형 센스 앰프 트랜지스터의 게이트 전극쌍과 병행하게 배치되고, 인접하는 P형 센스 앰프 트랜지스터쌍이 소자 분리 영역(STI)에 의해서 절연 분리되고, 플로팅 전극이 P형 센스 앰프 트랜지스터쌍 간의 소자 분리 영역 상에 P형 센스 앰프 트랜지스터의 게이트 전극쌍과 병행하게 배치되어 있는 것을 특징으로 한다.
본 발명의 제3 반도체 장치에서는, N형 센스 앰프 트랜지스터의 게이트 전극쌍과 필드 실드 전극 및 P형 센스 앰프 트랜지스터의 게이트 전극쌍과 플로팅 전극이, 각각 거의 동일 간격으로 배치되는 것이 바람직하다.
상기의 구성에 의하면, N형 센스 앰프 트랜지스터의 게이트 전극과 필드 실드 전극 및 P형 센스 앰프 트랜지스터의 게이트 전극과 플로팅 전극을 거의 같은 간격으로 라인·앤드·스페이스 형상으로 배치함으로써, 트랜지스터 특성차를 억제하고, N형 센스 앰프 트랜지스터 영역에 필드 실드 분리를 이용하고, P형 센스 앰프 트랜지스터 영역에 STI 분리를 이용함으로써, 공정 스트레스의 영향을 억제하고 전류 컷 특성이 뛰어난 고성능 센스 앰프를 형성할 수 있다.
또한, 본 발명에 따른 제2 또는 제3 반도체 장치에서는, N형 활성 영역 상의 필드 실드 전극에, 접지 전위 또는 DRAM 셀의 기판 전위에 이용하는 음전압이 인가되는 것이 바람직하다.
도 1a는 본 발명의 제1 실시 형태에 따른 반도체 장치에서의 DRAM 센스 앰프 트랜지스터의 마스크 레이아웃을 도시하는 평면도,
도 1b는 도 1a의 a-a’선에 따른 N형 센스 앰프 트랜지스터 영역(I)의 단면도,
도 2a는 본 발명의 제2 실시 형태에 따른 반도체 장치에서의 DRAM 센스 앰프 트랜지스터의 마스크 레이아웃을 도시하는 평면도,
도 2b는 도 2a의 b-b’선에 따른 N형 센스 앰프 트랜지스터 영역(I)의 단면도,
도 3a는 본 발명의 제3 실시 형태에 따른 반도체 장치에서의 DRAM 센스 앰프 트랜지스터의 마스크 레이아웃을 도시하는 평면도,
도 3b는 도 3a의 c-c’선에 따른 N형 센스 앰프 트랜지스터 영역(I)의 단면도,
도 4a는 본 발명의 제4 실시 형태에 따른 반도체 장치에서의 DRAM 센스 앰프 트랜지스터의 마스크 레이아웃을 도시하는 평면도,
도 4b는 도 4a의 d-d’선에 따른 N형 센스 앰프 트랜지스터 영역(I)의 단면도,
도 4c는 도 4a의 e-e’선에 따른 P형 센스 앰프 트랜지스터 영역(Ⅱ)의 단면도,
도 5는 종래의 반도체 장치에서의 DRAM 센스 앰프 트랜지스터의 마스크 레이아웃을 도시하는 평면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
101 : P형 반도체 기판 102, 402 : 소자 분리 영역(STI)
103, 303, 403 : 트랜지스터 활성 영역
104, 404 : 게이트 전극 105, 405 : 소스 영역
106, 406 : 드레인 영역 107 : 비트선(제1 금속 기판)
108, 408 : 비아플러그 109 : 전원 배선 (Vss)
201 : 플로팅 전극 301 : 필드 실드 전극
401 : N형 반도체 기판
I : N형 센스 앰프 트랜지스터 영역
Ⅱ : P형 센스 앰프 트랜지스터 영역
이하, 본 발명의 최적인 실시 형태에 관하여 도면을 참조하면서 설명한다.
(제1 실시 형태)
도 1a는 본 발명의 제1 실시 형태에 따른 반도체 장치에서의 DRAM 센스 앰프 트랜지스터의 마스크 레이아웃을 도시하는 평면도이고, 도 1b는 도 1a의 a-a’선에 따른 N형 센스 앰프 트랜지스터 영역(I)의 단면도이다.
도 1b에서, P형 반도체 기판(101) 상에 소자 분리 영역(STI)(102)에 의해서 절연 분리되는 트랜지스터 활성 영역(103)이 형성되고, 각각의 활성 영역 상에 게이트 절연막을 통해 비트선(107)과 동일 방향으로 1쌍의 직선 게이트 전극(104)이 형성된다. 1쌍의 직선 게이트 전극쌍(104) 간의 소스 영역(105)은 비아플러그(108)를 통해 상층 금속 배선으로 이루어진 전원 배선(Vss)(109)에 접속된다. 1쌍의 직선 게이트 전극쌍(104)의 양 사이드에서의 드레인 영역(106)은 각각 비트선(107) 및 대향하는 게이트 전극(104)에 크로스로 접속되어, 차동 회로가 형성된다.
이상과 같이, 본 실시 형태에 의하면, 게이트 전극(104)이 직선 형상으로, 또한 인접하는 센스 앰프 트랜지스터쌍 끼리가 규칙적인 라인·앤드·스페이스 형상으로 배치되기 때문에, 리소그래피 공정에서의 초점 심도(DOF)를 크게 할 수 있다. 그 결과, 게이트 가공 치수 편차를 억제할 수 있어, 감도 높은 센스 앰프 트랜지스터를 실현할 수 있게 된다.
따라서, 센스 앰프 트랜지스터의 게이트 전극을 라인·앤드·스페이스 형상으로 배치함으로써, 트랜지스터 특성차를 억제하고, 고성능의 센스 앰프를 형성할 수 있다.
(제2 실시 형태)
도 2a는 본 발명의 제2 실시 형태에 따른 반도체 장치에서의 DRAM 센스 앰프 트랜지스터의 마스크 레이아웃을 도시하는 평면도로이고, 도 2b는 도 2a의 b-b’선에 따른 N형 센스 앰프 트랜지스터 영역(I)의 단면도이다. 또한, 도 2a 및 도 2b에서 각각 도 1a 및 도 1b와 같은 부분에 관해서는, 동일 부호를 붙여 설명을 생략한다.
본 실시 형태가 제1 실시 형태와 다른 점은, 소자 분리 영역(102) 상에, 게이트 전극(104)과 병행하게 플로팅 전극(201)을 형성한 점이다.
이상과 같이, 본 실시 형태에 의하면, 게이트 전극(1O4)이 직선 형상으로, 또는 인접하는 센스 앰프 트랜지스터쌍 끼리 및 플로팅 전극(201)이 거의 같은 간격으로 규칙적인 라인·앤드·스페이스 형상으로 배치되기 때문에, 리소그래피 공정에서의 초점 심도(DOF)를 최대로 할 수 있다. 그 결과, 게이트 가공 치수 편차를 억제할 수가 있어, 감도 높은 센스 앰프 트랜지스터를 실현할 수 있다.
따라서, 센스 앰프 트랜지스터의 게이트 전극 및 플로팅 전극을 거의 등간격으로 라인 앤드 스페이스 형상으로 배치함으로써 트랜지스터 특성차를 억제하여 고성능의 센스 앰프를 형성할 수 있다.
(제3 실시 형태)
도 3a는 본 발명의 제3 실시 형태에 따른 반도체 장치에서의 DRAM 센스 앰프 트랜지스터의 마스크 레이아웃을 도시하는 평면도이고, 도 3b는 도 3a의 c-c’선에 따른 N형 센스 앰프 트랜지스터 영역(I)의 단면도이다. 또한, 도 3a 및 도 3b에서각각 도 1a 및 도 1b와 같은 부분에 관해서는 동일 부호를 붙여 설명을 생략한다.
본 실시 형태가 제1 실시 형태와 다른 점은, 소자 분리 영역(102)을 삭제하여 보다 큰 면적의 트랜지스터 활성 영역(303)을 형성하고, 또한 인접하는 게이트 전극쌍(1O4) 간에 게이트 전극(1O4)과 병행하게 필드 실드 전극(301)을 형성한 점이다.
이 필드 실드 전극(301)을 Vss(0V) 혹은 Vbb(셀 내 기판 전압: 음전압)에 고정시킴으로써 각 트랜지스터쌍 간을 전기적으로 분리한다. 따라서 이 영역에서는 STI 분리가 불필요하다.
이상과 같이, 본 실시 형태에 의하면, 게이트 전극(1O4)이 직선 형상, 또는 인접하는 센스 앰프 트랜지스터쌍 끼리, 및 필드 실드 전극(301)이 거의 등간격으로 규칙적인 라인·앤드·스페이스 형상으로 배치되기 때문에, 리소그래피 공정에서의 초점 심도(DOF)를 최대로 할 수 있다. 그 결과, 게이트 가공 치수 편차를 억제할 수 있어 트랜지스터의 특성 편차를 줄일 수 있게 된다.
또한, STI 분리가 불필요하므로, STI 형성 공정 등에 의한 잔류 스트레스의 영향을 억제할 수 있고, 또한 보다 넓은 면적의 트랜지스터 활성 영역(303)을 형성할 수가 있어 특성 편차를 발생시키지 않는다. 그 결과, 감도 높은 센스 앰프 트랜지스터를 실현할 수 있다.
따라서, 센스 앰프 트랜지스터의 게이트 전극 및 필드 실드 전극을 거의 등간격으로 라인·앤드·스페이스 형상으로 배치함으로써 트랜지스터 특성차를 억제하고, 필드 실드 분리를 이용함으로써, 트랜지스터 활성 영역의 면적을 넓힐 수 있어 공정 스트레스의 영향을 억제하여 고성능의 센스 앰프를 형성할 수 있게 된다.
(제4 실시 형태)
도 4a는 본 발명의 제4 실시 형태에 따른 반도체 장치에서의 DRAM 센스 앰프 트랜지스터의 마스크 레이아웃을 도시하는 평면도이고, 도 4b는 도 4a의 d-d’선에 따른 N형 센스 앰프 트랜지스터 영역(I)의 단면도이고, 도 4c는 도 4a의 e-e’선에 따른 P형 센스 앰프 트랜지스터 영역(Ⅱ)의 단면도이다.
본 실시 형태는 제3 실시 형태에 따라 N형 센스 앰프 트랜지스터 영역(I)을 형성하고, 또한 제2 실시 형태에 따라 P형 센스 앰프 트랜지스터 영역(Ⅱ)을 형성한 것이다.
도 4b에 도시하는 바와 같이, N형 센스 앰프 트랜지스터 영역(I)에서는, P형 반도체 기판(101) 상의 트랜지스터 활성 영역(303)상에, 게이트 절연막을 통해 비트선(107)과 동일 방향으로 1쌍의 직선 게이트 전극(1O4)이 형성된다. 인접하는 게이트 전극쌍(1O4) 간에는 게이트 전극(104)과 병행하게 필드 실드 전극(301)이 형성된다. 이 필드 실드 전극(301)을 Vss(0V) 혹은 Vbb(셀 내 기판 전압: 음전압)에 고정함으로써, 각 트랜지스터쌍 간이 전기적으로 분리된다. 게이트 전극쌍(104) 간에서의 소스 영역(105)은 비아플러그(108)를 통해 상층 금속 배선으로 이루어진 전원 배선(Vss)에 접속된다. 따라서, 이 영역에서 STI 분리가 불필요하게 된다.
게이트 전극쌍(104) 간에서의 양 사이드의 드레인 영역(106)은 각각 비트선(107) 및 대향하는 게이트 전극(104)에 크로스로 접속되어, N형 MOS 차동 회로가 형성된다.
한편, 도 4c에 도시하는 바와 같이, P형 센스 앰프 트랜지스터 영역(Ⅱ)에서는, N형 반도체 기판(401) 상에 소자 분리 영역(STI)(402)에 의해 절연 분리되는 트랜지스터 활성 영역(403)이 형성되어 각각의 활성 영역 상에 게이트 절연막을 통해 비트선(107)과 동일 방향으로 1쌍의 직선 게이트 전극(404)이 형성된다. 소자 분리 영역 상에는, 게이트 전극(424)과 병행하게 플로팅 전극(201)이 형성된다. 게이트 전극쌍(404) 간에서의 소스 영역(405)은 비아플러그(408)를 통해 상층 금속 배선으로 이루어진 전원 배선(Vcc)에 접속된다. 게이트 전극쌍(404) 간에서의 양 사이드의 드레인 영역(406)은 각각 비트선(107) 및 대향하는 게이트 전극(404)에 크로스로 접속되어 P형 M0S 차동 회로가 형성된다.
이상과 같이, 본 실시 형태에 의하면, 인접하는 N형 센스 앰프 트랜지스터쌍과 필드 실드 전극(301), 및 인접하는 P형 센스 앰프 트랜지스터쌍과 플로팅 전극(201)이 각각 거의 등간격으로 규칙적인 라인·앤드·스페이스 형상으로 배치되기 때문에, 리소그래피 공정에서의 초점 심도(DOF)를 최대로 할 수 있다. 그 결과, 게이트 가공 치수 편차를 억제할 수 있어, 트랜지스터의 특성 편차를 줄일 수 있게 된다.
또한, STI 스트레스의 영향을 받기 쉬운 N형 트랜지스터 활성 영역(303)에서 STI 분리가 불필요하게 되므로, 이 N형 트랜지스터 활성 영역(303)의 면적을 넓힐 수 있어, 그 특성 편차를 억제할 수 있다. P형 센스 앰프 트랜지스터 영역(Ⅱ)은, 필드 실드 분리로는, 전류 컷 특성이 N형에 비하여 낮지만, 원래 STI로부터의 스트레스의 영향이 적기 때문에, 트랜지스터 활성 영역을 세분화하여도 문제는 없다. 그 결과, N형 트랜지스터는 STI 형성 공정 등에 의한 잔류 스트레스의 영향을 억제할 수 있고, 특성 편차를 발생시키지 않고, P형 트랜지스터는 소자 분리 특성이 뛰어난, 고감도, 고성능의 센스 앰프 트랜지스터를 실현할 수 있다.
따라서, N형 센스 앰프 트랜지스터의 게이트 전극과 필드 실드 전극 및 P형 센스 앰프 트랜지스터의 게이트 전극과 플로팅 전극을 거의 등간격으로 라인·앤드·스페이스 형상으로 배치함으로써, 트랜지스터 특성차를 억제하고, N형 센스 앰프 트랜지스터 영역에 필드 실드 분리를 이용하고, P형 센스 앰프 트램지스터 영역에서 STI 분리를 이용함으로써 공정 스트레스의 영향을 억제하고 전류 컷 특성이 뛰어난, 고성능의 센스 앰프를 형성할 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면, DRAM의 센스 앰프 트랜지스터쌍 간의 특성차를 억제하여, 감도가 높은 센스 앰프를 실현할 수 있다.

Claims (9)

  1. DRAM 영역과 고속 CMOS 로직 영역이 혼재하는 반도체 장치에 있어서,
    상기 DRAM의 CMOS 센스 앰프를 구성하는 N형 센스 앰프 트랜지스터의 게이트 전극쌍 및 P형 센스 앰프 트랜지스터의 게이트 전극쌍이, 각각 비트선과 동일 방향으로 하나의 활성 영역 내에 병행하게 배치되고, 인접하는 N형 센스 앰프 트랜지스터쌍 및 인접하는 P형 센스 앰프 트랜지스터쌍이 소자 분리 영역에 의해서 절연 분리되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 인접하는 N형 센스 앰프 트랜지스터쌍 간 및 상기 인접하는 P형 센스 앰프 트랜지스터쌍 간의 상기 소자 분리 영역 상에, 상기 각 센스 앰프 트랜지스터의 게이트 전극 쌍과 병행하게 플로팅 전극이 배치되는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 게이트 전극쌍 및 상기 플로팅 전극이 거의 동일 간격으로 배치되어 있는 것을 특징으로 하는 반도체 장치.
  4. DRAM 영역과 고속 CMOS 로직 영역이 혼재하는 반도체 장치에 있어서,
    상기 DRAM의 CMOS 센스 앰프를 구성하는 N형 센스 앰프 트랜지스터의 게이트 전극쌍 및 P형 센스 앰프 트랜지스터의 게이트 전극 쌍이, 각각 비트선과 동일 방향으로 하나의 활성 영역 내에 병행하게 배치되고, 인접하는 N형 센스 앰프 트랜지스터쌍 및 인접하는 P형 센스 앰프 트랜지스터쌍에서 활성 영역이 각각 접속되고, 상기 활성 영역 상에서는 인접하는 상기 N형 센스 앰프 트랜지스터쌍 간 및 인접하는 상기 P형 센스 앰프 트랜지스터쌍 간에, 각각 필드 실드 전극이 상기 각 센스 앰프 트랜지스터의 게이트 전극쌍과 병행하게 배치되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 게이트 전극쌍 및 상기 필드 실드 전극이 거의 동일 간격으로 배치되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제4항에 있어서, 상기 N형 활성 영역 상의 필드 실드 전극에 접지 전위 또는 DRAM 셀의 기판전위에 이용하는 음전극이 인가되는 것을 특징으로 하는 반도체 장치.
  7. DRAM 영역과 고속 CMOS 로직 영역이 혼재하는 반도체 장치에 있어서,
    상기 DRAM의 CMOS 센스 앰프를 구성하는 N형 센스 앰프 트랜지스터의 게이트 전극쌍 및 P형 센스 앰프 트랜지스터의 게이트 전극쌍이, 각각 비트선과 동일 방향으로 하나의 활성 영역 내에 병행하게 배치되고, 인접하는 N형 센스 앰프 트랜지스터쌍에 있어서 활성 영역이 접속되고, 상기 활성 영역 상에서는 인접하는 상기 N형 센스 앰프 트랜지스터쌍 간에 필드 실드 전극이 상기 N형 센스 앰프 트랜지스터의게이트 전극쌍과 병행하게 배치되고, 인접하는 P형 센스 앰프 트랜지스터쌍이 소자 분리 영역에 의해 절연 분리되고, 플로팅 전극이 상기 P형 센스 앰프 트랜지스터쌍 간의 상기 소자 분리 영역 상에 상기 P형 센스 앰프 트랜지스터의 게이트 전극쌍과 병행하게 배치되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 N형 센스 앰프 트랜지스터의 게이트 전극쌍과 상기 필드 실드 전극, 및 상기 P형 센스 앰프 트랜지스터의 게이트 전극쌍과 상기 플로팅 전극이 각각 거의 동일 간격으로 배치되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서, 상기 N형 활성 영역 상의 필드 실드 전극에 접지 전위 또는 DRAM 셀의 기판전위에 이용되는 음전압이 인가되는 것을 특징으로 하는 반도체 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100843911B1 (ko) * 2007-01-18 2008-07-03 주식회사 하이닉스반도체 반도체 소자의 레이아웃

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005116969A (ja) * 2003-10-10 2005-04-28 Toshiba Corp 半導体装置及びその製造方法
JP4470159B2 (ja) * 2004-06-03 2010-06-02 エルピーダメモリ株式会社 ペアトランジスタの配列を高密度とする半導体記憶装置
US7282409B2 (en) * 2004-06-23 2007-10-16 Micron Technology, Inc. Isolation structure for a memory cell using Al2O3 dielectric
JP2006059978A (ja) 2004-08-19 2006-03-02 Toshiba Corp 半導体装置
JP4267009B2 (ja) 2005-09-26 2009-05-27 エルピーダメモリ株式会社 半導体メモリおよびその製造方法
DE102006027178A1 (de) * 2005-11-21 2007-07-05 Infineon Technologies Ag Multi-Fin-Bauelement-Anordnung und Verfahren zum Herstellen einer Multi-Fin-Bauelement-Anordnung
KR100693812B1 (ko) * 2006-02-11 2007-03-12 삼성전자주식회사 반도체 장치 및 그 제조 방법, 반도체 장치의 센스 앰프 및그 형성 방법
JP4392694B2 (ja) * 2007-01-10 2010-01-06 エルピーダメモリ株式会社 半導体記憶装置
KR100891329B1 (ko) * 2007-01-26 2009-03-31 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR100834746B1 (ko) * 2007-02-14 2008-06-05 삼성전자주식회사 센스 앰프를 포함하는 반도체 소자
JP2010016258A (ja) * 2008-07-04 2010-01-21 Panasonic Corp 半導体集積回路装置
KR101857729B1 (ko) * 2011-06-17 2018-06-20 삼성전자주식회사 반도체 장치
KR102025597B1 (ko) 2013-01-23 2019-09-26 삼성전자주식회사 반도체 소자
US9337190B2 (en) * 2013-03-12 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including dummy isolation gate structure and method of fabricating thereof
CN108538839B (zh) * 2017-03-01 2019-08-23 联华电子股份有限公司 半导体结构、用于存储器元件的半导体结构及其制作方法
CN114388015B (zh) * 2022-01-13 2023-10-03 长鑫存储技术有限公司 读出电路结构

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5389810A (en) 1992-03-27 1995-02-14 Matsushita Electric Industrial Co., Ltd. Semiconductor device having at least one symmetrical pair of MOSFETs
JP2002216483A (ja) * 2001-01-18 2002-08-02 Toshiba Corp 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100843911B1 (ko) * 2007-01-18 2008-07-03 주식회사 하이닉스반도체 반도체 소자의 레이아웃

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