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KR100843911B1 - 반도체 소자의 레이아웃 - Google Patents

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KR100843911B1
KR100843911B1 KR1020070005634A KR20070005634A KR100843911B1 KR 100843911 B1 KR100843911 B1 KR 100843911B1 KR 1020070005634 A KR1020070005634 A KR 1020070005634A KR 20070005634 A KR20070005634 A KR 20070005634A KR 100843911 B1 KR100843911 B1 KR 100843911B1
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주식회사 하이닉스반도체
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Abstract

본 발명은 반도체 소자의 레이아웃에 관한 것으로, 래치형 비트라인 센스앰프를 구성하는 트랜지스터 쌍의 특성을 동일하게 맞추기 위해, 래치형 비트라인 센스앰프를 구성하는 트랜지스터 쌍이 인접한 구성요소에 대해 기하학적으로 대칭되도록 구현함으로써 트랜지스터의 특성을 동일하게 맞추어 센싱 동작시 페일(fail)을 방지할 수 있고, 센싱 마진 및 리프레쉬 특성을 향상시킬 수 있는 기술이다.
비트라인 센스앰프, 비트라인

Description

반도체 소자의 레이아웃{LAYOUT OF SEMICONDUCTOR DEVICE}
도 1은 종래기술에 따른 반도체 소자의 불량 어드레스를 검출한 비트맵(Bit map)도.
도 2는 종래기술에 따른 반도체 소자를 도시한 회로도.
도 3은 도 2에 도시된 비트라인 센스앰프의 레이아웃도.
도 4는 도 2에 도시된 비트라인 센스앰프를 구성하는 트랜지스터 각각의 불량율을 나타낸 그래프.
도 5a 및 도 5b는 본 발명의 실시예에 따른 반도체 소자의 레이아웃도.
도 6a 내지 도 6b는 본 발명의 다른 실시예에 따른 반도체 소자의 레이아웃도.
본 발명은 반도체 소자의 레이아웃에 관한 것으로, 특히 래치형 비트라인 센스앰프의 레이아웃에 관한 기술이다.
반도체 메모리 소자, 특히 디램에서는 셀 캐패시터(cell capacitor)와 비트라인 또는 비트라인 바의 캐패시턴스(capacitance)에 의해 공유(sharing)된 미세한 전하(charge)를 '하이' 데이터로 인식할 수 있는 전원전압 레벨과 '로우' 데이터로 인식할 수 있는 접지전압 레벨까지 증폭시키기 위해 래치(Latch)형의 비트라인 센스앰프(BLSA)를 사용한다.
도 1은 종래기술에 따른 반도체 소자의 불량 어드레스를 검출한 비트맵(Bit map)도이다.
반도체 메모리 소자가 고집적화됨에 따라 비트라인 센스앰프를 구성하는 트랜지스터의 크기가 점점 작아지고 있어 특성이 열화되는 현상이 나타나고 있다. 이러한 현상은 쌍으로 동작하는 트랜지스터 간의 특성이 동일하지 않기 때문에 발생하고 있다.
이로 인해, 비트라인 센스앰프가 셀 캐패시터에 저장되었던 데이터를 디벨로프(develop)할 때 '하이'와 '로우'를 반대로 수행하여 불량이 발생한다.
이때, 하나의 비트라인 센스앰프를 공유하는 좌측과 우측의 비트라인 쌍 단위로 불량이 발생되는 것을 볼 수 있다.
이러한 불량을 방지하기 위해서는 비트라인 센스앰프의 면적을 확보해야 하는데, 이를 위해 최근에는 비트라인 센스앰프를 구성하는 트랜지스터의 게이트를 링(Ring)형, 'U'자형 또는 'L'자형으로 형성하는 대신 'I'자형으로 형성하고 있다.
'I'자형은 선폭(CD)을 균일하게 형성할 수 있어 'U'자형 또는 'L'자형에 비해 비트라인 센스앰프의 특성이 개선되었으나, 트랜지스터의 문턱전압(Vt)에 영향을 주는 요인은 선폭(CD) 이외에도 게이트 스페이서의 두께, 이온주입 각도, 웰 및 콘택의 위치, 웰과 콘택간의 거리 등 많은 요인이 있어 상위 테크에서는 불량이 여 전히 발생하는 문제점이 있다.
도 2는 종래기술에 따른 반도체 소자를 도시한 회로도이다.
종래의 반도체 소자는 균등화부(10, 22), 연결부(12, 20), 프리차지부(14), 비트라인 센스앰프(16) 및 선택부(18)를 포함한다.
여기서, 균등화부(10)는 균등화신호 BLEQ에 의해 제어되어 좌측 셀 어레이(미도시)의 비트라인(BL)과 비트라인 바(/BL)를 균등화하고, 균등화부(22)는 균등화신호 BLEQ에 의해 제어되어 우측 셀 어레이(미도시)의 비트라인(BL)과 비트라인 바(/BL)를 균등화한다.
연결부(12)는 비트라인 분리 제어신호 BISH에 따라 비트라인 센스앰프(16)를 좌측 셀 어레이(미도시)에 선택적으로 연결하고, 연결부(20)는 비트라인 분리 제어신호 BISL에 따라 비트라인 센스앰프(16)를 우측 셀 어레이(미도시)에 선택적으로 연결한다.
프리차지부(14)는 균등화신호 BLEQ에 따라 비트라인(BL)과 비트라인 바(/BL)를 프리차지 전압 VBLP 레벨로 프리차지한다.
비트라인 센스앰프(16)는 래치 형태를 구성하는 NMOS 트랜지스터 N1, N2 및 PMOS 트랜지스터 P1, P2를 포함하고, 풀업 제어신호 RTO와 풀다운 제어신호 SB에 의해 인에이블되어 비트라인 BL과 비트라인 바 /BL의 전압차를 센싱 및 증폭한다.
여기서, NMOS 트랜지스터 N1와 NMOS 트랜지스터 N2는 비트라인 바(/BL)와 비트라인(BL) 사이에 직렬 연결되고, PMOS 트랜지스터 P1와 PMOS 트랜지스터 P2는 비트라인 바(/BL)와 비트라인(BL) 사이에 직렬 연결되어 있다. 그리고, NMOS 트랜지 스터 N1의 게이트 단자는 PMOS 트랜지스터 P1의 게이트 단자와 연결되고, NMOS 트랜지스터 N1와 PMOS 트랜지스터 P1의 공통 게이트 단자는 비트라인(BL)과 접속되어 있다. NMOS 트랜지스터 N2의 게이트 단자는 PMOS 트랜지스터 P2의 게이트 단자와 연결되고, NMOS 트랜지스터 N2와 PMOS 트랜지스터 P2의 공통 게이트 단자는 비트라인 바(/BL)와 접속되어 있다.
선택부(18)는 칼럼 셀 선택신호 Yi에 따라 비트라인 센스앰프(16)를 통해 센싱 및 증폭된 데이터를 로컬 입출력 라인 쌍 LIO, LIOB으로 출력한다.
도 3은 도 2에 도시된 비트라인 센스앰프(16)의 레이아웃도이다.
도 3을 참조하면, 반도체 기판(24)의 제 1 활성영역(26a) 상에 NMOS 트랜지스터 N1가 형성되어 있고, 상기 제 1 활성영역(26a)과 이웃한 제 2 활성영역(26b) 상에 NMOS 트랜지스터 N2가 형성되어 있다. 그리고, 제 3 활성영역(28a) 상에 PMOS 트랜지스터 P1가 형성되어 있고, 상기 제 3 활성영역(28a)과 이웃한 제 4 활성영역(28b) 상에 PMOS 트랜지스터 P2가 형성되어 있다.
도 4는 도 2에 도시된 비트라인 센스앰프(16)를 구성하는 트랜지스터 각각의 불량율을 나타낸 그래프이다.
도 4를 참조하면, NMOS 트랜지스터 N1와 NMOS 트랜지스터 N2는 동일한 방법으로 동시에 형성된다. 그러나, 실제 소자 설계시 기하학적, 물리적 및 전기적 차이, 즉 게이트 스페이서의 두께, 이온주입 각도, 웰 및 콘택의 위치, 웰과 콘택 간의 거리 등의 인접 구성요소의 차이로 인해 NMOS 트랜지스터 N1와 NMOS 트랜지스터 N2의 특성이 동일하지 않아 불량율에 차이가 발생하는 것을 볼 수 있다. 마찬가지 로, PMOS 트랜지스터 P1와 PMOS 트랜지스터 P2의 특성도 동일하지 않다.
즉, 비트라인 센스앰프(16)는 미세한 전위차를 센싱 및 증폭하여 데이터를 정확하게 리드/라이트할 수 있어야 하는데, 이는 비트라인 센스앰프(16)를 구성하는 NMOS 트랜지스터 N1와 NMOS 트랜지스터 N2의 특성이 동일하고, PMOS 트랜지스터 P1와 PMOS 트랜지스터 P2의 특성이 동일해야 가능하다.
그러나, 종래기술에 따른 반도체 소자의 레이아웃은 트랜지스터의 쌍, 즉 NMOS 트랜지스터 N1와 NMOS 트랜지스터 N2, 그리고 PMOS 트랜지스터 P1와 PMOS 트랜지스터 P2의 특성이 서로 달라 센싱 동작시 페일(fail)이 발생하고, 센싱 마진 및 리프레쉬 특성이 저하되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 래치형 비트라인 센스앰프를 구성하는 트랜지스터 쌍의 특성을 동일하게 맞출 수 있는 반도체 소자의 레이아웃을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 레이아웃은
반도체 기판에 형성된 제 1 및 제 2 활성영역과,
상기 제 1 활성영역 상에 형성된 제 1 및 제 2 NMOS 트랜지스터와,
상기 제 2 활성영역 상에 형성된 제 1 및 제 2 PMOS 트랜지스터와,
상기 제 1 NMOS 트랜지스터의 게이트 및 상기 제 2 NMOS 트랜지스터의 게이트 외측과 접속된 제 1 비트라인과,
상기 제 2 NMOS 트랜지스터의 상기 게이트 및 상기 제 1 NMOS 트랜지스터의 상기 게이트 외측과 접속된 제 2 비트라인과,
상기 제 1 NMOS 트랜지스터 및 상기 제 2 NMOS 트랜지스터의 상기 게이트 내측과 접속된 제 3 비트라인과,
상기 제 1 PMOS 트랜지스터의 게이트 및 상기 제 2 PMOS 트랜지스터의 게이트 외측과 접속된 제 4 비트라인과,
상기 제 2 PMOS 트랜지스터의 상기 게이트 및 상기 제 1 PMOS 트랜지스터의 상기 게이트 외측과 접속된 제 5 비트라인과,
상기 제 1 PMOS 트랜지스터 및 상기 제 2 PMOS 트랜지스터의 상기 게이트 내측과 접속된 제 6 비트라인을 포함하고,
상기 제 1 및 제 2 NMOS 트랜지스터와 상기 제 1 및 제 2 PMOS 트랜지스터는 크로스 커플드(cross-coupled) 연결된 래치형 비트라인 센스앰프를 구성하는 것을 특징으로 한다.
여기서, 상기 제 1 NMOS 트랜지스터 및 상기 제 1 PMOS 트랜지스터의 각 게이트의 일측 단부와 상기 제 1 비트라인 및 상기 제 4 비트라인을 각각 접속시키는 제 1 비트라인 콘택플러그와,
삭제
삭제
삭제
상기 제 2 NMOS 트랜지스터 및 상기 제 2 PMOS 트랜지스터의 각 게이트의 타측 단부와 상기 제 2 비트라인 및 상기 제 5 비트라인을 각각 접속시키는 제 2 비트라인 콘택플러그
를 더 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체 소자의 레이아웃에 있어서,
상기 제 1 NMOS 트랜지스터 및 상기 제 1 PMOS 트랜지스터의 상기 게이트 외측과 상기 제 2 비트라인 및 상기 제 5 비트라인을 각각 접속시키는 제 3 비트라인 콘택플러그와,
상기 제 1 NMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터의 상기 게이트 내측과 상기 제 3 비트라인을 접속시키는 제 4 비트라인 콘택플러그와,
삭제
상기 제 1 PMOS 트랜지스터와 상기 제 2 PMOS 트랜지스터의 상기 게이트 내측과 상기 제 6 비트라인을 접속시키는 제 5 비트라인 콘택플러그와,
상기 제 2 NMOS 트랜지스터 및 상기 제 2 PMOS 트랜지스터의 상기 게이트 외측과 상기 제 1 비트라인 및 상기 제 4 비트라인을 각각 접속시키는 제 6 비트라인 콘택플러그를 더 포함하는 것과,
삭제
삭제
삭제
삭제
삭제
삭제
상기 제 3 비트라인 상부에 형성된 제 1 금속배선 콘택플러그와,
상기 제 6 비트라인 상부에 형성된 제 2 금속배선 콘택플러그를 더 포함하는 것과,
상기 제 1 비트라인 및 상기 제 4 비트라인 상부에 각각 형성된 제 7 비트라인 콘택플러그와,
상기 제 2 비트라인 및 상기 제 5 비트라인 상부에 각각 형성된 제 8 비트라인 콘택플러그를 더 포함하는 것과,
상기 제 7 비트라인 콘택플러그와 접속되는 제 7 비트라인과,
상기 제 8 비트라인 콘택플러그와 접속되는 제 8 비트라인을 더 포함하는 것과,
상기 제 7 비트라인 및 상기 제 8 비트라인은 텅스텐(W)으로 형성하는 것과,
상기 제 7 및 제 8 비트라인 콘택플러그를 형성하는 공정은 셀 영역의 저장전극 콘택플러그를 형성하는 공정과 동시에 수행하는 것
을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하도록 한다.
도 5a 및 도 5b는 본 발명의 실시예에 따른 반도체 소자의 레이아웃도로서, 센스앰프 영역을 도시한 것이다.
도 5a를 참조하면, 반도체 기판(100)의 활성영역(102) 상부에 제 1 트랜지스터(104a), 제 2 트랜지스터(104b)가 형성되어 있다. 그리고, 상기 활성영역(102)은 제 1 비트라인 콘택플러그(108)를 통해 비트라인(106)과 접속되어 있고, 상기 제 1 트랜지스터(104a) 및 상기 제 2 트랜지스터(104b)의 각 게이트는 제 2 비트라인 콘택플러그(110)를 통해 상기 비트라인(106)과 접속되어 있다.
여기서, 상기 활성영역(102), 상기 제 1 및 제 2 트랜지스터(104a, 104b)의 게이트 및 상기 제 1 및 제 2 비트라인 콘택플러그(108, 110)는 종래의 방법과 동일하게 형성하는 것이 바람직하다.
즉, 본 발명은 도 5b에 도시된 바와 같이, 비트라인 센스앰프를 구성하는 제 1 및 제 2 NMOS 트랜지스터(N1, N2)와 제 1 및 제 2 PMOS 트랜지스터(P1, P2)를 하나의 활성영역(102) 상에 구현하는 것이다. 이 경우, 종래와 달리 기하학적으로 인접 구성요소가 완전한 대칭이 되어 비트라인 센스앰프의 센싱 동작시 페일(fail)을 방지할 수 있다.
그런데, 비트라인 센스앰프는 래치형, 즉 제 1 및 제 2 NMOS 트랜지스터와 제 1 및 제 2 PMOS 트랜지스터가 크로스 커플드(cross-coupled) 연결되어 있기 때문에, 이를 구현하기 위해서는 비트라인(106)을 우회시켜야 한다. 이는 비트라인(106)의 피치(pitch)가 평면적으로 증가하는 것이므로, 칩 사이즈가 커지는 문제점이 있다.
이러한 문제점을 해결하기 위해 비트라인(106)의 피치(pitch)를 평면적으로 증가시키는 대신 비트라인과 금속배선 사이에 소자가 없는 공간을 이용하여 수직적으로 증가시킬 수 있다. 이러한 방법을 도 6a 내지 도 6b를 참조하여 설명하면 다음과 같다.
도 6a 내지 도 6b는 본 발명의 다른 실시예에 따른 반도체 소자의 레이아웃도로서, 센스앰프 영역을 도시한 것이다.
도 6a를 참조하면, 반도체 기판(200)에 제 1 및 제 2 NMOS 트랜지스터가 형성될 제 1 활성영역(202a)과 제 1 및 제 2 PMOS 트랜지스터가 형성될 제 2 활성영역(202b)을 정의한다.
그 다음, 상기 제 1 활성영역(202a) 상에 제 1 게이트(204a), 제 2 게이트(204b)를 형성하고, 상기 제 2 활성영역(202b) 상에 제 3 게이트(204c), 제 4 게 이트(204d)를 형성한다.
이때, 상기 제 1 , 제 2, 제 3 및 제 4 게이트(204a, 204b, 204c, 204d)는 "I"자형으로 형성하는 것이 바람직하며, 상기 제 1 게이트(204a)와 상기 제 2 게이트(204b)는 서로 평행하고, 상기 제 3 게이트(204c)와 상기 제 4 게이트(204d)는 서로 평행한 구조로 형성하는 것이 바람직하다.
그 다음, 상기 제 1 및 제 2 게이트(204a, 204b) 양측의 상기 반도체 기판(200)에 대한 이온주입 공정을 수행하여 소스/드레인 영역(미도시)을 각각 형성하여 제 1 및 제 2 NMOS 트랜지스터를 완성한다. 그리고, 상기 제 3 게이트(204c, 204d) 양측의 상기 반도체 기판(200)에 대한 이온주입 공정을 수행하여 소스/드레인 영역(미도시)을 각각 형성하여 제 1 및 제 2 PMOS 트랜지스터를 완성한다.
그 다음, 상기 제 1 게이트(204a) 및 상기 제 3 게이트(204c)의 길이 방향에 대한 단부의 일측 상부에 제 1 비트라인 콘택플러그(206a)를 각각 형성하고, 상기 제 2 게이트(204b) 및 상기 제 4 게이트(204d)의 길이 방향에 대한 단부의 타측 상부에 각각 제 2 비트라인 콘택플러그(206b)를 형성한다. 그리고, 상기 제 1 및 제 2 활성영역(202a, 202b) 상부에 각각 제 3 비트라인 콘택플러그(206c)를 형성한다.
이때, 상기 제 3 비트라인 콘택플러그(206c)는 상기 제 1 게이트(204a) 및 상기 제 3 게이트(204c)의 각 외측과, 상기 제 1 게이트(204a)와 상기 제 2 게이트(204b)의 내측과, 상기 제 3 게이트(204c)와 상기 제 4 게이트(204d)의 내측과, 상기 제 2 게이트(204b) 및 상기 제 4 게이트(204d)의 각 외측에 형성된다.
그 다음, 상기 제 1 게이트(204a) 상부에 형성된 상기 제 1 비트라인 콘택플 러그(206a) 및 상기 제 2 게이트(204b)의 외측에 형성된 상기 제 3 비트라인 콘택플러그(206c)와 접속되는 제 1 비트라인(208a)을 형성한다.
그리고, 상기 제 2 게이트(204b) 상부에 형성된 상기 제 2 비트라인 콘택플러그(206a) 및 상기 제 1 게이트(204a) 외측에 형성된 상기 제 3 비트라인 콘택플러그(206c)와 접속되는 제 2 비트라인(208b)을 형성한다.
그리고, 상기 제 1 게이트(204a)와 상기 제 2 게이트(204b)의 내측에 형성된 상기 제 3 비트라인 콘택플러그(206c)와 접속되는 제 3 비트라인(208c)을 형성한다.
그리고, 상기 제 3 게이트(204c) 상부에 형성된 상기 제 1 비트라인 콘택플러그(206a) 및 상기 제 4 게이트(204d)의 외측에 형성된 상기 제 3 비트라인 콘택플러그(206c)와 접속되는 제 4 비트라인(208d)을 형성한다.
그리고, 상기 제 4 게이트(204d) 상부에 형성된 상기 제 2 비트라인 콘택플러그(206a) 및 상기 제 3 게이트(204c) 외측에 형성된 상기 제 3 비트라인 콘택플러그(206c)와 접속되는 제 5 비트라인(208e)을 형성한다.
그리고, 상기 제 3 게이트(204c)와 상기 제 4 게이트(204d)의 내측에 형성된 상기 제 3 비트라인 콘택플러그(206c)와 접속되는 제 6 비트라인(208f)을 형성한다.
도 6b를 참조하면, 상기 제 1 비트라인(208a) 및 상기 제 4 비트라인(208d) 상부에 각각 제 4 비트라인 콘택플러그(210a)를 형성하고, 상기 제 2 비트라인(208b) 및 상기 제 5 비트라인(208e) 상부에 각각 제 5 비트라인 콘택플러 그(210b)를 형성한다.
이때, 상기 제 4 및 제 5 비트라인 콘택플러그(210a, 210b)를 형성하는 공정은 셀 영역의 저장전극 콘택플러그를 형성하는 공정과 동시에 수행하는 것이 바람직하다.
그리고, 상기 제 4 및 제 5 비트라인 콘택플러그(210a, 210b)는 상기 제 1, 제 2 및 제 3 비트라인 콘택플러그(206a, 206b, 206c)와 접속되지 않도록 형성하는 것이 바람직하다.
그 다음, 상기 제 4 비트라인 콘택플러그(210a)와 접속되는 제 7 비트라인(212a)를 형성하고, 상기 제 5 비트라인 콘택플러그(210b)와 접속되는 제 8 비트라인(212b)을 형성한다.
즉, 상기 제 7 비트라인(212a)은 상기 제 4 비트라인 콘택플러그(210a)를 통해 상기 제 1 비트라인(208a) 및 상기 제 4 비트라인(208d)과 연결되고, 상기 제 8 비트라인(212b)는 상기 제 5 비트라인 콘택플러그(210b)를 통해 상기 제 2 비트라인(208b) 및 상기 제 5 비트라인(208e)과 연결된다.
이때, 상기 제 7 및 제 8 비트라인(212a, 212b)은 텅스텐(W)으로 형성하는 것이 바람직하다.
그 다음, 상기 제 3 비트라인(208c)과 상기 제 6 비트라인(208f) 상부에 금속배선 콘택플러그(214)를 각각 형성하고, 상기 금속배선 콘택플러그(214) 상부에 금속배선(미도시)을 형성한다.
따라서, 본 발명에 따른 반도체 소자의 레이아웃은, 래치형 비트라인 센스앰 프를 구성하는 제 1 및 제 2 NMOS 트랜지스터와 제 1 및 제 2 PMOS 트랜지스터를 하나의 활성영역 상에서 각각 구현하고, 이들을 연결시키기 위한 비트라인을 두 층으로 나누어 형성함으로써 칩 사이즈의 증가없이 비트라인 센스앰프의 특성을 향상시킬 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 소자의 레이아웃은 래치형 비트라인 센스앰프를 구성하는 트랜지스터 쌍이 인접한 구성요소에 대해 기하학적으로 대칭되도록 구현함으로써 센싱 동작시 페일(fail)을 방지할 수 있고, 센싱 마진 및 리프레쉬 특성을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (9)

  1. 반도체 기판에 형성된 제 1 및 제 2 활성영역;
    상기 제 1 활성영역 상에 형성된 제 1 및 제 2 NMOS 트랜지스터;
    상기 제 2 활성영역 상에 형성된 제 1 및 제 2 PMOS 트랜지스터;
    상기 제 1 NMOS 트랜지스터의 게이트 및 상기 제 2 NMOS 트랜지스터의 게이트 외측과 접속된 제 1 비트라인;
    상기 제 2 NMOS 트랜지스터의 상기 게이트 및 상기 제 1 NMOS 트랜지스터의 상기 게이트 외측과 접속된 제 2 비트라인;
    상기 제 1 NMOS 트랜지스터 및 상기 제 2 NMOS 트랜지스터의 상기 게이트 내측과 접속된 제 3 비트라인;
    상기 제 1 PMOS 트랜지스터의 게이트 및 상기 제 2 PMOS 트랜지스터의 게이트 외측과 접속된 제 4 비트라인;
    상기 제 2 PMOS 트랜지스터의 상기 게이트 및 상기 제 1 PMOS 트랜지스터의 상기 게이트 외측과 접속된 제 5 비트라인; 및
    상기 제 1 PMOS 트랜지스터 및 상기 제 2 PMOS 트랜지스터의 상기 게이트 내측과 접속된 제 6 비트라인을 포함하고,
    상기 제 1 및 제 2 NMOS 트랜지스터와 상기 제 1 및 제 2 PMOS 트랜지스터는 크로스 커플드(cross-coupled) 연결된 래치형 비트라인 센스앰프를 구성하는 것을 특징으로 하는 반도체 소자의 레이아웃.
  2. 제 1 항에 있어서, 상기 제 1 NMOS 트랜지스터 및 상기 제 1 PMOS 트랜지스터의 각 게이트의 일측 단부와 상기 제 1 비트라인 및 상기 제 4 비트라인을 각각 접속시키는 제 1 비트라인 콘택플러그; 및
    상기 제 2 NMOS 트랜지스터 및 상기 제 2 PMOS 트랜지스터의 각 게이트의 타측 단부와 상기 제 2 비트라인 및 상기 제 5 비트라인을 각각 접속시키는 제 2 비트라인 콘택플러그
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 레이아웃.
  3. 제 2 항에 있어서,
    상기 제 1 NMOS 트랜지스터 및 상기 제 1 PMOS 트랜지스터의 상기 게이트 외측과 상기 제 2 비트라인 및 상기 제 5 비트라인을 각각 접속시키는 제 3 비트라인 콘택플러그;
    상기 제 1 NMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터의 상기 게이트 내측과 상기 제 3 비트라인을 접속시키는 제 4 비트라인 콘택플러그;
    상기 제 1 PMOS 트랜지스터와 상기 제 2 PMOS 트랜지스터의 상기 게이트 내측과 상기 제 6 비트라인을 접속시키는 제 5 비트라인 콘택플러그; 및
    상기 제 2 NMOS 트랜지스터 및 상기 제 2 PMOS 트랜지스터의 상기 게이트 외측과 상기 제 1 비트라인 및 상기 제 4 비트라인을 각각 접속시키는 제 6 비트라인 콘택플러그
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 레이아웃.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제 3 비트라인 상부에 형성된 제 1 금속배선 콘택플러그; 및
    상기 제 6 비트라인 상부에 형성된 제 2 금속배선 콘택플러그
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 레이아웃.
  6. 제 1 항에 있어서,
    상기 제 1 비트라인 및 상기 제 4 비트라인 상부에 각각 형성된 제 7 비트라인 콘택플러그; 및
    상기 제 2 비트라인 및 상기 제 5 비트라인 상부에 각각 형성된 제 8 비트라인 콘택플러그
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 레이아웃.
  7. 제 6 항에 있어서,
    상기 제 7 비트라인 콘택플러그와 접속되는 제 7 비트라인; 및
    상기 제 8 비트라인 콘택플러그와 접속되는 제 8 비트라인
    을 더 포함하는 것을 특징으로 하는 반도체 소자의 레이아웃.
  8. 제 7 항에 있어서, 상기 제 7 비트라인 및 상기 제 8 비트라인은 텅스텐(W)으로 형성하는 것을 특징으로 하는 반도체 소자의 레이아웃.
  9. 제 6 항에 있어서, 상기 제 7 및 제 8 비트라인 콘택플러그를 형성하는 공정은 셀 영역의 저장전극 콘택플러그를 형성하는 공정과 동시에 수행하는 것을 특징으로 하는 반도체 소자의 레이아웃.
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