KR200307422Y1

KR200307422Y1 - 개량된 레이크 구조로 각각 설치된 기지국(ｂｓ) 및사용자 장치(ｕｅ)의 네트워크

Info

Publication number: KR200307422Y1
Application number: KR20-2002-0038630U
Authority: KR
Inventors: 하켓윌리엄씨
Original assignee: 인터디지탈 테크날러지 코포레이션
Priority date: 2001-12-27
Filing date: 2002-12-27
Publication date: 2003-03-15
Anticipated expiration: 2012-12-27
Also published as: KR20080005308A; KR100944170B1; EP1788718A2; KR20070122431A; KR20050098789A; KR100888993B1; KR20080106375A; JP2005514853A; NO20043065L; TWI290797B; CN1611013A; KR20040017270A; KR20080049147A; DE60222023D1; TW587896U; EP1459456A4; KR100925860B1; EP1459456A1; WO2003058836A1; AU2002367350A1

Abstract

본 고안에 따른 네트워크는 복수 개의 기지국(BS; base station)과 사용자 장치(UE; user equipment)를 구비하고 있다. 각각의 사용자 장치(UE)는 주파수 분할 이중화(FDD; frequency division duplex) 방식용 레이크 구조로 설치되어 있고, 또한 필요한 메모리 용량을 현저히 저감하기 위해 설계된 시분할 이중화(TDD; time division duplex) 방식 및 시분할 동기식 코드 분할 다중 접속(TD-SCDMA; time division-synchronous code division multiple access) 방식의 통신 시스템을 사용함으로써, 메모리가 집적된 주문형 반도체(ASIC; application specific integrated circuit)의 다이 면적을 저감할 수 있다. 바람직하게 공유 메모리 형태인 하나의 원형 버퍼는 기지국으로부터 사용자 장치(UE)에 의해 수신된 다중 경로 신호를 시간 정렬하는 데 필요한 하드웨어 및 소프트웨어를 현저히 저감하기 위해서 레이크 수신기의 레이크 핑거 전체에 의하여 공유되고 있다. 또한, 이와 같은 고유의 시간 정렬 기술은 복수 개(통상적으로는 3 개)의 기지국을 추적하는 데 필요한 코드 발생기의 수를 감소시킬 수 있다. 또한, 다중화기(MUX; multiplexer)는 상기 코드 발생기를 레이크 핑거에 선택적으로 접속하고 있다.

Description

개량된 레이크 구조로 각각 설치된 기지국(ＢＳ) 및 사용자 장치(ＵＥ)의 네트워크{A NETWORK OF BASE STATIONS(BSs) AND USER EQUIPMENTS(UEs) EACH PROVIDED WITH AN ENHANCED RAKE STRUCTURE}

본 고안은 CDMA 통신 시스템에 이용되는 레이크 구조에 관한 것이다. 특히, 본 고안은 필요한 메모리 용량을 현저히 저감하기 위해 설계된 공유 메모리를 사용함으로써 시스템 성능을 저감하지 않으면서 레이크 구조용 주문형 반도체(ASIC; application specific integrated circuit)의 다이 면적을 저감할 수 있는 레이크 구조에 관한 것이다. 이와 같은 레이크 구조는 제한적이지는 않지만, 주파수 분할 이중화(FDD; frequency division duplex) 방식, 시분할 이중화(TDD; time division duplex) 방식 및 시분할 동기식 코드 분할 다중 접속(TD-SCDMA; time division-synchronous code division multiple access) 방식을 포함하는 레이크 수신기를 사용하는 모든 유형의 통신 시스템에 있어서 사용될 수 있다.

레이크 수신기는 많은 유형의 통신 시스템에서 이용될 수 있다. 광대역 코드 분할 다중 접속(W-CDMA; wide band code division multiple access) 방식의 시스템에 있어서, 기지국에는 1차 동기 코드 및 2차 동기 코드 뿐만 아니라 공통의 파일럿 채널(CPICH; common pilot channel)을 전송하는데, 각 기지국마다 고유의 파일럿 신호가 이용된다. 다음에, 무선 중계차(wireless mobile unit)[사용자 장치(UE)]는 통신을 구축하여 지원하기 위해서 전술한 1차 및 2차 동기 코드에 의해 수신 및 동기화된다.

일 실시예에 있어서, 사용자 장치(UE)는 3 개 이상의 기지국을 추적할 수 있다. 레이크 수신기는 종래의 방식과 같이 교차 상관기 및 코드 발생기의 이용을 통해 기지국으로부터 수신된 전송을 대역 환원하기 위해서 이용되고 있다. 사용자 장치(UE)의 수신기는 직접(즉, 가시선) RF파 뿐만 아니라 상이한 전송 경로 길이, 반사 등에 의하여 지연된(즉, 다중 경로)파의 양자 모두를 수신한다. 상기 직접파가 가장 강한 신호를 필요로 하지 않거나 또는 신호를 수신하기 위해 충분히 강한 신호는 아니기 때문에, 지연된 파의 에너지와 직접파의 에너지를 합성(즉, 결합)하는 것은 보다 양호한 신호를 얻을 수 있게 된다. 레이크 수신기의 각각의 레이크 핑거에는 교차 상관기 및 공동 발생기가 설치되어 대역 환원을 수행한다. 시간 오프셋은 지연 회로를 사용하여 조정되고, 그에 따라서 모든 신호들은 적절한 지연을 이들 신호에 부과한 이후에 함께 가산되고 있다.

상기 레이크 핑거는 셀 탐색 기구 및 레이크 핑거 로케이터와 관련하여 동작한다.

도 1은 프레임의 기본적인 타이밍을 도시하고 있다. 10 밀리초(ms)의 동기화 채널(SCH; synchronization channel) 무선 프레임은 0∼14 까지의 참조 번호가 부여된 14 개의 슬롯으로 세분되어 있다. 각 기지국은 1차 동기 코드 및 2차 동기 코드 뿐만 아니라 공통의 파일럿 채널(CPICH)을 전송한다. 먼저 1차 동기 코드 및 2차 동기 코드가 각 슬롯의 256 칩의 기간에만 존재하는 것과는 달리, 공통의 파일럿 채널(CPICH)은 각 기지국마다 고유의 파일럿 신호가 이용되는 것 외에도 전체프레임의 기간 중에 존재하면서 모든 프레임을 반복한다. 레이크 핑거 로케이터는 이러한 고유성을 이용하여 사용자 장치(UE) 영역 내의 가능한 기지국의 각각으로부터 상기 공통의 파일럿 채널(CPICH)에 대한 상관성을 수행한다. 전술한 상관성을 수행한 이후에 레이크 핑거 로케이터는 레이크 수신기의 레이크 핑거를 할당하기 위한 피크치를 결정한다. 전술한 바와 같이, 각각의 사용자 장치(UE)는 통상적으로 3 개 이상의 기지국까지 추적할 필요가 있고, 그 성능은 요구 조건을 인계하는 것에 기인한다.

도 3을 참조하면, 종래의 코드 추적기(10)에 대한 개략적인 블록도를 도시하고 있다. 각각의 레이크 핑거에는 코드 추적기(10)가 설치되어 있다. 파일럿 코드 발생기(12)는 특정 기지국용의 코드를 제공한다. 코드 타이밍은 할당된 피크치에 대한 프레임의 개시로부터 현재의 시간 오프셋에 대한 보상을 위해 오프셋될 필요가 있다. 보간기 및 데시메이터 필터(14)는 조기 출력(14a), 지연 출력(14b) 및 적절한 출력(14c)을 각각 생성한다. 조기 출력 및 지연 출력은 칩 시간에 중심이 맞추어진 적절한 출력을 유지시키기 위해서 이용되고 있다.

조기 출력, 지연 출력 및 적절한 출력은 각각 16, 18 및 20에서 특정 기지국용의 코드로 대역 환원되고 있다. 상기 조기 출력 및 지연 출력의 대역 환원된 신호는 통합 및 덤핑 장치(22, 24)에서 통합 및 덤핑 처리가 수행되고, 제곱화 장치(26, 28)에서 제곱 처리가 수행되며, 가산 회로(30)에서 가산되어, 에러 신호[e(t)]를 생성한다.

또한, 적절한 출력은 통합 및 덤핑 장치(34)에서 통합 및 덤핑 처리를 수행하고, 이동 평균 필터(36) 및 하드 리미터(38)를 관통하여, 가산 회로(30)로부터 출력된 에러 신호[e(t)]와 함께 정규화 회로(32)로 인가된다. 이어서, 그 정규화된 출력은 루프 필터(40), 누산기(42), 증폭기(44), 하드 리미터(46), 지연 추정 프로세서(48) 및 양자화기(50)를 통하여 보간기 및 데시메이터 필터(14)로의 피드백 경로를 관통하여, 칩 시간에 중심이 맞추어진 적절한 출력을 유지시키기 위해서 상기 보간기 및 데시메이터 필터(14)로 지연 추정치를 제공한다. 코드 추적기에 의한 추적을 수행함에 있어서 상기 에러 신호가 너무 크게 되면, 파일럿 코드 발생기(12)에 의해 에러가 조정될 수 있다. 보간기 및 데시메이터 필터(14)는 기본적으로 칩 시간을 예를 들어 8 개의 조각으로 분할한다. 전술한 에러 신호에 기초해서, 8 개의 조각 중 하나가 선택된다. 시간이 경과됨에 따라 에러가 지속적으로 증가되면, 보간기 및 데시메이터 필터(14)로부터 상이한 출력이 선택된다. 결과적으로, 칩 시간이 경과됨에 따라 에러 신호가 충분히 크게 되면, 이 시점에서 파일럿 코드 발생기(12)가 조정된다. 파일럿 코드 발생기(12)는 통상 칩 속도로 클럭킹(즉, 앞서 배치된 상태)되는 선형 피드백 시프트 레지스터(LFSR)이다. 파일럿 코드 발생기가 다음의 칩 시간에 앞서 배치되는 것이 필요하면, 그 칩 시간에 대해서 실제로 2 배 정도 앞서 배치될 수 있다. 반대로, 파일럿 코드 발생기가 지연되는 것이 필요하면, 상기 파일럿 코드 발생기는 제2 칩 시간에 대해 현재값을 유지할 것이다.

도 2는 통상의 다중 경로를 도시하고 있다. 보다 큰 값의 지점의 각각은 다중 경로를 나타낸다.

적절한 출력의 각각은 레이크 수신기의 독립된 시간 지연 소자(도시 생략됨)로 공급된다. 시간 지연 소자의 목적은 도 2에 도시된 바와 같이 귀중한 다중 경로로부터 시간상의 모호성을 제거하기 위함이다. 모든 에너지는 코드 추적이 데이터 추정기(도시 생략됨) 내에서 가산된 이후에 유지되고, 기호로서 대역 환원 및 복호화된다.

도 4를 참조하면, 6 개의 레이크 핑거를 구비한 종래 기술의 레이크 구조를 도시하고 있다. 6 개의 레이크 핑거 전체가 그 설계 및 기능면에서 실질적으로 동일하기 때문에, 도 4에서는 설명의 편의상 1 개의 레이크 핑거(1)만을 도시하고 있다. 전술한 바와 같이, 코드 추적기(10)는 도 3에 상세히 도시함과 아울러 도 4에 개략적인 블록도로서 도시되어 있고, 이 코드 추적기는 판독 포트 및 기록 포트를 갖는 원형 버퍼로 바람직하게 이루어진 지연 소자(52)로 공급되는 적절한 출력(14c)(도 3에 도시됨)을 제공한다. 메모리 기록 포인터(54)는 적절한 입력이 기록되는 위치에 대해 칩 속도로 증분시키며, 원형 버퍼(52) 내의 다음의 칩 위치에 대하여 지속적으로 나타낸다. 또한, 메모리 판독 포인터(55)는 칩 속도로 증분되지만, 참조된 슬롯 타이밍에 따른 다수의 칩 오프셋에 기초해서 메모리 기록 포인터(54)로부터 오프셋된다. 미세 오프셋은 참조 부호 56a에서 칩 오프셋을 수신하는 코드 오프셋 회로(56)로부터 획득되어, 코드 추적기(10)로부터의 출력(56b) 및 코드 발생기(58)로부터의 출력(56c)은 메모리 판독 포인터(55)의 추가의 조정을 수행하기 위해 미세 오프셋을 제공한다. 원형 버퍼(52)는 시간 정렬된 출력을 제공한다. 나머지 5 개의 레이크 핑거(2 내지 6)에 대해서도 전술한 레이크 핑거(1)와 유사한 방식으로 동작하는 점을 이해할 수 있을 것이다.

도 1은 통상의 10 밀리초(ms)의 동기화 채널(SCH; synchronization channel) 무선 프레임을 도시하는 도면.

도 2는 통상의 다중 경로를 도시하는 도면.

도 3은 레이크 수신기(rake receiver)의 각 레이크 핑거(rake finger)에 사용되는 종래 기술의 코드 추적기(code tracker)에 대한 개략적인 블록도.

도 4는 레이크 수신기의 각각의 레이크 핑거에 사용되는 종래 기술의 코드 추적기를 도시하는 개략적인 블록도.

도 5는 레이크 수신기의 레이크 핑거용 다중 경로 신호를 시간 정렬하기 위하여 본 고안의 원리에 이용되는 장치를 도시하는 개략적인 블록도.

〈도면의 주요 부분에 대한 부호의 설명〉

10′: 코드 추적기

60 : 공유 메모리

62, 64, 66 : 코드 발생기

68 : 메모리 판독 포인터

69 : 다중화기(MUX; multiplexer)

본 고안에 따른 네트워크는 복수 개의 기지국(BS)과 사용자 장치(UE)를 구비하고 있다. 각각의 사용자 장치(UE)는 주파수 분할 이중화(FDD) 방식용 레이크 구조로 설치되어 있고, 또한 필요한 메모리 용량을 현저히 저감하기 위해 설계된 시분할 이중화(TDD) 방식 및 시분할 동기식 코드 분할 다중 접속(TD-SCDMA) 방식의 통신 시스템을 사용함으로써, 메모리가 집적된 주문형 반도체(ASIC)의 다이 면적을 저감할 수 있다. 바람직하게 공유 메모리 형태인 하나의 원형 버퍼는 기지국으로부터 사용자 장치(UE)에 의해 수신된 다중 경로 신호를 시간 정렬하는 데 필요한 하드웨어 및 소프트웨어를 현저히 저감하기 위해 레이크 수신기의 레이크 핑거 전체에 의하여 공유되고 있다. 또한, 이와 같은 고유의 시간 정렬 기술은 복수 개(통상적으로는 3 개)의 기지국을 추적하는 데 필요한 코드 발생기의 수를 감소시킬 수 있다. 또한, 다중화기(MUX; multiplexer)는 상기 코드 발생기를 레이크 핑거에 선택적으로 접속하고 있다.

본 고안은 바람직하게는 공유 메모리의 형태인 원형 버퍼를 사용하며, 다중 경로 성분을 수신하는 각각의 레이크 핑거와 결합되는 오프셋과 함께 메모리 기록 포인터가 데이터를 기록하는 위치로부터 오프셋을 제공하도록 각각의 레이크 핑거용 메모리 판독 포인터를 포함하고 있다. 각각의 다중 경로 성분은 할당된 레이크 핑거로 전송되어 코드의 추적을 수행한다. 이 다중 경로가 모두 할당되어 있기 때문에, 코드들은 시간 정렬되어, 하나의 코드 발생기로 하여금 레이크 핑거 전체의 코드 추적기들 중에서 공유를 가능하게 한다. 본 고안에 따른 이와 같은 신규의 장치 및 방법에 의하면, 메모리를 3분의 1로 절감할 수 있을 뿐만 아니라 레이크 수신기에 필요한 코드 발생기의 수도 감소시킬 수 있다.

본 고안의 방법 및 장치는 첨부된 도면을 참조하여 이하의 상세한 설명을 통해서 보다 명확히 이해할 수 있을 것이다.

본 고안은 첨부된 도면을 참조하여 이하에서 상세히 설명하고 있고, 도면 전체에 걸쳐서 동일한 구성 요소에 대해서는 동일한 참조 번호를 부여해서 설명할 것이다.

도 5는 본 고안의 원리에 이용되는 레이크 수신기로서, 6 개의 레이크 핑거를 구비한 레이크 수신기(59)를 도시하고 있고, 동 도면에서는 설명의 편의상 1 개의 레이크 핑거[즉, 레이크 핑거(1)]만이 도시되고 있다. 나머지 5 개의 레이크 핑거(2 내지 6)에 대해서도 전술한 레이크 핑거(1)와 그 설계 및 기능면에서 실질적으로 유사함을 이해할 수 있을 것이다. 본 고안에서는 다수의 레이크 핑거가 반드시 필요하지는 않지만, 여러 가지 구성 소자의 동작을 설명하기 위해서 본 명세서에서 사용되고 있다.

레이크 수신기(59)는 메모리 기록 포인터로부터의 하나의 출력 신호(60a)와 메모리 판독 포인터(68)로부터의 6 개의 출력 신호(60b)(도 5에서는 설명의 편의상 1 개의 출력 신호만이 도시됨)를 가지며 2 배의 칩 속도로 동작하는 공유 메모리의 형태로 바람직하게 이루어진 원형 버퍼(60)를 사용한다. 상기 레이크 수신기(59)는 코드 추적을 수행하기 이전의 정렬로 동일한 기지국으로부터 다중 경로 파일럿 신호를 초기에 이동시킴으로써 시간 정렬을 수행한다.

도 2를 다시 참조하면, 보다 높은 계층형 골레이 상관 관계(HGC; Hierarchical Golay Correlation)가 모두 동일한 기지국이고, 서로의 상부 상의 라인업으로 시간 내에 모두 이동시킬 수 있는 피크치를 가정하여, 오프셋이 달성되면 각각의 다중 경로 성분은 그 할당된 레이크 핑거로 전송되며, 코드 추적 처리가 실행된다. 5 개의 칩으로 분리되는 2 개의 신호의 수신을 가정하면, 다중 경로 파일럿의 각 도트가 칩 시간인 점을 가정한다. 도 5의 메모리 판독 포인터 및 메모리 기록 포인터가 그 칩 속도로 동작하는 것을 가정하면, 메모리 판독 포인터를 5의 카운트만큼 앞서 진행시킴으로써, 2 개의 신호는 동일한 시간에 메모리의 판독이 이루어질 수 있다. 메모리 판독 포인터(68)에 제공된 코드 오프셋은 복수 개의 레이크 핑거들 중 하나의 레이크 핑거와 각각 결합된다. 도 2에 도시된 피크치의 위치는 공지되어 있다. 다중 경로의 수와 그 공간은 메모리 판독 포인터에 대한 오프셋량을 결정하기 위해 사용되고 있다.

다중 경로 성분이 라인업되어 있기 때문에, 코드 데이터들이 시간 정렬되고, 코드 발생기[즉, 3 개의 코드 발생기들(62, 64, 66) 중 어느 하나]는 6 개의 레이크 핑거(1 내지 6)의 각각의 코드 추적기(10′) 중에서 공유될 수 있다. 3 개의 코드 발생기들(62, 64, 66)은 3 개의 기지국(BS1, BS2, BS3)에 대한 의사 랜덤 노이즈(PN) 코드를 각각 생성하기 위해 제공되어, 도 5에 도시된 레이크 수신기를 사용하는 사용자 장치(UE)에 의하여 추적되고 있다. 다중화기(MUX; multiplexer)(69)는 원하는 코드 발생기를 코드 추적기(10′)로 다중화기(69)에 의해 선택적으로 접속하고 있다.

레이크 핑거의 코드 추적기(10′)가 예를 들어 코드 발생기(62)를 다른 코드 발생기(64, 66) 중 어느 하나로 변경하도록 요청한 경우라면, 그 코드 발생기와 결합된 레이크 핑거에 대한 메모리 판독 포인터(68)는 조정된다. 코드 추적기(10′)에 대응하는 판독 지점은 1 만큼 증분되거나 또는 감소된다.

본 고안의 고유의 메모리 공유 장치는 6 개의 레이크 핑거 전체에 의하여 공유된 하나의 공유 메모리(60)의 사용을 가능하게 하고, 그 결과 6 개의 레이크 핑거 전체에 대해서 단지 하나의 공유 메모리만이 존재하더라도 상기 공유 메모리(60)는 코드 추적기(10′)가 하나의 칩 당 2 개의 샘플을 필요로 하기 때문에 2 배의 칩 속도로 동작한다고 하는 사실에 기초하여 메모리를 3분의 1로 절감할 수 있다.

따라서, 코드 추적기(10′)는 복호화되는 기지국의 코드에 따라서 적절히 시간 정렬된 출력(70)을 제공한다. 또한, 도 4에 도시된 코드 오프셋 회로(56)를 포함하는 코드 추적기(10′)는 도 4와 관련하여 전술한 방법과 동일한 방식으로 미세 오프셋 출력(10a′)을 메모리 판독 포인터(68)로 제공한다.

Claims

서로 상이한 코드를 각각 전송하는 복수 개의 기지국(BS) - 각각의 코드는 그 결합된 각 기지국마다 고유의 코드가 사용됨 - 과;

복수 개의 사용자 장치(UE) - 각각의 사용자 장치(UE)는, 코드 추적기를 각각 갖는 복수 개의 레이크 핑거를 포함하며, 상기 기지국으로부터 다중 경로 신호를 시간 정렬하기 위한 레이크 수신기를 구비함 - 와;

소정의 기지국과 결합되는 코드를 각각 생성하는 복수 개의 코드 발생기 - 각각의 코드는 서로 상이한 코드가 사용됨 - 와;

상기 복수 개의 코드 발생기 중 어느 하나를 상기 코드 추적기에 선택적으로 접속하는 회로와;

시간 정렬된 다중 경로 신호를 각각의 레이크 핑거의 코드 추적기에 선택적으로 제공하는 공유 메모리와;

소정의 위치에서 다중 경로 신호를 상기 공유 메모리에 기록하는 메모리 기록 포인터와;

메모리 내의 상기 소정의 위치로부터의 상기 공유 메모리 오프셋의 메모리 위치로부터 다중 경로 신호를 판독하는 메모리 판독 포인터

를 포함하고,

상기 코드 추적기의 각각은 상기 메모리 판독 포인터에 의해 판독되는 출력들 중 하나를 수신하는 것을 특징으로 하는 네트워크 시스템.
제1항에 있어서, 상기 코드 추적기의 각각은, 미세 오프셋을 상기 메모리 판독 포인터에 접속하여, 상기 메모리 기록 포인터와 메모리 판독 포인터 사이의 오프셋을 조정해서 시간 정렬된 출력을 제공하는 것인 네트워크 시스템.
제1항에 있어서, 상기 선택적으로 접속하는 회로는 상기 복수 개의 코드 발생기 중 어느 하나를 각각의 레이크 핑거의 코드 추적기에 선택적으로 접속하는 다중화기를 포함하는 네트워크 시스템.
제1항에 있어서, 상기 공유 메모리는 복수 개의 메모리 위치를 갖는 원형 메모리 버퍼인 것인 네트워크 시스템.
제3항에 있어서, 상기 메모리 판독 포인터는 상기 코드 추적기로부터 유도된 칩 오프셋 및 미세 오프셋에 응답하여 상기 메모리 기록 포인터에 대한 오프셋을 제어하는 것인 네트워크 시스템.
제5항에 있어서, 각각의 칩 오프셋은 상기 복수 개의 레이크 핑거 중 하나의 레이크 핑거와 결합되는 것인 네트워크 시스템.
제1항에 있어서, 각각의 레이크 핑거의 코드 추적기에 접속된 코드 발생기에응답해서 상기 메모리 판독 포인터를 변경하는 회로를 더 포함하는 네트워크 시스템.
제1항에 있어서, 서로 다른 3 개의 기지국을 추적하기 위해 3 개 이상의 상이한 코드 발생기가 설치된 것인 네트워크 시스템.
제8항에 있어서, 상기 3 개 이상의 상이한 코드 발생기는 각각의 레이크 핑거의 코드 추적기로 다중화기에 의해 선택적으로 접속되는 것인 네트워크 시스템.
제1항에 있어서, 각각의 기지국으로부터 상기 레이크 수신기로 전송된 칩 코드는 소정의 칩 속도로 동작하고, 상기 메모리 판독 포인터 및 메모리 기록 포인터는 소정의 칩 속도의 2 배로 동작하는 것인 네트워크 시스템.
제1항에 있어서, 상기 칩 오프셋 및 미세 오프셋에 응답해서 상기 메모리 기록 포인터를 연속적인 메모리 위치로 증분시키는 수단을 더 포함하는 네트워크 시스템.
제11항에 있어서, 상기 증분 수단은 상기 메모리 기록 포인터가 상기 메모리 수단 내의 종료 위치로 증분되는 경우에 상기 메모리 기록 포인터를 상기 메모리 수단 내의 개시 위치로 증분시키는 것인 네트워크 시스템.