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KR20030040169A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR20030040169A
KR20030040169A KR1020020070718A KR20020070718A KR20030040169A KR 20030040169 A KR20030040169 A KR 20030040169A KR 1020020070718 A KR1020020070718 A KR 1020020070718A KR 20020070718 A KR20020070718 A KR 20020070718A KR 20030040169 A KR20030040169 A KR 20030040169A
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KR
South Korea
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film
barrier metal
wiring
insulating film
conductor layer
Prior art date
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Abandoned
Application number
KR1020020070718A
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English (en)
Inventor
사이또우다쯔유끼
오오하시나오후미
이마이도시노리
노구찌쥰지
다마루쯔요시
Original Assignee
가부시키가이샤 히타치세이사쿠쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 히타치세이사쿠쇼 filed Critical 가부시키가이샤 히타치세이사쿠쇼
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Abstract

본 발명은 배선과 접속부 사이의 접촉 저항을 저감하고, 일렉트로마이그레이션(Electromigration) 특성을 향상시킬 수 있는 반도체 장치 및 반도체 장치의 제조 방법을 제공한다. 본 발명은, 그 표면에 배선을 구성하는 구리의 확산 등을 방지하기 위한 텅스텐막(CM1)이 형성된 제1 배선 상의 절연막(24a, 24b, 24c, 26b, 26c)을 에칭함으로써 콘택트홀(C2) 및 배선막(HM2)을 형성할 때, 콘택트홀(C2) 저부의 텅스텐막(CM1)을 제거하고, 배리어막(PM2a)을 형성한 후, 콘택트홀(C2) 저부의 배리어막(PM2a)을 제거하고, 구리막(PM2b, PM2c)을 형성한 후, 그 표면을 연마함으로써 제2층 배선(M2) 및 그 하층 플러그(P2)를 형성한다. 또한, 텅스텐막(CM1) 또는 배리어막(PM2a)의 적어도 한쪽을 제거하거나, 이들을 불연속적인 막으로 구성한다. 그 결과, 제1층 배선(M1)과 플러그(P2) 사이의 접촉 저항을 저감할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
발명은 반도체 집적 회로 장치에 관한 것으로, 특히 배선간의 접속부에 적용하기에 유효한 기술에 관한 것이다.
최근, 반도체 집적 회로 장치(반도체 장치)에 있어서의 배선의 미세화 및 다층화에 따라, 예를 들어 절연막 내에 홈을 형성하고, 도전성 막을 홈내부에 매립함으로써 배선 등을 형성하는, 소위 다마신 기술(damascene technique)이 검토되고 있다.
이 다마신 기술에는 배선용 홈과 배선과 배선을 접속하는 접속부용 홈을 별도의 공정으로 매립하는 싱글 다마신법과, 배선용 홈과 접속부용 홈을 동시에 매립하는 듀얼 다마신법이 있다.
이들 홈 내에 매립하는 도전성 막으로서 예를 들어 구리막 등이 이용되고 있다.
또한, 이 홈의 내부에는, 1) 매립되는 도전성 막을 구성하는 금속(구리막인 경우에는 구리)의 절연막 내로의 확산을 방지하기 위해, 또한 2) 절연막이 산화 실리콘막과 같은 산화물로 형성되는 경우, 이 산화 실리콘막과 도전성 막이 접촉함으로써 도전성 막이 산화되는 것을 방지하기 위해, 홈 내부에 예를 들어 배리어성을 갖는 도전성 막을 형성한다.
또한, 매립되는 도전성 막(예를 들어, 구리막) 상에는 그 상부에 형성되는절연막 내로의 금속의 확산이나 절연막에 의한 산화를 방지하기 위해 질화실리콘막 등의 배리어성을 갖는 절연막을 형성한다.
그러나, 질화실리콘막은 유전율이 높으므로 배선의 RC 시정수가 커지게 되어 장치의 고속 동작을 방해한다.
또한, 도전성 막을 구성하는 금속의 확산(이동)에 의해 일렉트로마이그레이션이 발생될 수 있는데, 예를 들어 구리의 확산 용이성에 대해 발명자들이 검토한 결과, 구리-배리어막 계면과 구리-질화실리콘막 계면에서는 확산의 활성화 에너지가 구리-배리어막 계면 쪽이 크다(즉, 구리가 확산되기 어렵다)고 추측되었다. 따라서, 일렉트로마이그레이션 수명은 구리-질화실리콘막 계면에서의 구리의 확산의 활성화 에너지값에 의해 한정되게 된다.
또한, 배선과 배선을 접속하는 접속부의 저면에서, 일렉트로마이그레이션에 의해 보이드(Void)가 발생되면, 접속부와 하층 배선과의 접촉 면적이 적어지게 되어 가속적으로 배선 수명이 저하된다.
따라서, 본 발명자들은 배선의 상부에 텅스텐(W)막 등의 배리어성을 갖는 도전성 막을 형성하는 방안을 검토하고 있다.
예를 들어, USP 6147402호 공보에는 Al과 Cu 합금(AlnCuy ALLOY)으로 이루어지는 배선 상에 W로 이루어지는 캡(WCAP)을 형성하는 기술이 개시되어 있다.
또한, USP 6114243호 공보에는 소위 듀얼 다마신 구조에 있어서, 구리 층(24)의 상부에 도전성 캡층(26)을 형성하고, 그 상부에 비아 또는 듀얼 다마신의개구부(35)를 형성하고, 배리어층(36)과 구리층(36)을 형성하는 기술이 개시되어 있다. 괄호( ) 내의 숫자는 공보에서 사용된 부호를 나타낸다.
그러나, 이와 같이 배선 상부에 텅스텐(W)막 등의 배리어성을 갖는 도전성 막(이하, 「캡 배리어 메탈층」이라 함)을 형성하는 경우, 배선과 접속부와의 사이는, 배선을 구성하는 금속막-캡 배리어 메탈층-배리어 메탈층-접속부를 구성하는 금속층이 적층된 구조가 되어, 이들 막간의 접촉 저항이 증가되게 된다.
또한, 이같은 구조에서는 일렉트로마이그레이션에 의한 금속 원자의 이동이 발생된 경우에 있어서, 접속부와 배선부와의 사이에 캡 배리어 메탈층 및 배리어 메탈층이 존재하므로, 접속부와 배선과의 사이에 금속의 이동이 발생하지 않는다.
그 결과, 보이드의 발생 빈도가 커지고, 단선을 일으킬 잠재성이 높아지게 된다. 또한, 이와 같은 단선은 일렉트로마이그레이션 뿐만 아니라, 스트레스에 의한 배리어 메탈과 구리의 계면에서의 박리, 또는 보이드 형성, 즉 스트레스 마이그레이션에 의해서도 발생될 우려가 있다.
본 발명의 목적은 배선과 접속부 사이의 접촉 저항을 저감하는데 있다.
또한, 본 발명의 다른 목적은 일렉트로마이그레이션에 의한 보이드 발생율과 단선의 발생율을 저감시키는 것과 스트레스 마이그레이션에 의한 단선의 발생율을 저감시키는 등 신뢰성을 향상시키는데 있다.
또한, 본 발명의 다른 목적은 반도체 장치의 특성을 향상시키는 데 있다.
본 발명의 상기 목적과 신규한 특징은 본 명세서의 기술 및 첨부 도면을 통하여 명확해 질 것이다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 4는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 5는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 6은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 7은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 8은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 9는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 10은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 11은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 12는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 13은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 14는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 15는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 16은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 17은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 18은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 19는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 20은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 21은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시한 기판의 주요부 평면도.
도 22는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시한 기판의 주요부 평면도.
도 23은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시한 기판의 주요부 평면도.
도 24는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 25는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 26은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 27은 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 28은 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 29는 본 발명의 제6 실시예에 따른 반도체 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 30은 본 발명의 제6 실시예에 따른 반도체 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 31은 본 발명의 제7 실시예에 따른 반도체 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 32는 본 발명의 제8 실시예에 따른 반도체 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 33은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 도시한 기판의 주요부 평면도.
도 34는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 35는 본 발명의 제9 실시예에 따른 반도체 장치의 제조 방법을 도시한 기판의 주요부 평면도.
도 36은 본 발명의 제9 실시예에 따른 반도체 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 37은 본 발명의 제6 실시예에 따른 반도체 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 38은 본 발명의 제7 실시예에 따른 반도체 장치의 제조 방법을 도시한 기판의 주요부 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 반도체 기판
1a: 반도체 영역
1b: 산화 실리콘막
1c: 반도체 영역
2: 소자 분리
8: 게이트 절연막
9: 게이트 전극
9a: 다결정 실리콘막
9b: WN막
9c: W막
11: n-형 반도체 영역
13: 측벽 스페이서
14: n+형 반도체 영역
20: 산화 실리콘막
22: 절연막
22a: TESO막 (산화 실리콘막)
22b: 저유전 절연막
22c: TEOS막
24: 절연막
24a: TEOS막
24b: SiOC막
24c: TEOS막
26: 절연막
26b: 저유전 절연막
26c: TEOS막
28a: TEOS막
28b: SiOC막
28c: TEOS막
30b: 저유전 절연막
38: 적층막
401: 질화실리콘막
402: 질화실리콘막
501: 배리어(Barrier) 절연막
502: 배리어 절연막
801, 802: 캡 도전성 막
M901, M902: 접속 영역
C1: 콘택트홀
C2: 콘택트홀
C3~C5: 콘택트홀
CM1: 텅스텐막
CM1a: 질화 텅스텐막
CM1b: 텅스텐막
CM2: 텅스텐막
CM2a: 질화 텅스텐막
CM2b: 텅스텐막
CM3: 텅스텐막
CM4: 텅스텐막
HM1: 배선홈
HM2: 배선홈
HM3, HM4: 배선홈
M1: 제1층 배선
M1a: 배리어막
M1b: 구리막
M1c: 구리막
M2: 제2층 배선
M3: 제3층 배선
M4: 제4층 배선
M5: 제5층 배선
M5a: 배리어막
M5b: 알루미늄막
MK: 하드마스크
P1: 플러그
P1a: 질화 티탄막
P1b: W막
P2: 플러그
P3: 플러그
P4: 플러그
PM2a: 배리어막
PM2b: 구리막
PM2c: 구리막
PM4a: 배리어막
PM4b: 구리막
PM4c: 구리막
PM5a: 배리어막
PM5b: 구리막
PM5c: 구리막
Qn: n채널형 MISFET
R1: 레지스트막
본원에 있어서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
(1) 본 발명의 반도체 장치는 반도체 기판 상에 형성되고, 또한 배선홈을 갖는 제1 층간 절연막과, 상기 배선홈의 측벽과 저면에 형성된 제1 배리어 메탈층과, 상기 배선홈을 매립하도록 상기 제1 배리어 메탈층 상에 형성된 제1 도전체층과, 상기 제1 도전체층의 표면에 형성된 캡 배리어 메탈막을 갖는 배선부와, 상기 제1 층간 절연막 상에 형성되고, 또한 접속홀을 갖는 제2 층간 절연막과, 상기 접속홀의 측벽과 저면에 형성된 제2 배리어 메탈층과, 상기 접속홀을 매립하도록 상기 제2 배리어 메탈층 상에 형성된 제2 도전체층을 갖는 접속부를 갖는 반도체 장치에 있어서, 상기 접속부와 상기 배선부의 접속 부분에서, 상기 접속홀 저면의 상기 제2 배리어 메탈층 및 상기 캡 배리어 메탈막 중의 적어도 어느 한쪽이 제거되어 있거나, 또는 그들 배리어 재료가 불연속한 막으로 구성된 것이다.
(2) 본 발명의 반도체 장치의 제조 방법은, 반도체 기판 상에 제1 층간 절연막을 형성하는 공정과, 상기 제1 층간 절연막 내에 배선홈을 형성하는 공정과, 상기 배선홈의 측벽과 저면에 제1 배리어 메탈층을 형성하는 공정과, 상기 배선홈을 매립하도록 상기 제1 배리어 메탈층 상에 제1 도전체층을 형성하는 공정과, 상기 제1 도전체층의 표면에 캡 배리어 메탈막을 형성하는 공정과, 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 공정과, 상기 제2 층간 절연막 내에 접속홀을 형성하는 공정과, 상기 접속홀의 측벽과 저면에 제2 배리어 메탈층을 형성하는 공정과, 상기 접속홀을 매립하도록 상기 제2 배리어 메탈층 상에 제2 도전체층을 형성하는 공정을 갖는 반도체 장치의 제조 방법으로서, 상기 접속홀을 형성하는 공정에 있어서, 상기 캡 배리어 메탈막을 상기 접속홀과 상기 배선홈의 중첩 부분에서만 제거하는 것이다.
(3) 본 발명의 반도체 장치는, 제1 배선 구조와 제2 배선 구조를 갖는 반도체 장치로서, 상기 제1 배선 구조는, 제1 배선부와 제1 배선부 상에 형성된 제1 접속부를 포함하고, 상기 제1 배선부는 제1 도전체층과, 상기 제1 도전체층을 둘러싸도록 상기 제1 도전체층의 측면과 저면에 형성된 제1 배리어 메탈층과, 상기 제1 도전체층의 표면에 형성된 제1 캡 배리어 메탈막을 갖고, 상기 제1 접속부는, 상기 배선부 상에 형성되고, 제2 도전체층과, 상기 제2 도전체층을 둘러싸도록 상기 제2 도전체층의 측면과 저면에 형성된 제2 배리어 메탈층으로 이루어지며, 상기 제2 배선 구조는 상기 제1 배선 구조 상에 형상되고, 제2 배선부와 제2 배선부 상에 형성된 제2 접속부를 포함하며, 상기 제2 배선부는 제3 도전체층과, 상기 제3 도전체층을 둘러싸도록 상기 제3 도전체층의 측면과 저면에 형성된 제3 배리어 메탈층과, 상기 제3 도전체층의 표면에 형성된 제2 캡 배리어 메탈막을 갖고, 상기 제2 접속부는 상기 배선부 상에 형성되고, 제4 도전체층과, 상기 제4 도전체층을 둘러싸도록 상기 제4 도전체층의 측면과 저면에 형성된 제4 배리어 메탈층으로 이루어지며, 상기 제1, 제2 배리어 메탈층 및 상기 제1 캡 배리어 메탈막의 구조는 상기 제3, 제4 배리어 메탈층 및 상기 제2 캡 배리어 메탈막의 구조와는 다른 구조인 것이다.
(4) 본 발명의 반도체 장치는, 반도체 기판 상에 형성된 제1 절연막과, 상기제1 절연막 상에 형성된 제2 절연막과, 상기 제1 절연막과 상기 제2 절연막을 선택적으로 제거하여 형성된 배선홈과, 상기 배선홈의 측벽과 저면에 형성된 제1 배리어 메탈층과, 상기 배선홈을 매립하도록 상기 제1 배리어 메탈층 상에 형성된 제1 도전체층과, 상기 제1 도전체층의 표면에 형성된 캡 배리어 메탈막을 갖는 배선부와, 상기 제2 절연막 상에 형성되며, 접속홀을 갖는 제3 절연막과, 상기 접속홀의 측벽과 저면 중, 적어도 상기 측벽에 형성된 제2 배리어 메탈층과, 상기 접속홀을 매립하도록 상기 제2 배리어 메탈층 상에 형성된 제2 도전체층을 갖는 접속부를 갖는 반도체 장치에 있어서, 상기 절연막은 배리어 절연막으로서의 기능을 갖는 것이다.
(5) 본 발명의 반도체 장치의 제조 방법은, 반도체 기판 상에 제1 절연막을 형성하는 공정과, 상기 제1 절연막 상에 제2 절연막을 형성하는 공정과, 상기 제1 절연막과 상기 제2 절연막을 선택적으로 제거하여 배선홈을 형성하는 공정과, 상기 배선홈의 측벽과 저면에 제1 배리어 메탈층을 형성하는 공정과, 상기 배선홈을 매립하도록 상기 제1 배리어 메탈층 상에 제1 도전체층을 형성하는 공정과, 상기 제1 도전체층의 표면에 캡 배리어 메탈막을 형성하는 공정과, 상기 제2 절연막 상에 제3 절연막을 형성하는 공정과, 상기 제3 절연막 내에 접속홀을 형성하는 공정과, 상기 접속홀의 측벽과 저면 중, 적어도 상기 측벽에 제2 배리어 메탈층을 형성하는 공정과, 상기 접속홀을 매립하도록 상기 제2 배리어 메탈층 상에 제2 도전체층을 형성하는 공정을 갖는 반도체 장치의 제조 방법으로서, 상기 제2 절연막은 배리어 절연막으로서의 기능을 갖는 것이다.
이하, 본 발명의 실시 형태를 도면에 기초하여 상세히 설명한다. 또, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일 부재에는 동일 부호를 붙이고 반복 설명은 생략한다.
<제1 실시 형태>
본 발명의 실시 형태인 반도체 장치를 그 제조 방법에 따라서 설명한다. 도 1∼도 23은 본 발명의 제1 실시 형태인 반도체 장치의 제조 방법을 나타내는 기판의 주요부 단면도 또는 주요부 평면도이다.
우선, 도 1에 도시한 바와 같이, 예를 들어 반도체 기판의 주표면에, 반도체 소자의 일례로서 n채널형 MISFET(Metal Insulator Semiconductor Field Effect Transistor) Qn을 형성한다.
이들 MISFET 형성 프로세스의 일례를 나타내면 다음과 같다.
우선, 예를 들어 반도체 영역(1a) 상에 절연막으로서, 예를 들어, 산화 실리콘막(1b)이 형성되고, 또한 그 상부에 p형 반도체 영역(1c)이 형성된 반도체 기판(1), 소위 SOI(Silicon on Insulator) 기판을 준비한다. 이 반도체 기판(반도체 영역 1c; 1)의 각 소자 형성 영역은 소자 분리(2)에 의해 절연된다. 이 소자 분리(2)는 예를 들어, 반도체 영역(1c)의 열산화 또는 반도체 영역(1c)에 형성된 소자 분리 홈 내에 산화 실리콘막을 매립함으로써 형성할 수 있다. 이 소자 분리(2)가 형성된 영역에 의해, MISFET 등의 반도체 소자가 형성되는 활성 영역이 규정된다.
다음에, 반도체 기판(이하, 간단하게 「기판」이라 한다; 1)을 예를 들어 열산화함으로써, 그 표면에 청정한 게이트 절연막(8)을 형성한다.
다음에, 게이트 절연막(8)의 상부에, 예를 들어 도전성 막으로서 인(P)을 도핑한 저저항 다결정 실리콘막(9a), 얇은 WN(질화 텅스텐)막(9b) 및 W(텅스텐)막(9c)을 순차 퇴적한다.
다음에, W막(9c), WN막(9b) 및 다결정 실리콘막(9a)을, 예를 들어, 드라이 에칭 기술 등을 이용하여 에칭함으로써, 다결정 실리콘막(9a), WN막(9b) 및 W막(9c)으로 이루어지는 게이트 전극(9)을 형성한다.
다음에, 게이트 전극(9)의 양측 기판(1)에 n형 불순물로서, 예를 들어 인(P) 또는 비소(As)를 이온 주입함으로써 n-형 반도체 영역(11)을 형성한다.
다음에, 기판(1) 상에 절연막으로서, 예를 들어 질화실리콘막을 퇴적한 후, 이방적으로 에칭함으로써, 게이트 전극(9)의 측벽에 측벽 스페이서(13)를 형성한다.
다음에, 게이트 전극(9)의 양측 기판(1)에 n형 불순물을 이온 주입함으로써 n-형 반도체 영역(11)보다도 불순물 농도가 높은 n+형 반도체 영역(14; 소스, 드레인)을 형성한다.
여기까지의 공정으로, LDD(Lightly Doped Drain) 구조의 소스, 드레인을 구비한 n채널형 MISFETQn이 형성된다. 또, p채널형 MISFETQp를 같은 공정에 의해 형성하여도 된다. 이 경우, 이용되는 불순물의 도전형이 n채널형 MISFETQn을 형성하는 경우와 반대가 된다.
그 후, n채널형 MISFETQn이나 도시하지 않은 다른 소자 등과 전기적으로 접속되는 배선을 형성하게 되는데, 이하 그 공정에 대해 설명한다.
우선, 도 1에 도시한 바와 같이, n채널형 MISFETQn상에, 절연막으로서 예를 들어 산화 실리콘막(20)을 CVD(Chemical Vapor deposition)법으로 퇴적한 후, 예를 들어 산화 실리콘막(20)의 표면을 화학적 기계 연마(CMP; Chemical Mechanical Polishing)법으로 연마하여 그 표면을 평탄화한다.
다음에, 예를 들어 산화 실리콘막(20) 상에 포토 레지스트막(도시하지 않음, 이하 간단하게 「레지스트막」이라 함)을 형성하고, 이 레지스트막을 마스크로 산화실리콘막(20)을 에칭함으로써 n채널형 MISFETQn의 게이트 전극(9) 상에 콘택트홀(C1)을 형성한다.
이어서, 예를 들어 콘택트홀(C1) 내를 포함하는 산화 실리콘막(20) 상에 배리어 메탈층으로서 예를 들어 질화 티탄(TiN)막 P1a를 CVD법 또는 스퍼터링법에 의해 얇게 형성한 후, 도전성 막으로서 예를 들어 텅스텐(W)막 P1b를 CVD법에 의해 형성한다. 이어서, 콘택트홀(C1) 외부의 TiN막 P1a 및 W막 P1b를 예를 들어 CMP에 의해 제거하고, 플러그 P1을 형성한다. 또, 배리어 메탈층으로서 티탄(Ti)막과 TiN막과의 적층막을 이용하여도 된다.
이어서, 도 2에 도시한 바와 같이, 산화 실리콘막(20) 및 플러그 P1상에, 절연막으로서 예를 들어 테트라에톡시실란을 원료로 한 CVD법에 의해 산화 실리콘막(22a)을 형성한다. 이하, 이 산화 실리콘막(22a)을 TEOS막(22a)이라 한다. 또한, 도 2는 도 1에 도시한 플러그 P1 부근의 부분 확대도이다. 또, 플러그 P1(P1b) 내의 선은 텅스텐막을 퇴적했을 때에 발생하는 접합면(seam)이다.
이어서, TEOS막(22a) 상에 저유전 절연막(22b)을 형성한다. 이 저유전 절연막은 예를 들어 방향족 폴리머 재료를 도포하고, 열처리함으로써 형성할 수 있다. 또한, 저유전 절연막으로서 유기계의 실리카 유리를 이용하여도 된다. 이 경우에도, 재료를 도포한 후 열처리를 실시한다. 상기 유기계의 실리카 유리의 조성은 주로 SiOCH 또는 SiOH이다. 또한, 다른 유기 폴리머 재료나, 상기 각종 재료를 다공화한 재료를 이용할 수도 있다.
이와 같은 도포막을 저유전 절연막으로서 이용한 경우에는 기판 표면의 요철을 평탄화할 수 있다. 기판 표면의 요철은 하층의 패턴에 기인하는 것이나, CMP시의 에로젼(erosion)이나 디싱(dishing)에 의해서도 발생된다.
한편, 저유전 절연막을 CVD법에 의해 형성할 수도 있다. 예를 들어, 트리메틸실란이나 테트라메틸실란을 원료로 한 CVD법에 의해 저유전 절연막을 형성할 수 있다. 이 경우의 막 조성은 주로 SiOC이다. 기타, 저유전 절연막으로는 SiOF를 주성분으로 하는 막, SiC를 주성분으로 하는 막과, 방향족 탄화수소 구조의 유기 폴리머막(C와 H를 함유하는 막)과, 상기 각종 막과 SiO2(산화 실리콘막)등의 막 속에 공동을 도입(다공화)함으로써 유전율을 저하시킬 수 있다. 이들 막은 CVD법을 이용하여 형성할 수 있다.
이와 같은 저유전 절연막의 유전율은, 산화 실리콘막(예를 들어, TEOS막)보다 낮고(유전율이 3.7 이하), 그 결과 배선(게이트 전극도 포함)간의 기생 용량이 저감되므로, 반도체 장치의 동작의 고속화를 도모할 수 있다.
물론 TEOS막(22a) 대신에, 전술한 CVD법을 이용하여 형성한 저유전 절연막(SiOC, SiOF 또는 SiOC나 SiO2의 다공성 재료 등)을 이용하여도 된다.
이어서, 저유전 절연막(22b) 상에 TEOS막(22c)을 형성한다. TEOS막(22c)은 TEOS막(22a)과 같은 방법으로 형성한다.
이와 같이 저유전 절연막(22b)을 TEOS막(22a 및 22c) 사이에 형성하는 것은 이들의 적층막의 기계적 강도를 확보하기 위해서이다. 또한, 이들 TEOS막(22a, 22c) 및 저유전 절연막(22b)의 3층의 절연막(22) 내에 배선홈이 형성된다.
이어서, 도 3에 도시한 바와 같이, 제1층 배선 형성 예정 영역의 절연막(22; 22a, 22b, 22c)을 포토리소그래피 및 드라이에칭 기술을 이용하여 제거함으로써 배선홈(HM1)을 형성한다. 이 배선홈(HM1)의 깊이는 예를 들어 0.25㎛이고, 폭은 예를 들어 0.18㎛이다. 또한, 저유전 절연막(22b)과 TEOS막(22a)과의 에칭 선택비를 이용하고, TEOS막(22a)을 상기 에칭시의 에칭 스토퍼막으로서 이용하면, 양호한 제어성을 유지하여 배선홈(HM1)을 형성할 수 있다.
다음에, 도 4에 도시한 바와 같이, 배선홈(HM1) 내를 포함하는 절연막(22) 상에, 예를 들어 질화 탄탈(TaN)막 및 탄탈(Ta)막이 아래에서부터 차례로 적층된 배리어막(M1a)을 스퍼터링법에 의해 퇴적한다. 이 배리어막(M1a)의 형성 방법으로서는 CVD법을 이용해도 되며, 또한 스퍼터링법의 일종인 이온화 스퍼터링법을 이용하여도 된다. 이 이온화 스퍼터링법은 배리어막을 구성하는 금속을 이온화하고, 또한 기판에 바이어스를 인가함으로써 금속 이온에 지향성을 갖게 하는 것이며, 미세한 홈 내부에서도 피복성이 양호한 막을 퇴적시킬 수 있다. 배선홈(HM1)의 측벽에는 약 5nm, 배선홈의 저부에는 약 30nm 정도의 배리어막(M1a)을 형성한다.
또한, 배리어막으로는 전술한 TaN 및 Ta의 적층막에 한정되지 않으며, 예를 들어 Ta, TaN, TaSiN, W, 질화텅스텐(WN), WSiN, Ti, TiN 또는 TiSiN으로 이루어지는 단층막이나, Ti, TiN 및 Ti의 3층막, Ti 및 TiN의 2층막, TiSiN 및 Ta의 2층막, Ta, TaN 및 Ta의 3층막, 또는 Ta 및 TaN의 2층막 등, 상기 단층막으로서 열거한 막 중의 어느것을 복수층 적층한 적층막을 이용하여도 된다.
이어서, 배리어막(M1a) 상에 도전성 막으로서 예를 들어 구리막을 예를 들어 전해 도금법을 이용하여 형성하는데, 우선 전계 도금용 시드막으로서 얇은 구리막(M1b)을 예를 들어 이온화 스퍼터링법을 이용하여 형성한다. 즉, 구리를 이온화하고, 이후 기판에 바이어스를 인가함으로써, 구리 이온에 지향성을 갖게 한 스퍼터링법에 의해 구리막(M1b)을 퇴적한다. 이 때, 예를 들어 타겟과 기판과의 거리는 300mm 정도, 기판 온도는 25도 이하에서 성막한다. 성막 초기에는, 기판에 비교적 작은 DC 또는 RF 바이어스를 인가하고, 기판 상에 일정 구리막을 퇴적한 후, 바이어스를 비교적 크게 한다. 이와 같이 바이어스를 크게 함으로써, 기판 표면에 이온이 입사되어, 이미 퇴적되어 있는 구리막을 스퍼터링 에칭한다. 이 때, 이온은 기판에 대해 거의 수직으로 입사하므로, 평면부(절연막(22) 상부 및 배선홈 HM1 저부)가 우선적으로 에칭되고, 비산된 구리가 배선홈(HM1) 측벽에 다시 퇴적되어, 배선홈(HM1)의 측벽 저부의 단차 피복성(스텝 커버리지)을 향상시킨다. 또, 이온화 스퍼터링법 대신에 저압 장거리 스퍼터링법을 이용하여 성막을 행하여도 된다.
이어서, 예를 들어 도금액으로서 황산구리를 포함하는 용액을 이용한 전계 도금법에 의해 구리막(M1b) 상에 구리막(M1c)을 형성한다. 이 때, 배선홈(HM1)을 매립하도록 구리막(M1c)을 형성한다.
다음에, 환원 분위기 하에서 기판(1)에 어닐링(열처리)을 실시한 후, 도 5에 도시한 바와 같이, 배선홈(HM1) 외부의 구리막(M1c, M1b) 및 배리어막(M1a)을 예를 들어 CMP법 또는 에칭법을 이용하여 제거함으로써, 구리막(M1b, M1c) 및 배리어막(M1a)으로 이루어지는 제1층 배선(M1)을 형성한다. 그 후, 환원 분위기 하에서 기판(1)에 어닐링(열처리)을 실시한다.
다음에, 도 6에 도시한 바와 같이, 제1층 배선(M1) 상에 텅스텐(W)을 선택 성장 또는 우선 성장시킴으로써, 제1층 배선(M1) 상에 2∼20nm 정도의 텅스텐막(CM1)을 형성한다. 텅스텐막(CM1)은 예를 들어 0.3Torr(0.3×1.33322×102Pa), 서셉터 설정 온도 460℃(기판 실온 430℃)에서 6불화 텅스텐(WF6) 유량 5scc, 수소(H2) 유량 500scc의 조건하에서 1.5분간 처리함으로써 형성한다.
이와 같은 처리에 의해, 제1층 배선(M1) 상에만 텅스텐이 선택적으로 성장 또는 TEOS막(22c) 상에 비해 제1층 배선(M1) 상에 텅스텐이 우선적으로 성장한다. 또한, 여기에서는 텅스텐의 성장 속도를 우선하여 비교적 고온으로 처리했으나, 예를 들어 300℃ 정도로 처리해도 된다. 이와 같이, 선택 성장 또는 우선 성장을 이용함으로써, 캡 도전성 막을 간편하게 형성할 수 있다. 예를 들어, 1) 텅스텐막을 기판 상에 전면 형성한 후, 포토리소그래피 및 드라이에칭 기술을 이용하여 텅스텐막의 패터닝을 행하거나, 또는 2) 구리막 표면의 CMP나 에칭시에 오버 연마나 오버 에칭을 행함으로써, 구리막의 표면에 홈을 형성시켜, 그 홈에 텅스텐막을 매립함으로써(즉, 텅스텐막을 전면 성막한 후, 홈을 제외한 텅스텐막을 CMP법 등에 의해 제거함으로써) 탭 도전성 막을 형성하여도 되지만, 이와 같은 방법으로는 제조 공정이 복잡해진다. 또한, 포토리소그래피시의 정합 불량이나, CMP시의 디싱 또는 에로젼 등의 제어가 요구되며, 정밀도 높은 캡 도전성 막을 형성하기 어려워진다. 이에 반해, 선택 성장 또는 우선 성장을 이용하면 제조 공정이 복잡해지지 않고, 또한 정밀도 높게 캡 도전성 막을 형성할 수 있다. 단, 캡 도전성 막의 형성 방법은 선택 성장 또는 우선 성장에 한정되지 않음은 물론이다. 또한, 캡 도전성 막의 형성방법은, CVD법에 한정되지 않고 도금법 등을 이용할 수 있음은 물론이다.
또한, 텅스텐 이외에 W를 주성분으로 한 금속층 WN, WSiN, TiN, TiSiN, Ta, TaN 또는 TaSiN(질화탄탈 실리사이드), Co를 주성분으로 한 금속층 CoWP(코발트 텅스텐 인화물), CoWB(코발트 텅스텐 붕화물) 등의 단층막 또는 이들 중의 어느것을 적층한 적층막(2층막과 3층막)을 제1층 배선 M1상의 캡 도전성 막으로서 사용해도 된다. 또한, 텅스텐의 저항이 5∼20μΩ 임에 반해, 예를 들어 TiN은 그 저항이 80∼150μΩ이며, Ta와 TaN도 텅스텐보다 고저항이므로, 텅스텐을 캡 도전성 막으로서 사용하면 다른 막을 사용하는 경우보다도 배선의 저저항화를 도모할 수 있다. 또한 구리의 저항은 1.7∼2.2μΩ이다.
또한, 텅스텐막 CM1 형성 직전의 어닐링과, 텅스텐막 CM1의 성막을 동일 장치 내(in-situ)에서 행하여도 된다. 예를 들어 성막 장치와 어닐링 장치를 갖는 멀티 챔버를 이용하여, 장치 밖으로 꺼내지 않고 처리함으로써, 기판(구리막 M1c) 표면의 오염을 방지할 수 있으며, 텅스텐막의 성막성과 막질을 향상시킬 수 있다.
또한, 텅스텐막(CM1)의 성막에 앞서, CMP 후의 기판 표면의 구리의 오염을 제거하기 위해, 예를 들어 불화 수소(HF) 등의 세정액을 이용하여 세정을 행하여도 된다. 이와 같은 세정을 수행함으로써 텅스텐막의 선택성을 좋게 할 수 있다. 또한, 여기에서는 불화 수소에 의한 세정을 예로 들었지만, 기판 표면에 노출된 절연막의 표면을 에칭하는 능력이나, 표면에 부착된 구리의 오염을 제거하는 능력을 갖는 세정이라면, 불화 수소에 한정되는 것은 아니다. 또한, 텅스텐막(CM1)의 성막에 앞서, 기판(1)을 예를 들어 3000Pa(예를 들어, 150∼10000Pa)의 압력하, 수소(H2) 유량 500㎤/min(sccm)(예를들어 50∼3000sccm)의 분위기 하에 3분간 노출하는 처리를 행함으로써, 전술한 세정과 같은 효과를 얻을 수 있다. 이와 같이, 구리의 오염을 제거하고, 또한 수소 처리에 의해 구리 표면의 산화물을 구리로 복귀시킴으로써, 텅스텐막의 선택성을 좋게 할 수 있으며, 선택성의 파괴에 따르는 배선간의 단락을 방지하고, 또한 배선(구리막) 상에 형성되는 텅스텐막의 막두께의 균일성을 향상시킬 수 있다. 또한, 구리 산화물은 전계 확산에 따른 구리 이온의 공급원이 되므로, 이와 같은 산화물을 제거함으로써, 절연막 내로의 구리 이온 주입량을 저감할 수 있으며, 반도체 장치의 신뢰성을 향상시킬 수 있다.
한편, 예를 들어 TEOS막(22c) 상에 텅스텐막이 성장한 경우에는, 텅스텐막 형성 후에, 전술한 구리 세정을 행함에 따른 리프트오프 효과에 의해 절연막 상의 텅스텐막을 제거할 수 있다. 또한, 여기에서 기판 표면에 노출한 절연막의 표면을 에칭하는 능력이나, 표면에 부착된 텅스텐을 제거하는 능력을 갖는 세정이라면, 그 세정액 조성은 한정되지 않는다. 또한, 텅스텐막 형성 후, 기판 표면에 가벼운 CMP 및 후세정을 실시함으로써, 절연막 상의 텅스텐막을 제거할 수도 있다. 이와 같이, TEOS막(22c) 상의 도전성 물질을 제거함으로써, 배선간 쇼트를 방지할 수 있다.
이어서, 도 7에 도시한 바와 같이, TEOS막(22c) 및 텅스텐막(CM1) 상에, 절연막으로서, 예를들어 TEOS막(24a), SiOC막(24b) 및 TEOS막(24c)을 CVD법에 의해 순차 퇴적한다. 이들 막의 표면에는 텅스텐막(CM1) 등의 요철에 대응한 요철이 형성되어 있다. 또한, 이들 적층막(24)중 TEOS막(24a) 및 SiOC막(24b)에 의해, 제1층 배선(M1)과 제2층 배선(M2)이 절연되고, 이들 막 내에 제1층 배선(M1)과 제2층 배선(M2)을 접속하는 플러그(접속부; P2)를 형성하기 위한 콘택트홀(C2)이 형성된다. 또한, TEOS막(24a, 24c) 대신에 SiN막(질화실리콘막)에 대해서 비교적 유전율이 낮은 배리어 절연막인 TMS막, SiC막 또는 SiCN막 등을 이용하여도 된다. 이들 저유전 절연막의 형성 방법으로서는, 이하의 예를 들 수 있다. 예를 들어, TMS막인 경우에는 트리메톡시실란과 일산화이질소(N2O)를 이용하여 CVD법에 의해 형성할 수 있다. 이 경우의 막 조성은 주로 SiON이다(이 막을 TMS라 함). 또는 트리메틸실란을 이용하여 SiC막을 형성하거나 트리메틸실란과 암모니아를 이용하여 SiCN막을 형성하여도 된다. 또한, TEOS막(24a, 24c) 대신에 기타 저유전율막을 이용하여도 된다. 또한, SiOC막(24b) 대신에 SiOF막 등을 이용하여도 된다.
이어서, 도 8에 도시한 바와 같이, TEOS막(24c) 상에 절연막으로서 예를 들면 방향족 폴리머 재료 등의 도포 재료를 이용한 저유전 절연막(26b) 및 TEOS막(26c)을 순차적으로 형성한다. 이들 막(26b, 26c)은 각각 저유전 절연막(22b) 및 TEOS막(22c)과 같은 방법으로 형성한다. 따라서, 도포막을 저유전 절연막으로서 이용했으므로, 기판 표면의 요철을 평탄화할 수 있다. 또한, 저유전 절연막(26b)이 TEOS막(26c, 24c)의 사이에 끼워진 구조가 되므로, 이들 적층막(26)의 기계적 강도를 확보할 수 있다. 또한, 이들 절연막(26) 및 전술한 TEOS막(24c) 내에는 제2층 배선(M2)이 매립되는 배선홈(HM2)이 형성된다.
이어서, 도 9에 도시한 바와 같이, TEOS막(26c) 상에 예를 들어 하드마스크(MK)를 퇴적하고, 포토리소그래피 및 드라이에칭 기술을 이용하여 제2층 배선 형성 영역의 하드마스크(MK)를 제거한다. 하드마스크(MK)로서는 예를 들어 질화실리콘막 등을 이용할 수 있다.
이어서, 도 10에 도시한 바와 같이, 하드마스크(MK) 상에, 예를 들어 레지스트막(R1)을 형성하고, 포토리소그래피 기술을 이용하여 제1층 배선과 제2층 배선과의 접속 영역의 레지스트막(R1)을 제거한다.
이어서, 레지스트막(R1)을 마스크로 하여, 절연막(26; 26b 및 26c) 및 절연막(24) 중 TEOS막(24c) 및 SiOC막(24b)을 예를 들면 드라이에칭법을 이용하여 제거함으로써 콘택트홀(C2)을 형성한다. 이와 같이, 제1층 배선(M1) 상에 TEOS막(24a)을 잔존시켜 두는 것은 후술하는 레지스트 제거를 위한 애싱시의 노출 구리의 산화를 방지하기 위함이며, 또한 드라이 에칭시 등에 있어서 구리가 비산하는 현상을 방지하기 위함이다. 단, 기본적으로는 구리막(M1)이 캡 도전성 막인 텅스텐막(CM1)에 의해 피복되어 있으며, TEOS막(24a)은 잔존시키지 않아도 된다.
이어서, 도 11에 도시한 바와 같이, 레지스트막(R1)을 제거한 후, 하드마스크(MK)를 마스크로 하여, 절연막(26; 26b 및 26c) 및 TEOS막(24c)을 예를 들어 드라이에칭법을 이용하여 제거함으로써 배선홈(HM2)을 형성한다. 이 때, 콘택트홀(C2)의 저부에 잔존하는 TEOS막(24a)도 제거한다.
이 배선홈(HM2)의 깊이는 예를 들어 0.25㎛ 정도, 폭은 0.18㎛ 정도이다. 또한, 콘택트홀(C2)의 깊이는 배선홈(HM2)의 저부로부터 예를 들어 0.35㎛ 정도, 직경은 0.18㎛ 정도이다.
또, 여기에서는 콘택트홀(C2)을 형성한 후, 배선홈(HM2)을 형성하였지만, 배선홈(HM2)을 형성한 후, 예를 들어 이 배선홈에 레지스트막 등을 매립함으로써 기판 표면을 평탄화하여, 콘택트홀(C2)을 형성해도 된다.
이어서, 도 12에 도시한 바와 같이, 콘택트홀(C2)의 저부에 노출되어 있는 텅스텐막(CM1)을 예를 들어 드라이 에칭법을 이용하여 제거하고, 구리막(M1c)을 노출시킨다. 또한, 특별히 한정하지는 않지만, 상기 배선홈(HM2) 형성 및 텅스텐막(CM1) 제거를 위한 드라이에칭은 예를 들어 에칭 가스의 종류를 바꿈으로써 연속적으로 실시할 수 있다.
이와 같이, 콘택트홀(C2) 및 배선홈(HM2)을 형성하는 공정을 이용하여 콘택트홀(C2)의 저부에 노출되어 있는 텅스텐막(CM1)을 제거하였기 때문에, 새로운 마스크의 형성 등의 공정 증가 없이 콘택트홀(C2)의 저부에 노출되어 있는 텅스텐막(CM1)을 선택적으로 제거할 수 있다. 다음에 하드마스크(MK)를 제거한다.
이어서, 노출된 구리막(M1c) 상의 산화물을 제거하기 위해, 수소나 암모니아를 포함하는 분위기하에서 열처리를 실시하거나, 수소나 암모니아나 수소와 암모니아 중의 어느 하나와 Ar 등의 비활성 가스를 포함하는 분위기에서 플라즈마를 발생시켜 기판 표면에 조사하거나, Ar 등의 비활성 가스로 기판 표면을 스퍼터링 에칭하거나, 어느 하나 단독 또는 그들을 조합시킨 처리를 실시한 후, 도 13에 도시한 바와 같이, 배선홈(HM2) 및 콘택트홀(C2) 내부를 포함하는 TEOS막(26c) 상에 예를 들어 질화 탄탈(TaN)막 및 탄탈(Ta)막이 아래부터 차례로 적층된 배리어막(PM2a)을 예를 들어 저압 장거리 스퍼터링법에 의해 퇴적한다. 또, 배리어막(PM2a)을 CVD법에 의해 형성하여도 된다. 또한, 구리막(M1b)의 형성 공정에서 상세히 설명한 이온화 스퍼터링법을 이용하여 형성하여도 된다. 전술한 바와 같이 이온화 스퍼터링법에 의하면, 퇴적되는 금속 이온에 지향성을 갖게할 수 있다. 또한, 성막 후기에 있어서, 바이어스를 크게 함으로써 배선홈이나 콘택트홀 저부에 퇴적된 금속을 스퍼터링 에칭하고, 비산된 금속을 이들 측벽에 재퇴적시킬 수 있어서, 측벽 저부의 단차 피복성(스텝 커버리지)을 향상시킬 수 있다.
여기에서, 배리어막(PM2a)의 막두께는 배선홈(HM2)의 측벽에서 5nm 정도, 배선홈 HM2의 저부에서 30nm 정도, 콘택트홀(C2)의 측벽에서 3nm 정도, 콘택트홀(C2)의 저부에서 20nm 정도로 한다. 이와 같이, 배선홈(HM2) 저부의 배리어막(PM2a)의 막두께를 콘택트홀(C2) 저부의 배리어막(PM2a)의 막두께보다 두껍게 함으로써, 후술하는 콘택트홀(C2)의 저부의 배리어막(PM2a)을 스퍼터링 에칭에 의해 제거하더라도, 배선홈(HM2) 저부에 배리어막(PM2a)을 잔존시킬 수 있다. 또한, 배리어막(PM2a) 형성시의 초기 단계의 성막 조건을 이방성(지향성)이 높아지도록 하는 조건으로 실시함으로써, 배선홈(HM2) 저부와 측벽, 콘택트홀(C2) 측벽의 배리어막(PM2a)이 필요 이상으로 두꺼워지는 것을 방지할 수 있다.
이어서, 도 14에 도시한 바와 같이, 콘택트홀(C2) 저부의 배리어막(PM2a)을 제거하고, 배리어막(PM2a) 및 노출된 구리막(M1c) 상에 구리막(PM2b)을 형성한다. 예를 들어, 전술한 이온화 스퍼터링법을 이용하여 배리어막(PM2a)의 제거와 구리막(PM2b)의 형성을 수행할 수 있다.
예를 들어, 타겟과 기판과의 거리를 300mm 정도, 기판 온도를 25℃ 이하로 하고, 초기 단계에서는 기판에 큰 DC 또는 RF 바이어스를 인가하고, 기판 표면에 구리 이온과 분위기 내의 아르곤(Ar) 이온을 입사시켜, 콘택트홀(C2) 저부의 배리어막(PM2a)을 스퍼터링 에칭한다. 이 때, 이온은 기판에 대해 거의 수직으로 입사하므로, 평면부(배선홈(HM2) 저부 및 콘택트홀(C2) 저부)가 우선적으로 에칭된다. 여기에서, 전술한 바와 같이 배선홈(HM2) 저부의 배리어막(PM2a)의 막두께를 콘택트홀(C2) 저부의 배리어막(PM2a)의 막두께보다 두껍게 하였기 때문에, 콘택트홀(C2) 저부의 배리어막(PM2a)을 제거하면서, 배선홈(HM2) 저부에는 배리어막(PM2a)을 잔존시킬 수 있다.
또한, 상기 에칭시의 조건을 적절히 선택함으로써, 비산된 배리어막(PM2a)을 배선홈(HM1)과 콘택트홀(C2)의 측벽 저부에 재퇴적시켜, 이들 측벽 저부의 단차 피복성(스텝 커버리지)를 향상시킬 수 있다. 또한, 배선홈(HM2)과 콘택트홀(C2)의 측벽 상부(코너부)에 두껍게 퇴적한 배리어막(PM2a)을 배선홈(HM2)과 콘택트홀(C2)의 측벽에 재퇴적시켜, 이들 측벽의 배리어막(PM2a)의 막두께를 균일화할 수도 있다.
그 후, 바이어스를 저감하거나, 바이어스의 인가를 중지함으로써, 도 15에 도시한 바와 같이, 배선홈(HM2) 및 콘택트홀(C2) 내에 전계 도금용의 시드막으로서 얇은 구리막(PM2b)을 퇴적한다. 또한, 이 때에도, 전술한 바와 같이 기판 상에 일정한 구리막을 퇴적한 후, 바이어스를 비교적 크게 함으로써, 배선홈(HM2)과 콘택트홀(C2)의 측벽 저부의 구리막(PM2b)의 단차피복성(스텝 커버리지)를 향상시킬 수 있다.
그 결과, 배선홈(HM2)의 측부, 저부 및 콘택트홀(C2)의 측부 상에는 배리어막(PM2a)을 개재하여 구리막(PM2b)이 형성되고, 콘택트홀(C2) 저부에 노출한 구리막(M1c) 상에는 배리어막(PM2a)을 개재하지 않고 직접 구리막(PM2b)이 형성된다. 또한, 배선홈(HM2)의 측부 및 저부의 배리어막(PM2a)은 5nm 정도, 콘택트홀(C2) 측부의 배리어막(PM2a)은 3nm 정도이며, 구리막(PM2b)은 10nm 정도이다.
이와 같이, 콘택트홀(C2) 저부의 배리어막(PM2a)의 제거와, 배선홈(HM2) 및 콘택트홀(C2) 내부의 구리막(PM2b)의 형성을 동일 장치 내에서 수행하면, 배리어막(PM2a)의 산화와 막 위로의 이물의 부착을 방지할 수 있으며,배리어막(PM2a)과 구리막(PM2b)의 막질을 향상시킬 수 있다. 또한, 바이어스 등의 조건을 적절히 변경함으로써 콘택트홀(C2) 저부의 배리어막(PM2a)의 제거를 수행하면서, 다른 부위(배선홈(HM2) 내부와 콘택트홀 C2 측벽 상)에 구리막(PM2b)을 형성하여도 된다.
물론, 콘택트홀(C2)의 저부의 배리어막(PM2a)의 제거와, 배선홈(HM2) 및 콘택트홀(C2) 내부의 구리막(PM2b)의 형성을 다른 장치를 이용하여 수행해도 되며, 예를 들어 콘택트홀(C2)의 저부의 배리어막(PM2a)을 이방성 에칭에 의해 제거한 후, 배선홈(HM2) 및 콘택트홀(C2)의 내부에, 스퍼터링법에 의해 구리막(PM2a)을 형성하여도 된다. 이 경우, 배리어막(PM2a) 및 이방성 에칭에 의해 노출된 구리막(M1c) 표면의 산화물과 이물을 제거하기 위해, 예를 들어 수소와 암모니아 등을 포함하는 환원분위기 내에서 열처리와 플라즈마 처리를 실시해도 되며, 불화수소(HF) 등의 세정액을 이용한 세정 등을 실시해도 된다.
이어서, 예를 들어 도금액으로서 황산 구리를 포함한 용액을 이용한 전계 도금법에 의해, 구리막(PM2b) 상에 구리막(PM2c)을 형성한다. 이 때, 배선홈(HM2) 및 콘택트홀(C2)을 매립하도록 구리막(PM2c)을 형성한다.
다음에, 환원 분위기하에서 기판(1)에 어닐링(열처리)을 실시한 후, 도 16에 도시한 바와 같이, 배선홈(HM2) 및 콘택트홀(C2) 외부의 구리막(PM2c, PM2b) 및 배리어막(PM2a)을 예를 들어 CMP법 또는 에칭법을 이용하여 제거함으로써, 구리막(PM2b, PM2c) 및 배리어막(PM2a)으로 이루어지는 제2층 배선(M2) 및 제1층 배선(M1)과 제2층 배선을 접속하는 플러그(접속부; P2)를 형성한다. 여기에서,제2층 배선 M2란 배선홈(HM2) 내부에 매립된 구리막(PM2b, PM2c) 및 배리어막(PM2a)을 말하며, 플러그(P2)란, 배선홈(HM2) 저부로부터 연장하는 콘택트홀(C2) 내에 매립된 구리막(PM2b, PM2c) 및 배리어막(PM2a)을 말한다.
그 후, 이어서 환원 분위기하에서 기판(1)을 어닐링(열처리)한다.
이와 같이 본 실시 형태에 의하면, 제2층 배선(M1)과 플러그(P2) 사이의 텅스텐막(CM1) 및 배리어막(PM2a)을 제거했으므로, 제1층 배선(M1)과 플러그(P2)를 구성하는 주된 금속인 구리가 직접 접촉하고 있으므로, 저저항화를 도모할 수 있다. 또한, 제1층 배선(M1)과 플러그(P2) 사이의 구리 원자 이동이 가능해지며, 제1층 배선(M1)과 플러그(P2)와의 계면에서 있어서의 보이드의 발생율을 낮게할 수 있어, 일렉트로마이그레이션 특성을 향상시킬 수 있다.
즉, 제1층 배선(M1)과 플러그(접속부) P2의 접속 부분인 콘택트홀(C2)의 저부에 있어서, 콘택트홀(C2) 저부의 배리어막(PM2a) 및 텅스텐막(CM1) 둘다 형성되어 있지 않다. 즉, 콘택트홀(C2) 저부의 배리어막(PM2a) 및 텅스텐막(CM1) 모두가 제거되어, 제1층 배선(M1)과 플러그(P2)를 구성하는 주요한 금속인 구리가 직접 접촉되어 있어, 배리어 메탈과 구리의 계면이 존재하지 않으므로, 스트레스 마이그레이션에 의한 플러그 부근에서의 단선를 방지할 수 있다.
또한, 텅스텐막(CM1) 및 배리어막(PM2a)이 일체화(이들 막에 의해 연속하여 구리막을 피복)되므로, 그 내부의 구리막은 그 전표면을 배리어 금속막으로 피복되게 되어, 밀착성이 비교적 낮은 구리와 절연막 계면을 구조로부터 배제할 수 있어, 구리 표면에서의 밀착성이 향상된다. 그 결과, 보이드 발생을 억제할 수 있어 일렉트로마이그레이션 특성을 향상시킬 수 있다.
한편, 텅스텐막(CM1) 및 배리어막(PM2a)가 제거되어 있는 것은 제1층 배선(M1)과 플러그(P2)와의 사이에만 한정되며, 제1층 배선(M1)과 플러그(P2)의 다른 부분은 텅스텐막(CM1) 또는 배리어막(PM2a)에 의해서 덮혀있으므로, 1) 매립되는 도전성 막을 구성하는 금속(구리막인 경우에는 구리)의 절연막 내로의 확산을 방지할 수 있으며, 또한 2) 산화실리콘막과 도전성 막이 접촉함으로써, 도전성 막이 산화되는 현상을 방지할 수 있다.
또한, 캡 도전성 막으로서 텅스텐막을 이용하였기 때문에, 질화실리콘막 등의 절연막을 캡막으로서 이용한 경우와 비교하여, 일렉트로마이그레이션 특성을 향상시킬 수 있다. 이것은, 전술한 바와 같이 구리-배리어막 계면과 구리-질화실리콘막 계면에서는 구리-배리어막 계면 쪽이 구리가 확산되기 어렵기 때문이다.
또한, 캡 도전성 막으로서 질화실리콘막 등의 절연막을 이용하지 않기 때문에, 배선 간에 존재하는 절연막의 실효적인 유전율을 저감할 수 있다. 그 결과, 배선을 통하여 전달되는 신호의 전달 속도를 향상시킬 수 있어, 반도체 장치의 고속 동작을 실현할 수 있다. 또한, 질화실리콘막의 유전율은 6∼8 정도이며, TEOS막의 유전율은 4이다.
또한, 제1층 배선(M1) 및 플러그(P2)가 견고한 텅스텐막(CM1) 또는 배리어막(PM2a)에 의해 덮혀있으므로, 스트레스 마이그레이션에 의한 배선 등의 누락을 방지할 수 있다. 이와 같은 스트레스는 예를 들어 열처리시에 가해지는 열응력에 의해 발생된다. 특히, 본 실시 형태에 있어서는, 경도가 낮은 저유전 절연막을 이용하고 있기 때문에, 제1층 배선(M1) 및 플러그(P2)의 보호는 유효하다.
또한, 캡 도전성 막으로서 텅스텐막을 이용했으므로, 그 하층의 구리막의 표면에 결함부가 발생되더라도, 텅스텐막을 그 결함에 매립할 수 있으며, 배선의 신뢰성을 향상시키고, 제품 수율을 향상시킬 수 있다. 그 구리막 표면의 결함은 누락, 수축 또는 스크래치 등에 의한 것이다. 예를 들어, CMP법에 의한 구리막의 연마시 등에 누락과 스크래치가 발생되고, 열처리와 구리막의 매립 불량 등에 의해서도 발생될 수 있다.
이와 같은 결함에 의해, 구리막 내 또는 구리막과 배리어막과의 계면에 간극이 생기면, 배선 저항의 상승이 발생한다. 또한, 이와 같은 간극은 일렉트로마이그레이션의 기점이 되며, 그 특성을 저하시킨다. 또한, 이와 같은 간극 상에 플러그가 형성되면, 접속 저항이 상승하게 된다.
캡 도전성 막으로서 텅스텐막을 이용하면, 이와 같은 간극에 텅스텐막을 매립함으로써, 간극을 수복할 수 있으며, 일렉트로마이그레이션 특성을 향상시키고, 반도체 장치의 신뢰성을 향상시킬 수 있다. 또한, 제품 수율을 향상시킬 수 있다.
다음에, 도 17에 도시한 바와 같이, 제2층 배선(M2) 상에 텅스텐(W)을 선택 성장 또는 우선 성장시킴으로써, 제2층 배선(M2; PM2c) 상에 2∼20nm 정도의 텅스텐막(CM2)을 형성한다. 텅스텐막(CM2)은 예를 들어 0.3Torr(0.3×1.33322×102Pa), 서셉터 설정 온도 460℃(기판 실온 430℃)에서 6불화 텅스텐(WF6) 유량 5scc, 수소(H2) 유량 500scc 조건하에서 1.5분간 처리하여 형성한다.
이와 같은 처리에 의해, 제2층 배선(M2) 상에만 텅스텐이 선택적으로 성장하거나, TEOS막(26c) 상에 비해 제2층 배선(M2) 상에 텅스텐이 우선적으로 성장된다. 또한, 여기에서는 텅스텐의 성장 속도를 우선하여 비교적 고온에서 처리했으나, 예를 들어 300℃ 정도에서 처리해도 된다.
또한, 캡 도전성 막으로는 텅스텐 이외에, WN, WSiN, CoWP, CoWB, TiN, TiSiN, Ta, TaN 또는 TaSiN 등의 단층막 또는 이들 중 어느것을 적층한 적층막(2층막과 3층막 등)을 사용해도 좋다.
또한, 전술한 바와 같이 텅스텐막(CM2) 형성 직전의 어닐링과, 텅스텐막(CM2)의 성막을 동일 장치 내(in-situ)에서 행해도 된다.
또한, 텅스텐막(CM2)의 성막에 앞서, CMP 후의 기판 표면의 구리의 오염을 제거하기 위해, 예를 들어 불화 수소(HF) 등의 세정액을 이용한 세정과 300Pa 압력하에서, 수소(H2) 유량 500㎤/min(sccm) 분위기하에서 3분간 처리해도 된다.
또한, TEOS막(26c) 상에 성장한 텅스텐막을 제거하기 위해, 전술한 구리 세정을 실시하고, 리프트오프 효과에 의해 TEOS막(26c) 상의 텅스텐막을 제거할 수 있다. 또한, 텅스텐막 형성 후, 기판 표면에 가벼운 CMP를 실시함으로써, TEOS막(26c) 상의 텅스텐막을 제거할 수도 있다. 이와 같이, TEOS막(26c) 상의 도전성 물질을 제거함으로써 배선간 쇼트를 방지할 수 있다.
그 후, 도 18에 도시한 바와 같이, TEOS막(26c) 및 텅스텐막(CM2) 상에, 절연막으로서 예를 들어 TEOS막(28a), SiOC막(28b) 및 TEOS막(28c)을 CVD법에 의해순차 퇴적한다. 이들 막은, TEOS막(24a, 24c) 및 SiOC막(24b)과 같은 방법으로 형성한다. 이어서, TEOS막(28c) 상에 절연막으로서 예를 들어 방향족 폴리머 재료를 이용한 저유전 절연막(30b) 및 TEOS막(도시하지 않음)을 순차적으로 형성한다. 이들 막은, 저유전 절연막(22b) 및 TEOS막(22c)과 같은 방법으로 형성한다.
이어서, 상기 5층 절연막 내에, 배선홈(HM2) 및 콘택트홀(C2)과 마찬가지로 배선홈 및 콘택트홀을 형성하는데, 이들의 도시는 생략한다.
이와 같이, 절연막, 배선홈 및 콘택트홀, 및 배리어막, 구리막, 텅스텐막의 형성을 반복함으로써, 다층 배선을 갖는 반도체 장치가 형성된다.
도 19 및 도 20에 5층 배선(M1∼M5) 구조의 일례를 도시한다. 도 21∼도 23은 도 19 및 도 20에 도시한 반도체 장치의 주요부 평면도이며, 도 19는 A-A' 단면과 대응하고, 도 20은 B-B' 단면과 대응한다. 도 21은 제1층 배선(M1)∼제5층 배선(M5)의 배치를 명시한 평면도이며, 이들 관계를 알기 쉽게 하기 위해, 도 22는 이 중에서 제1층 배선(M1)∼제3층 배선(M3)의 배치를, 도 23은 제3층 배선(M3)∼제5층 배선(M5)의 위치를 명시한 것이다.
도 19∼도 23에 도시한 바와 같이, 제3층 배선(M3) 및 그 하부의 플러그(P3)는 제2층 배선(M2) 및 그 하부의 플러그(P2)와 같은 방식으로 형성할 수 있다.
즉, 절연막(28, 30) 내에 배선홈(HM3) 및 콘택트홀(C3)를 형성한 후, 이들 내부를 포함하는 절연막 상에 배리어막(PM3a) 및 구리막(PM3b, PM3c)를 순차적으로 형성하는 콘택트홀(3) 내에는 플러그(P3)가 형성된다.
상기 콘택트홀(C3) 형성시, 하층의 배선 표면상에 형성되어 있는 텅스텐막(CM2)을 제거해 두고, 또한 구리막(PM3b)을 형성하기 전에, 그 콘택트홀(C3) 저부의 배리어막(PM3a)을 제거해 둔다. 또한, 구리막(PM3b)을 형성하면서 콘택트홀(C3) 저부의 배리어막(PM3a)을 제거해도 된다.
그 결과, 배선(M3)과 플러그(P3)와의 접촉 저항의 저감을 도모할 수 있으며, 일렉트로마이그레이션 특성을 향상시킬 수 있는 등의 전술한 효과를 얻을 수 있다.
또한, 도 19 및 도 20에 도시한 바와 같이, 제3층 배선(M3)과 제4층 배선(M4) 및 제4층 배선(M4)과 제5층 배선(M5)은 각각 배리어막(PM4a)과 텅스텐막(CM3), 배리어막(PM5a)과 텅스텐막(CM4)을 개재하여 접속되어 있다. 이는 도 21 및 도 23에 도시한 바와 같이, 제3층 배선(M3)∼제5층 배선(M5)은 그 배선폭이 커서, 접속 영역(플러그 P4와 P5의 지름)을 크게 확보할 수 있다. 따라서, 배리어막(PM4a, PM5a)과 텅스텐막(CM3, CM4)이 개재하여도 접촉 저항을 비교적 작게할 수 있으며, 접속 영역에 있어서의 이들 막을 제거하는 공정을 생략함으로써, 공정의 간략화를 도모할 수 있다. 또한, 제5층 배선(M5)을 형성하는 배리어막(PM5a)은 예를 들어 TiN막, Ti막과 TiN막의 2층막 또는 Ti막과 TiN막과 Ti막의 3층막, PM5b는 알루미늄(Al) 또는 Al 합금막, 그 상부의 PM5c는 TiN막 또는 Ti막과 TiN막의 2층막이다. 또한, 제5층 배선(M5) 상에는 보호막으로서, 예를 들어 산화실리콘막과 질화실리콘막의 적층막(38)이 형성된다.
여기에서, 도 19 및 도 20에 도시한 바와같이, 예를 들어 제4층 배선(M4) 및 제5층 배선(M5) 상의 텅스텐막(CM4, CM5)에 대해서, 텅스텐막 CM5를 CM4보다 얇게 형성해도 된다. 이와 같이 상층 배선 상의 텅스텐막(제2 캡 배리어 메탈막)의 막두께를 하층 배선 상의 텅스텐막(제1 캡 배리어 메탈막)의 막두께보다도 얇게 형성함으로써 상층 배선과의 접속 저항을 저감할 수 있다. 또한, 하층 배선 상의 텅스텐막을 두껍게 함으로써 신뢰도의 마진을 확보할 수 있다.
반대로, 예를 들어 제4층 배선(M4) 및 제5층 배선(M5) 상의 텅스텐막 CM4, CM5에 대해서 텅스텐막 CM4를 CM5보다 얇게 형성해도 된다. 상층 배선 상에 형성되는 콘택트홀은 일반적으로 그 지름이 크기 때문에, 상층 배선 상의 텅스텐막(제2 캡 배리어 메탈막)의 막두께를 두껍게 하더라도 접속 저항에 영향을 주지 않는다. 또한, 접속 저항에 영향이 없는 정도의 범위에서, 상층 배선 상의 텅스텐막을 두껍게 함으로써 신뢰도의 마진을 확보할 수 있다. 또한, 상층 배선은 일반적으로 레이아웃 룰도 엄격하지 않으므로, 텅스텐막의 막두께를 두껍게 함으로써 발생될 수 있는 쇼트의 가능성도 저감할 수 있다. 또한, 하층 배선 상의 텅스텐막(제1 캡 배리어 메탈막)을 얇게 함으로써, 배선 표면의 요철을 저감할 수 있으며, 배선간 쇼트의 가능성을 저감할 수 있다. 또한, 이와 같은 요철은 층을 거듭할 때마다 현저해지므로, 배선 표면의 요철이 현저한 경우에는, 그 상부의 절연막으로 도포막을 이용함으로써, 평탄화할 수 있다. 또한, 여기에서는 제4층 배선(M4) 및 제5층 배선(M5) 상의 텅스텐막(CM4, CM5)에 대해 설명했으나, 제3층 배선(M3) 및 제4층 배선(M4) 상의 텅스텐막(CM3, CM4)에 대해서, 제2층 배선(M2) 및 제3층 배선(M3) 상의 텅스텐막(CM2, CM3)에 대해서도 마찬가지이다.
적층막(38)의 형성 후, 기판 표면을 NH3플라즈마 처리를 실시한다. 이와같은 처리에 의해, 1) 기판 상에 형성된 배선(M1∼M4)을 구성하는 구리막 표면의 환원, 2) 구리막 표면의 질화, 3) 기판 상에 형성된 TEOS막 등의 절연막 표면의 클리닝, 4) 절연막 표면의 손상 회복, 또는 5) 절연막 표면의 질화 등이 발생된다. 그 결과, 배선을 구성하는 구리의 이온화 억제를 도모할 수 있으며, 또한 절연막 내로의 구리 이온의 확산을 방지할 수 있어, 절연막 특성을 향상시킬 수 있다.
<제2 실시 형태>
본 실시예의 형태에 있어서는 배선홈 및 콘택트홀이 형성되는 절연막의 적층 구조의 예에 대해 설명한다.
(1) 제1 실시 형태에 있어서는, 배선홈(HM2) 및 콘택트홀(C2)을 5층의 절연막(24a, 24b, 24c, 26b, 26c) 내에 형성했으나(도 12 참조), 상기 5층의 절연막 중에서 24a를 생략해도 된다. 도 24는 본 발명의 제2 실시 형태인 반도체 장치의 제조 방법을 도시한 기판의 주요부 단면도이다.
이하에, 본 발명이 실시 형태인 반도체 장치를 그 제조 방법에 따라 설명한다. 또한, 제1층 배선(M1) 및 그 상부의 텅스텐막(CM1)의 형성 공정까지는 도 1∼도 6을 참조하면서 설명한 제1 실시 형태의 경우와 동일하므로, 그 설명을 생략한다.
이어서, 도 24에 도시한 바와 같이 TEOS막(22c) 및 텅스텐막(CM1) 상에, 절연막으로서 예를 들어 SiOC막(24b) 및 TEOS막(24c)을 CVD법에 의해 순차 퇴적한다. 이어서, TEOS막(24c) 상에, 절연막으로서 예를 들어 방향족 폴리머 재료 등의 도포 재료를 이용한 저유전 절연막(26b) 및 TEOS막(26c)을 순차적으로 형성한다. 이들4층의 막(24b, 24c, 26b, 26c)의 성질과 형상은 제1 실시 형태에서 상세히 설명한 바와 같다.
이들 4층의 막(24b, 24c, 26b, 26c) 중에, SiOC막(24b)에는 제1층 배선(M1)과 제2층 배선(M2)을 접속하는 플러그(접속부; P2)를 형성하기 위한 콘택트홀(C2)이 형성되고, TEOS막(24c), 저유전 절연막(26b) 및 TEOS막(26c) 내에는 배선홈(HM2)이 형성된다.
이어서, 제1 실시 형태와 마찬가지로, TEOS막(26c) 상에, 예를 들어 제2층 배선 형성 영역이 개구된 하드마스크(도시하지 않음)를 형성하고, 또한 하드마스크상에, 제1층 배선과 제2층 배선의 접속 영역이 개구된 레지스트막(도시하지 않음)을 형성한다.
이어서, 레지스트막을 마스크로 하여 절연막(26) 및 절연막 24를 제거함으로써 콘택트홀(C2)을 형성한다. 이어서, 레지스트막을 제거한 후, 하드마스크를 마스로 하여, 절연막(26) 및 TEOS막(24c)을 제거함으로써 배선홈(HM2)을 형성한다. 또한, 배선홈(HM2)을 형성한 후, 콘택트홀(C2)을 형성해도 된다.
이어서, 콘택트홀(C2)의 저부에 노출되어 있는 텅스텐막(CM1)을 예를 들어 드라이에칭법을 이용 제거하여 구리막(M1c)을 노출시킨다.
이어서, 제2층 배선(M2) 및 플러그(접속부; P2)를 형성하는데, 이후의 공정은 제1 실시 형태와 동일하므로 개략만을 기술한다.
즉, 제1 실시 형태와 마찬가지로, 배선홈(HM2) 및 콘택트홀(C2)의 내부를 포함하는 TEOS막(26c) 상에, 배리어막(PM2a)을 배선홈(HM2)의 측벽에서 5nm 정도, 배선홈 HM2의 저부에서 30nm 정도, 콘택트홀(C2)의 측벽에서 3nm 정도, 콘택트홀(C2)의 저부에서 20nm 정도의 막두께가 되도록 퇴적한다.
이어서, 제1 실시 형태와 마찬가지로, 콘택트홀(C2) 저부의 배리어막(PM2a)을 제거하고, 전계 도금용 시드막으로서 얇은 구리막(PM2a)을 퇴적한 후, 전계도금법에 의해 구리막(PM2b) 상에 구리막(PM2c)을 형성한다. 다음에, 환원 분위기하에서 기판(1)에 어닐링(열처리)을 실시한 후, 배선홈(HM2) 및 콘택트홀(C2) 외부의 구리막(PM2c, PM2b) 및 배리어막(PM2a)을 예를 들어 CMP법 또는 에칭법을 이용하여 제거함으로써 구리막(PM2b, PM2c) 및 배리어막(PM2a)으로 이루어진 제2 배선(M2) 및 제1층 배선(M1)과 제1층 배선을 접속하는 플러그(접속부; P2)를 형성한다.
다음에, 제1 실시 형태와 마찬가지로, 제2층 배선(M2) 상에 텅스텐(W)을 선택 성장 또는 우선 성장시킴으로써, 텅스텐막(CM2)을 형성한다.
그 후, 도 24에 도시한 바와 같이, TEOS막(26c) 및 텅스텐막(CM2) 상에, 절연막으로서 예를 들어 SiOC막(28b) 및 TEOS막(28c)를 CVD법에 의해 순차 퇴적한다. 이들 막은, SiOC막(24b) 및 TEOS막(24c)과 같은 방식으로 형성한다. 또한, TEOS막(28c) 상에, 절연막으로서 예를 들어 방향족 폴리머 재료 등의 도포 재료를 이용한 저유전 절연막(30b) 및 TEOS막(도시하지 않음)을 순차적으로 형성한다. 이들 막은, 저유전 절연막(22b) 및 TEOS막(22c)과 같은 방식으로 형성한다.
이어서, 상기 4층의 절연막 내에, 배선홈(HM2) 및 콘택트홀(C2)과 마찬가지로 배선홈 및 콘택트홀을 형성하는데, 이들 도시는 생략한다.
이와 같이 본 실시 형태에 의하면, 배선홈(HM2) 및 콘택트홀(C2)을 4층의 절연막(24b, 24c, 26b, 26c) 내에 형성했으므로, 제1 실시 형태와 비교하여, 형성 공정을 간략화할 수 있다.
또한, 제1층 배선(M1)과 플러그(P2) 사이의 텅스텐막(CM1) 및 배리어막(PM2)을 제거했으므로, 제1층 배선(M1)과 플러그(P2)와의 접촉 저항의 저감을 도모할 수 있으며, 또한 일렉트로마이그레이션 특성을 향상시킬 수 있는 등의 제1 실시 형태에서 설명한 효과도 얻을 수 있다.
(2) 제1 실시 형태에 있어서는, 배선홈(HM2) 및 콘택트홀(C2)을 5층의 절연막(24a, 24b, 24c, 26b, 26c) 내에 형성하였는데, 상기 5층의 절연막 중에, 26c를 생략해도 된다. 도 25는 본 발명의 제2 실시 형태인 반도체 장치의 제조 방법을 도시한 기판의 주요부 단면도이다.
이하에, 본 발명의 실시 형태인 반도체 장치를 그 제조 방법에 따라 설명한다. 또한, 제1층 배선(M1) 및 그 상부의 텅스텐막(CM1)의 형성 공정까지는 도 1∼ 도 6을 참조하면서 설명한 제1 실시 형태의 경우와 같으므로 그 설명을 생략한다.
이어서, 도 25에 도시한 바와 같이, 기판(1; 제1층 배선 M1) 상에 절연막으로서 예를 들어 TEOS막(24a), SiOC막(24b) 및 TEOS막(24c)을 CVD법에 의해 순차 퇴적시킨다. 이어서, TEOS막(24c) 상에 절연막으로서 예를 들어 방향족 폴리머 재료 등의 도포 재료를 이용한 저유전 절연막(26b)을 형성한다. 이들 4층의 막(24a, 24b, 24c, 26b)의 성질과 형상은 제1 실시 형태에서 상세히 설명한 바와 같다.
이들 4층의 막(24a, 24b, 24c, 26b) 중, SiOC막(24b) 및 TEOS막(24a) 내에는 제1층 배선(M1)과 제2층 배선(M2)을 접속하는 플러그(접속부; P2)를 형성하기 위한 콘택트홀(C2)이 형성되고, TEOS막(24c) 및 저유전 절연막(26b) 내에는 배선홈(HM2)이 형성된다.
이어서, 제1 실시 형태와 마찬가지로, 저유전 절연막(26b) 상에, 예를 들어 제2층 배선 형성 영역이 개구된 하드마스크(도시하지 않음)를 형성하고, 또한 하드마스크 상에, 제1층 배선과 제2층 배선과의 접속 영역이 개구된 레지스트막(도시하지 않음)을 형성한다.
이어서, 레지스트막을 마스크로 하여, 저유전 절연막(26b), TEOS막(24c) 및 SiOC막(24b)을 제거함으로써 콘택트홀(C2)을 형성한다. 이어서, 레지스트막을 제거한 후, 하드마스크를 마스크로 하여, 저유전 절연막(26b) 및 TEOS막(24c)을 제거함으로써 배선홈(HM2)을 형성함과 함께, 콘택트홀(C2) 저부의 TEOS막(24a)을 제거한다. 또, 배선홈(HM2)을 형성한 후, 콘택트홀(C2)을 형성해도 된다.
이어서, 콘택트홀(C2)의 저부에 노출되어 있는 텅스텐막 CM1을 예를 들어 드라이에칭법을 이용하여 제거하고, 구리막(M1c; 제1층 배선 M1)을 노출시킨다.
이어서, 제2층 배선(M2) 및 플러그(접속부; P2)를 형성하는데, 이후의 공정은 제1 실시 형태와 같으므로 개략만을 기술한다.
즉, 제1 실시 형태와 마찬가지로, 배선홈(HM2) 및 콘택트홀(C2)의 내부를 포함하는 저유전 절연막(26b) 상에, 배리어막(PM2a)을, 배선홈 HM2의 측벽에서 5nm 정도, 배선홈(HM2)의 저부에서 30nm 정도, 콘택트홀(C2)의 측벽에서 3nm 정도, 콘택트홀(C2)의 저부에서 20nm 정도의 막두께가 되도록 퇴적한다.
이어서, 제1 실시 형태와 마찬가지로, 콘택트홀(C2) 저부의 배리어막(PM2a)을 제거하고, 전계 도금용 시드막으로서 얇은 구리막(PM2b)을 퇴적한 후, 전계 도금법에 의해 구리막(PM2b) 상에 구리막(PM2c)을 형성한다. 다음에, 환원 분위기하에서 기판(1)에 어닐링(열처리)을 실시한 후, 배선홈(HM2) 및 콘택트홀(C2) 외부의 구리막(PM2c, PM2b) 및 배리어막(PM2a)을 예를 들어 CMP법 또는 에칭법을 이용하여 제거함으로써 구리막(PM2b, PM2c) 및 배리어막(PM2a)으로 이루어지는 제2층 배선(M2) 및 제1층 배선(M1)과 제2층 배선을 접속하는 플러그(접속부; P2)를 형성한다.
다음에, 제1 실시 형태와 마찬가지로, 제2층 배선(M2) 상에 텅스텐(W)을 선택 성장 또는 우선 성장시킴으로써 텅스텐막(CM2)을 형성한다.
그 후, 도 25에 도시한 바와 같이, 저유전 절연막(26b) 및 텅스텐막(CM2) 상에, 절연막으로서 예를 들어 TEOS막(28a), SiOC막(28b) 및 TEOS막(28c)을 CVD법에 의해 순차 퇴적시킨다. 이들 막은 TEOS막(24a, 24c) 및 SiOC막(24b)과 같은 방법으로 형성한다. 또한, TEOS막(28c) 상에 절연막으로서 예를 들어 방향족 폴리머 재료 등의 도포 재료를 이용한 저유전 절연막(30b)을 형성한다. 이 막은 저유전 절연막(22b)과 같은 방법으로 형성한다.
이어서, 상기 4층의 절연막 내에, 배선홈(HM2) 및 콘택트홀(C2)과 마찬가지로, 배선홈 및 콘택트홀을 형성하는데, 이들의 도시는 생략한다.
이와 같이, 본 실시 형태에 의하면, 배선홈(HM2) 및 콘택트홀(C2)을 4층의 절연막(24a, 24b, 24c, 26b) 내에 형성했으므로, 제1 실시 형태와 비교하여 형성 공정을 간략화할 수 있다. 또한, 마찬가지로 제1층 배선이 형성되는 절연막을TEOS막(22a) 및 저유전 절연막(22b)으로 구성하고, 제1 실시 형태에서 도시한 TEOS막(22c)을 생략해도 된다. 도 25는 22c를 생략한 경우의 도시이다.
또한, 제1층 배선(M1)과 플러그(P2) 사이의 텅스텐막(CM1) 및 배리어막(PM2a)을 제거했으므로, 제1층 배선(M1)과 플러그(P2)와의 접촉 저항의 저감을 도모할 수 있으며, 일렉트로마이그레이션 특성을 향상시킬 수 있는 등의 제1 실시 형태에서 설명한 효과를 얻을 수 있다.
<제3 실시 형태>
제1 실시 형태에 있어서는, 절연막(26) 및 TEOS막(24c) 내에, 제2층 배선 M2가 매립되는 배선홈(HM2)을 형성하였지만, 그 배선홈(HM2)을 절연막(26)에 형성해도 된다. 도 26은 본 발명의 제3 실시 형태인 반도체 장치의 제조 방법을 도시한 기판의 주요부 단면도이다.
이하에, 본 발명의 실시 형태인 반도체 장치를 그 제조 방법에 따라서 설명한다. 또한, 제1층 배선(M1) 및 그 상부의 텅스텐막(CM1)의 형성 공정까지는 도 1∼도 6을 참조하면서 설명한 제1 실시 형태와 같으므로 그 설명을 생략한다.
이어서, 도 26에 도시한 바와 같이, TEOS막(22c) 및 텅스텐막(CM1) 상에, 절연막으로서 예를 들어 TEOS막(24a), SiOC막(24b) 및 TEOS막(24c)을 CVD법에 의해 순차 퇴적한다. 이어서, TEOS막(24c) 상에 절연막으로서, 예를 들어 방향족 폴리머 재료를 이용한 저유전 절연막(26b) 및 TEOS막(26c)을 순차적으로 형성한다. 이들 5층의 막(24a, 24b, 24c, 26b, 26c)의 성질과 형상은 제1 실시 형태에 있어서 상세히 설명한 바와 같다.
이들 5층의 막(24a, 24b, 24c, 26b, 26c) 중에, TEOS막(24a, 24c) 및 SiOC막(24b) 중에는 제1층 배선(M1)과 제2층 배선(M2)을 접속하는 플러그(접속부; P2)를 형성하기 위한 콘택트홀(C2)이 형성되고, 저유전 절연막(26b) 및 TEOS막(26c) 내에는 배선홈(HM2)이 형성된다.
이어서, 제1 실시 형태와 마찬가지로 TEOS막(26c) 상에, 예를 들어 제2층 배선 형성 영역이 개구된 하드마스크(도시하지 않음)를 형성하고, 하드마스크 상에 제1층 배선과 제2층 배선과의 접속 영역이 개구된 레지스트막(도시하지 않음)을 형성한다.
이어서, 레지스트막을 마스크로 하여, 절연막(26; 26b 및 26c), TEOS막(24c) 및 SiOC막(26b)을 제거함으로써 콘택트홀(C2)을 형성한다. 이어서, 레지스트막을 제거한 후, 하드마스크를 마스크로 하여, 절연막(26; 26b 및 26c)을 제거함으로써 배선홈(HM2)을 형성함과 함께, 콘택트홀(C2)의 저부의 TEOS막(24a)을 제거한다. 또한, 배선홈(HM2)을 형성한 후, 콘택트홀(C2)를 형성하여도 된다.
이어서, 콘택트홀(C2)의 저부에 노출된 텅스텐막(CM1)을, 예를 들어, 드라이 에칭법을 이용하여 제거하여, 구리막(M1c)를 노출시킨다.
이어서, 제2층 배선(M2) 및 플러그(접속부; P2)를 형성하는데, 이후 공정은 제1 실시 형태와 같으므로 개략만을 설명한다.
즉, 제1 실시 형태와 마찬가지로, 배선홈(HM2) 및 콘택트홀(C2)의 내부를 포함하는 TEOS막(26c) 상에, 배리어막(PM2a)을 배선홈(HM2)의 측벽에서 5nm 정도, 배선홈(HM2)의 저부에서 30nm 정도, 콘택트홀(C2)의 측벽에서 3nm 정도, 콘택트홀(C2)의 저부에서 20nm 정도의 막두께가 되도록 퇴적한다.
이어서, 제1 실시 형태와 마찬가지로, 콘택트홀(C2) 저부의 배리어막(PM2a)을 제거하고, 전계 도금용 시드막으로서 얇은 구리막(PM2a)을 퇴적시킨 후, 전계 도금법에 의해 구리막(PM2b) 상에 구리막(PM2c)을 형성한다. 다음에, 환원 분위기하에서 기판(1)에 어닐링(열처리)을 실시한 후, 배선홈(HM2) 및 콘택트홀(C2) 외부의 구리막(PM2c, PM2b) 및 배리어막(PM2a)을, 예를 들어, CMP법 또는 에칭법을 이용하여 제거함으로써, 구리막(PM2b, PM2c) 및 배리어막(PM2a)으로 이루어진 제2층 배선 (M2) 및 제1층 배선(M1)과 제2층 배선을 접속하는 플러그(접속부; P2)를 형성한다.
다음에, 제1 실시 형태와 마찬가지로 제2층 배선(M2) 상에 텅스텐(W)을 선택 성장 또는 우선 성장시킴으로써, 텅스텐막(CM2)을 형성한다.
그 후, 도 26에 도시한 바와 같이, TEOS막(26c) 및 텅스텐막(CM2) 상에 절연막으로서, 예를 들어 TEOS막(28a), SiOC막(28b) 및 TEOS막(28c)을 CVD법에 의해 순차 퇴적한다. 이들 막은, SiOC막(24b) 및 TEOS막(24a, 24c)와 같은 방법으로 형성한다. 이어서, TEOS막(28c) 상에 절연막으로서, 예를 들어 방향족 폴리머 재료를 이용한 저유전 절연막(30b) 및 TEOS막(도시하지 않음)을 순차적으로 형성한다. 이들 막은, 저유전 절연막(22b) 및 TEOS막(22c)과 같은 방법으로 형성한다.
이어서, 상기 5층의 절연막 내에, 배선홈(HM2) 및 콘택트홀(C2)과 마찬가지로 배선홈 및 콘택트홀을 형성하는데, 이들의 도시는 생략한다.
이와 같이, 배선홈(HM2)을 절연막(26) 내에 형성할 수도 있다.
또한, 본 실시 형태에 있어서도, 제1층 배선(M1)과 플러그(P2) 사이의 텅스텐막(CM1) 및 배리어막(PM2a)을 제거했으므로, 제1층 배선(M1)과 플러그(P2)와의 접촉 저항의 저감을 도모할 수 있으며, 일렉트로마이그레이션 특성을 향상시킬 수 있는 등의 제1 실시 형태에서 설명한 효과도 얻을 수 있다.
<제4 실시 형태>
제2 실시 형태에 있어서는, 배선(M1, M2) 등의 상부에 텅스텐막(CM1, CM2) 등을 형성함으로써, 배선을 구성하는 구리의 절연막 내로 확산하는 현상을 방지함과 함께, 산화 실리콘막 등과 구리막과의 접촉에 의한 산화물 형성 등을 방지했는데, 이 텅스텐막 상에, 얇은 질화실리콘막을 추가 형성함으로써 구리의 확산과 산화 방지를 강화해도 좋다. 도 27은 본 발명의 제4 실시 형태인 반도체 장치의 제조 방법을 도시한 기판의 주요부 단면도이다.
이하에, 본 발명의 실시 형태인 반도체 장치를 그 제조 방법에 따라서 설명한다. 또한, 제1층 배선(M1) 및 그 상부의 텅스텐막(CM1)의 형성 공정까지는 도 1 ∼도 6을 참조하면서 설명한 제1 실시 형태의 경우와 동일하므로, 그 설명을 생략한다.
이어서, 도 27에 도시한 바와 같이, 구리의 확산과 산화 방지막으로서, 예를 들어, 질화실리콘막(401)을 CVD법에 의해 퇴적한다. 이 질화실리콘막의 막두께는 20nm 이하로 한다. 이는 제1 실시 형태에서 상세히 설명한 바와 같이, 유전율이 큰 질화실리콘막의 막두께를 가능한 한 얇게 하여, 배선간에 존재하는 절연막의 실효적인 유전율을 저감하기 위함이다.
이어서, 질화실리콘막(401) 상에, 절연막으로서 예를 들어 SiOC막(24b) 및 TEOS막(24c)을 CVD법에 의해 순차 퇴적한다. 이어서, TEOS막(24c) 상에 절연막으로서, 예를 들어 방향족 폴리머 재료를 이용한 저유전 절연막(26b) 및 TEOS막(26c)을 순차적으로 형성한다. 이들 4층의 막(24b, 24c, 26b, 26c)의 성질과 형상은 제1 실시 형태에서 설명한 바와 같다.
이들 4층의 막(24b, 24c, 26b, 26c) 중, SiOC막(24b) 및 질화실리콘막(401) 내에는 제1층 배선(M1)과 제2층 배선(M2)을 접속하는 플러그(접속부; P2)를 형성하기 위한 콘택트홀(C2)이 형성되고, TEOS막(24c), 저유전 절연막(26b) 및 TEOS막(26) 내에는 배선홈(HM2)이 형성된다.
이어서, 제1 실시 형태와 마찬가지로, TEOS막(26c) 상에, 예를 들어 제2층 배선 형성 영역이 개구된 하드마스크(도시하지 않음)를 형성하고, 하드마스크상에 제1층 배선과 제2층 배선의 접속 영역이 개구된 레지스트막(도시하지 않음)을 더 형성한다.
이어서, 레지스트막을 마스크로 하여, 절연막(26) 및 절연막(24) 중 TEOS막(24c) 및 SiOC막(24b)을 제거함으로써 콘택트홀(C2)을 형성한다. 이어서, 레지스트막을 제거한 후, 하드마스크를 마스크로 하여, 절연막(26; 26b 및 26c) 및 TEOS막(24c)을 제거함으로써 배선홈(HM2)을 형성한다. 또한, 배선홈(HM2)을 형성한 후, 콘택트홀(C2)을 형성해도 된다.
이어서, 콘택트홀(C2)의 저부에 노출되어 있는 질화실리콘막(401) 및 그 하층의 텅스텐막(CM1)을, 예를 들어 드라이에칭법을 이용하여 제거하여, 구리막(M1c)을 노출시킨다.
이어서, 제2층 배선(M2) 및 플러그(접속부; P2)를 형성하는데, 이후 공정은 제1 실시 형태와 동일하므로 개략만을 기술한다.
즉, 제1 실시 형태와 마찬가지로, 배선홈(HM2) 및 콘택트홀(C2)의 내부를 포함하는 TEOS막(26c) 상에, 배리어막(PM2a)을 배선홈(HM2)의 측벽에서 5nm 정도, 배선홈(HM2)의 저부에서 30nm 정도, 콘택트홀(C2)의 측벽에서 3nm 정도, 콘택트홀(C2)의 저부에서 20nm 정도의 막두께가 되도록 퇴적한다.
이어서, 제1 실시 형태와 마찬가지로, 콘택트홀(C2) 저부의 배리어막(PM2a)을 제거하고, 전계 도금용 시드막으로서 얇은 구리막(PM2a)을 퇴적시킨 후, 전계 도금법에 의해 구리막(PM2b) 상에 구리막(PM2c)을 형성한다. 다음에, 환원 분위기하에서 기판(1)에 어닐링(열처리)을 실시한 후, 배선홈(HM2) 및 콘택트홀(C2) 외부의 구리막(PM2c, PM2b) 및 배리어막(PM2a)을, 예를 들어 CMP법 또는 에칭법을 이용하여 제거함으로써, 구리막(PM2b, PM2c) 및 배리어막(PM2a)으로 이루어진 제2층 배선(M2) 및 제1층 배선(M1)과 제2층 배선을 접속하는 플러그(접속부; P2)를 형성한다.
다음에, 제1 실시 형태와 마찬가지로, 제2층 배선(M2) 상에 텅스텐(W)을 선택 성장 또는 우선 성장시킴으로써, 텅스텐막(CM2)을 형성한다. 이어서, 텅스텐막(CM2) 상에 구리의 확산과 산화 방지막으로서, 예를 들어 질화실리콘막(402)을 CVD법에 의해 퇴적한다. 이 때 질화실리콘막의 막두께도 20nm 이하로 한다.
그 후, 도27에 도시한 바와 같이, 질화실리콘막(402) 상에, 절연막으로서 예를 들어 SiOC막(28b) 및 TEOS막(28c)을 CVD법에 의해 순차 퇴적한다. 이들 막은 SiOC막(24b) 및 TEOS막(24c)과 같은 방법으로 형성한다. 이어서, TEOS막(28b) 상에 절연막으로서, 예를 들어 방향족 폴리머 재료를 이용한 저유전 절연막(30b) 및 TEOS막(도시하지 않음)을 순차적으로 형성한다. 이들 막은 저유전 절연막(22b) 및 TEOS막(22c)과 같은 방법으로 형성한다.
이어서, 이들 절연막 내에 배선홈(HM2) 및 콘택트홀(C2)과 마찬가지로 배선홈 및 콘택트홀을 형성하는데, 이들의 도시는 생략한다.
이와 같이 본 실시 형태에 의하면, 텅스텐막(CM1, CM2) 상에 얇은 질화실리콘막(401, 402)을 추가 형성했으므로, 구리의 확산과 산화 방지를 강화할 수 있다. 또한, 상기 질화실리콘막(401, 402)의 막두께는 20nm 이하로 함으로써, 배선간에 존재하는 절연막의 실효적인 유전율을 저감할 수 있다.
또한, 제1층 배선(M1)과 플러그(P2) 사이의 텅스텐막(CM1) 및 배리어막(PM2a)을 제거했으므로, 제1층 배선(M1)과 플러그(P2)와의 접촉 저항의 저감을 도모할 수 있으며, 일렉트로마이그레이션 특성을 향상시킬 수 있는 등, 제1 실시 형태에서 설명한 효과도 얻을 수 있다.
<제5 실시 형태>
제1 실시 형태에 있어서는, 배선(M1, M2)이 매립되는 절연막의 최상층을 TEOS막(22c, 26c)으로 했으나, 이를 질화실리콘막으로 해도 된다. 또한, 이것을 질화실리콘막에 대해 비교적 유전율이 낮은 배리어 절연막인 TMS막, SiC막 또는SiCN막 등을 이용해도 된다. 이들 막의 형성 방법으로서, 예를 들어 트리메톡시실란과 일산화이질소(N2O)를 이용하여 CVD법에 의해 저유전 절연막을 형성할 수 있다. 이 경우의 막 조성은 주로 SiON이다(이 막을 TMS라 함). 또는, 트리메틸실란을 이용하여 SiC막을 형성하거나 트리메틸실란과 암모니아를 이용하여 SiCN막을 형성할 수도 있다.
즉, 제1 실시 형태에서의 TEOS막(22a, 26c)을 질화실리콘막, SiON막, TMS막, SiN막 또는 SiCN막 등의 배리어 절연막(501, 502)으로 한 것이 제5 실시 형태이다.
도 28은 본 발명의 제5 실시 형태인 반도체 장치의 제조 방법을 도시한 기판의 주요부 단면도이다.
이하, 본 발명의 실시 형태인 반도체 장치를 그 제조 방법에 따라서 설명한다. 또한, 산화 실리콘막(20) 및 그 막 내에 매립된 플러그(P1)의 형성 공정까지는 도1을 참조하면서 설명한 제1 실시 형태의 경우와 같으므로 그 설명을 생략한다.
이어서, 도 28에 도시한 바와 같이, 산화실리콘막(20) 및 플러그(P1) 상에 제1 실시 형태와 마찬가지로, 절연막으로서 예를 들어 TEOS막(22a)을 형성하고, 이어서, TEOS막(22a) 상에 저유전 절연막(22b)을 도포하여 열처리를 실시한다. 또한, 저유전 절연막을 CVD법에 의해 형성할 수도 있다.
이어서, 저유전 절연막(22b) 상에 구리의 확산과 산화 방지막으로서 예를 들어 질화실리콘막, SiON막, TMS막, SiC막 또는 SiCN막 등의 배리어 절연막(501)을CVD법에 의해 형성한다.
이와 같이, 저유전 절연막(22b)을 CVD법에 의해 형성된 막(22a, 501) 사이에 끼워넣는 것은, 이들 적층막의 기계적 강도를 확보하기 위함이다. 또한, 이들 TEOS막(22a), 저유전 절연막(22b) 및 질화실리콘막 등의 배리어 절연막(501)의 3층의 절연막(22) 내에 배선홈(HM1)이 형성된다.
이어서, 제1층 배선 형성 예정 영역의 절연막(22; 22a, 22b, 501)을 포토리소그래피 및 드라이에칭 기술을 이용하여 제거함으로써 배선홈(HM1)을 형성한다. 이 배선홈(HM1)의 깊이는, 예를 들어 0.25㎛이고, 폭은 예를 들어 0.18㎛이다.
다음에, 배선홈(HM1) 내를 포함하는 절연막(22) 상에, 제1 실시 형태와 마찬가지로, 배리어막(M1a)을 예를 들면 스퍼터링법에 의해 퇴적하고, 배리어막(M1a) 상에 전계 도금용 시드막으로서 얇은 구리막(M1b)을 예를 들어 이온화 스퍼터링법을 이용하여 형성한다. 이어서, 예를 들어 전계 도금법에 의해 구리막(M1b) 상에 구리막(M1c)를 형성한다. 이 때, 배선홈(HM1)을 매립하도록 구리막(M1c)를 형성한다.
다음에, 환원 분위기하에서 기판(1)에 어닐링(열처리)을 실시한 후, 배선홈(HM1) 외부의 구리막(M1c, M1b) 및 배리어막(M1a)을 예를 들어 CMP법 또는 에칭법을 이용하여 제거함으로써 구리막(M1c, M1b) 및 배리어막(M1a)으로 이루어지는 제1층 배선(M1)을 형성한다. 이 때, 제1층 배선(M1)의 형성 영역 이외의 영역에는 질화실리콘막, SiON막, TMS막, SiC막, SiOC막, SiOCN막 또는 SiCN막인 501이 노출되어 있다. 이 후, 환원 분위기하에서 기판(1)에 어닐링(열처리)을 실시한다.
다음에, 제1 실시 형태와 마찬가지로, 제1층 배선(M1) 상에 캡 도전성 막으로서 예를 들어 텅스텐(W)을 선택 성장 또는 우선 성장시킴으로써, 제1층 배선(M1) 상에 2∼20nm 정도의 텅스텐막(CM1)을 형성한다. 또한, 텅스텐막(CM1)의 성막에 앞서, 세정과 수소 처리를 실시해도 된다. 또한, 텅스텐막(CM1) 형성 후에 세정을 실시해도 된다.
이어서, 질화실리콘막, SiON막, TMS막, SiC막, SiOC막, SiOCN막 또는 SiCN막인 배리어 절연막(501) 및 텅스텐막(CM1) 상에 절연막으로서 예를 들어 TEOS막(24a), SiOC막(24b) 및 TEOS막(24c)을 CVD법에 의해 순차 퇴적한다. 이어서, TEOS막(24c) 상에 절연막으로서 예를 들어 방향족 폴리머 재료를 이용한 저유전 절연막(26b)을 형성하고, 그 상부에 질화실리콘막, SiON막, TMS막, SiC막 또는 SiCN막인 배리어 절연막(501)과 마찬가지로 질화실리콘막, SiON막, TMS막, SiC막 또는 SiCN막인 배리어 절연막(502)을 형성한다. 이들 막 중, 24a, 24b, 24c 및 26b의 성질과 형상은 제1 실시 형태에서 상세히 설명한 바와 같다.
이들 5층의 막(24a, 24b, 24c, 26b, 502) 중에, TEOS막(24a) 및 SiOC막(24b) 내에는 제1층 배선(M1)과 제2층 배선(M2)을 접속하는 플러그(접속부; P2)를 형성하기 위한 콘택트홀(C2)이 형성되고, TEOS막(24c), 저유전 절연막(26b) 및 질화실리콘막(502) 내에는 배선홈(HM2)이 형성된다.
이어서, 제1 실시 형태와 마찬가지로, 배리어 절연막(502) 상에, 예를 들어, 제2층 배선 형성 영역이 개구된 하드마스크(도시하지 않음)를 형성하고, 하드마스크상에 제1층 배선과 제2층 배선과의 접속 영역이 개구된 레지스트막(도시하지 않음)를 형성한다.
이어서, 레지스트막을 마스크로 하여, 절연막(26; 502 및 26b), TEOS막(24c) 및 SiOC막(24b)을 제거함으로써 콘택트홀(C2)을 형성한다. 이어서, 레지스트막을 제거한 후, 하드마스크를 마스크로 하여, 절연막(26; 502 및 26b) 및 TEOS막(24c)을 제거함으로써 배선홈(HM2)을 형성함과 함께, 콘택트홀(C2)의 저부의 TEOS막(24a)을 제거한다. 또한, 배선홈(HM2)을 형성한 후, 콘택트홀(C2)을 형성하여도 된다.
이어서, 콘택트홀(C2)의 저부에 노출된 텅스텐막(CM1)을 예를 들어 드라이에칭법을 이용하여 제거하여 구리막(M1c)을 노출시킨다.
이어서, 제2층 배선(M2) 및 플러그(접속부; P2)를 형성하는데, 이후 공정은 제1 실시 형태와 같으므로 개략만을 설명한다.
즉, 제1 실시 형태와 마찬가지로, 배선홈(HM2) 및 콘택트홀(C2)의 내부를 포함하는 질화실리콘막, SiON막, TMS막, SiC막, SiOC막, SiOCN막 또는 SiCN막인 배리어 절연막(502) 상에 배리어막(PM2a)을 배선홈(HM2)의 측벽에서 5nm 정도, 배선홈(HM2)의 저부에서 30nm 정도, 콘택트홀(C2)의 측벽에서 3nm 정도, 콘택트홀 (C2)의 저부에서 20nm 정도의 막두께가 되도록 퇴적한다.
이어서, 제1 실시 형태와 마찬가지로, 콘택트홀(C2) 저부의 배리어막(PM2a)을 제거하고, 전계 도금용 시드막으로서 얇은 구리막(PM2b)을 퇴적시킨 후, 전계 도금법에 의해 구리막(PM2b) 상에 구리막(PM2c)을 형성한다. 다음에, 환원 분위기하에서 기판(1)에 어닐링(열처리)을 실시한 후, 배선홈(HM2) 및 콘택트홀(C2) 외부의 구리막(PM2c, PM2b) 및 배리어막(PM2a)을 예를 들어 CMP법 또는 에칭법을 이용하여 제거함으로써 구리막(PM2b, PM2c) 및 배리어막(PM2a)으로 이루어진 제2층 배선 (M2) 및 제1층 배선(M1)과 제2층 배선을 접속하는 플러그(접속부; P2)를 형성한다.
다음에, 제1 실시 형태와 마찬가지로, 제2층 배선(M2) 상에 텅스텐(W)을 선택 성장 또는 우선 성장시킴으로써, 텅스텐막(CM2)을 형성한다.
그 후, 도 28에 도시한 바와 같이, 배리어 절연막(502) 및 텅스텐막(CM2) 상에, 절연막으로서 예를 들어 TEOS막(28a), SiOC막(28b) 및 TEOS막(28c)을 CVD법에 의해 순차 퇴적한다. 이들 막은, SiOC막(24b) 및 TEOS막(24a, 24c)과 같은 방법으로 형성한다. 이어서, TEOS막(28c) 상에, 절연막으로서 예를 들어 방향족 폴리머 재료를 이용한 저유전 절연막(30b) 및 질화실리콘막, SiON막, TMS막, SiC막, SiOC막, SiOCN막 또는 SiCN막(도시하지 않음)을 순차적으로 형성한다. 이들 막은 저유전 절연막(22b) 및 질화실리콘막, SiON막, TMS막, SiC막, SiOC막, SiOCN막 또는 SiCN막인 배리어 절연막(502)과 같은 방식으로 형성한다.
이어서, 상기 5층의 절연막 내에, 배선홈(HM2) 및 콘택트홀(C2)과 마찬가지로 배선홈 및 콘택트홀을 형성하는데, 이들의 도시는 생략한다.
이와 같이 본 실시 형태에 의하면, 배선(M1, M2)이 매립되는 절연막의 최상층을 질화실리콘막, SiON막, TMS막, SiC막, 또는 SiCN막 등의 배리어 절연막 (501, 502)으로 했으므로, 예를 들어 콘택트홀(C2)의 형성시에, 마스크 위치 오차가 발생되고, 콘택트홀(C2, 플러그(P2))의 패턴이 제1층 배선(M1) 상을 지나질화실리콘막(501) 상에 도달하더라도, 상기 배리어 절연막(501)에 의해서 플러그(P2)를 구성하는 구리막으로부터 구리가 확산되는 현상을 방지할 수 있고, 구리막과 산화 실리콘막(저유전 절연막 22b)이 접촉함에 따른 구리막의 산화를 방지할 수 있다. 또한, 배선간에 존재하는 절연막의 실효적인 유전율을 저감할 수 있으므로, 배리어 절연막의 막두께는 가능한한 얇은편이 좋다.
즉, 도 28에 도시한 바와 같이, 배선의 고밀도화, 고집적화를 위해 제1층 배선(M1)의 배선폭과 콘택트홀(C2)의 지름이 같아지도록 설계한 경우에는, 제1층 배선(M1)과 콘택트홀(C2) 사이에서 정합 여유에 따른 마스크의 정합 오차가 발생하지만, 이 정합 오차가 발생한 경우에도, 콘택트홀(C2)의 저부에는 배리어 절연막(501)이 형성되어 있으므로, 플러그(P2)를 구성하는 구리막으로부터 구리가 콘택트홀(C2)의 저부를 통하여 절연막(22b)으로 확산되는 현상을 방지할 수 있다.
이와 같이, 정합 오차가 발생된 경우에도, 콘택트홀(C2)의 저부에서 구리의 확산의 배리어성을 확보할 수 있으므로, 제1층 배선(M1)의 배선폭과 콘택트홀(C2)의 지름이 같아지도록 설계할 수 있으며, 배선의 신뢰성을 확보하면서 고밀도화, 고집적화를 도모할 수 있다.
또한, 제1층 배선(M1)과 플러그(P2) 사이의 텅스텐막(CM1) 및 배리어막(PM2a)을 제거했으므로, 제1층 배선(M1)과 플러그(P2)와의 접촉 저항의 저감을 도모할 수 있으며, 일렉트로마이그레이션 특성을 향상시킬 수 있는 등, 제1 실시 형태에서 설명한 효과도 얻을 수 있다.
<제6 실시 형태>
제1 실시 형태에 있어서는, 콘택트홀(C2) 저부의 배리어막(PM2a)을 제거한 후, 구리막(PM2b, PM2c)을 형성하였지만, 콘택트홀(C2) 저부의 배리어막(PM2a)을 제거하지 않고, 제2층 배선(M2)과 플러그(P2) 사이에 잔존시켜도 된다. 도 29 및 도 30은 본 발명의 제6 실시 형태인 반도체 장치의 제조 방법을 도시한 기판의 주요부 단면도이다.
이하, 본 발명의 실시 형태인 반도체 장치를 그 제조 방법에 따라 설명한다. 또한, 제1층 배선(M1) 및 그 상부의 텅스텐막(CM1)의 형성 공정까지는 도 1∼도 6을 참조하면서 설명한 제1 실시 형태와 동일하므로 그 설명을 생략한다. 또한, 이하에 도시한 도 29에는, 산화실리콘막(20) 내의 플러그(P1)가 생략되어 있다(도 30∼도 32에 대해서도 동일).
이어서, 도 29에 도시한 바와 같이, 기판(1; 텅스텐 CM1) 상에 절연막으로서 예를 들어 TEOS막(24a), SiOC(24b) 및 TEOS막(24c)을 CVD법에 의해 순차 퇴적한다. 이어서, TEOS막(24c) 상에 절연막으로서 예를 들어 방향족 폴리머 재료를 이용한 저유전 절연막(26b) 및 TEOS막(26c)을 순차적으로 형성한다. 이들 5층의 막(24a, 24b, 24c, 26b, 26c)의 성질과 형상은 제1 실시 형태에서 상세히 설명한 바와 같다.
이들 5층의 막(24a, 24b, 24c, 26b, 26c) 중에서, SiOC막(24b) 및 TEOS막(24a)에는 제1층 배선(M1)과 제2층 배선(M2)을 접속하는 플러그(접속부; P2)를 형성하기 위한 콘택트홀(C2)이 형성되고, TEOS막(24c, 26c) 및 저유전 절연막(26b) 내에는 배선홈(HM2)이 형성된다.
이어서, 제1 실시 형태와 마찬가지로, TEOS막(26c) 상에, 예를 들어 제2층 배선 형성 영역이 개구된 하드마스크(도 9와 동일)를 형성하고, 하드마스크상에 제1층 배선과 제2층 배선과의 접속 영역이 개구된 레지스트막(도 10과 동일)을 형성한다.
이어서, 레지스트막을 마스크로 하여, TEOS막(26c), 저유전 절연막(26b) 및 절연막(24) 중에, TEOS막(24c, 24a) 및 SiOC막(24b)을 제거함으로써, 콘택트홀(C2)을 형성한다(도 10과 동일). 이어서, 레지스트막을 제거한 후, 하드마스크를 마스크로 하여, TEOS막(26c, 24c) 및 저유전 절연막(26b)을 제거함으로써 배선홈(HM2)을 형성한다(도 11과 동일). 또한, 배선홈(HM2)을 형성한 후, 콘택트홀(C2)을 형성하여도 된다.
이어서, 콘택트홀(C2)의 저부에 노출된 텅스텐막(CM1)을 예를 들어 드라이 에칭법을 이용 제거하여, 구리막(M1c)을 노출시킨다(도 12와 동일). 이 때, 텅스텐막(CM1)을 완전히 제거해도 되는데, 예를 들어 콘택트홀 저부에 불연속적인 텅스텐막을 잔존시켜도 된다.
이어서, 제1 실시 형태와 마찬가지로, 배선홈(HM2) 및 콘택트홀(C2)의 내부를 포함하는 TEOS막(26c) 상에, 배리어막(PM2a)을 배선홈(HM2)의 측벽에서 5nm 정도, 배선홈(HM2)의 저부에서 30nm 정도, 콘택트홀(C2)의 측벽에서 3nm 정도, 콘택트홀(C2)의 저부에서 20nm 정도의 막두께가 되도록 퇴적한다.
이어서, 제1 실시 형태와 마찬가지로, 배리어막(PM2a) 상에, 전계 도금용 시드막으로서 얇은 구리막(PM2b)을 퇴적시킨 후, 전계 도금법에 의해 구리막(PM2b)상에 구리막(PM2c)을 형성한다. 다음에, 환원 분위기하에서 기판(1)에 어닐링(열처리)을 실시한 후, 배선홈(HM2) 및 콘택트홀(C2) 외부의 구리막(PM2c, PM2b) 및 배리어막(PM2a)을 예를 들어 CMP법 또는 에칭법을 이용하여 제거함으로써, 구리막(PM2b, PM2c) 및 배리어막(PM2a)으로 이루어진 제2층 배선(M2) 및 제1층 배선(M1)과 제2층 배선을 접속하는 플러그(접속부; P2)를 형성한다.
다음에, 제1 실시 형태와 마찬가지로 제2층 배선(M2) 상에 텅스텐(W)을 선택 성장 또는 우선 성장시킴으로써, 텅스텐막(CM2)을 형성한다.
그 후, 도 29에 도시한 바와 같이, TEOS막(26c) 및 텅스텐막(CM2) 상에 절연막으로서, 예를 들어 TEOS막(28a) 등의 절연막을 퇴적한다.
이와 같이, 제1층 배선(M1)과 플러그(접속부; P2)의 접속 부분인 콘택트홀(C2)의 저부에서, 콘택트홀(C2) 저부의 배리어막(PM2a) 또는 텅스텐막(CM1) 중, 콘택트홀(C2) 저부의 배리어막(PM2a)이 형성되어 있지 않다. 즉, 콘택트홀(C2) 저부의 텅스텐막(CM1)만이 제거되고, 콘택트홀(C2) 저부의 배리어막(PM2a)을 제거하는 공정을 생략할 수 있으므로, 제1 실시 형태에 비해 제조 공정을 줄일 수 있다.
또한, 본 실시 형태에 의하면, 제1층 배선(M1)과 플러그(P2) 사이의 텅스텐막(CM1)을 제거했으므로, 제1층 배선(M1)과 플러그(P2)와의 접촉 저항의 저감을 도모할 수 있다. 또한, 제1층 배선(M1)과 플러그(P2) 사이에 배리어막(PM2a)이 개재하기 때문에, 그 효과는 저감될 수 있으나, 일렉트로마이그레이션 특성을 향상시킬 수 있는 등의 제1 실시 형태에서 설명한 효과를 얻을 수 있다. 또한,배리어막(PM2a)의 표면을 에칭함으로써, 그 막두께를 줄인 후, 구리막(PM2b)를 퇴적해도 된다.
다음에, 제6 실시 형태를, 배선의 고밀도화, 고집적화를 위해 제1층 배선(M1)의 배선폭과 콘택트홀(C2)의 지름이 동등해지도록 설계한 경우에 적용한 예를 도 37을 이용하여 설명한다. 도 37에 도시한 바와 같이, 배선의 고밀도화, 고집적화를 위해 제1층 배선(M1)의 배선폭과 콘택트홀(C2)의 지름이 동등해지도록 설계한 경우에는, 콘택트홀(C2)의 형성시에, 정합 오차에 의해 마스크 정합 오차가 발생되고, 콘택트홀(C2)의 패턴이 제1층 배선(M1) 상을 지나서 저유전 절연막(22c) 상에 도달하도록 형성되나, 콘택트홀(C2) 측벽 및 저부에 배리어막(PM2a)이 형성되어 있으므로, 콘택트홀(C2) 저부에서 플러그(P2)를 구성하는 구리막으로부터 구리가 절연막(22c)으로 확산되는 현상을 방지할 수 있다. 또한, 구리막과 산화 실리콘막(TEOS막 22c)이 접촉함에 따른 구리막의 산화를 방지할 수 있다.
즉, 정합 오차가 발생된 경우에도, 콘택트홀(C2)의 저부에서 구리 확산의 배리어성을 확보할 수 있으므로, 제1층 배선(M1)의 배선폭과 콘택트홀(C2)의 지름이 같아지도록 설계할 수 있으며, 배선의 신뢰성을 확보하면서 고밀도화, 고집적화를 도모할 수 있다. 또한, 콘택트홀(C2) 저부의 배리어막(PM2a)을 제거하는 공정을 생략할 수 있으므로, 제1 실시 형태에 비해 제조 공정을 줄일 수 있다.
또한, 도 30에 도시한 바와 같이, 제1층 배선(M1)과 플러그(P2) 사이에 개재하는 배리어막(PM2a)을 불연속적인 막으로 해도 된다.
즉, 배리어막(PM2a)은 콘택트홀(C2)의 저부에 있어서, 저면의 전면에 걸쳐같은 형태로 형성되어 있지 않고, 부분적으로 형성되어 있으며, 형성되어 있지 않은 부분에서는 구리막(M1c, M1b)과 구리막(PM2b, PM2c)이 직접 접촉하도록 불연속적인 막으로서 구성된다.
이와 같이, 제1층 배선(M1)과 플러그(접속부; P2)의 접속 부분인 콘택트홀(C2)의 저부에서, 구리막의 확산방지용 배리어재가 불연속적인 막으로 구성되어 있다.
이와 같은 불연속적인 막을 형성하는 방법으로는, 예를 들어, 배선홈(HM2) 및 콘택트홀(C2) 내부를 포함하는 TEOS막(26c) 상에 배리어막(PM2a)을 형성할 때, 콘택트홀(C2) 저부에서 매우 얇은 막두께의 배리어막이 형성되도록 성막 조건을 제어하는 방법이 있다.
또한, 예를 들어, 전술한 바와 같이, 배선홈(HM2) 및 콘택트홀(C2)의 내부를 포함하는 TEOS막(26c) 상에, 배리어막(PM2a)을 배선홈(HM2)의 측벽에서 5nm 정도, 배선홈(HM2)의 저부에서 30nm 정도, 콘택트홀(C2)의 측벽에서 3nm 정도, 콘택트홀 (C2)의 저부에서 20nm 정도의 막두께가 되도록 퇴적한 후, 콘택트홀(C2) 저부의 배리어막(PM2a)을 제거할 때, 이들 부위의 배리어막이 완전히 제거되지 않도록 에칭 조건을 제어하는 방법이 있다.
이와 같이, 제1층 배선(M1)과 플러그(P2) 사이에 개재하는 배리어막(PM2a)을 불연속적인 막으로 형성하면, 제1층 배선(M1)과 플러그(P2)와의 접촉 저항을 저감할 수 있다. 또한, 배리어막(PM2a)의 불연속부를 통하여 구리의 이동이 가능해져, 일렉트로마이그레이션 특성이 향상되는 등, 제1 실시 형태에서 설명한 효과를 얻을수 있다.
<제7 실시 형태>
제1 실시 형태에 있어서는, 콘택트홀(C2) 저부의 텅스텐막(CM1)을 제거한 후, 구리막(PM2b, PM2c)을 형성하였지만, 콘택트홀(C2) 저부의 텅스텐막(CM1)을 제거하지 않고, 제2층 배선(M2)과 플러그(P2) 사이에 잔존시켜도 된다. 도 31은 본 발명의 제7 실시 형태인 반도체 장치의 제조 방법을 도시한 기판의 주요부 단면도이다.
이하, 본 발명의 실시 형태인 반도체 장치를 그 제조 방법에 따라 설명한다. 또한, 제1층 배선(M1) 및 그 상부의 텅스텐막(CM1)의 형성 공정까지는 도 1∼도 6을 참조하면서 설명한 제1 실시 형태와 동일하므로 그 설명을 생략한다.
이어서, 도 31에 도시한 바와 같이, 기판(1; 텅스텐막 CM1) 상에, 절연막으로서 예를 들어 TEOS막(24a), SiOC(24b) 및 TEOS막(24c)을 CVD법에 의해 순차 퇴적한다. 이어서, TEOS막(24c) 상에, 절연막으로서 예를 들어 방향족 폴리머 재료를 이용한 저유전 절연막(26b) 및 TEOS막(26c)을 순차적으로 형성한다. 이들 5층의 막(24a, 24b, 24c, 26b, 26c)의 성질과 형상은 제1 실시 형태에서 상세히 설명한 바와 같다.
이들 5층의 막(24a, 24b, 24c, 26b, 26c) 중에, SiOC막(24b) 및 TEOS막(24a)에는 제1층 배선(M1)과 제2층 배선(M2)을 접속하는 플러그(접속부; P2)를 형성하기 위한 콘택트홀(C2)이 형성되고, TEOS막(24c, 26c) 및 저유전 절연막(26b) 내에는 배선홈(HM2)이 형성된다.
이어서, 제1 실시 형태와 마찬가지로 TEOS막(26c) 상에, 예를 들어 제2층 배선 형성 영역이 개구된 하드마스크(도 9와 동일)를 형성하고, 하드마스크상에 제1층 배선과 제2층 배선과의 접속 영역이 개구된 레지스트막(도 10과 동일)을 형성한다.
이어서, 레지스트막을 마스크로 하여, TEOS막(26c), 저유전 절연막(26b), TEOS막(24c, 24a) 및 SiOC막(24b)을 제거함으로써, 콘택트홀(C2)을 형성한다(도 10과 동일). 이어서, 레지스트막을 제거한 후, 하드마스크를 마스크로 하여, TEOS막(26c, 24c) 및 저유전 절연막(26b)을 제거함으로써 배선홈(HM2)을 형성한다(도 11과 동일). 다음에, 하드마스크(MK)를 제거하고, 콘택트홀(C2)의 저부에는 텅스텐막(CM1)이 노출되어 있는 상태에서 제2층 배선(M2) 및 플러그(접속부; P2)를 형성하는데, 이후 공정은 제1 실시 형태와 같으므로 개략만을 기술한다.
즉, 제1 실시 형태와 마찬가지로, 배선홈(HM2) 및 텅스텐막(CM1)이 노출되어 있는 콘택트홀(C2)의 내부를 포함하는 TEOS막(26c) 상에, 배리어막(PM2a)을 배선홈(HM2)의 측벽에서 5nm 정도, 배선홈(HM2)의 저부에서 30nm 정도, 콘택트홀(C2)의 측벽에서 3nm 정도, 콘택트홀 (C2)의 저부에서 20nm 정도의 막두께가 되도록 퇴적한다.
이어서, 제1 실시 형태와 마찬가지로, 콘택트홀(C2) 저부의 배리어막(PM2a)을 제거하고, 전계 도금용 시드막으로서 얇은 구리막(PM2b)을 퇴적시킨 후, 전계 도금법에 의해 구리막(PM2b) 상에 구리막(PM2c)을 형성한다. 다음에, 환원 분위기하에서 기판(1)에 어닐링(열처리)을 실시한 후, 배선홈(HM2) 및 콘택트홀(C2) 외부의 구리막(PM2c, PM2b) 및 배리어막(PM2a)을 예를 들어 CMP법 또는 에칭법을 이용하여 제거함으로써 구리막(PM2b, PM2c) 및 배리어막(PM2a)으로 이루어진 제2층 배선(M2) 및 제1층 배선(M1)과 제2층 배선을 접속하는 플러그(접속부; P2)를 형성한다.
다음에, 제1 실시 형태와 마찬가지로 제2층 배선(M2) 상에 텅스텐(W)을 선택 성장 또는 우선 성장시킴으로써, 텅스텐막(CM2)을 형성한다.
그 후, 도 31에 도시한 바와 같이, TEOS막(26c) 및 텅스텐막(CM2) 상에 절연막으로서, 예를 들어, TEOS막(28a) 등의 절연막을 퇴적한다.
이와 같이 본 실시 형태에 의하면, 제1층 배선(M1)과 플러그(P2) 사이의 배리어막(PM2a)을 제거했으므로, 제1층 배선(M1)과 플러그(P2)와의 접촉 저항의 저감을 도모할 수 있다. 또한, 제1층 배선(M1)과 플러그(P2) 사이에 텅스텐막(CM1)이 개재하므로, 그 효과는 저감될 수 있으나, 일렉트로마이그레이션 특성을 향상시킬 수 있는 등, 제1 실시 형태에서 설명한 효과를 얻을 수 있다.
이와 같이, 제1층 배선(M1)과 플러그(접속부; P2)의 접속 부분인 콘택트홀(C2)의 저부에서, 콘택트홀(C2) 저부의 배리어막(PM2a) 또는 텅스텐막(CM1) 중, 콘택트홀(C2) 저부의 배리어막(PM2a)이 형성되어 있지 않다. 즉, 콘택트홀(C2) 저부의 배리어막(PM2a)만이 제거되고, 콘택트홀(C2) 저부의 텅스텐막(CM1)을 제거하는 공정을 생략할 수 있으므로, 제1 실시 형태에 비해 제조 공정을 줄일 수 있다.
다음에, 제7 실시 형태를 배선의 고밀도화, 고집적화를 위해 제1층 배선(M1)의 배선폭과 콘택트홀(C2)의 지름이 동등해지도록 설계한 경우에 적용한 예를 도 38을 이용하여 설명한다. 도 38에 도시한 바와 같이, 제5 실시 형태와 마찬가지로 구성된다. 즉, 도 38에 도시한 바와 같이, 제5 실시 형태와 마찬가지로 산화 실리콘막(20) 및 플러그(P1) 상에, 제1 실시 형태와 마찬가지로, 절연막으로서 예를 들어 TEOS막(22a)을 형성하고, 이어서 TEOS막(22a) 상에 저유전 절연막(22b)을 도포하여 열처리를 실시한다. 또한, 저유전 절연막을 CVD법에 의해 형성할 수도 있다.
이어서, 저유전 절연막(22b) 상에, 구리의 확산과 산화 방지막으로서 예를 들어 질화실리콘막, SiON막, TMS막, SiC막 또는 SiCN막 등의 배리어 절연막(501)을 CVD법에 의해 형성한다.
이후의 제조 공정은 상술한 본 발명의 제7 실시 형태에 있어서 도 31을 참조하면서 설명한 제조 공정과 같으므로 생략한다.
이와 같이, 배선(M1)이 매립되는 절연막의 최상층을 배리어 절연막(501)으로 했으므로, 예를 들어 콘택트홀(C2)의 형성시에, 마스크 정합 오차가 발생되고, 콘택트홀(C2)의 패턴이 제1층 배선(M1) 상을 지나서 배리어 절연막(501) 상에 도달하더라도, 콘택트홀(C2) 저부의 배리어 절연막(501)에 의해, 플러그(P2)를 구성하는 구리막으로부터 구리가 절연막(22b)으로 확산되는 현상을 방지할 수 있으며, 구리막과 산화 실리콘막(저유전 절연막 22b)이 접촉함에 따른 구리막의 산화를 방지할 수 있다. 또한, 배선 사이에 존재하는 절연막의 실효적인 유전율을 저감하므로, 질화실리콘막의 막두께는 가능한 한 얇게 하는 편이 바람직하다.
즉, 정합 오차가 발생된 경우에도, 콘택트홀(C2)의 저부에서 구리 확산 배리어성을 확보할 수 있으므로, 제1층 배선(M1)의 배선폭과 콘택트홀(C2)의 지름이 같아지도록 설계할 수 있으며, 배선의 신뢰성을 확보한 상태에서 고밀도화, 고집적화를 도모할 수 있다. 또한, 콘택트홀(C2) 저부의 텅스텐막(CM1)을 제거하는 공정을 생략할 수 있으므로, 제1 실시 형태에 비해 제조 공정을 저감할 수 있다.
<제8 실시 형태>
제1 실시 형태에 있어서는, 배선(M1, M2) 등의 상부에 캡 도전성 막으로서 단층의 텅스텐막(CM1, CM2) 등을 형성하였지만, 이 캡 도전성 막을 적층막으로 해도 된다. 도 32는 본 발명의 제8 실시 형태인 반도체 장치의 제조 방법을 도시한 기판의 주요부 단면도이다.
이하에, 본 발명의 실시 형태인 반도체 장치를 그 제조 방법에 따라 설명한다. 또한, 제1층 배선(M1) 및 그 상부의 텅스텐막(CM1)의 형성 공정까지는 도 1∼도 6을 참조하면서 설명한 제1 실시 형태의 경우와 동일하므로, 그 설명을 생략한다.
다음에, 도 32에 도시한 바와 같이, 질소 분위기하에서 처리함으로써 텅스텐막(CM1)을 질화텅스텐막(CM1a)으로 한 후, 질화 텅스텐막(CM1a) 상에 제1 실시 형태와 마찬가지로, 텅스텐(W)을 선택 성장 또는 우선 성장 시킴으로써, 텅스텐막(CM1b)을 형성한다. 이와 같은 질화 텅스텐막(CM1a)과 텅스텐막(CM1b)으로 캡 도전성 막(801)을 구성한다.
이어서, 기판(1; 텅스텐 CM1b) 상에, 절연막으로서 예를 들어 TEOS막(24a), SiOC(24b) 및 TEOS막(24c)을 CVD법에 의해 순차 퇴적한다. 이어서, TEOS막(24c)상에, 절연막으로서 예를 들어 방향족 폴리머 재료를 이용한 저유전 절연막(26b) 및 TEOS막(26c)을 순차적으로 형성한다. 이들 5층의 막(24a, 24b, 24c, 26b, 26c)의 성질과 형상은 제1 실시 형태에서 상세히 설명한 바와 같다.
이들 5층의 막(24a, 24b, 24c, 26b, 26c) 중에, SiOC막(24b) 및 TEOS막(24a)에는 제1층 배선(M1)과 제2층 배선(M2)을 접속하는 플러그(접속부; P2)를 형성하기 위한 콘택트홀(C2)이 형성되고, TEOS막(24c, 26c) 및 저유전 절연막(26b) 내에는 배선홈(HM2)이 형성된다.
이어서, 제1 실시 형태와 마찬가지로 TEOS막(26c) 상에, 예를 들어 제2층 배선 형성 영역이 개구된 하드마스크(도시하지 않음)를 형성하고, 하드마스크상에 제1층 배선과 제2층 배선과의 접속 영역이 개구된 레지스트막(도시하지 않음)을 형성한다.
이어서, 레지스트막을 마스크로 하여 TEOS막(26c), 저유전 절연막(26b), TEOS막(24c, 24a) 및 SiOC막(24b)을 제거함으로써 콘택트홀(C2)을 형성한다. 이어서, 레지스트막을 제거한 후, 하드마스크를 마스크로 하여, TEOS막(26c, 24c) 및 저유전 절연막(26b)을 제거함으로써 배선홈(HM2)을 형성한다. 이 때, 배선홈(HM2)을 형성한 후, 콘택트홀(C2)을 형성하여도 된다.
이어서, 콘택트홀(C2)의 저부에 노출되어 있는 텅스텐막(CM1b) 및 그 하층의 질화 텅스텐막(CM1a)을 예를 들어 드라이에칭법을 이용하여 제거하고, 구리막(M1c)을 노출시킨다.
이어서, 제2층 배선(M2) 및 플러그(접속부; P2)를 형성하는데, 이후 공정은제1 실시 형태와 같으므로 개략만을 기술한다.
즉, 제1 실시 형태와 마찬가지로, 배선홈(HM2) 및 콘택트홀(C2)의 내부를 포함하는 TEOS막(26c) 상에, 배리어막(PM2a)을 배선홈(HM2)의 측벽에서 5nm 정도, 배선홈(HM2)의 저부에서 30nm 정도, 콘택트홀(C2)의 측벽에서 3nm 정도, 콘택트홀(C2)의 저부에서 20nm 정도의 막두께가 되도록 퇴적한다.
이어서, 제1 실시 형태와 마찬가지로, 콘택트홀(C2) 저부의 배리어막(PM2a)을 제거하고, 전계 도금용 시드막으로서 얇은 구리막(PM2b)을 퇴적시킨 후, 전계 도금법에 의해 구리막(PM2b) 상에 구리막(PM2c)을 형성한다. 다음에, 환원 분위기하에서 기판(1)에 어닐링(열처리)을 실시한 후, 배선홈(HM2) 및 콘택트홀(C2) 외부의 구리막(PM2c, PM2b) 및 배리어막(PM2a)을, 예를 들어 CMP법 또는 에칭법을 이용하여 제거함으로써 구리막(PM2b, PM2c) 및 배리어막(PM2a)으로 이루어진 제2층 배선(M2) 및 제1층 배선(M1)과 제2층 배선을 접속하는 플러그(접속부; P2)를 형성한다.
다음에, 제1 실시 형태와 마찬가지로, 제2층 배선(M2) 상에 질화 텅스텐막 (CM1a) 및 텅스텐막(CM1b)과 마찬가지로, 질화 텅스텐막(CM2a) 및 텅스텐막(CM2b)을 형성한다.
그 후, 도 32에 도시한 바와 같이, TEOS막(26c) 및 텅스텐막(CM2b) 상에 절연막으로서 예를 들어 TEOS막(28a), SiOC막(28b) 및 TEOS막(28c)을 CVD법에 의해 순차 퇴적한다. 이어서, TEOS막(28c) 상에 절연막으로서 예를 들어 방향족 폴리머 재료를 이용한 저유전 절연막(30b) 및 TEOS막(도시하지 않음)를 순차적으로 형성한다.
이어서, 상기 5층의 절연막 내에, 배선홈(HM2) 및 콘택트홀(C2)과 마찬가지로, 배선홈 및 콘택트홀을 형성하는데, 이들 도시는 생략한다.
이와 같이 배선 상의 캡 도전성 막(801, 802)을 적층막으로 할 수 있다.
또한, 본 실시 형태에 의하면, 제1층 배선(M1)과 플러그(P2) 사이의 질화 텅스텐막(CM1a), 텅스텐막(CM1b) 및 배리어막(PM2a)을 제거했으므로, 제1층 배선(M1)과 플러그(P2)와의 접촉 저항의 저감을 도모할 수 있으며, 일렉트로마이그레이션 특성을 향상시킬 수 있는 등, 제1 실시 형태에서 설명한 효과를 얻을 수 있다.
<제9 실시 형태>
제1 실시 형태에 있어서는, 콘택트홀의 직경과 그 하층의 배선폭을 대략 같은 크기로 했으나, 하층 배선폭을 콘택트홀의 직경보다 크게 해도 좋으며, 배선의 일부에 콘택트홀의 직경보다도 큰 접속 영역을 형성하여도 된다.
예를 들어, 제1 실시 형태에 있어서는, 도 22 등에 도시한 바와 같이, 콘택트홀(예를 들어, C2)의 직경과 그 하층의 배선폭(예를 들어, M1의 폭)이 대략 같은 크기이다. 도 33에 제1층 배선(M1)과, 제2층 배선(M2) 및 이들을 접속하는 플러그(P2)의 패턴을 도시한다. 도 34는 도 33의 C-C' 단면도이다. 도 34에 도시한 바와 같이, 플러그(P2)가 그 내부에 형성되는 콘택트홀(C2)과, 제2층 배선(M2)이 그 내부에 형성되는 배선홈(HM2)의 측벽과 저면에는, 배리어막(PM2a)이 형성되어 있다. 도 34에 도시한 단면에는 나타나지 않았으나, 제1층 배선(M1)의 표면에는 캡 도전성 막으로서 텅스텐막(CM1)이 형성되어 있다. 그러나, 플러그(P2)와 배선(M1) 사이의 배리어막(PM2a) 및 텅스텐막(CM1)은 제거되었으므로, 플러그(P2)와 배선(M1) 사이의 접촉 저항을 저감할 수 있으며, 일렉트로마이그레이션 특성을 향상하는 등의 제1 실시 형태에서 설명한 효과를 얻을 수 있다.
이에 대해, 도 35에 도시한 바와 같이, 제1층 배선(M1)의 단부에 접속 영역(M901)을 형성하여도 된다. 이 접속 영역(M901)은 제1층 배선(M1)의 폭보다 크게 형성되어 있다. 또한, 제2층 배선(M2)의 단부에도 접속 영역(M902)이 형성되어 있다. 도 35는 본 실시 형태의 제1층 배선(M1)과, 제2층 배선(M2) 및 이들을 접속하는 플러그(P2)의 패턴을 도시한 것이다. 또한, 도 36은 도 35의 C-C' 단면도이다. 도 36에 도시한 바와 같이, 플러그(P2)가 그 내부에 형성되는 콘택트홀(C2)과, 제2층 배선(M2)이 그 내부에 형성되는 배선홈(HM2)의 측벽과 저면에는, 배리어막(PM2a)이 형성되어 있다. 또한, 제1층 배선(M1)의 표면에는 캡 도전성 막으로서 텅스텐막(CM1)이 형성되어 있으며, 접속 영역(901)의 외주 표면에는 캡 도전성 막으로서 텅스텐막(CM1)이 잔존한다.
이 경우에도, 플러그(P2)와 배선(M1) 사이의 배리어막(PM2a) 및 텅스텐막(CM1)은 제거되었으므로, 플러그(P2)와 배선(M1) 사이의 접촉 저항을 저감할 수 있으며, 일렉트로마이그레이션 특성을 향상하는 등의 제1 실시 형태에서 설명한 효과를 얻을 수 있다.
이와 같이, 배선 중에 폭이 넓은 접속 영역(M901, M902)을 형성한 경우에는, 그 상부에 형성되는 플러그와 배선 패턴의 정합 여유를 확보할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 근거하여 구체적으로설명했으나, 본 발명은 상기 실시 형태에 한정되지 않으며, 그 요지를 벗어나지 않는 범위에서 다양하게 변경할 수 있음은 자명하다.
특히, 본 제1∼제9 실시 형태에 있어서는, 듀얼다마신법을 이용하여, 예를 들어 제2층 배선(M2) 및 접속부(플러그; P2) 등을 형성하였지만, 싱글다마신법을 이용하여 제2층 배선(M2)과 접속부(플러그; P2)를 별도의 공정으로 형성하여도 된다. 이 경우에도, 플러그(P2) 하층의 제1층 배선(M1) 표면의 캡 도전성 막과 플러그(P2) 저부의 배리어막을 제거함으로써, 접촉 저항을 저감할 수 있으며, 일렉트로마이그레이션 특성 향상 등의 효과도 기대할 수 있다.
또한, 본 발명의 제5 실시 형태에 도시한 배리어 절연막(501)을 갖는 절연막(22)을 다른 제2∼제4 실시 형태 및 제6∼제9 실시 형태에 적용해도 된다. 이에 따라 정합 오차가 발생된 경우에도, 콘택트홀(C2)의 저부에서 구리 확산의 배리어성을 확보할 수 있으므로, 제1층 배선(M1)의 배선폭과 콘택트홀(C2)의 지름이 같아지도록 설계할 수 있으며, 배선의 신뢰성을 확보하여 배선의 고밀도화, 고집적화를 도모할 수 있다.
또한, 본 제2∼제4 실시 형태에 나타낸 절연막(22, 24, 26)을 다른 제6∼제9 실시 형태에 적용하여도 된다.
또한, 제1 실시 형태 등에 있어서는, 반도체 소자의 예로서 MISFETQn를 들었으나, 이들 MISFET에 한정하지 않고, 바이폴라 트랜지스터 등의 다른 소자를 형성할 수도 있다.
또한, 제6 실시 형태에 있어서는, 제1층 배선(M1)과 플러그(접속부; P2)의접속 부분인 콘택트홀(C2)의 저부에서, 불연속적인 막으로서 구성된 배리어재로서 배리어막(PM2a)을 개시했으나, 이에 한정하지 않고, 불연속적인 막으로서 구성된 배리어재를 텅스텐막(CM1)으로 형성해도 좋으며, 배리어막(PM2a)과 텅스텐막(CM1) 모두로 형성하여도 된다.
또한, 본 발명의 제1 실시 형태 등에 있어서는, 층간 절연막의 평탄화를 도포계 재료를 이용하여 실현하는 예를 들었으나, 이에 한정되지 않고, CMP법을 이용하여 평탄화를 실시해도 된다. 또한, 홈 가공시에 적층된 층간 절연막의 에칭 선택비의 차를 이용하는 예를 들었으나, 이에 한정하지 않고, 드라이 에칭 시간 제어, 또는 에칭 깊이를 모니터함으로써 층간 절연막의 도중에 홈 가공을 종료하는 형태로 하여도 된다.
본원에 있어서 개시된 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 다음과 같다.
그 표면에 캡 배리어 메탈막을 갖는 배선부와, 그 상부에 형성된 접속부로서, 그 주위가 배리어 메탈층으로 덮인 반도체층으로 이루어지는 접속부를 갖는 반도체 장치의, 접속부와 배선부와의 접속 부분의 배리어 메탈층 또는 캡 배리어 메탈막 중 적어도 어느 한쪽을 제거했으므로, 배선부와 접속부 간의 접촉 저항을 저감할 수 있다. 또한, 일렉트로마이그레이션에 의한 보이드 발생율과 단선의 발생율을 저감시킬 수 있다. 또한, 반도체 장치의 특성을 향상시킬 수 있다.

Claims (50)

  1. 반도체 기판 상에 형성되며, 배선홈을 갖는 제1 층간 절연막과,
    상기 배선홈의 측벽과 저면에 형성된 제1 배리어 메탈층과, 상기 배선홈을 매립하도록 상기 제1 배리어 메탈층 상에 형성된 제1 도전체층과, 상기 제1 도전체층의 표면에 형성된 캡 배리어 메탈막을 갖는 배선부와,
    상기 제1 층간 절연막 상에 형성되며, 접속홀을 갖는 제2 층간 절연막과,
    상기 접속홀의 측벽과 저면에 형성된 제2 배리어 메탈층과, 상기 접속홀을 매립하도록 상기 제2 배리어 메탈층 상에 형성된 제2 도전체층을 갖는 접속부
    를 구비하는 반도체 장치로서,
    상기 접속부와 상기 배선부의 접속 부분에서, 상기 접속홀 저면의 상기 제2 배리어 메탈층 및 상기 캡 배리어 메탈막 중의, 적어도 어느 한쪽이 제거되어 있는 것을 특징으로 하는 반도체 장치.
  2. 배선부와 접속부를 갖는 반도체 장치로서,
    상기 배선부는, 제1 도전체층과, 상기 제1 도전체층을 둘러싸도록 상기 제1 도전체층의 측면과 저면에 형성된 제1 배리어 메탈층을 갖고,
    상기 접속부는, 상기 배선부 상에 형성됨과 함께, 제2 도전체층과, 상기 제2 도전체층을 둘러싸도록 상기 제2 도전체층의 측면에 형성된 제2 배리어 메탈층을 갖고,
    상기 접속부와 상기 배선부의 접속 부분에서, 상기 제2 도전체층의 저면에는 상기 제2 배리어 메탈층이 불연속적으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 층간 절연막 내에 형성된 배선부와 접속부를 갖는 반도체 장치로서,
    상기 배선부는, 제1 도전체층과, 상기 제1 도전체층을 둘러싸도록 상기 제1 도전체층의 측면과 저면에 형성된 제1 배리어 메탈층과, 상기 제1 도전체층의 표면에 형성된 캡 배리어 메탈막으로 이루어지고,
    상기 접속부는, 제2 도전체층과, 상기 제2 도전체층을 둘러싸도록 상기 제2 도전체층의 측면과 저면 중, 적어도 상기 측면에 형성된 제2 배리어 메탈층으로 이루어지며,
    상기 접속부와 상기 배선부의 접속 부분에서, 상기 제2 도전체층의 저면에는 상기 제2 배리어 메탈층 및 상기 캡 배리어 메탈막 중의, 적어도 어느 한쪽이 형성되어 있지 않거나, 불연속적으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 배선부와 상기 접속부의 접속 부분에서, 상기 배선부는 상기 접속부보다도 넓은 면적으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 캡 배리어 메탈막은, 상기 접속부와 상기 배선부의 접속 부분에만 형성되어 있지 않은 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 접속홀 저면의 상기 제2 배리어 메탈층은 제거되는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 제2 도전체층 저면의 상기 제2 배리어 메탈층은 형성되어 있지 않은 것을 특징으로 하는 장치.
  8. 반도체 기판 상에 제1 층간 절연막을 형성하는 공정과,
    상기 제1 층간 절연막 내에 배선홈을 형성하는 공정과,
    상기 배선홈의 측벽과 저면에 제1 배리어 메탈층을 형성하는 공정과,
    상기 배선홈을 매립하도록 상기 제1 배리어 메탈층 상에 제1 도전체층을 형성하는 공정과,
    상기 제1 도전체층의 표면에 캡 배리어 메탈막을 형성하는 공정과,
    상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 공정과,
    상기 제2 층간 절연막 내에 접속홀을 형성하는 공정과,
    상기 접속홀의 측벽과 저면에 제2 배리어 메탈층을 형성하는 공정과,
    상기 접속홀을 매립하도록 상기 제2 배리어 메탈층 상에 제2 도전체층을 형성하는 공정
    을 갖는 반도체 장치의 제조 방법으로서,
    상기 접속홀을 형성하는 공정에서, 상기 캡 배리어 메탈막을 상기 접속홀과 상기 배선홈의 중첩 부분에서만 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 배선홈과 상기 접속홀의 중첩 부분에서, 상기 배선홈은 상기 접속홀보다도 넓은 면적으로 구성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제8항에 있어서,
    상기 제2 도전체층을 형성하는 공정 전에, 상기 접속홀 저면의 상기 제2 배리어 메탈층을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제1 배선 구조와 제2 배선 구조를 갖는 반도체 장치로서,
    상기 제1 배선 구조는, 제1 배선부와 제1 배선부 상에 형성된 제1 접속부를 포함하고,
    상기 제1 배선부는, 제1 도전체층과, 상기 제1 도전체층을 둘러싸도록 상기제1 도전체층의 측면과 저면에 형성된 제1 배리어 메탈층과, 상기 제1 도전체층의 표면에 형성된 제1 캡 배리어 메탈막을 갖고,
    상기 제1 접속부는, 상기 제1 배선부 상에 형성되고, 제2 도전체층과, 상기 제2 도전체층을 둘러싸도록 상기 제2 도전체층의 측면과 저면에 형성된 제2 배리어 메탈층으로 이루어지고,
    상기 제2 배선 구조는 상기 제1 배선 구조 상에 형성되고, 제2 배선부와 제2 배선부 상에 형성된 제2 접속부를 포함하고,
    상기 제2 배선부는, 제3 도전체층과, 상기 제3 도전체층을 둘러싸도록 상기 제3 도전체층의 측면과 저면에 형성된 제3 배리어 메탈층과, 상기 제3 도전체층의 표면에 형성된 제2 캡 배리어 메탈막을 갖고,
    상기 제2 접속부는, 상기 제2 배선부 상에 형성되고, 제4 도전체층과, 상기 제4 도전체층을 둘러싸도록 상기 제4 도전체층의 측면과 저면에 형성된 제4 배리어 메탈층으로 이루어지며,
    상기 제1, 제2 배리어 메탈층 및 상기 제1 캡 배리어 메탈막의 구조는, 상기 제3, 제4 배리어 메탈층 및 상기 제2 캡 배리어 메탈막의 구조와 상이한 구조인 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    상기 제2 캡 배리어 메탈막의 막두께는, 상기 제1 캡 배리어 메탈막의 막두께보다도 얇게 형성되어 있거나, 또는 상기 제1 캡 배리어 메탈막의 막두께는, 상기 제2 캡 배리어 메탈막의 막두께보다도 얇게 형성되어 있는 것을 특징으로 하는 반도체 장치.
  13. 제11항에 있어서,
    상기 제4 도전체층 저면의 상기 제4 배리어 메탈층 및 상기 제2 캡 배리어 메탈막 중의 어느 한쪽이 제거되고,
    상기 제2 도전체층 저면의 상기 제2 배리어 메탈층 및 상기 제1 캡 배리어 메탈막 중의 적어도 어느 한쪽이 제거되는 것을 특징으로 하는 반도체 장치.
  14. 제11항에 있어서,
    상기 제4 도전체층 저면의 상기 제4 배리어 메탈층 및 상기 제2 캡 배리어 메탈막은 제거되지 않고,
    상기 제2 도전체층 저면의 상기 제2 배리어 메탈층 및 상기 제1 캡 배리어 메탈막 중의 적어도 어느 한쪽이 제거되는 것을 특징으로 하는 반도체 장치.
  15. 제11항에 있어서,
    상기 제2 배선 구조의 제2 접속부의 지름은, 상기 제1 배선 구조의 제1 접속부의 지름보다도 크거나, 또는 상기 제2 배선 구조의 제2 배선부의 폭은, 상기 제1 배선 구조의 제1 배선부의 폭보다도 넓은 것을 특징으로 하는 반도체 장치.
  16. 제11항에 있어서,
    상기 반도체 장치는 상기 제2 배선부와 상기 제2 접속부를 통하여 접속되는 배선을 더 포함하고,
    상기 제4 배리어 메탈층 및 상기 제2 캡 배리어 메탈막은 제거되지 않는 것을 특징으로 하는 반도체 장치.
  17. 반도체 기판 상에 형성된 제1 절연막과,
    상기 제1 절연막 상에 형성된 제2 절연막과,
    상기 제1 절연막과 상기 제2 절연막을 선택적으로 제거하여 형성된 배선홈과,
    상기 배선홈의 측벽과 저면에 형성된 제1 배리어 메탈층과, 상기 배선홈을 매립하도록 상기 제1 배리어 메탈층 상에 형성된 제1 도전체층과, 상기 제1 도전체층의 표면에 형성된 캡 배리어 메탈막을 갖는 배선부와,
    상기 제2 절연막 상에 형성되며, 접속홀을 갖는 제3 절연막과,
    상기 접속홀의 측벽과 저면 중, 적어도 상기 측벽에 형성된 제2 배리어 메탈층과, 상기 접속홀을 매립하도록 상기 제2 배리어 메탈층 상에 형성된 제2 도전체층을 갖는 접속부
    를 구비하는 반도체 장치로서,
    상기 제2 절연막은 배리어 절연막으로서의 기능을 갖는 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서,
    상기 캡 배리어 메탈막 상에, 배리어 절연막으로서의 기능을 갖는 제4 절연막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  19. 제17항에 있어서,
    상기 제2 절연막은, 질화 규소막보다도 유전율이 낮거나, 또는 유전율이 5.5 이하인 재료로 형성되어 있는 저유전율막인 것을 특징으로 하는 반도체 장치.
  20. 제19항에 있어서,
    상기 저유전율막은, Si와 C, Si와 N, 또는 Si와 C와 N을 갖거나, Si와 O와 N을 갖거나, Si와 O와 C를 갖거나, Si와 O와 C와 N을 갖거나, 또는 TMS(트리메톡시실란)과 N2O를 이용한, CVD법에 의해 형성한 막인 것을 특징으로 하는 반도체 장치.
  21. 제17항에 있어서,
    상기 제2 절연막은 상기 접속홀 형성시의 에칭 스토퍼층으로서의 기능을 갖는 것을 특징으로 하는 반도체 장치.
  22. 제18항에 있어서,
    상기 제4 절연막은, 상기 접속홀 형성시의 에칭 스토퍼층으로서의 기능을 갖는 것을 특징으로 하는 반도체 장치.
  23. 제17항에 있어서,
    상기 접속홀 저면의 상기 제2 배리어 메탈층이 제거되어 있는 것을 특징으로 하는 반도체 장치.
  24. 제17항에 있어서,
    상기 제1, 제3 절연막은, 산화규소막보다도 유전율이 낮거나, 또는 유전율이 3.7 이하인 재료로 형성되어 있는 저유전율막을 포함하는 것을 특징으로 하는 반도체 장치.
  25. 제24항에 있어서,
    상기 저유전율막은 Si와 C, Si와 C와 O, Si와 O와 F, C와 H 또는 Si와 O와 C와 H를 갖거나, 또는 상기 재료로서 다공성인 것을 특징으로 하는 반도체 장치.
  26. 반도체 기판 상에 제1 절연막을 형성하는 공정과,
    상기 제1 절연막 상에 제2 절연막을 형성하는 공정과,
    상기 제1 절연막과 상기 제2 절연막을 선택적으로 제거하여 배선홈을 형성하는 공정과,
    상기 배선홈의 측벽과 저면에 제1 배리어 메탈층을 형성하는 공정과,
    상기 배선홈을 매립하도록 상기 제1 배리어 메탈층 상에 제1 도전체층을 형성하는 공정과,
    상기 제1 도전체층의 표면에 캡 배리어 메탈막을 형성하는 공정과,
    상기 제2 절연막 상에 제3 절연막을 형성하는 공정과,
    상기 제3 절연막 내에 접속홀을 형성하는 공정과,
    상기 접속홀의 측벽과 저면 중, 적어도 상기 측벽에 제2 배리어 메탈층을 형성하는 공정과,
    상기 접속홀을 매립하도록 상기 제2 배리어 메탈층 상에 제2 도전체층을 형성하는 공정
    을 구비하는 반도체 장치의 제조 방법으로서,
    상기 제2 절연막은 배리어 절연막으로서의 기능을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  27. 제26항에 있어서,
    상기 캡 배리어 메탈막 상에, 배리어 절연막으로서의 기능을 갖는 제4 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법
  28. 제26항에 있어서,
    상기 제2 절연막은, 질화규소막보다도 유전율이 낮거나, 또는 유전율이 5.5이하인 재료로 형성되어 있는 저유전율막인 것을 특징으로 하는 반도체 장치의 제조 방법
  29. 제28항에 있어서,
    상기 저유전율막은, Si와 C, Si와 N, 또는 Si와 C와 N을 갖거나, Si와 O와 N을 갖거나, Si와 O와 C를 갖거나, Si와 O와 C와 N을 갖거나, 또는 TMS와 N2O를 이용한, CVD법에 의해 형성한 막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  30. 제26항에 있어서,
    상기 접속홀 형성 공정에서, 상기 제2 절연막은 에칭 스토퍼층으로서의 기능을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  31. 제27항에 있어서,
    상기 접속홀 형성 공정에서, 상기 제4 절연막은 에칭 스토퍼층으로서의 기능을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  32. 제26항에 있어서,
    상기 제2 도전체층 형성 공정 전에, 상기 접속홀 저면의 상기 제2 배리어 메탈층을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  33. 제26항에 있어서,
    상기 접속홀 형성 공정에서, 상기 캡 배리어 메탈막을 상기 접속홀과 상기 배선홈의 중첩 부분에서만 제거하는 공정과,
    상기 제2 도전체층 형성 공정 전에, 상기 접속홀 저면의 상기 제2 배리어 메탈층을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  34. 제26항에 있어서,
    상기 제1, 제3 절연막은, 산화규소막보다도 유전율이 낮거나, 또는 유전율이 3.7 이하인 재료로 형성되어 있는 저유전율막을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법
  35. 제34항에 있어서,
    상기 저유전율막은, Si와 C, Si와 C와 O, Si와 O와 F, C와 H 또는 Si와 O와 C와 H를 갖거나, 또는 상기 재료로서 다공성인 것을 특징으로 하는 반도체 장치의 제조 방법.
  36. 제1항에 있어서,
    상기 배리어 메탈층은, Ta, TaN, TaSiN, W, WN, WSiN, Ti, TiN 또는 TiSiN 중의 어느 하나의 단층막이나, 이들 중의 어느 것을 복수개 적층한 적층막으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  37. 제1항에 있어서,
    상기 캡 배리어 메탈막은, W, WN, WSiN, W를 주성분으로 한 금속층, CoWP, CoWB, Co를 주성분으로 한 금속층, TiN, TiSiN, Ta, TaN 또는 TaSiN중의 어느 하나의 단층막이나, 이들 중의 어느 2층을 적층한 막으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  38. 제1항에 있어서,
    상기 도전체층은 Cu, Cu를 주성분으로 한 금속층, Al, Al을 주성분으로 한 금속층, Ag 또는 Ag를 주성분으로 한 금속층 중의 어느 하나로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  39. 제8항에 있어서,
    상기 배리어 메탈층을, Ta, TaN, TaSiN, W, WN, WSiN, Ti, TiN 또는 TiSiN 중의 어느 하나의 단층막이나, 이들 중의 어느 것을 복수개 적층한 적층막으로 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  40. 제8항에 있어서,
    상기 캡 배리어 메탈막을, W, WN, WSiN, W를 주성분으로 한 금속층, CoWP,CoWB, Co를 주성분으로 한 금속층, TiN, TiSiN, Ta, TaN 또는 TaSiN중의 어느 하나의 단층막이나, 이들 중의 어느 2층을 적층한 막으로 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  41. 제8항에 있어서,
    상기 도전체층은 Cu, Cu를 주성분으로 한 금속층, Al, Al을 주성분으로 한 금속층, Ag 또는 Ag를 주성분으로 한 금속층 중의 어느 하나로 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  42. (a) 반도체 기판 상의 제1 절연막 내에 제1 도전체층을 형성하는 공정과,
    (b) 상기 제1 도전체층의 표면에 캡 배리어 메탈막을 형성하는 공정과,
    (c) 상기 캡 배리어 메탈막 및 제1 절연막 상에 제2 절연막을 형성하고, 상기 제2 절연막 상에 제3 절연막을 순차적으로 형성하는 공정과,
    (d) 상기 제2 및 제3 절연막을 선택적으로 제거함으로써 상기 제2 절연막 내에 형성된 접속홀, 및 상기 제3 절연막 내에 형성된 배선홈으로서, 상기 배선홈의 저부로부터 상기 캡 배리어 메탈막 상에 이르는 접속홀을 형성하는 공정과,
    (e) 상기 배선홈의 측벽과 저부 및 상기 접속홀의 측벽과 저부에 배리어 메탈막을 형성하는 공정과,
    (f) 상기 접속홀 저부의 배리어 메탈막을 제거하는 공정과,
    (g) 상기 배선홈 및 접속홀 내에 제2 도전체층을 형성하는 공정
    을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  43. 제42항에 있어서,
    상기 배리어 메탈막 형성 공정은, 상기 배리어 메탈막을, 상기 배선홈 저부에서의 배리어 메탈막의 막두께가, 상기 접속홀 저부의 배리어 메탈막의 막두께보다도 커지도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  44. 제43항에 있어서,
    상기 (f) 공정에서의 상기 접속홀 저부의 배리어 메탈막의 제거는 이방성 에칭에 의해 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  45. 제42항에 있어서,
    상기 (d) 공정과 (e) 공정 사이에,
    (h) 상기 접속홀 저부로부터 노출된 상기 캡 배리어 메탈막을 제거하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  46. (a) 반도체 기판 상의 제1 절연막 내에 형성된 제1 도전체층과,
    (b) 상기 제1 절연막 및 제1 도전체층 상에 형성된 제2 절연막과,
    (c) 상기 제2 절연막 상에 형성된 제3 절연막과,
    (d) 상기 제3 절연막 내에 형성된 배선홈과,
    (e) 상기 제2 절연막 내에 형성된 접속홀로서, 상기 배선홈의 저부로부터 상기 제1 도전체층 상에 이르는 접속홀과,
    (f) 상기 배선홈의 측벽과 저부 및 상기 접속홀의 측벽에 형성된 배리어 메탈층과,
    (g) 상기 배선홈 및 접속홀내에 형성된 제2 도전체층과,
    (h) 상기 제1 도전체층과 상기 제2 절연막 사이에 형성된 캡 배리어 메탈막
    을 구비하며,
    상기 제1 도전체층과 제2 도전체층 사이에는, 상기 캡 배리어 메탈막 및 상기 배리어 메탈층이 형성되어 있지 않은 것을 특징으로 하는 반도체 장치.
  47. (a) 반도체 기판 상의 제1 절연막 내에 형성된 제1 도전체층과,
    (b) 상기 제1 절연막 및 제1 도전체층 상에 형성된 제2 절연막과,
    (c) 상기 제2 절연막 상에 형성된 제3 절연막과,
    (d) 상기 제3 절연막 내에 형성된 배선홈과,
    (e) 상기 제2 절연막 내에 형성된 접속홀로서, 상기 배선홈의 저부로부터 상기 제1 도전체층 상에 이르는 접속홀과,
    (f) 상기 배선홈의 측벽과 저부 및 상기 접속홀의 측벽 및 저부에 형성된 배리어 메탈층과,
    (g) 상기 배선홈 및 접속홀내에 형성된 제2 도전체층과,
    (h) 상기 제1 도전체층과 상기 제2 절연막 사이에 형성된 캡 배리어 메탈막
    을 구비하며,
    상기 제1 도전체층과 제2 도전체층 사이에는, 상기 캡 배리어 메탈막이 형성되어 있지 않은 것을 특징으로 하는 반도체 장치.
  48. (a) 반도체 기판 상의 제1 절연막 내에 형성된 제1 도전체층과,
    (b) 상기 제1 도전체층 상에 형성된 배리어 메탈층과,
    (c) 상기 제1 절연막 및 배리어 메탈층 상에 형성된 제2 절연막과,
    (d) 상기 제2 절연막 상에 형성된 제3 절연막과,
    (e) 상기 제3 절연막 내에 형성된 배선홈과,
    (f) 상기 제2 절연막 내에 형성된 접속홀로서, 상기 배선홈의 저부로부터 상기 배리어 메탈층 상에 이르는 접속홀과,
    (g) 상기 배선홈의 측벽과 저부 및 상기 접속홀의 측벽에 형성된 배리어 메탈층과,
    (h) 상기 배선홈 및 접속홀내에 형성된 제2 도전체층
    을 구비하며,
    상기 제1 도전체층과 제2 도전체층 사이에는, 상기 배리어 메탈층이 형성되어 있지 않은 것을 특징으로 하는 반도체 장치.
  49. 제8항에 있어서,
    상기 접속홀을 형성하는 공정 후에 노출된 상기 제1 도전체층 표면에 대하여,
    수소 또는 암모니아를 포함하는 분위기 중에서 열처리를 행하는 공정과,
    수소 및 암모니아 중의 어느 것과 비활성 가스를 포함하는 분위기에서 플라즈마를 발생시켜 조사하는 공정과,
    비활성 가스로 스퍼터링 에칭하는 공정 중의 적어도 하나 이상의 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  50. 제10항에 있어서,
    상기 제2 배리어 메탈층을 제거하는 공정 후에 노출된 상기 제1 도전체층 표면에 대하여,
    수소 또는 암모니아를 포함하는 분위기 중에서 열처리를 행하는 공정과,
    수소 및 암모니아 중의 어느 것과 비활성 가스를 포함하는 분위기에서 플라즈마를 발생시켜 조사하는 공정과,
    불화 수소를 함유하는 용액으로 세정하는 공정 중의 적어도 하나 이상의 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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