KR20030033241A - 액정표시패널의 어레이기판 - Google Patents
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Abstract
본 발명은 화소전극이 이전단 게이트라인과 인접하게 배치될 수 없는 서브화소들을 포함하는 매트릭스 상에 게이트 온 스토리지 방식의 캐패시터를 용이하게 형성할 수 있게 하는 액정표시패널의 어레이기판에 관한 것이다.
본 발명은 이전단 게이트라인과 인접하는 화소전극과 다음단 게이트라인과 인접하는 화소전극이 혼재된 액정표시패널의 어레이기판에 있어서, 게이트신호를 공급하는 게이트라인들과; 게이트라인들과 교차하는 구조로 배치되어 데이터신호를 공급하는 데이터라인들과; 게이트라인들 중 어느 하나와 데이터라인들 중 어느 하나에 접속되어 게이트신호에 응답하여 상기 데이터신호를 공급하는 박막 트랜지스터들과; 박막 트랜지스터에 접속되며 특정의 서브화소영역에 형성되어 박막 트랜지스터로부터의 데이터신호를 공급하는 화소전극들과; 화소전극들 중 이전단 게이트라인에 인접하게 배치된 화소전극과 그 이전단 게이트라인과의 중첩영역에 형성된 전단 게이트 스토리지 캐패시터와; 화소전극들 중 다음단 게이트라인에 인접하게 배치된 화소전극과 그 다음단 게이트라인과의 중첩영역에 형성된 후단 게이트 스토리지 캐패시터를 구비하는 것을 특징으로 한다.
Description
본 발명은 액정표시패널의 구조에 관한 것으로, 특히 화소전극이 이전단 게이트라인과 인접하게 배치될 수 없는 서브화소들을 포함하는 매트릭스 상에 게이트 온 스토리지 방식의 캐패시터를 용이하게 형성할 수 있게 하는 액정표시패널의 어레이기판을 제공하는 것이다.
액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정표시패널과 이 액정표시패널을 구동하기 위한 구동회로를 구비한다. 액정표시패널에는 게이트라인들과 데이터라인들이 교차하게 배열되고 그 게이트라인들과 데이터라인들의 교차로 마련되는 영역에 액정셀들이 위치하게 된다. 액정셀들 각각에는 전계를 인가하기 위한 화소전극들과 공통전극이 마련된다. 화소전극들 각각은 스위칭 소자인 박막트랜지스터(Thin Film Transistor)를 경유하여 데이터라인들 중 어느 하나에 접속된다. 박막트랜지스터의 게이트단자는 화소전압신호가 1라인분씩의 화소전극들에게 인가되게끔 하는 게이트라인들 중 어느 하나에 접속된다. 구동회로는 게이트라인들을 구동하기 위한 게이트 드라이버와, 데이터라인들을 구동하기 위한 데이터 드라이버와, 공통전극을 구동하기 위한 공통전압 발생부를 구비한다. 게이트 드라이버는 스캐닝신호, 즉 게이트신호를 게이트라인들에 순차적으로 공급하여 액정표시패널 상의 액정셀들을 1라인분씩 순차적으로 구동한다. 데이터 드라이버는 게이트라인들 중 어느 하나에 게이트신호가 공급될 때마다 데이터라인들 각각에 화소전압신호를 공급한다. 공통전압 발생부는 공통전극에 공통전압신호를 공급한다. 이에 따라, 액정표시장치는 액정셀별로 화소전압신호에 따라 화소전극과 공통전극 사이의 액정 배열상태가 변화되어 광투과율을 조절함으로써 화상을 표시한다.
실제로, 액정표시장치는 도 1 및 도 2에 도시된 바와 같이 게이트라인들(3)과 데이터라인들(5)이 교차하게 배열된 어레이 기판을 구비한다. 게이트라인(3)과 데이터라인(5)의 교차부에는 박막트랜지스터(10)가 형성되고, 그 교차구조로 마련된 셀영역에는 보호막(24)에 형성된 제1 컨택홀(15)을 통해 박막트랜지스터(10)의 드레인전극(6)과 접속되는 화소전극(8)이 형성된다. 화소전극(8)은 박막트랜지스터(10)의 드레인전극(6)과 활성층(20) 및 소오스전극(4)을 경유하여데이터라인(5)과 접속된다. 박막트랜지스터(10)의 게이트전극(2)은 게이트라인(3)에 접속된다. 박막트랜지스터(10)는 게이트라인(3)에 공급되는 게이트신호에 응답하여 데이터라인(5)에 공급되는 화소전압이 화소전극(8)에 충전되어 유지되게 한다. 화소전극(8)은 충전된 화소전압에 의해 도시하지 않은 상부기판에 형성되는 공통전극과 전위차를 발생시키게 된다. 이 전위차에 의해 어레이 기판과 상부기판 사이에 위치하는 액정이 유전이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소전극(8)을 경유하여 입사되는 광을 상부기판 쪽으로 투과시키게 된다. 화소전극(8)은 이전단의 게이트라인(4)과 중첩되게 형성되어 화소전극(8)에 충전된 화소전압을 안정적으로 유지시키기 위한 스토리지 캐패시터(14)를 형성하게 된다. 특히, 스토리지 캐패시터(14)의 용량을 크게 하기 위하여 게이트라인(3)과 게이트절연층(18)을 사이에 두고 중첩되는 스토리지전극(12)을 추가로 구비한다. 스토리지전극(12)은 보호막(24)을 관통하는 제2 컨택홀(17)을 통해 화소전극(8)과 접속된다.
이러한 구성을 가지는 액정표시패널 어레이기판의 제조방법을 도 2를 참조하여 상세히 하면 다음과 같다.
하부기판(16) 상에 게이트 금속물질을 전면 증착한 후 제1 마스크를 이용한 포토리쏘그래피(Photorithography) 공정 및 식각공정으로 패터닝함으로써 게이트라인(3)과 게이트전극(2)을 포함하는 게이트패턴들이 형성된다.
게이트패턴들이 형성된 하부기판(1) 상에 PECVD(Plasma Enhanced Chemical Vacuum Deposition) 등의 증착방법을 통해 게이트 절연막(18)이 전면 형성된다.
게이트 절연막(3) 상에 반도체층 및 불순물이 도핑된 반도체층을 PECVD 등의 증착방법을 통해 연속적으로 증착한 후 제2 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝함으로써 활성층(20)과 오믹접촉층(22)이 형성된다.
활성층(20)과 오믹접촉층(22)이 형성된 게이트절연막(18) 상에 소스/드레인 금속물질을 전면 증착한 후 제3 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝함으로서 데이터라인(5), 소스전극(4), 드레인전극(6), 스토리지전극(12)을 포함하는 소스/드레인 패턴들이 형성된다. 그 다음, 소스전극(4)과 드레인전극(6)을 마스크로 이용한 건식식각으로 소스전극(4) 및 드레인전극(6)의 사이의 오믹접촉층(22)을 제거한다.
소스/드레인 패턴들이 형성된 게이트절연막(18) 상에 보호막(24)을 형성하고 제4 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝함으로써 컨택홀들(15, 17)이 형성된다. 제1 컨택홀(15)은 드레인전극(15)을, 제2 컨택홀(17)은 스토리지전극(12) 각각을 노출시킨다.
이러한 보호막(24) 상에 투명전극 물질이 전면 증착한 후 제5 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝함으로써 화소전극(8)이 형성된다. 화소전극(8)은 제1 컨택홀(15)을 통해 드레인전극(6)과 전기적으로 접속되며, 제2 컨택홀(17)을 통해 스토리지전극(12)과 전기적으로 접속된다.
이러한 구성의 어레이기판을 포함하는 종래의 액정표시장치는 선명한 화상을 표시하기 위하여 고해상도화 되어감에 따라 화소수가 증가되어가고 있다. 이러한 화소수 증대로 그들을 구동하기 위한 드라이브 IC(Integrated Circuit)들의 수, 특히 고가의 데이터 드라이브 IC의 수가 증대되어 코스트가 상승되게 되었다. 또한, 종래의 액정표시장치에서는 적(이하, R이라 함), 녹(이하, G라 함), 청(이하, B라 함) 서브화소들이 스트라이프 형상으로 고정배치됨에 따라 고해상도 구현에 한계가 있었다.
이러한 해상도 한계를 극복하기 위하여, 최근에는 하나의 화소가 5개의 서브화소로 구성되는 펜타일 매트릭스(PenTile Matrix) 구조가 제안되어졌다. 펜타일 매트릭스의 화소는 중앙에 위치하는 하나의 B 서브화소와, 그 B 서브화소 주위에서 한 대각선 방향으로 위치하는 2개의 R 서브화소와, 다른 대각선 방향으로 위치하는 2개의 G 서브화소로 구성된다. 이러한 화소들로 구성되는 펜타일 매트릭스는 서브화소들이 스트라이프 형상으로 배치된 기존 매트릭스 보다 훨씬 작은 화소수로도 동등한 해상도 구현이 가능하여 더욱 부드러운 폰트 구현이 가능하다는 장점을 가지고 있다. 특히, 펜타일 매트릭스는 한 화소가 5개의 서브화소를 구비함에 따라 전체적으로는 R, G 서브화소들에 비하여 적은 수의 B 서브화소들을 구비한다. 이는 B 서브화소들이 다른 R, G 서브화소들에 비하여 화상품질에 미치는 영향이 작기 때문이다.
그러나, 펜타일 매트릭스는 기존의 스트라이프형 매트릭스와 달리 서브화소들이 일렬로 배치되지 않음에 따라 이전단의 게이트라인과 현재단의 화소전극을 중첩시켜 형성하는 게이트 온 스토리지 방식의 캐패시터 형성하는데 어려움이 있다. 이는 각각의 서브화소들에 포함되는 화소전극이 이전단 게이트라인과 인접하게 배치되는 서브화소들과 인접하게 배치되지 않은 서브화소들이 혼재되어 있기 때문이다. 다시 말하여, 화소전극이 이전단 게이트라인과 인접하게 배치되지 않은 서브화소들에는 전단 게이트라인과 현재단 화소전극을 신호간섭없이 중첩시켜 게이트 온 방식의 스토리지 캐패시터를 형성하는 것이 불가능하기 때문이다.
결과적으로, 펜타일 매트릭스와 같이 화소전극이 이전단 게이트라인과 인접하게 배치되지 않는 서브화소들을 포함하는 매트릭스 상에 게이트 온 스토리지 방식의 캐패시터를 형성할 수 있는 방법이 필요하다.
따라서, 본 발명의 목적은 화소전극이 이전단 게이트라인과 인접하게 배치될 수 없는 서브화소들을 포함하는 매트릭스 상에 게이트 온 스토리지 방식의 캐패시터를 용이하게 형성할 수 있게 하는 액정표시패널의 어레이기판을 제공하는 것이다.
도 1은 통상적인 액정표시패널 어레이기판의 구조를 도시한 평면도.
도 2는 도 1에 도시된 어레이기판을 A-A'선을 따라 절단하여 도시한 단면도.
도 3은 본 발명의 실시 예에 따른 펜타일 매트릭스 어레이기판의 구조를 도시한 평면도.
도 4는 도 3에 도시된 어레이기판을 B-B'선 및 C-C'선을 따라 절단하여 도시한 단면도.
도 5a 내지 도 5d는 도 3에 도시된 어레이기판의 제조방법을 순차적으로 설명하기 위해 도시한 평면도.
도 6a 내지 도 6d는 도 4에 도시된 어레이기판의 제조방법을 순차적으로 설명하기 위해 도시한 단면도.
도 7은 본 발명의 다른 실시 예에 따른 액정표시패널 어레이기판의 구조를 도시한 평면도.
< 도면의 주요 부분에 대한 부호의 설명 >
2, 36, 68 : 게이트전극 3, 30, 62 : 게이트라인
4, 38, 70 : 소스전극 5, 32, 64 : 데이터라인
6, 40, 72 : 드레인전극 8, 46, 78 : 화소전극
10, 34, 66 : 박막트랜지스터 12, 48, 90 : 스토리지전극
14, 50, 54, 92, 96 : 스토리지 캐패시터 15, 17, 44, 52, 76, 94 : 컨택홀
16, 56 : 기판 18, 58 : 게이트절연막
20, 42, 74 : 활성층 22, 43 : 오믹접촉층
24, 60 : 보호막
상기 목적을 달성하기 위하여, 본 발명에 따른 액정표시패널의 어레이기판은 이전단 게이트라인과 인접하는 화소전극과 다음단 게이트라인과 인접하는 화소전극이 혼재된 액정표시패널의 어레이기판에 있어서, 게이트신호를 공급하는 게이트라인들과; 게이트라인들과 교차하는 구조로 배치되어 데이터신호를 공급하는 데이터라인들과; 게이트라인들 중 어느 하나와 데이터라인들 중 어느 하나에 접속되어 게이트신호에 응답하여 상기 데이터신호를 공급하는 박막 트랜지스터들과; 박막 트랜지스터에 접속되며 특정의 서브화소영역에 형성되어 박막 트랜지스터로부터의 데이터신호를 공급하는 화소전극들과; 화소전극들 중 이전단 게이트라인에 인접하게 배치된 화소전극과 그 이전단 게이트라인과의 중첩영역에 형성된 전단 게이트 스토리지 캐패시터와; 화소전극들 중 다음단 게이트라인에 인접하게 배치된 화소전극과 그 다음단 게이트라인과의 중첩영역에 형성된 후단 게이트 스토리지 캐패시터를 구비하는 것을 특징으로 한다.
본 발명에 따른 액정표시패널의 어레이기판은 전단 게이트 스토리지 캐패시터 형성을 위해 게이트라인들 중 첫번째 게이트라인에 인접하게 배치된 제1 더미 게이트라인과; 후단 게이트 스토리지 캐패시터 형성을 위해 게이트라인들 중 마지막번째 게이트라인에 인접하게 배치된 제2 더미 게이트라인을 추가로 구비하는 것을 특징으로 한다.
본 발명에 따른 액정표시패널의 어레이기판은 상기 게이트라인들은 2라인씩 쌍을 이루어 인접하게 배치되고, 그 게이트라인쌍과 게이트라인쌍 사이에 적어도 2개의 화소전극이 배치된 것을 특징으로 한다.
본 발명에 따른 액정표시패널의 어레이기판은 상기 화소전극이 상기 전단 또는 후단 게이트 스토리지 캐패시터 형성을 위해, 화소전극으로부터 돌출되어 현재단 게이트라인과 절연된 상태로 가로질러 이전단 또는 다음단 게이트라인까지 신장된 네크부와; 네크부와 접속되고 이전단 또는 다음단 게이트라인과 중첩되는 구조를 가지는 헤드부를 추가로 구비하는 것을 특징으로 한다.
본 발명에 따른 액정표시패널의 어레이기판은 상기 전단 및 후단 스토리지캐패시터가 게이트라인과는 게이트절연막을, 화소전극과는 보호막을 사이에 사이에 두고 게이트라인과 중첩되게 형성되며 보호막에 형성된 컨택홀을 통해 화소전극과 전기적으로 접속되어진 스토리지 전극을 추가로 구비하는 것을 특징으로 한다.
본 발명에 따른 액정표시패널의 어레이기판은 액정표시패널이 하나의 화소가 하나의 청색 서브화소와, 그 청색 서브화소의 대각선방향으로 위치하는 2개씩의 적색 서브화소들 및 녹색 서브화소들로 구성된 펜타일 매트릭스 패널인 것을 특징으로 한다. 여기서, 상기 청색 서브화소에 포함되는 화소전극은 전단 또는 후단 게이트 스토리지 캐패시터 형성을 위해, 화소전극으로부터 데이터라인과 인접하게 그 데이터라인을 따라 신장된 네크부와; 네크부와 접속되고 이전단 또는 다음단 게이트라인과 중첩되는 구조를 가지는 헤드부를 추가로 구비하는 것을 특징으로 한다.
본 발명에 따른 액정표시패널의 어레이기판은 상기 액정표시패널이 하나의 화소에 포함되는 적, 녹, 청 3개의 서브화소로 구성되고, 그 서브화소들이 스트라이트형으로 배열되는 매트릭스 패널이고, 청색 서브화소들은 동시에 2개씩 구동되게끔 상하로 인접한 청색 서브화소에 포함되는 박막트랜지스터가 하나의 게이트라인에 공통 접속되어진 것을 특징으로 한다.
상기 목적들 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면을 참조한 실시 예에 대한 상세한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시예들을 첨부한 도 3 내지 도 6을 참조하여 상세하게 설명하기로 한다.
도 3은 본 발명의 실시 예에 따른 펜타일 매트릭스의 어레이기판을 도시한평면도이고, 도 4는 도 3에 도시된 어레이기판을 B-B'선 및 C-C'선을 따라 절단하여 도시한 단면도이다.
도 3에 도시된 어레이 기판을 포함하는 펜타일 매트릭스에서는 각 화소들이 B 서브화소(B)를 중심으로 한 대각선 방향으로 위치하는 2개의 R 서브화소(R1, R2)들과, 다른 대각선 방향으로 위치하는 G 서브화소(G1, G2)들로 구성된다. 이렇게, 각 화소가 5개의 서브화소(R1, B, G1, G2, R2)로 구성됨에 따라 펜타일 매트릭스는 각 화소가 3개의 서브화소(R, G, B)로 구성된 종래의 매트릭스 보다 적은 화소들을 이용하여 동일한 해상도를 구현할 수 있게 된다. 여기서, 각 화소에 포함되는 5개의 서브화소들(R1, B, G1, G2, R2)은 2개의 게이트라인들(30)과 3개의 데이터라인(32)에 의해 구동된다.
상세히 하면, 한 화소를 구성하는 5개의 서브화소들(R1, B, G1, G2, R2)은 2개의 게이트라인들(30)에 의해 구동된다. 예를 들면, 첫번째 수평라인을 구성하는 화소의 서브화소들(R1, B, G1, G2, R2) 중 상단에 위치하는 제1 R 및 G 서브화소들(R1, G1)은 그들의 상부에 배치된 제1 게이트라인(GL1)에 게이트하이전압이 공급되는 기간에 구동되고, 하단에 위치하는 제2 G 및 R 서브화소(G2, R2)들은 그들의 하부에 배치된 제2 게이트라인(GL2)에 게이트하이전압이 공급되는 기간에 구동된다. 그리고, B 서브화소(B)는 제1 및 제2 게이트라인들(GL1, GL2) 중 어느 하나에 게이트하이전압이 공급되는 기간에 구동된다. 다시 말하여, 하나의 수평라인에 포함되는 서브화소들(R1, B, G1, G2, R2) 중 B 서브화소(B)에 포함되는 게이트전극(22)들은 제1 및 제2 게이트라인(30)에 교번적으로 접속된다.
또한, 한 화소에 포함되는 서브화소들(R1, B, G1, G2, R2)은 3개의 데이터라인(32)을 통해 데이터신호를 공급받는다. 예를 들면, 첫번째 화소의 서브화소들(R1, B, G1, G2, R2) 중 좌측에 위치하는 제1 R 서브화소(R1)와 제2 G 서브화소(G2)는 그들의 좌측에 배치된 제1 데이터라인(DL1)에 접속되어 데이터신호를 공급받는다. 반면에, 우측에 위치하는 제1 G 서브화소(G1)와 제2 R 서브화소(R)는 그들의 우측에 배치된 제3 데이터라인(DL3)에 접속되어 데이터신호를 공급받는다. B 서브화소(B)들은 제2 데이터라인(DL2)에 접속되어 데이터신호를 공급받는다.
이를 위하여, 어레이 기판에는 도 3에 도시된 바와 같이 게이트라인들(30)과 데이터라인들(32)이 서로 교차하는 구조로 형성된다. 상세히 하면, 게이트라인들(30)은 화소들로 구성된 수평라인 각각을 사이에 두고 2라인씩 쌍을 이루어 인접하게 배치된다. 특히, 게이트 온 방식의 스토리지 캐패시터 형성을 위하여 첫번째 게이트라인(GL1)의 상측에는 제1 더미게이트라인(GL0)이, n번째 게이트라인(도시하지 않음)의 하측에는 제2 더미게이트라인(GLn+1)(도시하지 않음)이 더 배치된다. 데이터라인들(32)은 첫번째 데이터라인(DL1)과 마지막 m번째 데이터라인(DLm)(도시하지 않음)을 제외하고, 화소들로 구성된 수직라인과 그 수직라인을 관통하여 B 서브화소(B)에 접속되는 데이터라인(32) 각각을 사이에 두고 2라인씩 쌍을 이루어 인접하게 배치된다.
각 서브화소(R1, B, G1, G2, R2)들에는 스위칭소자로서 게이트라인(30)과 데이터라인(32)에 접속된 박막트랜지스터(34)가 마련된다. 박막 트랜지스터들(34)은게이트라인들(30)과 데이터라인(32)들 마다 형성위치가 달라지게 된다. 예를 들면, 기수번째 게이트라인들(GL1, GL3, ...)에 접속되는 제1 R 및 G 서브화소들(R1, G1)의 박막 트랜지스터들(34)은 그 게이트라인들(GL1, GL3, ...)의 하부에 위치한다. 반면에, 우수번째 게이트라인들(GL2, GL4, ...)에 접속되는 제2 R 및 G 서브화소들(R2, G2)의 박막 트랜지스터들(34)은 그 게이트라인들(GL2, GL4, ...)의 상부에 위치하게 된다. 그리고, 기수번째 데이터라인들(DL1, DL3, ...)에 접속되는 제1 R 및 제2 G 서브화소들(R1, G2)의 박막 트랜지스터들(34)은 그 데이터라인들(DL1, DL3, ...)의 우측에 위치한다. 반면에, 우수번째 데이터라인들(DL2, DL4, ...)에 접속되는 제1 G 및 제2 R 서브화소들(G1, R2)의 박막 트랜지스터들(34)은 그 데이터라인들(DL2, DL4, ...)의 좌측에 위치하게 된다. 또한, 기수번째 게이트라인들(GL1, GL3, ...)에 접속되는 B 서브화소들(B)의 박막 트랜지스터들(34)은 그 게이트라인들(GL1, GL3, ...)의 하부에 위치한다. 반면에, 우수번째 게이트라인들(GL2, GL4, ...)에 접속되는 B 서브화소들(B)의 박막 트랜지스터들(34)은 그 게이트라인들(GL2, GL4, ...)의 상부에 위치하게 된다.
이러한 박막 트랜지스터들(34)은 게이트라인들(30) 중 어느 하나에 접속된 게이트전극(36)과 데이터라인들(32) 중 어느 하나에 접속된 소스전극(38)과, 게이트전극(36)에 인가되는 게이트하이전압으로 활성층(42)이 활성화되면 소스전극(38)과 접속되는 드레인전극(40)으로 구성된다. 활성층(42)은 게이트절연막(58)을 사이에 두고 게이트전극(36)과 중첩됨과 아울러 그 위에 형성되는 소스 및 드레인 전극(38, 40), 데이터라인(32)과 중첩되게 형성된다. 화소전극(46)은 서브화소영역마다 형성되며 보호막(60)에 형성된 제1 컨택홀(44)을 통해 박막트랜지스터(34)의 드레인전극(40)과 접속되어 상부기판에 형성된 공통전극(도시하지 않음)과 함께 액정을 구동하게 된다.
특히, 화소전극(46)은 전단 게이트라인 또는 후단 게이트라인과 중첩되게 형성되어 전단 게이트 스토리지 캐패시터(50) 또는 후단 게이트 스토리지 캐패시터(54)를 형성하게 된다. 그리고, 스토리지 캐패시터(50, 54)의 용량을 크게 하기 위하여 화소전극(46)과 보호막(60)에 형성되어진 제2 컨택홀(52)을 통해 접속되며 게이트라인(30)과 중첩되는 스토리지전극(48)이 더 형성된다. 이 스토리지전극(48)은 도 4에 도시된 바와 같이 게이트절연막(58)을 사이에 두고 비교적 가깝게 게이트라인(30)과 대면하게 된다.
이러한 스토리지 캐패시터(50, 54) 형성을 위하여, 화소전극(46)은 서브화소영역으로부터 돌출되어 신장된 네크부(46A)와, 네크부(46a)에 접속되고 전단 또는 후단 게이트라인(30)과 중첩되게 형성된 헤드부(46b)를 더 구비한다. 여기서, 화소전극(46)의 네크부(46a)와 헤드부(46b)의 위치는 서브화소들(R1, B, G1, R2, G2)의 위치마다 달라지게 된다.
예를 들어, 제1 게이트라인(GL1)에 게이트하이전압이 공급될 때 구동되며 전단 게이트 스토리지 캐패시터(50)를 포함하는 제1 R 및 G 서브화소들(R1, G1)에 있어서, 화소전극(46)의 네크부(46a)는 제1 게이트라인(GL1)을 가로질러 이전단인 제1 더미 게이트라인(GL0)까지 신장되고, 헤드부(46b)는 스토리지전극(48)과 접속되며 제1 더미 게이트라인(GL0)과 중첩되게 형성된다. 그리고, 제1게이트라인(GL1)에 게이트하이전압이 공급될 때 구동되며 후단 게이트 스토리지 캐패시터(54)를 포함하는 B 서브화소(B)에 있어서, 화소전극(46)의 네크부(46a)는 데이터라인(30)을 따라 다음단인 제2 게이트라인(GL2)까지 신장되고, 헤드부(46b)는 스토리지전극(48)과 접속되며 제2 게이트라인(GL2)과 중첩되게 형성된다.
이와 달리, 제2 게이트라인(GL2)에 게이트하이전압이 공급될 때 구동되며 후단 게이트 스토리지 캐패시터(54)를 포함하는 제2 R 및 G 서브화소들(R2, G2)에 있어서, 화소전극(46)의 네크부(46a)는 제2 게이트라인(GL2)을 가로질러 다음단인 제3 게이트라인(GL3)까지 신장되고, 헤드부(46b)는 스토리지전극(48)과 접속되며 제3 게이트라인(GL3)과 중첩되게 형성된다. 그리고, 제2 게이트라인(GL2)에 게이트하이전압이 공급될 때 구동되며 이전단 게이트 스토리지 캐패시터(50)를 포함하는 B 서브화소(B)에 있어서, 화소전극(46)의 네크부(46a)는 데이터라인(30)을 따라 이전단인 제1 게이트라인(GL1)까지 신장되고, 헤드부(46b)는 스토리지전극(48)과 접속되며 제1 게이트라인(GL1)과 중첩되게 형성된다.
이와 같이, 전단 게이트 스토리지 캐패시터(50)는 화소전극(46)이 전단 게이트라인(30)에 인접하게 위치하는 서브화소들에 형성된다. 반면에, 후단 게이트 스토리지 캐패시터(54)은 화소전극(46)이 후단 게이트라인(30)에 인접하게 위치하는 서브화소들에 형성된다. 이러한 전단 게이트 스토리지 캐패시터(50)와 후단 게이트 스토리지 캐패시터(54)는 게이트라인(30)에 공급되는 게이트로우전압과 화소전극(46)에 공급되는 데이터전압과의 차전압을 충전하게 된다. 그리고, 전단 게이트 스토리지 캐패시터(50)와 후단 게이트 스토리지 캐패시터(54)는 충전된 전압을 방전하여 게이트라인(30)에 게이트하이전압이 공급되는 기간동안 화소전극(46)에 충전된 데이터전압과 공통전극에 공급된 공통전압과의 차전압으로 액정셀에 충전된 화소전압이 게이트로우전압이 공급되는 기간동안 감소하는 것을 방지하게 된다.
이러한 박막트랜지스터(34)들과 화소전극(46)이 형성된 어레이 기판과 액정층을 사이에 두고 대면하는 상부기판(도시하지 않음)에는 적, 녹, 청 칼라필터들이 화소전극(46)이 형성된 서브화소영역에 대응되게 형성됨과 아울러, 액정층에 기준전압을 공급하기 위한 공통전극이 전면으로 형성된다. 이에 따라, 서브화소들(R1, B, G1, G2, R2) 각각은 화소전극(34)에 공급되는 데이터전압에 따라 구동되어 해당색의 빛을 방출함으로써 화상이 표시된다.
도 5a 내지 도 5d는 도 3에 도시된 펜타일 매트릭스의 어레이기판의 제조방법을 단계적으로 도시한 평면도이고, 도 6a 내지 도 6d는 도 4에 도시된 어레이기판의 제조방법을 단계적으로 도시한 단면도이다.
도 5a 및 도 6a를 참조하면, 하부기판(56) 상에 게이트패턴들이 형성된다. 우선, 하부기판(56) 상에 스퍼터링(Sputtering) 방법 등의 증착방법을 통해 게이트 금속이 전면 증착된다. 게이트 금속으로는 크롬(Cr), 몰리브덴(Mo), 알루미늄계 금속 등이 단일층 또는 이중층 구조로 이용된다. 하부기판(56) 상에 제1 마스크를 이용한 포토리쏘그래피(Photorithography) 공정과 식각공정으로 게이트 금속층이 패터닝됨으로써 게이트라인(30)과 게이트전극(36)을 포함하는 게이트패턴들이 형성된다.
도 5b 및 도 6b를 참조하면, 게이트패턴들이 형성된 하부기판(56) 상에 게이트절역막(58)과 활성층(42) 및 오믹접촉층(43)이 순차적으로 형성된다. 게이트절연막(58)은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 등의 증착방법을 통해 전면 형성된다. 게이트 절연막(58)의 재료로는 산화실리콘(SiOx) 또는 질화실리콘(SiNx) 등의 절연물질이 이용된다.
게이트 절연막(58) 상에 반도체층 및 불순물이 도핑된 반도체층이 PECVD 등의 증착방법을 통해 연속적으로 증착된다. 반도체층으로는 비정질실리콘이 이용된다. 이어서, 반도체층 및 불순물이 도핑된 반도체층이 제2 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝됨으로써 활성층(42)과 오믹접촉층(43)이 형성된다.
도 5c 및 도 6c를 참조하면, 활성층(42)과 오믹접촉층(43)이 형성된 게이트절연막(58) 상에 소스/드레인 패턴들이 형성된다. 활성층(42)과 오믹접촉층(43)이 형성된 게이트절연막(58) 상에 소스/드레인 금속이 스퍼터링 등의 증착공정으로 전면 증착된다. 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 사용된다. 이어서, 소스/드레인 금속이 제3 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝됨으로써 데이터라인(32), 소스전극(38), 드레인전극(40), 스토리지전극(48)을 포함하는 소스/드레인 패턴들이 형성된다. 그 다음, 소스전극(38)과 드레인전극(40)을 마스크로 이용한 건식식각으로 소스전극(38) 및 드레인전극(40)의 사이의 오믹접촉층(43)이 제거된다.
도 5d 및 도 6d를 참조하면, 소스/드레인 패턴들이 형성된 게이트절연막(58) 상에 보호막(60)과 화소전극(46)이 순차적으로 형성된다. 소스/드레인 패턴들이형성된 게이트절연막(58) 상에 보호막(60)이 전면 증착된 다음 제4 마스크를 이용한 포토리쏘그래피 공정과 건식식각 공정으로 패터닝됨으로써 제1 및 제2 컨택홀(44, 52)이 형성된다. 제1 및 제2 컨택홀(44, 52) 각각은 드레인전극(40)과 스토리지전극(48) 각각을 노출시키게 된다. 보호막(60)으로는 무기절연물질 또는 유기절연물질이 이용된다.
이어서, 보호막(60) 상에 화소전극(20)이 형성된다. 화소전극(20)은 보호막(60) 상에 스퍼터링 등의 증착방법으로 투명전극 물질이 전면 증착된 다음 제5 마스크를 이용한 포토리쏘그래피 공정과 습식식각공정을 통해 패텅님됨으로써 형성된다. 특히, 화소전극(46)은 전단 게이트 스토리지 캐패시터(50)와 후단 게이트 스토리지 캐패시터(54) 형성을 위해 돌출된 형태의 네크부(46a)와 헤드부(46b)를 더 구비한다. 화소전극(46)은 제1 컨택홀(44)을 통해 드레인전극(40)과 전기적으로 접속되며, 제2 컨택홀(52)을 통해 화소전극(46)의 헤드부(46b)가 스토리지전극(48)과 전기적으로 접속된다. 투명전극 물질로는 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO), 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 이용된다.
도 7은 본 발명의 다른 실시 예에 따른 어레이기판을 도시한 평면도이다.
도 7에 도시된 어레이 기판을 포함하는 매트릭스는 통상적인 구조와 같이 R, G, B 서브화소들이 스트라이프형으로 배열된 구조를 가짐과 아울러 하나의 화소가 R, G, B 3개의 서브화소로 구성된다. 다만, 시각적인 인지도가 다른 색에 비하여 떨어지는 B 서브화소(B)를 상하로 인접한 2개의 화소에서 공유하게 된다. 이러한구성을 가지는 매트릭스에도 전단 게이트 스토리지(92)와 후단 게이트 스토리지(96)이 필요하게 된다.
이를 위하여, 어레이 기판에는 도 3에 도시된 바와 같이 게이트라인들(62)과 데이터라인들(64)이 서로 교차하는 구조로 형성되고, 게이트라인들(62)과 데이터라인(64)들의 교차부마다 박막트랜지스터(66)가 형성된다. 또한, 게이트라인들(62)과 데이터라인들(64)의 교차구조로 마련되는 서브화소영역마다 화소전극(78)이 형성된다. 게이트 온 방식의 스토리지 캐패시터 형성을 위하여 첫번째 게이트라인(GL1)의 상측에는 제1 더미게이트라인(GL0)이, n번째 게이트라인(도시하지 않음)의 하측에는 제2 더미게이트라인(GLn+1)(도시하지 않음)이 더 배치된다.
박막트랜지스터(66)는 각 서브화소(R, B, G)들의 스위칭소자로서 게이트라인(62)과 데이터라인(64)에 접속된다. 특히, R 및 G 서브화소에 형성되는 박막 트랜지스터들(66)은 자신이 접속되어진 게이트라인(52)의 상부에 위치하는 반면에, B 서브화소에 포함되는 박막 트랜지스터들(66)은 자신이 접속되어진 게이트라인(62)의 상부 및 하부에 위치하게 된다. 여기서, 게이트라인(62)의 상부 및 하부에 위치하는 B 서브화소의 박막 트랜지스터들(66)은 동일한 게이트라인(60)에 접속되어 동시에 구동된다.
이러한 박막 트랜지스터들(66)은 게이트라인들(62) 중 어느 하나에 접속된 게이트전극(68)과 데이터라인들(64) 중 어느 하나에 접속된 소스전극(70)과, 게이트전극(66)에 인가되는 게이트하이전압으로 활성층(74)이 활성화되면 소스전극(70)과 접속되는 드레인전극(72)으로 구성된다. 활성층(74)은 게이트절연막(도시하지않음)을 사이에 두고 게이트전극(68)과 중첩됨과 아울러 그 위에 형성되는 소스 및 드레인 전극(70, 72), 데이터라인(64)과 중첩되게 형성된다.
화소전극(78)은 서브화소영역마다 형성되며 보호막(도시하지 않음)에 형성된 제1 컨택홀(76)을 통해 박막트랜지스터(66)의 드레인전극(72)과 접속되어 상부기판에 형성된 공통전극(도시하지 않음)과 함께 액정을 구동하게 된다. 특히, 화소전극(78)은 전단 게이트라인 또는 후단 게이트라인과 중첩되게 형성되어 전단 게이트 스토리지 캐패시터(92) 또는 후단 게이트 스토리지 캐패시터(96)를 형성하게 된다. 그리고, 스토리지 캐패시터(92, 96)의 용량을 크게 하기 위하여 화소전극(78)과 보호막에 형성되어진 제2 컨택홀(94)을 통해 접속되며 게이트라인(62)과 중첩되는 스토리지전극(90)이 더 형성된다. 스토리지전극(90)은 게이트절연막을 사이에 두고 비교적 가깝게 게이트라인(62)과 대면하게 된다.
전단 게이트 스토리지 캐패시터(92)는 박막트랜지스터(66)가 접속된 게이트라인(62)이 그 박막트랜지스터(66)의 하부, 즉 해당 화소전극(78)의 하부에 위치하는 서브화소들에 형성된다. 반면에, 후단 게이트 스토리지 캐패시터(96)은 박막트랜지스터(66)가 접속된 게이트라인(62)이 그 박막트랜지스터(66)의 상부, 즉 해당 화소전극(78)의 상부에 위치하여 해당 화소전극(78)이 이전단 게이트라인(62)과 중첩되게끔 형성될 수 없는 B 서브화소들에 형성된다. 이러한 전단 게이트 스토리지 캐패시터(92)와 후단 게이트 스토리지 캐패시터(96)는 게이트라인(62)에 공급되는 게이트로우전압과 화소전극(78)에 공급되는 데이터전압과의 차전압을 충전하게 된다. 그리고, 전단 게이트 스토리지 캐패시터(92)와 후단 게이트 스토리지 캐패시터(96)는 충전된 전압을 방전하여 게이트라인(62)에 게이트하이전압이 공급되는 기간동안 화소전극(78)에 충전된 데이터전압과 공통전극에 공급된 공통전압과의 차전압으로 액정셀에 충전된 화소전압이 게이트로우전압이 공급되는 기간동안 감소하는 것을 방지하게 된다.
상술한 바와 같이, 본 발명에 따른 액정표시패널의 어레이 기판은 펜타일 매트릭스 등과 같이 화소전극이 전단 게이트라인과 인접하게 배치되지 않은 서브화소들을 포함하는 경우에도 전단 게이트 스토리지 캐패시터와 함께 후단 게이트 스토리지 캐패시터를 구비함으로써 게이트 온 방식의 스토리지 캐패시터를 형성할 수 있게 된다. 이에 따라, 본 발명에 따른 액정표시패널의 어레이 기판에서는 전단 게이트 스토리지 캐패시터 및 후단 게이트 스토리 캐패시터에 의해 액정셀에 충전된 전압의 변동을 효과적으로 방지할 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.
Claims (8)
- 이전단 게이트라인과 인접하는 화소전극과 다음단 게이트라인과 인접하는 화소전극이 혼재된 액정표시패널의 어레이기판에 있어서,게이트신호를 공급하는 게이트라인들과;상기 게이트라인들과 교차하는 구조로 배치되어 데이터신호를 공급하는 데이터라인들과;상기 게이트라인들 중 어느 하나와 상기 데이터라인들 중 어느 하나에 접속되어 상기 게이트신호에 응답하여 상기 데이터신호를 공급하는 박막 트랜지스터들과;상기 박막 트랜지스터에 접속되며 특정의 서브화소영역에 형성되어 상기 박막 트랜지스터로부터의 데이터신호를 공급하는 화소전극들과;상기 화소전극들 중 이전단 게이트라인에 인접하게 배치된 화소전극과 그 이전단 게이트라인과의 중첩영역에 형성된 전단 게이트 스토리지 캐패시터와;상기 화소전극들 중 다음단 게이트라인에 인접하게 배치된 화소전극과 그 다음단 게이트라인과의 중첩영역에 형성된 후단 게이트 스토리지 캐패시터를 구비하는 것을 특징으로 하는 액정표시패널의 어레이기판.
- 제 1 항에 있어서,상기 전단 게이트 스토리지 캐패시터 형성을 위해 상기 게이트라인들 중 첫번째 게이트라인에 인접하게 배치된 제1 더미 게이트라인과;상기 후단 게이트 스토리지 캐패시터 형성을 위해 상기 게이트라인들 중 마지막번째 게이트라인에 인접하게 배치된 제2 더미 게이트라인을 추가로 구비하는 것을 특징으로 하는 액정표시패널의 어레이기판.
- 제 1 항에 있어서,상기 전단 및 후단 스토리지 캐패시터는상기 게이트라인과는 게이트절연막을, 상기 화소전극과는 보호막을 사이에 두고 상기 게이트라인과 중첩되게 형성되며 상기 보호막에 형성된 컨택홀을 통해 상기 화소전극과 전기적으로 접속되어진 스토리지 전극을 추가로 구비하는 것을 특징으로 하는 액정표시패널의 어레이기판.
- 제 1 항에 있어서,상기 게이트라인들은 2라인씩 쌍을 이루어 인접하게 배치되고, 그 게이트라인쌍과 게이트라인쌍 사이에 적어도 2개의 화소전극이 배치된 것을 특징으로 하는 액정표시패널의 어레이기판.
- 제 2 항에 있어서,상기 화소전극은 상기 전단 또는 후단 게이트 스토리지 캐패시터 형성을 위해,상기 화소전극으로부터 돌출되어 현재단 게이트라인과 절연된 상태로 가로질러 상기 이전단 또는 다음단 게이트라인까지 신장된 네크부와;상기 네크부와 접속되고 상기 이전단 또는 다음단 게이트라인과 중첩되는 구조를 가지는 헤드부를 추가로 구비하는 것을 특징으로 하는 것을 특징으로 하는 액정표시패널의 어레이기판.
- 제 1 항에 있어서,상기 액정표시패널은하나의 화소가 하나의 청색 서브화소와, 그 청색 서브화소의 대각선방향으로 위치하는 2개씩의 적색 서브화소들 및 녹색 서브화소들로 구성된 펜타일 매트릭스 패널인 것을 특징으로 하는 액정표시패널의 어레이기판.
- 제 6 항에 있어서,상기 청색 서브화소에 포함되는 화소전극은 상기 전단 또는 후단 게이트 스토리지 캐패시터 형성을 위해,상기 화소전극으로부터 상기 데이터라인과 인접하게 그 데이터라인을 따라 신장된 네크부와;상기 네크부와 접속되고 상기 이전단 또는 다음단 게이트라인과 중첩되는 구조를 가지는 헤드부를 추가로 구비하는 것을 특징으로 하는 액정표시패널의 어레이기판.
- 제 1 항에 있어서,상기 액정표시패널은 하나의 화소에 포함되는 적, 녹, 청 3개의 서브화소로 구성되고, 그 서브화소들이 스트라이트형으로 배열되는 매트릭스 패널이고,상기 청색 서브화소들은 동시에 2개씩 구동되게끔 상하로 인접한 청색 서브화소에 포함되는 박막트랜지스터가 하나의 게이트라인에 공통 접속되어진 것을 특징으로 하는 액정표시패널의 어레이기판.
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