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KR20020028777A - 액정구동회로 및 부하구동회로 - Google Patents

액정구동회로 및 부하구동회로 Download PDF

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KR20020028777A
KR20020028777A KR1020010057141A KR20010057141A KR20020028777A KR 20020028777 A KR20020028777 A KR 20020028777A KR 1020010057141 A KR1020010057141 A KR 1020010057141A KR 20010057141 A KR20010057141 A KR 20010057141A KR 20020028777 A KR20020028777 A KR 20020028777A
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Abstract

본 발명은, 시프트 레지스터(1)와, 데이터 래치회로(2), 로드 래치회로(3), 레벨 시프터(4), 디코더(21), 출력선택회로(22), 브리더(7) 및 버퍼앰프(6)를 구비하고 있다. 계조수에 따라, 앰프 인에이블회로(25) 내의 플립플롭과 데이터 래치회로(2)에서의 래치부의 구동수를 바꾸기 때문에, 불필요한 플립플롭 등에서 전력을 소비하지 않게 되어, 소비전력의 감소가 도모된다. 또한, 버퍼앰프(6)는 2단 구성의 앰프로 이루어지고, 버퍼앰프(6)의 출력단자와 각 부하와의 사이에는 각각 저항 및 스위치가 직렬접속되어 있다. 이에 의해, 부하량이 변동해도 시정수가 일정해져, 세트링 시간이 단축되어, 안정동작이 가능해진다.

Description

액정구동회로 및 부하구동회로{A LIQUID CRYSTAL DRIVING CIRCUIT AND LOAD DRIVING CIRCUIT}
본 발명은, 계조표시가 가능한 액정구동회로와, 용량성 부하를 선택적으로 구동하는 부하구동회로에 관한 것이다.
휴대전화기는, 공간적으로 제한이 있기 때문에, 대용량의 배터리를 탑재할 수 없고, 전화기 내부의 회로의 소비전력을 가능한한 감소시킬 필요가 있다. 그 한편으로, 휴대전화기에 칼라의 액정패널을 탑재한 것이 증가해 가고 있다.
액정패널 구동용의 종래의 소스 드라이버 IC는, 패널 내의 신호선마다 버퍼앰프를 구비하고 있다. 이 때문에, m개의 구동출력단자를 갖춘 소스 드라이버 IC는, 항상 m개(예컨대, 384개나 420개)의 버퍼앰프를 동작시키고 있어, 소비전력이 증가하는 원인이 되고 있다.
도 11은 이러한 종류의 종래의 신호선 구동회로의 개략구성을 나타낸 블록도이다. 도 11의 신호선 구동회로는, 외부로부터 공급된 시프트 펄스를 전송클럭에 동기시켜 차례로 시프트 시키는 시프트 레지스터(1)와, 시프트 레지스터(1)의 각 출력단자로부터 출력된 시프트 펄스에 동기시켜 디지털 계조(階調) 데이터를 래치하는 복수의 데이터 래치회로(2), 복수의 데이터 래치회로(2)의 출력을 동일한 타이밍으로 래치하는 로드 래치회로(3), 로드 래치회로(3)의 출력의 레벨변환을 행하는 레벨 시프터(4), 레벨 시프터(4)의 출력에 따른 아날로그 전압을 출력하는 D/A컨버터(5), D/A컨버터(5)의 출력을 버퍼링 하는 버퍼앰프(6) 및, 디지털 계조 데이터에 대응하는 아날로그 기준전압을 생성하는 브리더(7)를 구비하고 있으며, 버퍼앰프(6)의 출력은 각각 신호선에 공급된다.
브리더(7)는, 간단하게는 외부전압과 접지전압을, 직렬접속된 복수의 저항소자에 의해 저항 분압하여 아날로그 기준전압을 생성한다.
도 11에 나타낸 종래의 신호선 구동회로에 있어서, 소비전력이 증가한다는 문제를 해소할 수 있는 하나의 수법으로서, 각 신호선마다 버퍼앰프를 설치하는 대신에, 아날로그 기준전압을 공급하는 기준전압선의 각각마다 버퍼앰프를 설치하는 수법이 제안되고 있다. 이 경우, 계조수가 n이면, 2n개의 버퍼앰프를 설치하면 되고, 신호선의 각각마다 버퍼앰프를 설치하는 것 보다도, 버퍼앰프의 수를 대폭 감소시킬 수 있어, 소비전력의 감소가 도모된다.
도 12는 기준전압선의 각각마다 버퍼앰프를 설치한 특개평10-326084호 공보에 개시된 표시장치의 블록도이다. 도 12의 표시장치는, 각 버퍼앰프를 동작시킬지의 여부를 전환제어하는 스위치(SW10~SW25)와, 입력화상신호에 따라 계조수를 선택하는 계조변환/버퍼제어회로(71)을 구비하고 있으며, 선택된 계조수에 따라, 동작시키는 버퍼앰프의 수를 바꾸어, 소비전력의 감소를 도모하고 있다.
그러나, 도 12의 표시장치는, 항상 입력화상신호에 따른 계조수의 선택을 행하기 때문에, 계조변환/버퍼제어회로(71)에서의 처리부담이 커진다. 특히, 동화상과 같이 입력화상신호가 빈번하게 변화할 경우에는, 계조변환/버퍼제어회로(71)의 소비전력이 많아질 우려가 있다. 또한, 최저 1프레임분의 입력화상신호를 격납하는 메모리가 필요해져, 회로의 소형화가 곤란해진다. 더욱이, 도 12의 표시장치는, 입력된 아날로그 화상신호를 A/D컨버터(72)에서 변환하고 나서 계조변환/버퍼제어회로(71)에서 처리를 행하고 있어, 고정밀도의 A/D컨버터가 필요해지기 때문에, 부품비용이 높아진다.
예컨대, 휴대전화는, 대기상태에 있을 경우, 문자 등의 최저한의 정보만을 표시하여 소비전력을 가능한한 억제하는 것이 바람직하지만, 도 12의 표시장치를 휴대전화용으로 이용하면, 대기상태에서도 계조변환/버퍼제어회로(71)의 소비전력은 감소되지 않아, 결과적으로, 대시시간이 짧아져 버린다.
도 11와 같이, 아날로그 기준전압을 공급하는 기준전압선의 각각마다 버퍼앰프(6)를 설치할 경우, 버퍼앰프(6)를 2단의 앰프로 이루어진 연산증폭기(11)로 구성하는 것이 일반적이다. 또한, 안정성을 좋게 하기 위해, 도 13a에 나타낸 바와 같이, 후단의 연산증폭기(11)의 출력단자를 캐패시터소자(C10)를 매개로 입력단자로 귀환시켜 미러보상에 의해 위상 여유를 확보한다. 또는, 특개평11-150427호에서 제안된 도 14a의 회로와 같이, 출력에 직렬접속된 저항(RZ)와 부하용량(CL)에 의한 제로점을 이용하여 위상 보상을 행해 위상 여유를 확보한다.
도 13a의 회로에서는, 도 13b의 주파수 특성도에 나타낸 바와 같이, 개루프 주파수 특성에 나타나는 2번째의 폴(pole: 極)은, 2단째의 이득단의 트랜스 컨덕턴스(gm2)와 부하용량(CL)으로 결정되는 주파수 gm2/CL에 의존한다. 더욱이, 폴 1개마다 위상이 90도 회전한다.
도 13a의 회로의 경우, 부하용량이 커짐에 따라, 2번째의 폴의 주파수는 구동하는 부하의 수(m)에 따라, gm2/(m·CL)로 낮아지기 때문에, 작은 부하용량의 경우, 낮은 주파수로부터 위상이 돌아 위상 여유가 작아지고, m이 클 경우에는, 위상 여유가 없어져 발진하기 쉬워진다는 문제가 있다.
한편, 도 14a의 회로에서는, 도 14b의 주파수 특성도에 나타낸 바와 같이, 2번째의 폴의 주파수는 부하량이 변화해도 공통이지만, 1번째의 폴의 주파수와 제로점의 주파수는 부하량에 따라 변화한다. 또한, 도 14a의 회로의 경우, 부하의 수가 증가할 수록, 저항(RZ)과 부하용량(m·CL)으로 형성되는 로패스 특성에 의해, 파형이 약화되어, 세트링 시간이 길어진다는 문제가 생긴다.
본 발명은 상기한 점을 감안하여 이루어진 것으로, 소비전력을 감소시킬 수 있는 액정구동회로를 제공하는 것에 그 목적이 있다. 또한, 세트링 시간을 단축할 수 있는 부하구동회로를 제공하는 것에 그 목적이 있다.
도 1은 본 발명에 따른 액정구동회로의 제1실시예의 개략구성을 나타낸 블록도,
도 2a-2b는 브리더의 상세구성을 나타낸 회로도,
도 3은 계조 데이터 사용판정회로의 상세구성을 나타낸 회로도,
도 4는 앰프 인에이블회로의 상세구성을 나타낸 회로도,
도 5는 버퍼앰프의 구성을 나타낸 회로도,
도 6은 액정표시장치의 전체구성을 나타낸 블록도,
도 7은 버퍼앰프의 주변의 구성을 나타낸 회로도,
도 8은 도 7의 버퍼앰프의 주파수 특성도,
도 9는 제3실시예의 버퍼앰프의 주변의 구성을 나타낸 회로도,
도 10은 제4실시예의 버퍼앰프의 주변의 구성을 나타낸 회로도,
도 11은 종래의 신호선 구동회로의 개략구성을 나타낸 블록도,
도 12는 기준전압선의 각각마다 버퍼앰프를 설치한 특개평10-326084호 공보에 개시된 표시장치의 블록도,
도 13a-13b는 종래의 버퍼앰프의 주변의 회로도와 그 주파수 특성도,
도 14a-14b는 종래의 버퍼앰프의 주변의 회로도와 그 주파수 특성도이다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 복수의 신호선의 각각에 디지털 계조 데이터에 따른 아날로그 전압을 공급하는 액정구동회로는,
상기 디지털 계조 데이터의 각각에 대응하는 아날로그 기준전압을 출력하는 기준전압 발생회로와,
상기 아날로그 기준전압의 각각을 개별적으로 버퍼링 하는 복수의 버퍼앰프,
외부로부터 공급된 계조 모드신호에 기초하여, 상기 디지털 계조 데이터의 계조수를 결정하는 계조 모드회로 및,
상기 계조 모드회로의 출력신호에 기초하여, 상기 복수의 버퍼램프의 각각을 인에이블(enable) 상태나, 디스에이블(disable) 상태로 설정하는 앰프 인에이블회로를 구비한다.
또한, 복수의 신호선의 각각에 디지털 계조 데이터에 따른 아날로그 전압을 공급하는 액정구동회로는,
상기 디지털 계조 데이터의 각각에 대응하는 아날로그 기준전압을 출력하는 기준전압 발생회로와,
상기 아날로그 기준전압의 각각을 개별적으로 버퍼링 하는 복수의 버퍼앰프,
1수평표시기간보다 짧은 소정 기간내에 입력된 상기 디지털 계조 데이터의 종류를 나타내는 신호를 출력하는 계조 데이터 사용판정회로 및,
상기 계조 데이터 사용판정회로의 출력에 기초하여, 상기 복수의 버퍼앰프의 각각을 인에이블 상태나, 디스에이블 상태로 설정하는 앰프 인에이블회로를 구비한다.
또한, 복수의 신호선의 각각에 디지털 계조 데이터에 따른 아날로그 전압을 공급하는 액정구동회로는,
상기 디지털 계조 데이터의 각각에 대응하는 아날로그 기준전압을 출력하는 기준전압 발생회로와,
펄스신호를 순차 시프트한 시프트 펄스를 출력하는 시프트 레지스터,
상기 시프트 레지스터의 각 출력단자로부터 출력된 시프트 펄스에 동기하여, 상기 디지털 계조 데이터를 각각 래치하는 복수의 제1래치회로,
상기 복수의 제1래치회로의 각 출력을 실질적으로 동일한 타이밍으로 래치하는 제2래치회로,
상기 제2래치회로의 출력에 기초하여 디코드 신호를 생성하는 디코더,
상기 디코더의 출력에 기초하여, 상기 복수의 신호선마다 원하는 아날로그 전압을 출력하는 출력선택회로 및,
외부로부터 공급된 계조 모드신호에 기초하여, 상기 디지털 계조 데이터의 계조수를 결정하는 계조 모드회로를 구비하고,
상기 제1래치회로의 각각은, 최대 계조수분의 래치부를 적어도 갖추고,
상기 계조 모드회로의 출력신호에 기초하여, 인에이블 상태로 되는 상기 래치부의 수가 가변하게 된다.
또한, 연산증폭기의 출력에 기초하여, m(m은 2 이상의 정수)개의 부하를 선택적으로 구동하는 부하구동회로는,
상기 부하의 각각과 상기 연산증폭기와의 접속경로를 차단할지의 여부를 전환하는 스위치와,
상기 연산증폭기의 출력단자로부터 상기 스위치를 통해 상기 m개의 부하에 이르는 경로상에 각각 접속된 임피던스소자를 구비한다.
또한, 연산증폭기의 출력에 기초하여 m(m은 1 이상의 정수)개의 부하를 선택적으로 구동하는 부하구동회로는,
상기 부하의 각각과 상기 연산증폭기와의 접속경로를 차단할지의 여부를 전환하는 스위치와,
상기 연산증폭기의 출력단자로부터 상기 스위치를 통해 상기 m개의 부하에 이르는 경로상에 각각 접속된 임피던스소자 및,
상기 연산증폭기의 출력단자에 직렬접속되는 유사 임피던스소자, 유사 스위치 및 유사 캐패시터소자를 구비하고,
상기 유사 임피던스소자의 임피던스와 상기 유사 캐피시터소자의 캐패시턴스와의 곱이, 상기 임피던스소자의 임피던스와 상기 부하의 캐피시턴스와의 곱에 거의 같다.
(실시예)
이하, 본 발명에 따른 액정구동회로 및 부하구동회로에 대해, 도면을 참조하면서 구체적으로 설명한다.
(제1실시예)
도 1은 본 발명에 따른 액정구동회로의 제1실시예의 개략구성을 나타낸 블록도이고, 신호선 구동부의 구성을 나타내고 있다. 도 1에서는, 도 11과 공통하는 구성부분에는 동일부호를 붙이고 있으며, 이하에서는 상위점을 중심으로 설명한다.
도 1의 액정구동회로는, 도 11과 마찬가지로, 시프트 레지스터(1)와, 복수의 데이터 래치회로(2; 제1래치회로), 로드 래치회로(3; 제2래치회로), 레벨 시프터(4), 디코더(21), 출력선택회로(22), 브리더(7; 기준전압 발생회로) 및, 버퍼앰프(6)를 구비하고 있다.
버퍼앰프(6), 브리더(7), 디코더(21) 및 출력선택회로(22)가 D/A컨버터(5)를 구성하고 있다.
브리더(7)는, 예컨대 도 2a에 나타낸 바와 같이, 전원전압과 접지전압을 복수의 저항에 의해 저항 분압하여 아날로그 기준전압을 출력한다. 또는, 도 2b에 나타낸 바와 같이, 적어도 일부의 아날로그 기준전압을 외부로부터 버퍼(31, 32) 등을 매개로 결합해도 된다.
이 외에, 도 1의 액정구동회로는, 디지털 계조 데이터의 종류를 판별하는 계조 데이터 사용판정회로(23)와, 계조 모드신호에 기초하여 데이터 래치회로(2) 등을 제어하는 계조 모드회로(24) 및, 앰프 인에이블회로(25)를 구비하고 있다.
도 3은 계조 데이터 사용판정회로(23)의 상세구성을 나타낸 회로도이다. 계조 데이터 사용판정회로(23)는, 도시한 바와 같이, 26=64개의 논리판정회로(231~2364)로 이루어진다. 각 논리판정회로(231~2364)는, 3개의 6입력 NAND게이트(G1, G2, G3)와, 3입력 NAND게이트(G4), 2개의 NOR게이트(G5, G6) 및, 인버터(IV1)를 갖춘다. 3입력 NAND게이트(G4)의 출력은, NOR게이트(G5, G6)에 의해 유지된다.
계조 데이터 사용판정회로(231~2364)는, 6비트의 디지털 계조 데이터가 (0,0,0,0,0,0)~(1,1,1,1,1,1)중 어느 것과 같은지를 나타내는 판정신호(OUT0~OUT2n-1)를 출력한다. 6입력 NAND게이트에는 각각 RGB의 각 6비트신호 RED[0:5], GREEN[0:5], BLUE[0:5]가 입력된다. 이들 3종류의 6비트 신호중 적어도 1종류가 (0,0,0,0,0,0)로 되면, 논리판정회로(231)의 출력(OUT0)은 「1」로 된다.
마찬가지로, RGB의 6비트 디지털 계조 데이터중 적어도 1종류가 (0,0,0,0,0,1)로 되면, 논리판정회로(232)의 출력(OUT1)은 「1」로 된다. 또한, RGB의 6비트 디지털 계조 데이터중 적어도 1종류가 (1,1,1,1,1,1)로 되면, 논리판정회로(2364)의 출력(OUT63)은 「1」로 된다.
도 1의 계조 모드회로(24)는, 외부로부터 공급되는 계조 모드신호에 기초하여, n비트의 판별신호(K0~K2n-1)를 생성하여 계조수를 결정한다. 계조 모드의 일예로서, 예컨대 휴대전화용의 액정구동회로는, 통상 사용시의 다계조 모드와, 대기시의 저계조 모드를 갖는다.
계조 모드회로(24)의 출력(K0~K2n-1)은, 복수의 데이터 래치회로(2)와 앰프 인에이블회로(25)에 공급된다. 데이터 래치회로(2)의 각각은, 최대 계조수분의 래치부를 각각 갖추고, 각 래치부는 계조 모드회로(24)의 출력인 n비트의 판별신호(K0~K2n-1), 즉 계조수에 따라 인에이블 상태 또는 디스에이블 상태로 설정된다.
구체적으로는, 계조수가 많을 수록, 인에이블 상태로 되는 데이터 래치회로(2) 내의 래치부의 수가 증가하고, 계조수가 적을 수록, 인에이블 상태로되는 데이터 래치회로(2) 내의 래치부의 수가 감소한다. 이에 의해, 계조수가 적을 경우에는, 인에이블 상태로 되는 래치부의 수를 감소시켜 소비전력의 감소를 도모한다.
더욱이, 도 1에서는, 간략화를 위해, 각 데이터 래치회로(2)를 1개의 블록으로 표시하고 있지만, 실제로는 도시된 각 블록중에 복수의 래치부가 포함되어 있다.
앰프 인에이블회로(25)는, 도 4에 상세구성을 나타낸 바와 같이, 계조 데이터 사용판정회로(23)의 출력(OUT0~OUT2n-1)을 각각 래치 가능한 복수의 플립플롭(31)을 갖춘다. 이들 플립플롭(31)은, 시프트 레지스터(1)의 최종단의 레지스터로부터 출력된 시프트 펄스에 동기하여 계조 데이터 사용판정회로(23)의 출력을 래치한다. 더욱이, 시프트 레지스터(1)의 최종단의 레지스터로부터 출력된 시프트 펄스로 동기화 하는 대신에, 로드 래치회로(3)에 입력되는 로드신호를 이용하여, 계조 데이터 사용판정회로(23)의 출력을 래치하기 위한 동기신호를 생성해도 된다.
각 플립플롭(31)의 셋단자 또는 리셋단자에는, 계조 모드회로(24)로부터 신호(K0~K2n-1)가 공급된다. 이 신호(K0~K2n-1)의 논리에 의해, 계조수에 따라, 인에이블 상태로 되는 플립플롭(31)의 수가 변화한다.
인에이블 상태로 되었던 플립플롭(31)은, 계조 데이터 사용판정회로(23)의 대응하는 출력(OUT0~OUT2n-1중 어느 것인가)을 클럭(PLS)에 동기하여 래치하고, 그래치 출력은, 대응하는 버퍼앰프(6)의 인에이블 단자에 공급된다.
더욱이, 계조수가 적어지면, 외부로부터 계조 데이터 사용판정회로(23)에 공급되는 디지털 계조 데이터를 구성하는 일부의 비트는, 소정의 논리로 고정화 된다. 이에 의해, 도 3에 상세구성을 나타낸 계조 데이터 사용판정회로(23)는, 저계조 모드시에도 디지털 계조 데이터의 종류를 정확하게 판별할 수 있다.
구체적으로는, 계조 모드회로(24)의 출력에 기초하여, 디스에이블 상태로 되는 도 4중의 플립플롭회로(31)와 대응하는 논리판정회로(23)의 출력은, 임의의 비트의 논리에 상관없이 「0」으로 되도록, 일부의 비트의 논리가 고정화 된다.
도 5는 버퍼앰프(6)의 구성의 일예를 나타낸 회로도이다. 도시한 바와 같이, 버퍼앰프(6)는, 고전압측의 구동을 행하는 제1앰프(41)와, 저전압측의 구동을 행하는 제2앰프(42)를 병렬접속한 구성으로 되어 있다. 제1 및 제2앰프(41, 42)도 출력을 입력측에 귀환시킨 전압 폴로우(voltage follow) 구성이다.
또한, 제1 및 제2앰프(41, 42)는, AND게이트(G7, G8)에 의해, 앰프 인에이블회로(25)의 출력(ENB)과 극성 선택신호(VON, VOP)와의 논리에 의해, 인에이블/디스에이블을 선택할 수 있도록 되어 있다. 즉, 극성 선택신호(VON, VOP)중 어느 한쪽을 하이레벨로 함으로써, 제1 및 제2앰프(41, 42)의 한쪽만을 동작시킬 수 있다.
더욱이, 도 5와 같이, 2개의 앰프(41, 42)를 설치하는 이유는, 1개의 앰프의 출력진폭을 작게하여 소비전력의 감소를 도모하기 위함이지만, 1개의 앰프만으로 버퍼앰프(6)를 구성해도 된다.
도 5에 있어서, 제1 및 제2앰프(41, 42)에 입력되는 신호(IN)는, 도 4의REF0~REF2n-1과 동일하고, 브리더(7)로부터 출력되는 아날로그 기준전압이다.
다음에, 도 1의 액정표시회로의 동작을 설명한다. 더욱이, 이하에서는 액정구동회로를 구동IC(이하, 소스 드라이버라 칭함)에 내장할 경우의 동작을 설명한다.
도 6은 액정표시장치의 전체구성을 나타낸 블록도이고, 도 1의 액정구동회로를 내장하는 소스 드라이버를 복수개 이용하여 액정패널의 모든 신호선을 구동하는 예를 나타내고 있다. 도 6의 액정표시장치는, 신호선 및 주사선이 늘어 설치된 액정패널(LCDP)과, 각각이 복수의 신호선을 구동하는 복수의 소스 드라이버 SD1~SDq(q는 1 이상의 정수), 각각이 복수의 주사선을 구동하는 복수의 게이트 드라이버 GD1~GDp(p는 1 이상의 정수), 소스 드라이버 SD1~SDq 및 게이트 드라이버(GD1~GDp)를 제어하는 콘트롤러(CTRL)를 구비하고 있다.
소스 드라이버(SD1~SDq)에는, 콘트롤러(CTRL)로부터 출력된 클럭(CPH1)과 입력신호(D1/O11)가 공급되고, 액정패널(LCDP)의 신호선을 구동하기 위해 필요한 전압신호를 출력한다. 게이트 드라이버(GD1~GDp)에는, 콘트롤러(CTRL)로부터 출력된 클럭(CPH2)과 입력신호(O11/O21)가 공급되고, 액정패널(LCDP)의 게이트선을 구동하기 위해 필요한 전압신호를 출력한다. 소스 드라이버(SD1~SDq)는 각각, 액정패널(LCDP)의 수평방향의 일부(이하, 블록이라 칭함)의 신호선을 선(線) 순차구동한다.
도 1의 계조 데이터 사용판정회로(23)는, 외부로부터 공급되는 디지털 계조데이터의 종류를, 소정 기간내에 입력되고 m개의 출력단자로 출력되어야 할 m개의 데이터를 단위로서 판별하여, 어떤 버퍼앰프(6)를 구동할지를 나타내는 신호를 앰프 인에이블회로(25)에 공급한다.
앰프 인에이블회로(25)는, 도 4에 나타낸 바와 같이, 계조 데이터 사용판정회로(23)로부터의 신호(OUT0~OUT2n-1)를, 시프트 레지스터(1) 내의 최종단의 레지스터로부터 출력된 시프트 펄스에 동기화 하여 버퍼앰프(6)에 공급한다. 또는, 로드신호에 기초하여 동기신호를 생성해도 된다.
이에 의해, m개분의 디지털 계조 데이터에 관계가 있는 버퍼앰프(6)만이 인에이블 상태로 되어, 소비전력의 감소가 도모된다.
한편, 계조 모드회로(24)는, 외부로부터 공급된 계조 모드신호에 기초하여, 계조수를 결정한다. 계조 모드회로(24)로부터의 n비트 판별신호(K0~K2n-1)를 각각 앰프 인에이블회로(25)와 데이터 래치회로(2)에 공급한다. 앰프 인에이블회로(25) 내의 플립플롭과 데이터 래치회로(2)는, 계조 모드회로(24)로부터의 신호에 의해, 인에이블로 될지 디스에이블로 될지를 전환한다.
이와 같이, 본 실시예에서는, 계조수에 따라, 앰프 인에이블회로(25) 내의 플립플롭(31)과 데이터 래치회로(2)의 래치부의 구동수를 바꾼다. 예컨대, 계조수가 k비트(1≤k≤n-1)로 설정되면, 데이터 래치회로(2)는 계조 모드회로(24)로부터의 신호에 의해, 상위 또는 하위의 k비트의 래치부만이 동작하고, 앰프 인에이블회로(25)는, 최대 2n-k개 간격의 버퍼앰프(6)가 인에이블 상태로 되도록, 대응하는플립플롭(31)이 인에이블 상태로 된다. 이 때문에, 불필요한 플립플롭이나 버퍼앰프에 전력을 소비할 염려가 없어져, 소비전력의 감소가 도모된다.
버퍼앰프(6)의 출력은, 출력선택회로(22)에 공급된다. 출력선택회로(22)는, 디지털 계조 데이터에 대응하는 버퍼앰프(6)의 출력을 선택하고, 선택한 아날로그 전압을 신호선에 공급한다. 이 때, 인에이블 상태에 있는 앰프 인에이블회로(25)의 플립플롭(31)과 대응하는 버퍼앰프(6)에 대해서도, m개분의 디지털 계조 데이터에 관계없이, 계조 데이터 사용판정회로(23)로부터의 출력 「0」이 입력된 것은 버퍼앰프(6)가 디스에이블로 되어, 더 소비전력이 감소된다.
상술한 앰프 인에이블회로(25)는, 계조 데이터 사용판정회로(23)와 계조 모드회로(24)의 양출력에 기초하여, 버퍼앰프(6)를 동작시킬지의 여부를 제어하고 있지만, 계조 모드회로(24)의 출력에만 기초하여 버퍼앰프(6)를 동작시킬지의 여부를 제어해도 된다. 이 경우, 상술한 실시예 보다도 버퍼앰프(6)의 동작수가 많아져 소비전력이 증가하지만, 앰프 인에이블회로(25)의 내부구성은 간단해진다.
(제2실시예)
제2실시예는, 버퍼앰프(6)의 주변의 구성을 연구함으로써, 세트링 시간의 단축화를 도모한 것이다.
제2실시예는, 버퍼앰프(6)의 주변의 구성 이외에는 제1실시예와 공통이기 때문에, 설명을 생략한다.
도 7은 버퍼앰프(6)의 주변의 구성을 나타낸 회로도이다. 더욱이, 버퍼앰프(6)가 도 6과 같이 제1 및 제2앰프(41, 42)로 구성될 경우, 제1 및 제2앰프(41,42)의 각각이 도 7과 같이 구성된다.
도 7의 버퍼앰프(6)는, 2단 구성의 앰프(51, 52)로 이루어진 연산증폭기를 갖추고, 후단의 앰프(52)의 출력단자와 각 부하와의 사이에 각각 저항(R1~RN) 및 스위치(SW1~SWN)가 직렬접속되어 있다.
스위치(SW1~SWN)는 출력선택회로(22) 내의 도시하지 않은 아날로그 스위치에 대응하고, 저항(R1~RN)은 도 1의 버퍼앰프(6)와 출력선택회로(22)와의 사이에 접속된 저항이고, 부하용량(CL1~CLN)은 신호선의 부하용량이고, 신호선에 접속되는 화소 TFT 자체의 용량, 액정용량 및 보조용량 등을 합한 것이다.
스위치(SW1~SWN)는, 부하의 수를 바꾸기 위한 것이고, 스위치(SW1~SWN)중 적어도 1개가 온상태로 된다. 부하가 접속되지 않은 경우는, 대응하는 스위치(SW1~SWN)를 차단함으로써, 버퍼앰프(6)는 그 경로의 부하용량의 영향을 받지 않게 된다.
이하에서는, 버퍼앰프(6) 내의 앰프(51, 52)의 트랜스 컨덕턴스를 각각 (-gm1), (-gm2)로 하고, 앰프 입력단의 출력 컨덕턴스를 g01, 앰프 출력단의 출력 컨덕턴스를 g02, 각 부하의 부하용량을 각각 CL1, CL2, …, CLN으로 하고 있다.
도 8은 도 7의 버퍼앰프(6)의 주파수 특성도이고, 실선은 부하가 1개만일 경우, 점선은 부하가 N개의 경우의 특성을 나타내고 있다. 도시한 바와 같이, 부하가 1개만일 경우의 개루프 주파수 특성의 1번째의 폴(극)의 주파수는 g02/CL, 2번째의 폴의 주파수는 g01/C1, 제로점의 주파수는 1/(CL·R)이다.
또한, 부하가 N개일 경우의 1번째의 폴의 주파수는 go2/(N·CL), 2번째의 폴의 주파수는 g01/C1, 제로점의 주파수는 1/(N·CL·R/N)이다.
이와 같이, 부하가 N배로 되면, 부하용량도 N배로 되지만, 도 7의 버퍼앰프(6)의 경우, 각 부하에 대응하여 저항(R1~RN)이 설치되어 있기 때문에, 임피던스는 1/N배로 된다. 그 결과, 시정수는 부하량이 변동해도, 항상 일정한 값 CL·R로 되고, 제로점의 주파수는 부하량에 상관없이 항상 일정해진다.
또한, 2번째의 폴의 주파수도 변동하지 않기 때문에, 종래 보다도, 위상 여유도는 확보된다.
본 실시예의 버퍼앰프(6)를 도 13a에 나타낸 종래의 버퍼앰프(6)와 비교하면, 종래는 부하용량이 증가하면, 저항(RZ)과 부하용량으로 결정되는 시정수가 커져 파형이 약화되고, 세트링 시간이 길어진다는 문제가 있었다. 이에 대해, 본 실시예에서는 부하용량이 변동해도 시정수가 일정하기 때문에, 파형의 약화가 커지지 않기 때문에, 세트링 시간이 길어질 우려도 없다.
더욱이, 도 7에서는 버퍼앰프(6)의 출력단자와 스위치(SW1~SWN)와의 사이에 저항(R1~RN)을 접속하고 있지만, 스위치(SW1~SWN)와 부하와의 사이에 저항(R1~RN)을접속해도 된다.
(제3실시예)
제3실시예는, 제2실시예의 버퍼앰프(6)에 더미 부하회로를 부가한 것이다.
도 9는 제3실시예의 버퍼앰프(6)의 주변의 구성을 나타낸 회로도이고, 도 7의 후단의 앰프(52)의 출력단자에 더미 부하회로(61)를 부가한 구성으로 되어 있다. 더미 부하회로(61)는, 저항(Rd), 스위치(SWd) 및 콘덴서(Cd)를 직렬접속한 것이다.
제2실시예의 경우, 부하에 접속된 적어도 1개의 스위치(SW1~SWN)가 온으로 되는 것을 전제로 하고 있지만, 모든 스위치(SW1~SWN)가 오프로 되어 버리면 버퍼앰프(6)의 동작이 불안정하게 되어, 발진할 우려가 있다.
이에 대해, 도 9의 버퍼앰프(6)는, 부하에 접속된 스위치(SW1~SWN)의 모두가 오프로 되면, 더미 부하회로(61) 내의 스위치(SWd)를 온하도록 하고 있다. 더미 부하회로(61) 내의 저항(Rd)과 콘덴서(Cd)와의 시정수가 부하용량(CL1~CLN)과 저항(R1~RN)과의 시정수에 같아지도록 설정하면, 더미 부하회로(61) 이외의 부하를 구동하고 있는 경우와, 더미 부하회로(61)를 구동하고 있는 경우에, 동일하게 버퍼앰프(6)는 안정동작한다.
이와 같이, 본 실시예에 의하면, 스위치(SW1~SWN)가 모두 오프해도, 더미 부하회로(61) 내의 스위치(SWd)를 온함으로써, 안정한 동작이 보장된다.
(제4실시예)
재4실시예는, 버퍼앰프(6)의 출력과 저항(R1~RN)과의 사이에 공통저항을 접속하는 것이다.
도 10은 제4실시예의 버퍼앰프(6)의 주변의 구성을 나타낸 회로도이고, 일단이 버퍼앰프(6)의 출력단자에 접속되고, 타단이 저항(R1~RN)에 접속된 공통저항(RZ)을 갖춘다. 이 공통저항(RZ)은, 스위치(SW1~SWN)의 온저항과 스위치(SW1~SWN)에 접속된 저항(R1~RN)의 저항치의 합보다 작은, 바람직하게는 스위치(SW1~SWN)의 온저항보다 작은 저항치를 갖는다.
이와 같은 공통저항(RZ)을 설치함으로써, 도 8의 주파수 특성도에 있어서, 제로점의 주파수를 약간 내릴 수 있어, 제2폴의 주파수와 제로점의 주파수와의 주파수 차를 적게할 수 있다. 이에 의해, 이득이 1일 경우의 위상 여유가 커져, 보다 안정한 동작이 가능해진다.
더욱이, 공통저항(RZ)의 저항치가 너무 커지면, 도 13a의 회로와 같이, 파형이 약해져 세트링 시간이 길어져 버리기 때문에, 공통저항(RZ)의 저항치는, 상술한 바와 같이 작게하는 것이 바람직하다.
도 10에서는, 도 7의 구성에 공통저항(RZ)을 추가한 예를 나타냈지만, 도 9에 공통저항(RZ)을 추가해도 된다.
이상 설명한 바와 같이 본 발명에 의하면, 소정 기간내에 입력된 디지털 계조 데이터에 기초하여, 일부의 버퍼앰프만을 인에이블 상태로 하도록 했기 때문에, 소비전력의 감소가 도모된다.
또한, 계조수에 따라, 구동하는 회로를 제한하도록 했기 때문에, 계조수를 적게한 경우의 소비전력을 보다 감소할 수 있다.

Claims (20)

  1. 복수의 신호선의 각각에 디지털 계조 데이터에 따른 아날로그 전압을 공급하는 액정구동회로에 있어서,
    상기 디지털 계조 데이터의 각각에 대응하는 아날로그 기준전압을 출력하는 기준전압 발생회로와,
    상기 아날로그 기준전압의 각각을 개별적으로 버퍼링 하는 복수의 버퍼앰프,
    외부로부터 공급된 계조 모드신호에 기초하여, 상기 디지털 계조 데이터의 계조수를 결정하는 계조 모드회로 및,
    상기 계조 모드회로의 출력신호에 기초하여, 상기 복수의 버퍼앰프의 각각을 인에이블 상태나, 디스에이블 상태로 설정하는 앰프 인에이블회로를 구비한 것을 특징으로 하는 액정구동회로.
  2. 제1항에 있어서, 펄스신호를 순차 시프트한 시프트 펄스를 출력하는 시프트 레지스터와,
    상기 시프트 레지스터의 각 출력단자로부터 출력된 시프트 펄스에 동기시켜, 상기 디지털 계조 데이터를 각각 래치하는 복수의 제1래치회로,
    상기 복수의 제1래치회로의 각 출력을 실질적으로 동일한 타이밍으로 래치하는 제2래치회로,
    상기 제2래치회로의 출력에 기초하여 디코드 신호를 생성하는 디코더,
    상기 디코더의 출력에 기초하여, 상기 복수의 신호선마다 상기 복수의 버퍼앰프의 출력중 어느 하나를 선택하는 출력선택회로를 더 구비하고,
    상기 제1래치회로의 각각은, 최대 계조수분의 래치부를 적어도 갖추고, 상기 계조 모드회로의 출력신호에 기초하여, 인에이블 상태로 되는 상기 래치부의 수가 가변하게 되는 것을 특징으로 하는 액정구동회로.
  3. 제2항에 있어서, 상기 계조 모드회로에는, 상기 계조 모드신호로서, 제1동작모드를 나타내는 신호 및, 상기 제1동작모드 보다도 계조수가 적은 제2동작모드를 나타내는 신호중 어느 것인가가 입력되고,
    상기 계조 모드회로는, 상기 제2동작모드시에는, 상기 제1동작모드시 보다도 적은 수의 상기 래치부 및 상기 버퍼앰프가 인에이블 상태로 설정되도록 제어하는 것을 특징으로 하는 액정구동회로.
  4. 제1항에 있어서, 소정 기간내에 입력된 상기 디지털 계조 데이터의 종류를 나타내는 신호를 출력하는 계조 데이터 사용판정회로를 더 구비하고,
    상기 앰프 인에이블회로는, 상기 계조 모드회로 및 상기 계조 데이터 사용판정회로의 출력에 기초하여, 상기 복수의 버퍼앰프의 각각을 인에이블 상태나, 디스에이블 상태로 설정하는 것을 특징으로 하는 액정구동회로.
  5. 복수의 신호선의 각각에 디지털 계조 데이터에 따른 아날로그 전압을 공급하는 액정구동회로에 있어서,
    상기 디지털 계조 데이터의 각각에 대응하는 아날로그 기준전압을 출력하는 기준전압 발생회로와,
    상기 아날로그 기준전압의 각각을 개별적으로 버퍼링 하는 복수의 버퍼앰프,
    1수평표시기간보다 짧은 소정 기간내에 입력된 상기 디지털 계조 데이터의 종류를 나타내는 신호를 출력하는 계조 데이터 사용판정회로 및,
    상기 계조 데이터 사용판정회로의 출력에 기초하여, 상기 복수의 버퍼앰프의 각각을 인에이블 상태나, 디스에이블 상태로 설정하는 앰프 인에이블회로를 구비한 것을 특징으로 하는 액정구동회로.
  6. 제5항에 있어서, 외부로부터 공급된 계조 모드신호에 기초하여, 상기 디지털 계조 데이터의 계조수를 결정하는 계조 모드회로와,
    펄스신호를 순차 시프트한 시프트 펄스를 출력하는 시프트 레지스터,
    상기 시프트 레지스터의 각 출력단자로부터 출력된 시프트 펄스에 동기하여, 상기 디지털 계조 데이터를 각각 래치하는 복수의 제1래치회로,
    상기 복수의 제1래치회로의 각 출력을 실질적으로 동일한 타이밍으로 래치하는 제2래치회로,
    상기 제2래치회로의 출력에 기초하여 디코드 신호를 생성하는 디코더 및,
    상기 디코더의 출력에 기초하여, 상기 복수의 신호선마다 상기 복수의 버퍼앰프의 출력중 어느 하나를 선택하는 출력선택회로를 더 구비하고,
    상기 제1래치회로의 각각은, 최대 계조수분의 래치부를 적어도 갖추고, 상기 계조 모드회로의 출력신호에 기초하여, 인에이블 상태로 되는 상기 래치부의 수가 가변되는 것을 특징으로 하는 액정구동회로.
  7. 제6항에 있어서, 상기 계조 모드회로에는, 상기 계조 모드신호로서, 제1동작모드를 나타내는 신호 및, 상기 제1동작모드 보다도 계조수가 적은 제2동작모드를 나타내는 신호중 어느 것인가가 입력되고,
    상기 계조 모드회로는, 상기 제2동작모드시에는, 상기 제1동작모드시 보다도 적은 수의 상기 래치부 및 상기 버퍼앰프가 인에이블 상태로 설정되도록 제어하는 것을 특징으로 하는 액정구동회로.
  8. 복수의 신호선의 각각에 디지털 계조 데이터에 따른 아날로그 전압을 공급하는 액정구동회로에 있어서,
    상기 디지털 계조 데이터의 각각에 대응하는 아날로그 기준전압을 출력하는 기준전압 발생회로와,
    펄스신호를 순차 시프트한 시프트 펄스를 출력하는 시프트 레지스터,
    상기 시프트 레지스터의 각 출력단자로부터 출력된 시프트 펄스에 동기하여, 상기 디지털 계조 데이터를 각각 래치하는 복수의 제1래치회로,
    상기 복수의 제1래치회로의 각 출력을 실질적으로 동일한 타이밍으로 래치하는 제2래치회로,
    상기 제2래치회로의 출력에 기초하여 디코드 신호를 생성하는 디코더,
    상기 디코더의 출력에 기초하여, 상기 복수의 신호선마다 원하는 아날로그 전압을 출력하는 출력선택회로 및,
    외부로부터 공급된 계조 모드신호에 기초하여, 상기 디지털 계조 데이터의 계조수를 결정하는 계조 모드회로를 구비하고,
    상기 제1래치회로의 각각은, 최대 계조수분의 래치부를 적어도 갖추고,
    상기 계조 모드회로의 출력신호에 기초하여, 인에이블 상태로 되는 상기 래치부의 수가 가변되는 것을 특징으로 하는 액정구동회로.
  9. 제8항에 있어서, 상기 아날로그 기준전압의 각각을 개별적으로 버퍼링 하는 복수의 버퍼앰프와,
    상기 계조 모드회로의 출력신호에 기초하여, 상기 복수의 버퍼앰프의 각각을 인에이블 상태나, 디스에이블 상태로 설정하는 앰프 인에이블회로를 구비하고,
    상기 계조 모드회로에는, 상기 계조 모드신호로서, 제1동작모드를 나타내는 신호 및, 상기 제1동작모드 보다도 계조수가 적은 제2동작모드를 나타내는 신호중 어느 것인가가 입력되고,
    상기 계조 모드회로는, 상기 제2동작모드시에는, 상기 제1동작모드시 보다도 적은 수의 상기 래치부 및 상기 버퍼앰프가 인에이블 상태로 설정되도록 제어하는 것을 특징으로 하는 액정구동회로.
  10. 제9항에 있어서, 소정 기간내에 입력된 상기 디지털 계조 데이터의 종류를 나타내는 신호를 출력하는 계조 데이터 사용판정회로를 더 구비하고,
    상기 앰프 인에이블회로는, 상기 계조 모드회로 및 상기 계조 데이터 사용판정회로의 출력에 기초하여, 상기 복수의 버퍼앰프의 각각을 인에이블 상태나, 디스에이블 상태로 설정하는 것을 특징으로 하는 액정구동회로.
  11. 연산증폭기의 출력에 기초하여, m(m은 2 이상의 정수)개의 부하를 선택적으로 구동하는 부하구동회로에 있어서,
    상기 부하의 각각과 상기 연산증폭기와의 접속경로를 차단할지의 여부를 전환하는 스위치와,
    상기 연산증폭기의 출력단자로부터 상기 스위치를 통해 상기 m개의 부하에 이르는 경로상에 각각 접속된 임피던스소자를 구비한 것을 특징으로 하는 부하구동회로.
  12. 제11항에 있어서, 상기 경로상에, 일단이 상기 연산증폭기의 출력단자에 접속되고, 상기 m개의 부하에 대해 공통으로 설치되는 공통 임피던스소자를 구비한 것을 특징으로 하는 부하구동회로.
  13. 제12항에 있어서, 상기 공통 임피던스소자의 임피던스치는, 상기 임피던스소자의 임피던스치와 상기 스위치의 온저항과의 합 보다도 작은 것을 특징으로 하는부하구동회로.
  14. 연산증폭기의 출력에 기초하여 m(m은 1 이상의 정수)개의 부하를 선택적으로 구동하는 부하구동회로에 있어서,
    상기 부하의 각각과 상기 연산증폭기와의 접속경로를 차단할지의 여부를 전환하는 스위치와,
    상기 연산증폭기의 출력단자로부터 상기 스위치를 통해 상기 m개의 부하에 이르는 경로상에 각각 접속된 임피던스소자 및,
    상기 연산증폭기의 출력단자에 직렬접속되는 유사 임피던스소자, 유사 스위치 및 유사 캐패시턴스소자를 구비하고,
    상기 유사 임피던스소자의 임피던스와 상기 유사 캐피시터소자의 캐피시턴스와의 곱이, 상기 임피던스소자의 임피던스와 상기 부하의 캐피시턴스와의 곱에 거의 같은 것을 특징으로 하는 부하구동회로.
  15. 제14항에 있어서, 상기 경로상에, 일단이 상기 연산증폭기의 출력단자에 접속되고, 상기 m개의 부하에 대해 공통으로 설치되는 공통 임피던스소자를 구비한 것을 특징으로 하는 부하구동회로.
  16. 제15항에 있어서, 상기 공통 임피던스소자의 임피던스치는, 상기 임피던스소자의 임피던스치와 상기 스위치의 온저항과의 합 보다도 작은 것을 특징으로 하는부하구동회로.
  17. 복수의 신호선의 각각에 디지털 계조 데이터에 따른 아날로그 전압을 공급하는 액정구동회로에 있어서,
    상기 디지털 계조 데이터의 각각에 대응하는 아날로그 기준전압을 출력하는 기준전압 발생회로와,
    상기 아날로그 기준전압의 각각을 개별적으로 버퍼링 하는 복수의 버퍼앰프,
    외부로부터 공급된 계조 모드신호에 기초하여, 상기 디지털 계조 데이터의 계조수를 결정하는 계조 모드회로,
    상기 계조 모드회로의 출력신호에 기초하여, 상기 복수의 버퍼앰프의 각각을 인에이블 상태나, 디스에이블 상태로 설정하는 앰프 인에이블회로 및,
    상기 복수의 버퍼앰프의 각 출력단자에 접속된 청구항 11에 기재된 부하구동회로를 구비하고,
    상기 버퍼앰프는, 적어도 2개의 상기 연산증폭기를 종속접속하여 구성된 것을 특징으로 하는 액정구동회로.
  18. 복수의 신호선의 각각에 디지털 계조 데이터에 따른 아날로그 전압을 공급하는 액정구동회로에 있어서,
    상기 디지털 계조 데이터의 각각에 대응하는 아날로그 기준전압을 출력하는 기준전압 발생회로와,
    상기 아날로그 기준전압의 각각을 개별적으로 버퍼링 하는 복수의 버퍼앰프,
    1수평표시기간보다 짧은 소정 기간내에 입력된 상기 디지털 계조 데이터의 종류를 나타내는 신호를 출력하는 계조 데이터 사용판정회로,
    상기 계조 데이터 사용판정회로의 출력에 기초하여, 상기 복수의 버퍼앰프의 각각을 인에이블 상태나, 디스에이블 상태로 설정하는 앰프 인에이블회로 및,
    상기 복수의 버퍼앰프의 각 출력단자에 접속된 청구항 11에 기재된 부하구동회로를 구비하고,
    상기 버퍼앰프는, 적어도 2개의 상기 연산증폭기를 종속접속하여 구성된 것을 특징으로 하는 액정구동회로.
  19. 복수의 신호선의 각각에 디지털 계조 데이터에 따른 아날로그 전압을 공급하는 액정구동회로에 있어서,
    상기 디지털 계조 데이터의 각각에 대응하는 아날로그 기준전압을 출력하는 기준전압 발생회로와,
    상기 아날로그 기준전압의 각각을 개별적으로 버퍼링 하는 복수의 버퍼앰프,
    외부로부터 공급된 계조 모드신호에 기초하여, 상기 디지털 계조 데이터의 계조수를 결정하는 계조 모드회로,
    상기 계조 모드회로의 출력신호에 기초하여, 상기 복수의 버퍼앰프의 각각을 인에이블 상태나, 디스에이블 상태로 설정하는 앰프 인에이블회로 및,
    상기 복수의 버퍼앰프의 각 출력단자에 접속된 청구항 14에 기재된 부하구동회로를 구비하고,
    상기 버퍼앰프는, 적어도 2개의 상기 연산증폭기를 종속접속하여 구성된 것을 특징으로 하는 액정구동회로.
  20. 복수의 신호선의 각각에 디지털 계조 데이터에 따른 아날로그 전압을 공급하는 액정구동회로에 있어서,
    상기 디지털 계조 데이터의 각각에 대응하는 아날로그 기준전압을 출력하는 기준전압 발생회로와,
    상기 아날로그 기준전압의 각각을 개별적으로 버퍼링 하는 복수의 버퍼앰프,
    1수평표시기간보다 짧은 소정 기간내에 입력된 상기 디지털 계조 데이터의 종류를 나타내는 신호를 출력하는 계조 데이터 사용판정회로,
    상기 계조 데이터 사용판정회로의 출력에 기초하여, 상기 복수의 버퍼앰프의 각각을 인에이블 상태나, 디스에이블 상태로 설정하는 앰프 인에이블회로 및,
    상기 복수의 버퍼앰프의 각 출력단자에 접속된 청구항 14에 기재된 부하구동회로를 구비하고,
    상기 버퍼앰프는, 적어도 2개의 상기 연산증폭기를 종속접속하여 구성된 것을 특징으로 하는 액정구동회로.
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