JP3759394B2 - 液晶駆動回路および負荷駆動回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、階調表示が可能な液晶駆動回路と、容量性負荷を選択的に駆動する負荷駆動回路に関する。
【０００２】
【従来の技術】
携帯電話機は、スペース的に制限があるため、大容量のバッテリを搭載することができず、電話機内部の回路の消費電力をできるだけ低減する必要がある。その一方で、携帯電話機にカラーの液晶パネルを搭載したものが増えてきた。
【０００３】
液晶パネル駆動用の従来のソースドライバＩＣは、パネル内の信号線ごとにバッファアンプを備えていた。このため、ｍ個の駆動出力端子を有するソースドライバＩＣでは、常にｍ個（例えば、３８４や４２０個）のバッファアンプを動作させており、消費電力が増える原因になっていた。
【０００４】
図１１はこのような従来の信号線駆動回路の概略構成を示すブロック図である。図１１の信号線駆動回路は、外部から供給されたシフトパルスを転送クロックに同期させて順にシフトさせるシフトレジスタ１と、シフトレジスタ１の各出力端子から出力されたシフトパルスに同期させてデジタル階調データをラッチする複数のデータラッチ回路２と、複数のデータラッチ回路２の出力を同タイミングでラッチするロードラッチ回路３と、ロードラッチ回路３の出力のレベル変換を行うレベルシフタ４と、レベルシフタ４の出力に応じたアナログ電圧を出力するＤ／Ａコンバータ５と、Ｄ／Ａコンバータ５の出力をバッファリングするバッファアンプ６と、デジタル階調データに対応するアナログ基準電圧を生成するブリーダ７とを備えており、バッファアンプ６の出力はそれぞれ信号線に供給される。
【０００５】
ブリーダ７は、簡単には、外部電圧と接地電圧とを、直列接続された複数の抵抗素子により抵抗分圧してアナログ基準電圧を生成する。
【０００６】
【発明が解決しようとする課題】
上述したように、図１１に示される従来の信号線駆動回路において、消費電力が増えるという問題を解消し得る一手法として、各信号線ごとにバッファアンプを設ける代わりに、アナログ基準電圧を供給する基準電圧線のそれぞれごとにバッファアンプを設ける手法が提案されている。この場合、階調数がｎであれば、２n個のバッファアンプを設ければよく、信号線のそれぞれごとにバッファアンプを設けるよりも、バッファアンプの数を大幅に削減でき、消費電力の低減が図れる。
【０００７】
このように、アナログ基準電圧を供給する基準電圧線のそれぞれごとにバッファアンプを設ける場合、バッファアンプ６を、２段のアンプからなる演算増幅器１１で構成するのが一般的である。また、安定性をよくするために、図１２（ａ）に示すように、後段の演算増幅器１１の出力端子をキャパシタ素子Ｃ10を介して入力端子に帰還させてミラー補償により位相余裕を確保している。あるいは、特開平11-150427号で提案した図１３（ａ）の回路のように、出力に直列接続された抵抗Ｒzと負荷容量ＣLによるゼロ点を用いて位相補償を行って位相余裕を確保していた。
【０００８】
図１２（ａ）の回路では、図１２（ｂ）の周波数特性図に示すように、開ループ周波数特性に現れる２番目のポール（極）は、２段目の利得段のトランスコンダクタンスｇm2と負荷容量ＣLとで決まる周波数ｇm2／ＣLに依存する。なお、ポール１個につき位相が９０度回転する。
【０００９】
図１２（ａ）の回路の場合、負荷容量が大きくなるにつれて、２番目のポールの周波数は駆動する負荷の数ｍに応じて、ｇm2／（ｍ・ＣL）と低くなるため、小さな負荷容量の場合、低い周波数から位相が回って位相余裕が小さくなり、ｍが大きい場合には、位相余裕がなくなって発振しやすくなるという問題がある。
【００１０】
一方、図１３（ａ）の回路では、図１３（ｂ）の周波数特性図に示すように、２番目のポールの周波数は負荷量が変化しても共通であるが、１番目のポールの周波数とゼロ点の周波数は負荷量に応じて変化する。また、図１３（ａ）の回路の場合、負荷の数が増えるほど、抵抗Ｒzと負荷容量ｍ・ＣLとで形成されるローパス特性により、波形がなまり、セトリング時間が長くなるという問題が生じる。
【００１１】
本発明は、このような点に鑑みてなされたものであり、その目的は、消費電力を低減できる液晶駆動回路を提供することにある。また、他の目的は、セトリング時間を短縮できる負荷駆動回路を提供することにある。
【００１２】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様によれば、複数の信号線のそれぞれにデジタル階調データに応じたアナログ電圧を供給する液晶駆動回路において、前記デジタル階調データのそれぞれに対応するアナログ基準電圧を出力する基準電圧発生回路と、前記アナログ基準電圧のそれぞれを個別にバッファリングする複数のバッファアンプと、所定期間内に入力された前記デジタル階調データの種類を示す複数ビットからなるビット列データを出力する階調データ使用判定回路と、外部から入力された階調モード信号に基づいて、前記ビット列データの各ビット値を取り込むか否かを決定するアンプイネーブル回路と、前記階調モード信号に基づいて階調数を設定する階調モード回路と、パルス信号を順次シフトしたシフトパルスを出力するシフトレジスタと、前記シフトレジスタの各出力端子から出力されたシフトパルスに同期して、前記デジタル階調データをそれぞれラッチする複数の第１ラッチ回路と、前記複数の第１ラッチ回路の各出力を同一のタイミングでラッチする第２ラッチ回路と、前記第２ラッチ回路の出力に基づいてデコード信号を生成するデコーダと、前記デコーダの出力に基づいて、前記複数の信号線ごとに前記複数のバッファアンプの出力のいずれか一つを選択する出力選択回路と、を備え、前記バッファ回路は、前記アンプイネーブル回路で取り込まれたビット値に基づいて、イネーブル状態か、ディセーブル状態に設定され、前記アンプイネーブル回路は、前記階調モード回路の出力信号に基づいて、イネーブル状態になる前記バッファアンプの最大数を設定し、前記第１ラッチ回路のそれぞれは、最大階調数分のラッチ部を少なくとも有し、前記階調モード回路の出力信号に基づいて、イネーブル状態になる前記ラッチ部の数が可変とされることを特徴とする液晶駆動回路を提供する。
【００１４】
本発明では、デジタル階調データに対応するバッファアンプのみイネーブル状態にするため、バッファアンプでの消費電力を低減できる。
【００１５】
また、階調数に応じて、バッファアンプや第１ラッチ回路におけるラッチ部の駆動数を切り替えるため、階調が低い場合には、より消費電力を低減できる。
【００１６】
また、本発明は、演算増幅器の出力に基づいて、ｍ（ｍは２以上の整数）個の負荷を選択的に駆動する負荷駆動回路において、前記負荷のそれぞれと前記演算増幅器との接続経路を遮断するか否かを切り替えるスイッチと、前記演算増幅器の出力端子から前記スイッチを通って前記ｍ個の負荷に至る経路上にそれぞれ接続されたインピーダンス素子と、を備える。
【００１７】
さらに、本発明は、演算増幅器の出力に基づいてｍ（ｍは１以上の整数）個の負荷を選択的に駆動する負荷駆動回路において、前記負荷のそれぞれと前記演算増幅器との接続経路を遮断するか否かを切り替えるスイッチと、前記演算増幅器の出力端子から前記スイッチを通って前記ｍ個の負荷に至る経路上にそれぞれ接続されたインピーダンス素子と、前記演算増幅器の出力端子に直列接続される擬似インピーダンス素子、擬似スイッチおよび擬似キャパシタ素子と、を備え、前記擬似インピーダンス素子のインピーダンスと前記擬似キャパシタ素子のキャパシタンスとの積を、前記インピーダンス素子のインピーダンスと前記負荷のキャパシタンスとの積に略等しくする。
【００１８】
本発明では、演算増幅器の出力端子と負荷との間にそれぞれインピーダンス素子を接続するため、負荷量が変動しても、セトリング時間が長くなることがなく、安定動作が可能になる。
【００１９】
また、擬似インピーダンス素子と擬似キャパシタ素子とを含むダミー負荷回路を演算増幅器の出力端子に接続すれば、他のスイッチがすべてオフの場合でも、このダミー負荷回路により演算増幅器の動作を安定化させることができる。
【００２０】
また、演算増幅器の出力端子に共通インピーダンス素子を接続すれば、位相余裕を広げることができ、より安定な動作が保障される。
【００２１】
【発明の実施の形態】
以下、本発明に係る液晶駆動回路および負荷駆動回路について、図面を参照しながら具体的に説明する。
【００２２】
（第１の実施形態）
図１は本発明に係る液晶駆動回路の一実施形態の概略構成を示すブロック図であり、信号線駆動部の構成を示している。図１では、図１１と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００２３】
図１の液晶駆動回路は、図１１と同様に、シフトレジスタ１と、データラッチ回路（第１ラッチ回路）２と、ロードラッチ回路（第２ラッチ回路）３と、レベルシフタ４と、デコーダ２１と、出力選択回路２２と、ブリーダ（基準電圧発生回路）７と、バッファアンプ６とを備えている。
【００２４】
バッファアンプ６、ブリーダ７、デコーダ２１および出力選択回路２２がＤ／Ａコンバータ５を構成している。
【００２５】
ブリーダ７は、例えば図２（ａ）に示すように、電源電圧と接地電圧とを複数の抵抗により抵抗分圧してアナログ基準電圧を出力する。あるいは、図２（ｂ）に示すように、少なくとも一部のアナログ基準電圧を外部からバッファ３１，３２等を介して供給してもよい。
【００２６】
この他、図１の液晶駆動回路は、デジタル階調データの種類を判別する階調データ使用判定回路２３と、階調モード信号に基づいてデータラッチ回路２等を制御する階調モード回路２４と、アンプイネーブル回路２５とを備えている。
【００２７】
図３は階調データ使用判定回路２３の詳細構成を示す回路図である。階調データ使用判定回路２３は、図示のように、２6＝６４個の論理判定回路２３1〜２３64からなる。各論理判定回路２３1〜２３64は、３個の６入力NANDゲートＧ１，Ｇ２，Ｇ３と、３入力NANDゲートＧ４と、２個のNORゲートＧ５，Ｇ６と、インバータIV１とを有する。３入力NANDゲートＧ４の出力は、NORゲートＧ５，Ｇ６により保持される。
【００２８】
階調データ使用判定回路２３1〜２３64は、６ビットのデジタル階調データが(0,0,0,0,0,0)〜(1,1,1,1,1,1)のどれに等しいかを判定する。６入力NANDゲートにはそれぞれ、ＲＧＢの各６ビット信号RED[0:5]、GREEN[0:5]、BLUE[0:5]が入力される。これら３種類の６ビット信号のうち少なくとも１種類が(0,0,0,0,0,0)になれば、論理判定回路２３1の出力は「１」になる。
【００２９】
同様に、ＲＧＢの６ビットデジタル階調データのうち少なくとも１種類が(0,0,0,0,0,1)になれば、論理判定回路２３2の出力は「１」になる。また、ＲＧＢの６ビットデジタル階調データのうち少なくとも１種類が(1,1,1,1,1,1)になれば、論理判定回路２３64の出力は「１」になる。
【００３０】
図１の階調モード回路２４は、外部から供給される階調モード信号に基づいて、ｎビットの判別信号を生成して階調数を決定する。階調モードの一例として、例えば携帯電話用の液晶駆動回路の場合、通常の使用時の多階調モードと、待ち受け時の低階調モードとがある。
【００３１】
階調モード回路２４の出力は、複数のデータラッチ回路２とアンプイネーブル回路２５に供給される。データラッチ回路２のそれぞれは、最大階調数分のラッチ部をそれぞれ有し、各ラッチ部は、階調モード回路２４の出力であるｎビットの判別信号、すなわち、階調数に応じて、イネーブル状態またはディセーブル状態に設定される。
【００３２】
具体的には、階調数が多いほど、イネーブル状態になるデータラッチ回路２内のラッチ部の数が増え、階調数が少ないほど、イネーブル状態になるデータラッチ回路２内のラッチ部の数が減る。これにより、階調数が少ない場合には、イネーブル状態になるラッチ部の数を減らして消費電力の低減を図る。
【００３３】
アンプイネーブル回路２５は、図４に詳細構成を示すように、階調データ使用判定回路２３の出力OUT[0:２n-1]をそれぞれラッチ可能な複数のフリップフロップ３１を有する。これらフリップフロップ３１は、シフトレジスタ１の最終段のレジスタから出力されたシフトパルスに同期して階調データ使用判定回路２３の出力をラッチする。なお、シフトレジスタ１の最終段のレジスタから出力されたシフトパルスで同期化する代わりに、ロードラッチ回路３に入力されるロード信号を利用して、階調データ使用判定回路２３の出力をラッチするための同期信号を生成してもよい。
【００３４】
各フリップフロップ３１のセット端子またはリセット端子には、階調モード回路２４から信号ｋ[0:２n-1]が供給される。この信号ｋ[0:２n-1]の論理により、階調数に応じて、イネーブル状態になるフリップフロップ３１の数が変化する。
【００３５】
イネーブル状態になったフリップフロップ３１は、階調データ使用判定回路２３の対応する出力（OUT[0:2n-1]のいずれか）をクロックＰＬＳに同期してラッチし、そのラッチ出力は、対応するバッファアンプ６のイネーブル端子に供給される。
【００３６】
なお、階調数が少なくなると、外部から階調データ使用判定回路２３に供給されるデジタル階調データを構成する一部のビットは、所定の論理に固定化される。これにより、図３に詳細構成を示した階調データ使用判定回路２３は、低階調モード時にもデジタル階調データの種類を正確に判別できる。
【００３７】
具体的には、階調モード回路２４の出力に基づいて、ディセーブル状態となる図４中のフリップフロップ回路３１と対応する論理判定回路２３の出力が、固定されることのないビットの論理によらず「０」となるように、一部のビットの論理が固定化される。
【００３８】
図５はバッファアンプ６の構成の一例を示す回路図である。図示のように、バッファアンプ６は、高電圧側の駆動を行う第１アンプ４１と、低電圧側の駆動を行う第２アンプ４２とを並列接続した構成になっている。第１および第２アンプ４１，４２とも、出力を入力側に帰還させたボルテージフォロワ構成である。
【００３９】
また、第１および第２アンプ４１，４２は、ANDゲートＧ７，Ｇ８により、アンプイネーブル回路２５の出力ENBと極性選択信号V0N，V0Pとの論理により、イネーブル／ディセーブルとを選択できるようになっている。すなわち、極性選択信号V0N，V0Pのいずれか一方をハイレベルにすることにより、第１および第２アンプ４１，４２の一方だけを動作させることができる。
【００４０】
なお、図５のように、２つのアンプ４１，４２を設ける理由は、１個のアンプの出力振幅を小さくして消費電力の低減を図るためであるが、１個のアンプだけでバッファアンプ６を構成してもよい。
【００４１】
図５において、第１および第２アンプ４１，４２に入力される信号ＩＮは、図４のREF[0:２n-1]と同じであり、ブリーダ７から出力されるアナログ基準電圧である。
【００４２】
次に、図１の液晶表示回路の動作を説明する。なお、以下では、液晶駆動回路を駆動ＩＣ（以下、ソースドライバと呼ぶ）に内蔵する場合の動作を説明する。
【００４３】
図６は液晶表示装置の全体構成を示すブロック図であり、図１の液晶駆動回路を内蔵するソースドライバを複数個用いて液晶パネルの全信号線を駆動する例を示している。図６の液晶表示装置は、信号線および走査線が列設された液晶パネルＬＣＤＰと、それぞれが複数の信号線を駆動する複数のソースドライバＳＤ１〜ＳＤｑ（ｑは１以上の整数）と、それぞれが複数の走査線を駆動する複数のゲートドライバＧＤ１〜ＧＤｐ（ｐは１以上の整数）と、ソースドライバＳＤ１〜ＳＤｑおよびゲートドライバＧＤ１〜ＧＤｐを制御するコントローラＣＴＲＬとを備えている。
【００４４】
ソースドライバＳＤ１〜ＳＤｑには、コントローラＣＴＲＬから出力されたクロックＣＰＨ１と入力信号ＤＩ／Ｏ１１とが供給され、液晶パネルＬＣＤＰの信号線を駆動するために必要な電圧信号を出力する。ゲートドライバＧＤ１〜ＧＤｐには、コントローラＣＴＲＬから出力されたクロックＣＰＨ２と入力信号ＯＩ／Ｏ２１とが供給され、液晶パネルＬＣＤＰのゲート線を駆動するために必要な電圧信号を出力する。ソースドライバＳＤ１〜ＳＤｑはそれぞれ、液晶パネルＬＣＤＰの水平方向の一部（以下、ブロックと呼ぶ）の信号線を線順次駆動する。
【００４５】
図１の階調データ使用判定回路２３は、外部からのデジタル階調データの種類を、所定期間内に入力されｍ個の出力端子に出力されるべきｍ個のデータを単位として判別し、どのバッファアンプ６を駆動するかを示す信号をアンプイネーブル回路２５に供給する。
【００４６】
アンプイネーブル回路２５は、図４に示すように、階調データ使用判定回路２３からの信号ＯＵＴ[0:２n-1]を、シフトレジスタ１内の最終段のレジスタから出力されたシフトパルスに同期化してバッファアンプ６に供給する。あるいは、ロード信号に基づいて同期信号を生成してもよい。
【００４７】
これにより、ｍ個分のデジタル階調データに関係のあるバッファアンプ６のみがイネーブル状態になり、消費電力の低減が図れる。
【００４８】
一方、階調モード回路２４は、外部から供給された階調モード信号に基づいて、階調数を決定する。階調モード回路２４からのｎビット判別信号と信号ｋ[0:２n-1]をそれぞれアンプイネーブル回路２５とデータラッチ回路２に供給する。アンプイネーブル回路２５内のフリップフロップとデータラッチ回路２は、階調モード回路２４からの信号により、イネーブルになるかディセーブルになるかを切り替える。
【００４９】
このように、本実施形態では、階調数に応じて、アンプイネーブル回路２５内のフリップフロップとデータラッチ回路２のラッチ部の駆動数を切り替える。例えば、階調数がｋビット（１≦ｋ≦ｎ−１）に設定されると、データラッチ回路２は、階調モード回路２４からの信号により、上位または下位のｋビットのラッチ部だけが動作し、アンプイネーブル回路２５は、最大で２n-k個おきのバッファアンプ６がイネーブル状態になるように、対応するフリップフロップ３１がイネーブル状態になる。このため、不要なフリップフロップやバッファアンプで電力を消費するおそれがなくなり、消費電力の低減が図れる。
【００５０】
バッファアンプ６の出力は、出力選択回路２２に供給される。出力選択回路２２は、デジタル階調データに対応するバッファアンプ６の出力を選択し、選択したアナログ電圧を信号線に供給する。このとき、イネーブル状態にあるアンプイネーブル回路２５のフリップフロップ３１と対応するバッファアンプ６についても、ｍ個分のデジタル階調データに関係がなく、階調データ使用判定回路２３からの出力「０」が入力されたものはバッファアンプ６がディセーブルとなり、さらに消費電力が低減される。
【００５１】
（第２の実施形態）
第２の実施形態は、バッファアンプ６の周辺の構成を工夫することにより、セトリング時間の短縮化を図ったものである。
【００５２】
第２の実施形態は、バッファアンプ６の周辺の構成以外は第１の実施形態と共通であるため、説明を省略する。
【００５３】
図７はバッファアンプ６の周辺の構成を示す回路図である。なお、バッファアンプ６が図５のように第１および第２アンプ４１，４２で構成される場合、第１および第２アンプ４１，４２のそれぞれが図７のように構成される。
【００５４】
図７のバッファアンプ６は、２段構成のアンプ５１，５２からなる演算増幅器を有し、後段のアンプ５２の出力端子と各負荷との間にそれぞれ抵抗Ｒ1〜ＲNおよびスイッチＳＷ1〜ＳＷNとが直列接続されている
スイッチＳＷ1〜ＳＷNは出力選択回路２２内の不図示のアナログスイッチに対応し、抵抗Ｒ1〜ＲNは図１のバッファアンプ６と出力選択回路２２との間に接続された抵抗であり、負荷容量ＣL1〜ＣLNは信号線の負荷容量であり、信号線に接続される画素ＴＦＴ自体の容量、液晶容量および補助容量などを合わせたものである。
【００５５】
スイッチＳＷ1〜ＳＷNは、負荷の数を切り替えるためのものであり、スイッチＳＷ1〜ＳＷNのうち少なくとも１個がオン状態になる。負荷が接続されない場合は、対応するスイッチＳＷ1〜ＳＷNを遮断することで、バッファアンプ６はその経路の負荷容量の影響を受けなくなる。
【００５６】
以下では、バッファアンプ６内のアンプ５１，５２のトランスコンダクタンスをそれぞれ（−ｇm1）、（−ｇm2）とし、アンプ入力段の出力コンダクタンスをｇo1、アンプ出力段の出力コンダクタンスをｇo2、各負荷の負荷容量をそれぞれＣL1、ＣL2、…、ＣLNとしている。
【００５７】
図８は図７のバッファアンプ６の周波数特性図であり、実線は負荷が１個だけの場合、点線は負荷がＮ個の場合の特性を示している。図示のように、負荷が１個だけの場合の開ループ周波数特性の１番目のポール（極）の周波数はｇo2／ＣL、２番目のポールの周波数はｇo1／Ｃ1、ゼロ点の周波数は１／(ＣL・Ｒ)である。
【００５８】
また、負荷がＮ個の場合の１番目のポールの周波数はｇo2／(Ｎ・ＣL)、２番目のポールの周波数はｇo1／Ｃ1、ゼロ点の周波数は１／(Ｎ・ＣL・Ｒ／Ｎ)である。
【００５９】
このように、負荷がＮ倍になると、負荷容量もＮ倍になるが、図７のバッファアンプ６の場合、各負荷に対応して抵抗Ｒ1〜ＲNが設けられているため、インピーダンスは１／Ｎ倍になる。その結果、時定数は、負荷量が変動しても、常に一定の値ＣL・Ｒになり、ゼロ点の周波数は負荷量によらず常に一定になる。
【００６０】
また、２番目のポールの周波数も変動しないため、従来よりも、位相余裕度は確保される。
【００６１】
本実施形態のバッファアンプ６を図１３（ａ）に示す従来のバッファアンプ６と比較すると、従来は負荷容量が増えると、抵抗Ｒzと負荷容量とで決まる時定数が大きくなって波形がなまり、セトリング時間が長くなるという問題があった。これに対して、本実施形態では、負荷容量が変動しても時定数が一定であるため、波形のなまりが大きくならないので、セトリング時間が長くなるおそれもない。
【００６２】
なお、図７では、バッファアンプ６の出力端子とスイッチＳＷ1〜ＳＷNとの間に抵抗Ｒ1〜ＲNを接続しているが、スイッチＳＷ1〜ＳＷNと負荷との間に抵抗Ｒ1〜ＲNを接続してもよい。
【００６３】
（第３の実施形態）
第３の実施形態は、第２の実施形態のバッファアンプ６にダミー負荷回路を付加したものである。
【００６４】
図９は第３の実施形態のバッファアンプ６の周辺の構成を示す回路図であり、図７の後段のアンプ５２の出力端子にダミー負荷回路６１を付加した構成になっている。ダミー負荷回路６１は、抵抗Ｒd、スイッチＳＷdおよびコンデンサＣdを直列接続したものである。
【００６５】
第２の実施形態の場合、負荷に接続された少なくとも一つのスイッチＳＷ1〜ＳＷNがオンになることを前提としていたが、すべてのスイッチＳＷ1〜ＳＷNがオフになってしまうとバッファアンプ６の動作が不安定になり、発振するおそれがある。
【００６６】
これに対して、図９のバッファアンプ６は、負荷に接続されたスイッチＳＷ1〜ＳＷNのすべてがオフになると、ダミー負荷回路６１内のスイッチＳＷdをオンするようにしている。ダミー負荷回路６１内の抵抗ＲdとコンデンサＣdとの時定数が負荷容量ＣL1〜ＣLNと抵抗Ｒ1〜ＲNとの時定数に等しくなるように設定すれば、ダミー負荷回路６１以外の負荷を駆動している場合と、ダミー負荷回路６１を駆動している場合とで、同じようにバッファアンプ６は安定動作する。
【００６７】
このように、本実施形態によれば、スイッチＳＷ1〜ＳＷNがすべてオフしても、ダミー負荷回路６１内のスイッチＳＷdをオンすることで、安定な動作が保障される。
【００６８】
（第４の実施形態）
第４の実施形態は、バッファアンプ６の出力と抵抗との間に共通抵抗を接続するものである。
【００６９】
図１０は第４の実施形態のバッファアンプ６の周辺の構成を示す回路図であり、一端がバッファアンプ６の出力端子に接続され、他端が抵抗Ｒ1〜ＲNに接続された共通抵抗Ｒzを有する。この共通抵抗Ｒzは、スイッチＳＷ1〜ＳＷNのオン抵抗とスイッチＳＷ1〜ＳＷNに接続された抵抗Ｒ1〜ＲNの抵抗値の和より小さい、好ましくはスイッチＳＷ1〜ＳＷNのオン抵抗より小さい抵抗値をもつ。
【００７０】
このような共通抵抗Ｒzを設けることにより、図８の周波数特性図において、ゼロ点の周波数を少し下げることができ、第２のポールの周波数とゼロ点の周波数との周波数差を少なくすることができる。これにより、利得が１のときの位相余裕が大きくなり、より安定な動作が可能になる。
【００７１】
なお、共通抵抗Ｒzの抵抗値が大きすぎると、図１３（ａ）の回路のように、波形がなまってセトリング時間が長くなってしまうので、共通抵抗Ｒzの抵抗値は、上述したように小さくするのが望ましい。
【００７２】
図１０では、図７の構成に共通抵抗Ｒzを追加した例を示したが、図９に共通抵抗Ｒzを追加してもよい。
【００７３】
【発明の効果】
以上詳細に説明したように、本発明によれば、所定期間内に入力されたデジタル階調データに基づいて、一部のバッファアンプのみをイネーブル状態にするようにしたため、消費電力の低減が図れる。
また、階調数に応じて、駆動する回路を制限するようにしたため、階調数を少なくした場合の消費電力をより低減できる。
さらに、演算増幅器の出力端子と各負荷との間にインピーダンス素子を接続するようにしたため、負荷量が増減しても、安定性を維持することができ、また、波形のなまりも抑制されるため、セトリング時間を短縮できる。
【図面の簡単な説明】
【図１】本発明に係る液晶駆動回路の一実施形態の概略構成を示すブロック図。
【図２】ブリーダの詳細構成を示す回路図。
【図３】階調データ使用判定回路の詳細構成を示す回路図。
【図４】アンプイネーブル回路の詳細構成を示す回路図。
【図５】バッファアンプの構成を示す回路図。
【図６】液晶表示装置の全体構成を示すブロック図。
【図７】バッファアンプの周辺の構成を示す回路図。
【図８】図７のバッファアンプの周波数特性図。
【図９】第３の実施形態のバッファアンプの周辺の構成を示す回路図。
【図１０】第４の実施形態のバッファアンプの周辺の構成を示す回路図。
【図１１】従来の信号線駆動回路の概略構成を示すブロック図。
【図１２】従来のバッファアンプの周辺の回路図とその周波数特性図。
【図１３】従来のバッファアンプの周辺の回路図とその周波数特性図。
【符号の説明】
１ シフトレジスタ
２ データラッチ回路
３ ロードラッチ回路
４ レベルシフタ
５ Ｄ／Ａコンバータ
６ バッファアンプ
７ ブリーダ
２１ デコーダ
２２ 出力選択回路
２３ 階調データ使用判定回路
２４ 階調モード回路
２５ アンプイネーブル回路
【発明の属する技術分野】
本発明は、階調表示が可能な液晶駆動回路と、容量性負荷を選択的に駆動する負荷駆動回路に関する。
【０００２】
【従来の技術】
携帯電話機は、スペース的に制限があるため、大容量のバッテリを搭載することができず、電話機内部の回路の消費電力をできるだけ低減する必要がある。その一方で、携帯電話機にカラーの液晶パネルを搭載したものが増えてきた。
【０００３】
液晶パネル駆動用の従来のソースドライバＩＣは、パネル内の信号線ごとにバッファアンプを備えていた。このため、ｍ個の駆動出力端子を有するソースドライバＩＣでは、常にｍ個（例えば、３８４や４２０個）のバッファアンプを動作させており、消費電力が増える原因になっていた。
【０００４】
図１１はこのような従来の信号線駆動回路の概略構成を示すブロック図である。図１１の信号線駆動回路は、外部から供給されたシフトパルスを転送クロックに同期させて順にシフトさせるシフトレジスタ１と、シフトレジスタ１の各出力端子から出力されたシフトパルスに同期させてデジタル階調データをラッチする複数のデータラッチ回路２と、複数のデータラッチ回路２の出力を同タイミングでラッチするロードラッチ回路３と、ロードラッチ回路３の出力のレベル変換を行うレベルシフタ４と、レベルシフタ４の出力に応じたアナログ電圧を出力するＤ／Ａコンバータ５と、Ｄ／Ａコンバータ５の出力をバッファリングするバッファアンプ６と、デジタル階調データに対応するアナログ基準電圧を生成するブリーダ７とを備えており、バッファアンプ６の出力はそれぞれ信号線に供給される。
【０００５】
ブリーダ７は、簡単には、外部電圧と接地電圧とを、直列接続された複数の抵抗素子により抵抗分圧してアナログ基準電圧を生成する。
【０００６】
【発明が解決しようとする課題】
上述したように、図１１に示される従来の信号線駆動回路において、消費電力が増えるという問題を解消し得る一手法として、各信号線ごとにバッファアンプを設ける代わりに、アナログ基準電圧を供給する基準電圧線のそれぞれごとにバッファアンプを設ける手法が提案されている。この場合、階調数がｎであれば、２n個のバッファアンプを設ければよく、信号線のそれぞれごとにバッファアンプを設けるよりも、バッファアンプの数を大幅に削減でき、消費電力の低減が図れる。
【０００７】
このように、アナログ基準電圧を供給する基準電圧線のそれぞれごとにバッファアンプを設ける場合、バッファアンプ６を、２段のアンプからなる演算増幅器１１で構成するのが一般的である。また、安定性をよくするために、図１２（ａ）に示すように、後段の演算増幅器１１の出力端子をキャパシタ素子Ｃ10を介して入力端子に帰還させてミラー補償により位相余裕を確保している。あるいは、特開平11-150427号で提案した図１３（ａ）の回路のように、出力に直列接続された抵抗Ｒzと負荷容量ＣLによるゼロ点を用いて位相補償を行って位相余裕を確保していた。
【０００８】
図１２（ａ）の回路では、図１２（ｂ）の周波数特性図に示すように、開ループ周波数特性に現れる２番目のポール（極）は、２段目の利得段のトランスコンダクタンスｇm2と負荷容量ＣLとで決まる周波数ｇm2／ＣLに依存する。なお、ポール１個につき位相が９０度回転する。
【０００９】
図１２（ａ）の回路の場合、負荷容量が大きくなるにつれて、２番目のポールの周波数は駆動する負荷の数ｍに応じて、ｇm2／（ｍ・ＣL）と低くなるため、小さな負荷容量の場合、低い周波数から位相が回って位相余裕が小さくなり、ｍが大きい場合には、位相余裕がなくなって発振しやすくなるという問題がある。
【００１０】
一方、図１３（ａ）の回路では、図１３（ｂ）の周波数特性図に示すように、２番目のポールの周波数は負荷量が変化しても共通であるが、１番目のポールの周波数とゼロ点の周波数は負荷量に応じて変化する。また、図１３（ａ）の回路の場合、負荷の数が増えるほど、抵抗Ｒzと負荷容量ｍ・ＣLとで形成されるローパス特性により、波形がなまり、セトリング時間が長くなるという問題が生じる。
【００１１】
本発明は、このような点に鑑みてなされたものであり、その目的は、消費電力を低減できる液晶駆動回路を提供することにある。また、他の目的は、セトリング時間を短縮できる負荷駆動回路を提供することにある。
【００１２】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様によれば、複数の信号線のそれぞれにデジタル階調データに応じたアナログ電圧を供給する液晶駆動回路において、前記デジタル階調データのそれぞれに対応するアナログ基準電圧を出力する基準電圧発生回路と、前記アナログ基準電圧のそれぞれを個別にバッファリングする複数のバッファアンプと、所定期間内に入力された前記デジタル階調データの種類を示す複数ビットからなるビット列データを出力する階調データ使用判定回路と、外部から入力された階調モード信号に基づいて、前記ビット列データの各ビット値を取り込むか否かを決定するアンプイネーブル回路と、前記階調モード信号に基づいて階調数を設定する階調モード回路と、パルス信号を順次シフトしたシフトパルスを出力するシフトレジスタと、前記シフトレジスタの各出力端子から出力されたシフトパルスに同期して、前記デジタル階調データをそれぞれラッチする複数の第１ラッチ回路と、前記複数の第１ラッチ回路の各出力を同一のタイミングでラッチする第２ラッチ回路と、前記第２ラッチ回路の出力に基づいてデコード信号を生成するデコーダと、前記デコーダの出力に基づいて、前記複数の信号線ごとに前記複数のバッファアンプの出力のいずれか一つを選択する出力選択回路と、を備え、前記バッファ回路は、前記アンプイネーブル回路で取り込まれたビット値に基づいて、イネーブル状態か、ディセーブル状態に設定され、前記アンプイネーブル回路は、前記階調モード回路の出力信号に基づいて、イネーブル状態になる前記バッファアンプの最大数を設定し、前記第１ラッチ回路のそれぞれは、最大階調数分のラッチ部を少なくとも有し、前記階調モード回路の出力信号に基づいて、イネーブル状態になる前記ラッチ部の数が可変とされることを特徴とする液晶駆動回路を提供する。
【００１４】
本発明では、デジタル階調データに対応するバッファアンプのみイネーブル状態にするため、バッファアンプでの消費電力を低減できる。
【００１５】
また、階調数に応じて、バッファアンプや第１ラッチ回路におけるラッチ部の駆動数を切り替えるため、階調が低い場合には、より消費電力を低減できる。
【００１６】
また、本発明は、演算増幅器の出力に基づいて、ｍ（ｍは２以上の整数）個の負荷を選択的に駆動する負荷駆動回路において、前記負荷のそれぞれと前記演算増幅器との接続経路を遮断するか否かを切り替えるスイッチと、前記演算増幅器の出力端子から前記スイッチを通って前記ｍ個の負荷に至る経路上にそれぞれ接続されたインピーダンス素子と、を備える。
【００１７】
さらに、本発明は、演算増幅器の出力に基づいてｍ（ｍは１以上の整数）個の負荷を選択的に駆動する負荷駆動回路において、前記負荷のそれぞれと前記演算増幅器との接続経路を遮断するか否かを切り替えるスイッチと、前記演算増幅器の出力端子から前記スイッチを通って前記ｍ個の負荷に至る経路上にそれぞれ接続されたインピーダンス素子と、前記演算増幅器の出力端子に直列接続される擬似インピーダンス素子、擬似スイッチおよび擬似キャパシタ素子と、を備え、前記擬似インピーダンス素子のインピーダンスと前記擬似キャパシタ素子のキャパシタンスとの積を、前記インピーダンス素子のインピーダンスと前記負荷のキャパシタンスとの積に略等しくする。
【００１８】
本発明では、演算増幅器の出力端子と負荷との間にそれぞれインピーダンス素子を接続するため、負荷量が変動しても、セトリング時間が長くなることがなく、安定動作が可能になる。
【００１９】
また、擬似インピーダンス素子と擬似キャパシタ素子とを含むダミー負荷回路を演算増幅器の出力端子に接続すれば、他のスイッチがすべてオフの場合でも、このダミー負荷回路により演算増幅器の動作を安定化させることができる。
【００２０】
また、演算増幅器の出力端子に共通インピーダンス素子を接続すれば、位相余裕を広げることができ、より安定な動作が保障される。
【００２１】
【発明の実施の形態】
以下、本発明に係る液晶駆動回路および負荷駆動回路について、図面を参照しながら具体的に説明する。
【００２２】
（第１の実施形態）
図１は本発明に係る液晶駆動回路の一実施形態の概略構成を示すブロック図であり、信号線駆動部の構成を示している。図１では、図１１と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００２３】
図１の液晶駆動回路は、図１１と同様に、シフトレジスタ１と、データラッチ回路（第１ラッチ回路）２と、ロードラッチ回路（第２ラッチ回路）３と、レベルシフタ４と、デコーダ２１と、出力選択回路２２と、ブリーダ（基準電圧発生回路）７と、バッファアンプ６とを備えている。
【００２４】
バッファアンプ６、ブリーダ７、デコーダ２１および出力選択回路２２がＤ／Ａコンバータ５を構成している。
【００２５】
ブリーダ７は、例えば図２（ａ）に示すように、電源電圧と接地電圧とを複数の抵抗により抵抗分圧してアナログ基準電圧を出力する。あるいは、図２（ｂ）に示すように、少なくとも一部のアナログ基準電圧を外部からバッファ３１，３２等を介して供給してもよい。
【００２６】
この他、図１の液晶駆動回路は、デジタル階調データの種類を判別する階調データ使用判定回路２３と、階調モード信号に基づいてデータラッチ回路２等を制御する階調モード回路２４と、アンプイネーブル回路２５とを備えている。
【００２７】
図３は階調データ使用判定回路２３の詳細構成を示す回路図である。階調データ使用判定回路２３は、図示のように、２6＝６４個の論理判定回路２３1〜２３64からなる。各論理判定回路２３1〜２３64は、３個の６入力NANDゲートＧ１，Ｇ２，Ｇ３と、３入力NANDゲートＧ４と、２個のNORゲートＧ５，Ｇ６と、インバータIV１とを有する。３入力NANDゲートＧ４の出力は、NORゲートＧ５，Ｇ６により保持される。
【００２８】
階調データ使用判定回路２３1〜２３64は、６ビットのデジタル階調データが(0,0,0,0,0,0)〜(1,1,1,1,1,1)のどれに等しいかを判定する。６入力NANDゲートにはそれぞれ、ＲＧＢの各６ビット信号RED[0:5]、GREEN[0:5]、BLUE[0:5]が入力される。これら３種類の６ビット信号のうち少なくとも１種類が(0,0,0,0,0,0)になれば、論理判定回路２３1の出力は「１」になる。
【００２９】
同様に、ＲＧＢの６ビットデジタル階調データのうち少なくとも１種類が(0,0,0,0,0,1)になれば、論理判定回路２３2の出力は「１」になる。また、ＲＧＢの６ビットデジタル階調データのうち少なくとも１種類が(1,1,1,1,1,1)になれば、論理判定回路２３64の出力は「１」になる。
【００３０】
図１の階調モード回路２４は、外部から供給される階調モード信号に基づいて、ｎビットの判別信号を生成して階調数を決定する。階調モードの一例として、例えば携帯電話用の液晶駆動回路の場合、通常の使用時の多階調モードと、待ち受け時の低階調モードとがある。
【００３１】
階調モード回路２４の出力は、複数のデータラッチ回路２とアンプイネーブル回路２５に供給される。データラッチ回路２のそれぞれは、最大階調数分のラッチ部をそれぞれ有し、各ラッチ部は、階調モード回路２４の出力であるｎビットの判別信号、すなわち、階調数に応じて、イネーブル状態またはディセーブル状態に設定される。
【００３２】
具体的には、階調数が多いほど、イネーブル状態になるデータラッチ回路２内のラッチ部の数が増え、階調数が少ないほど、イネーブル状態になるデータラッチ回路２内のラッチ部の数が減る。これにより、階調数が少ない場合には、イネーブル状態になるラッチ部の数を減らして消費電力の低減を図る。
【００３３】
アンプイネーブル回路２５は、図４に詳細構成を示すように、階調データ使用判定回路２３の出力OUT[0:２n-1]をそれぞれラッチ可能な複数のフリップフロップ３１を有する。これらフリップフロップ３１は、シフトレジスタ１の最終段のレジスタから出力されたシフトパルスに同期して階調データ使用判定回路２３の出力をラッチする。なお、シフトレジスタ１の最終段のレジスタから出力されたシフトパルスで同期化する代わりに、ロードラッチ回路３に入力されるロード信号を利用して、階調データ使用判定回路２３の出力をラッチするための同期信号を生成してもよい。
【００３４】
各フリップフロップ３１のセット端子またはリセット端子には、階調モード回路２４から信号ｋ[0:２n-1]が供給される。この信号ｋ[0:２n-1]の論理により、階調数に応じて、イネーブル状態になるフリップフロップ３１の数が変化する。
【００３５】
イネーブル状態になったフリップフロップ３１は、階調データ使用判定回路２３の対応する出力（OUT[0:2n-1]のいずれか）をクロックＰＬＳに同期してラッチし、そのラッチ出力は、対応するバッファアンプ６のイネーブル端子に供給される。
【００３６】
なお、階調数が少なくなると、外部から階調データ使用判定回路２３に供給されるデジタル階調データを構成する一部のビットは、所定の論理に固定化される。これにより、図３に詳細構成を示した階調データ使用判定回路２３は、低階調モード時にもデジタル階調データの種類を正確に判別できる。
【００３７】
具体的には、階調モード回路２４の出力に基づいて、ディセーブル状態となる図４中のフリップフロップ回路３１と対応する論理判定回路２３の出力が、固定されることのないビットの論理によらず「０」となるように、一部のビットの論理が固定化される。
【００３８】
図５はバッファアンプ６の構成の一例を示す回路図である。図示のように、バッファアンプ６は、高電圧側の駆動を行う第１アンプ４１と、低電圧側の駆動を行う第２アンプ４２とを並列接続した構成になっている。第１および第２アンプ４１，４２とも、出力を入力側に帰還させたボルテージフォロワ構成である。
【００３９】
また、第１および第２アンプ４１，４２は、ANDゲートＧ７，Ｇ８により、アンプイネーブル回路２５の出力ENBと極性選択信号V0N，V0Pとの論理により、イネーブル／ディセーブルとを選択できるようになっている。すなわち、極性選択信号V0N，V0Pのいずれか一方をハイレベルにすることにより、第１および第２アンプ４１，４２の一方だけを動作させることができる。
【００４０】
なお、図５のように、２つのアンプ４１，４２を設ける理由は、１個のアンプの出力振幅を小さくして消費電力の低減を図るためであるが、１個のアンプだけでバッファアンプ６を構成してもよい。
【００４１】
図５において、第１および第２アンプ４１，４２に入力される信号ＩＮは、図４のREF[0:２n-1]と同じであり、ブリーダ７から出力されるアナログ基準電圧である。
【００４２】
次に、図１の液晶表示回路の動作を説明する。なお、以下では、液晶駆動回路を駆動ＩＣ（以下、ソースドライバと呼ぶ）に内蔵する場合の動作を説明する。
【００４３】
図６は液晶表示装置の全体構成を示すブロック図であり、図１の液晶駆動回路を内蔵するソースドライバを複数個用いて液晶パネルの全信号線を駆動する例を示している。図６の液晶表示装置は、信号線および走査線が列設された液晶パネルＬＣＤＰと、それぞれが複数の信号線を駆動する複数のソースドライバＳＤ１〜ＳＤｑ（ｑは１以上の整数）と、それぞれが複数の走査線を駆動する複数のゲートドライバＧＤ１〜ＧＤｐ（ｐは１以上の整数）と、ソースドライバＳＤ１〜ＳＤｑおよびゲートドライバＧＤ１〜ＧＤｐを制御するコントローラＣＴＲＬとを備えている。
【００４４】
ソースドライバＳＤ１〜ＳＤｑには、コントローラＣＴＲＬから出力されたクロックＣＰＨ１と入力信号ＤＩ／Ｏ１１とが供給され、液晶パネルＬＣＤＰの信号線を駆動するために必要な電圧信号を出力する。ゲートドライバＧＤ１〜ＧＤｐには、コントローラＣＴＲＬから出力されたクロックＣＰＨ２と入力信号ＯＩ／Ｏ２１とが供給され、液晶パネルＬＣＤＰのゲート線を駆動するために必要な電圧信号を出力する。ソースドライバＳＤ１〜ＳＤｑはそれぞれ、液晶パネルＬＣＤＰの水平方向の一部（以下、ブロックと呼ぶ）の信号線を線順次駆動する。
【００４５】
図１の階調データ使用判定回路２３は、外部からのデジタル階調データの種類を、所定期間内に入力されｍ個の出力端子に出力されるべきｍ個のデータを単位として判別し、どのバッファアンプ６を駆動するかを示す信号をアンプイネーブル回路２５に供給する。
【００４６】
アンプイネーブル回路２５は、図４に示すように、階調データ使用判定回路２３からの信号ＯＵＴ[0:２n-1]を、シフトレジスタ１内の最終段のレジスタから出力されたシフトパルスに同期化してバッファアンプ６に供給する。あるいは、ロード信号に基づいて同期信号を生成してもよい。
【００４７】
これにより、ｍ個分のデジタル階調データに関係のあるバッファアンプ６のみがイネーブル状態になり、消費電力の低減が図れる。
【００４８】
一方、階調モード回路２４は、外部から供給された階調モード信号に基づいて、階調数を決定する。階調モード回路２４からのｎビット判別信号と信号ｋ[0:２n-1]をそれぞれアンプイネーブル回路２５とデータラッチ回路２に供給する。アンプイネーブル回路２５内のフリップフロップとデータラッチ回路２は、階調モード回路２４からの信号により、イネーブルになるかディセーブルになるかを切り替える。
【００４９】
このように、本実施形態では、階調数に応じて、アンプイネーブル回路２５内のフリップフロップとデータラッチ回路２のラッチ部の駆動数を切り替える。例えば、階調数がｋビット（１≦ｋ≦ｎ−１）に設定されると、データラッチ回路２は、階調モード回路２４からの信号により、上位または下位のｋビットのラッチ部だけが動作し、アンプイネーブル回路２５は、最大で２n-k個おきのバッファアンプ６がイネーブル状態になるように、対応するフリップフロップ３１がイネーブル状態になる。このため、不要なフリップフロップやバッファアンプで電力を消費するおそれがなくなり、消費電力の低減が図れる。
【００５０】
バッファアンプ６の出力は、出力選択回路２２に供給される。出力選択回路２２は、デジタル階調データに対応するバッファアンプ６の出力を選択し、選択したアナログ電圧を信号線に供給する。このとき、イネーブル状態にあるアンプイネーブル回路２５のフリップフロップ３１と対応するバッファアンプ６についても、ｍ個分のデジタル階調データに関係がなく、階調データ使用判定回路２３からの出力「０」が入力されたものはバッファアンプ６がディセーブルとなり、さらに消費電力が低減される。
【００５１】
（第２の実施形態）
第２の実施形態は、バッファアンプ６の周辺の構成を工夫することにより、セトリング時間の短縮化を図ったものである。
【００５２】
第２の実施形態は、バッファアンプ６の周辺の構成以外は第１の実施形態と共通であるため、説明を省略する。
【００５３】
図７はバッファアンプ６の周辺の構成を示す回路図である。なお、バッファアンプ６が図５のように第１および第２アンプ４１，４２で構成される場合、第１および第２アンプ４１，４２のそれぞれが図７のように構成される。
【００５４】
図７のバッファアンプ６は、２段構成のアンプ５１，５２からなる演算増幅器を有し、後段のアンプ５２の出力端子と各負荷との間にそれぞれ抵抗Ｒ1〜ＲNおよびスイッチＳＷ1〜ＳＷNとが直列接続されている
スイッチＳＷ1〜ＳＷNは出力選択回路２２内の不図示のアナログスイッチに対応し、抵抗Ｒ1〜ＲNは図１のバッファアンプ６と出力選択回路２２との間に接続された抵抗であり、負荷容量ＣL1〜ＣLNは信号線の負荷容量であり、信号線に接続される画素ＴＦＴ自体の容量、液晶容量および補助容量などを合わせたものである。
【００５５】
スイッチＳＷ1〜ＳＷNは、負荷の数を切り替えるためのものであり、スイッチＳＷ1〜ＳＷNのうち少なくとも１個がオン状態になる。負荷が接続されない場合は、対応するスイッチＳＷ1〜ＳＷNを遮断することで、バッファアンプ６はその経路の負荷容量の影響を受けなくなる。
【００５６】
以下では、バッファアンプ６内のアンプ５１，５２のトランスコンダクタンスをそれぞれ（−ｇm1）、（−ｇm2）とし、アンプ入力段の出力コンダクタンスをｇo1、アンプ出力段の出力コンダクタンスをｇo2、各負荷の負荷容量をそれぞれＣL1、ＣL2、…、ＣLNとしている。
【００５７】
図８は図７のバッファアンプ６の周波数特性図であり、実線は負荷が１個だけの場合、点線は負荷がＮ個の場合の特性を示している。図示のように、負荷が１個だけの場合の開ループ周波数特性の１番目のポール（極）の周波数はｇo2／ＣL、２番目のポールの周波数はｇo1／Ｃ1、ゼロ点の周波数は１／(ＣL・Ｒ)である。
【００５８】
また、負荷がＮ個の場合の１番目のポールの周波数はｇo2／(Ｎ・ＣL)、２番目のポールの周波数はｇo1／Ｃ1、ゼロ点の周波数は１／(Ｎ・ＣL・Ｒ／Ｎ)である。
【００５９】
このように、負荷がＮ倍になると、負荷容量もＮ倍になるが、図７のバッファアンプ６の場合、各負荷に対応して抵抗Ｒ1〜ＲNが設けられているため、インピーダンスは１／Ｎ倍になる。その結果、時定数は、負荷量が変動しても、常に一定の値ＣL・Ｒになり、ゼロ点の周波数は負荷量によらず常に一定になる。
【００６０】
また、２番目のポールの周波数も変動しないため、従来よりも、位相余裕度は確保される。
【００６１】
本実施形態のバッファアンプ６を図１３（ａ）に示す従来のバッファアンプ６と比較すると、従来は負荷容量が増えると、抵抗Ｒzと負荷容量とで決まる時定数が大きくなって波形がなまり、セトリング時間が長くなるという問題があった。これに対して、本実施形態では、負荷容量が変動しても時定数が一定であるため、波形のなまりが大きくならないので、セトリング時間が長くなるおそれもない。
【００６２】
なお、図７では、バッファアンプ６の出力端子とスイッチＳＷ1〜ＳＷNとの間に抵抗Ｒ1〜ＲNを接続しているが、スイッチＳＷ1〜ＳＷNと負荷との間に抵抗Ｒ1〜ＲNを接続してもよい。
【００６３】
（第３の実施形態）
第３の実施形態は、第２の実施形態のバッファアンプ６にダミー負荷回路を付加したものである。
【００６４】
図９は第３の実施形態のバッファアンプ６の周辺の構成を示す回路図であり、図７の後段のアンプ５２の出力端子にダミー負荷回路６１を付加した構成になっている。ダミー負荷回路６１は、抵抗Ｒd、スイッチＳＷdおよびコンデンサＣdを直列接続したものである。
【００６５】
第２の実施形態の場合、負荷に接続された少なくとも一つのスイッチＳＷ1〜ＳＷNがオンになることを前提としていたが、すべてのスイッチＳＷ1〜ＳＷNがオフになってしまうとバッファアンプ６の動作が不安定になり、発振するおそれがある。
【００６６】
これに対して、図９のバッファアンプ６は、負荷に接続されたスイッチＳＷ1〜ＳＷNのすべてがオフになると、ダミー負荷回路６１内のスイッチＳＷdをオンするようにしている。ダミー負荷回路６１内の抵抗ＲdとコンデンサＣdとの時定数が負荷容量ＣL1〜ＣLNと抵抗Ｒ1〜ＲNとの時定数に等しくなるように設定すれば、ダミー負荷回路６１以外の負荷を駆動している場合と、ダミー負荷回路６１を駆動している場合とで、同じようにバッファアンプ６は安定動作する。
【００６７】
このように、本実施形態によれば、スイッチＳＷ1〜ＳＷNがすべてオフしても、ダミー負荷回路６１内のスイッチＳＷdをオンすることで、安定な動作が保障される。
【００６８】
（第４の実施形態）
第４の実施形態は、バッファアンプ６の出力と抵抗との間に共通抵抗を接続するものである。
【００６９】
図１０は第４の実施形態のバッファアンプ６の周辺の構成を示す回路図であり、一端がバッファアンプ６の出力端子に接続され、他端が抵抗Ｒ1〜ＲNに接続された共通抵抗Ｒzを有する。この共通抵抗Ｒzは、スイッチＳＷ1〜ＳＷNのオン抵抗とスイッチＳＷ1〜ＳＷNに接続された抵抗Ｒ1〜ＲNの抵抗値の和より小さい、好ましくはスイッチＳＷ1〜ＳＷNのオン抵抗より小さい抵抗値をもつ。
【００７０】
このような共通抵抗Ｒzを設けることにより、図８の周波数特性図において、ゼロ点の周波数を少し下げることができ、第２のポールの周波数とゼロ点の周波数との周波数差を少なくすることができる。これにより、利得が１のときの位相余裕が大きくなり、より安定な動作が可能になる。
【００７１】
なお、共通抵抗Ｒzの抵抗値が大きすぎると、図１３（ａ）の回路のように、波形がなまってセトリング時間が長くなってしまうので、共通抵抗Ｒzの抵抗値は、上述したように小さくするのが望ましい。
【００７２】
図１０では、図７の構成に共通抵抗Ｒzを追加した例を示したが、図９に共通抵抗Ｒzを追加してもよい。
【００７３】
【発明の効果】
以上詳細に説明したように、本発明によれば、所定期間内に入力されたデジタル階調データに基づいて、一部のバッファアンプのみをイネーブル状態にするようにしたため、消費電力の低減が図れる。
また、階調数に応じて、駆動する回路を制限するようにしたため、階調数を少なくした場合の消費電力をより低減できる。
さらに、演算増幅器の出力端子と各負荷との間にインピーダンス素子を接続するようにしたため、負荷量が増減しても、安定性を維持することができ、また、波形のなまりも抑制されるため、セトリング時間を短縮できる。
【図面の簡単な説明】
【図１】本発明に係る液晶駆動回路の一実施形態の概略構成を示すブロック図。
【図２】ブリーダの詳細構成を示す回路図。
【図３】階調データ使用判定回路の詳細構成を示す回路図。
【図４】アンプイネーブル回路の詳細構成を示す回路図。
【図５】バッファアンプの構成を示す回路図。
【図６】液晶表示装置の全体構成を示すブロック図。
【図７】バッファアンプの周辺の構成を示す回路図。
【図８】図７のバッファアンプの周波数特性図。
【図９】第３の実施形態のバッファアンプの周辺の構成を示す回路図。
【図１０】第４の実施形態のバッファアンプの周辺の構成を示す回路図。
【図１１】従来の信号線駆動回路の概略構成を示すブロック図。
【図１２】従来のバッファアンプの周辺の回路図とその周波数特性図。
【図１３】従来のバッファアンプの周辺の回路図とその周波数特性図。
【符号の説明】
１ シフトレジスタ
２ データラッチ回路
３ ロードラッチ回路
４ レベルシフタ
５ Ｄ／Ａコンバータ
６ バッファアンプ
７ ブリーダ
２１ デコーダ
２２ 出力選択回路
２３ 階調データ使用判定回路
２４ 階調モード回路
２５ アンプイネーブル回路
Claims (3)
- 複数の信号線のそれぞれにデジタル階調データに応じたアナログ電圧を供給する液晶駆動回路において、
前記デジタル階調データのそれぞれに対応するアナログ基準電圧を出力する基準電圧発生回路と、
前記アナログ基準電圧のそれぞれを個別にバッファリングする複数のバッファアンプと、
所定期間内に入力された前記デジタル階調データの種類を示す複数ビットからなるビット列データを出力する階調データ使用判定回路と、
外部から入力された階調モード信号に基づいて、前記ビット列データの各ビット値を取り込むか否かを決定するアンプイネーブル回路と、
前記階調モード信号に基づいて階調数を設定する階調モード回路と、
パルス信号を順次シフトしたシフトパルスを出力するシフトレジスタと、
前記シフトレジスタの各出力端子から出力されたシフトパルスに同期して、前記デジタル階調データをそれぞれラッチする複数の第１ラッチ回路と、
前記複数の第１ラッチ回路の各出力を同一のタイミングでラッチする第２ラッチ回路と、
前記第２ラッチ回路の出力に基づいてデコード信号を生成するデコーダと、
前記デコーダの出力に基づいて、前記複数の信号線ごとに前記複数のバッファアンプの出力のいずれか一つを選択する出力選択回路と、を備え、
前記バッファ回路は、前記アンプイネーブル回路で取り込まれたビット値に基づいて、イネーブル状態か、ディセーブル状態に設定され、
前記アンプイネーブル回路は、前記階調モード回路の出力信号に基づいて、イネーブル状態になる前記バッファアンプの最大数を設定し、
前記第１ラッチ回路のそれぞれは、最大階調数分のラッチ部を少なくとも有し、前記階調モード回路の出力信号に基づいて、イネーブル状態になる前記ラッチ部の数が可変とされることを特徴とする液晶駆動回路。 - 前記階調モード回路には、前記階調モード信号として、第１の動作モードを示す信号、および前記第１の動作モードよりも階調数の少ない第２の動作モードを示す信号のいずれかが入力され、
前記階調モード回路は、前記第２の動作モード時には、前記第１の動作モード時よりも少ない数の前記ラッチ部および前記バッファアンプがイネーブル状態に設定されるように制御することを特徴とする請求項１に記載の液晶駆動回路。 - 前記第１ラッチ回路のそれぞれは、最大階調数分のラッチ部を少なくとも有し、前記階調モード回路の出力信号に基づいて、イネーブル状態になる前記ラッチ部の数が可変とされることを特徴とする請求項１または２に記載の液晶駆動回路。
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| JP3908013B2 (ja) * | 2001-11-19 | 2007-04-25 | Ｎｅｃエレクトロニクス株式会社 | 表示制御回路及び表示装置 |
| JP4372392B2 (ja) * | 2001-11-30 | 2009-11-25 | ティーピーオー ホンコン ホールディング リミテッド | 列電極駆動回路及びこれを用いた表示装置 |
| US7102608B2 (en) * | 2002-06-21 | 2006-09-05 | Himax Technologies, Inc. | Method and related apparatus for driving pixels located in a row of an LCD panel toward the same average voltage value |
| JP4094328B2 (ja) * | 2002-04-10 | 2008-06-04 | シャープ株式会社 | 表示装置駆動回路および表示装置駆動回路の駆動方法 |
| JP4015152B2 (ja) * | 2002-06-19 | 2007-11-28 | 三菱電機株式会社 | 表示装置 |
| DE10392172B4 (de) | 2002-10-09 | 2016-10-06 | Mitsubishi Denki K.K. | Konstantstromschaltung, Treiberschaltung und Bildanzeigevorrichtung |
| KR100555303B1 (ko) * | 2002-12-11 | 2006-03-03 | 엘지.필립스 엘시디 주식회사 | 감마 전압 생성 장치 및 방법 |
| JP2004240235A (ja) * | 2003-02-07 | 2004-08-26 | Hitachi Ltd | 表示装置用ｌｓｉ |
| JP2004240236A (ja) * | 2003-02-07 | 2004-08-26 | Hitachi Ltd | 表示装置 |
| JP4516280B2 (ja) * | 2003-03-10 | 2010-08-04 | ルネサスエレクトロニクス株式会社 | 表示装置の駆動回路 |
| KR100616711B1 (ko) * | 2003-06-20 | 2006-08-28 | 엘지.필립스 엘시디 주식회사 | 액정표시장치의 구동회로 |
| JP2005043865A (ja) * | 2003-07-08 | 2005-02-17 | Seiko Epson Corp | 表示装置の駆動方法及び駆動装置 |
| JP2005070673A (ja) * | 2003-08-27 | 2005-03-17 | Renesas Technology Corp | 半導体回路 |
| US20050057455A1 (en) * | 2003-09-02 | 2005-03-17 | Jen-Chun Peng | Driving device and method for display period control of organic light emitting diode |
| NL1027799C2 (nl) * | 2003-12-17 | 2008-01-08 | Samsung Electronics Co Ltd | Werkwijzen en systemen voor het aansturen van een weergavepaneel met gedeeld buffer. |
| US8144100B2 (en) | 2003-12-17 | 2012-03-27 | Samsung Electronics Co., Ltd. | Shared buffer display panel drive methods and systems |
| US8179345B2 (en) | 2003-12-17 | 2012-05-15 | Samsung Electronics Co., Ltd. | Shared buffer display panel drive methods and systems |
| JP4079873B2 (ja) | 2003-12-25 | 2008-04-23 | Ｎｅｃエレクトロニクス株式会社 | 表示装置用の駆動回路 |
| JP2005215052A (ja) | 2004-01-27 | 2005-08-11 | Nec Electronics Corp | 液晶駆動電源回路、液晶駆動装置、液晶表示装置 |
| KR100604866B1 (ko) * | 2004-06-08 | 2006-07-26 | 삼성전자주식회사 | 액정 표시 장치 구동을 위한 감마 구동 방식의 소스드라이버 및 소스 라인 구동 방법 |
| US7876302B2 (en) * | 2004-07-26 | 2011-01-25 | Seiko Epson Corporation | Driving circuit for electro-optical panel and driving method thereof, electro-optical device, and electronic apparatus having electro-optical device |
| KR100618853B1 (ko) * | 2004-07-27 | 2006-09-01 | 삼성전자주식회사 | 증폭기 제어회로 및 증폭기 제어방법 |
| EP1622111A1 (en) * | 2004-07-28 | 2006-02-01 | Deutsche Thomson-Brandt Gmbh | Line driver circuit for active matrix display device |
| JP4506355B2 (ja) * | 2004-08-26 | 2010-07-21 | セイコーエプソン株式会社 | 電源回路、駆動装置、電気光学装置、電子機器及び駆動電圧供給方法 |
| CN100430975C (zh) * | 2004-10-15 | 2008-11-05 | Tcl王牌电子(深圳)有限公司 | 一种降低等离子驱动电路中开关损耗的方法 |
| JP4687070B2 (ja) * | 2004-10-27 | 2011-05-25 | カシオ計算機株式会社 | 表示駆動装置、表示装置及び表示駆動装置の駆動制御方法 |
| US8022909B2 (en) * | 2004-12-08 | 2011-09-20 | Via Technologies, Inc. | System, method, and apparatus for generating grayscales in an LCD panel |
| KR100640617B1 (ko) * | 2004-12-21 | 2006-11-01 | 삼성전자주식회사 | 디코더 사이즈 및 전류 소비를 줄일 수 있는 디스플레이장치의 소스 드라이버 |
| JP2006285018A (ja) * | 2005-04-01 | 2006-10-19 | Matsushita Electric Ind Co Ltd | 液晶駆動装置および液晶表示装置，液晶駆動方法 |
| TW200638304A (en) * | 2005-04-22 | 2006-11-01 | Silicon Touch Tech Inc | Driving method and device enabling a display to reduce power consumption |
| JP4536582B2 (ja) | 2005-04-26 | 2010-09-01 | ルネサスエレクトロニクス株式会社 | 表示制御装置及びルックアップテーブルの生成方法 |
| JP4942012B2 (ja) * | 2005-05-23 | 2012-05-30 | ルネサスエレクトロニクス株式会社 | 表示装置の駆動回路、および駆動方法 |
| KR100649238B1 (ko) * | 2005-08-30 | 2006-11-24 | 삼성에스디아이 주식회사 | 디지털/아날로그 변환기 및 이를 이용한 표시 장치 |
| TWI298860B (en) * | 2005-10-24 | 2008-07-11 | Novatek Microelectronics Corp | Apparatus for driving display panel and digital-to-analog converter thereof |
| KR100790977B1 (ko) * | 2006-01-13 | 2008-01-03 | 삼성전자주식회사 | 출력편차가 개선된 출력버퍼 및 이를 구비한평판표시장치용 소오스 드라이버 |
| KR100793083B1 (ko) * | 2006-03-14 | 2008-01-10 | 엘지전자 주식회사 | 액정 표시 장치 |
| CN100464215C (zh) * | 2006-06-09 | 2009-02-25 | 群康科技(深圳)有限公司 | 液晶显示器 |
| CN101131807B (zh) * | 2006-08-24 | 2010-05-12 | 联咏科技股份有限公司 | 电压缓冲器与其源极驱动器 |
| CN100583647C (zh) * | 2006-09-13 | 2010-01-20 | 联詠科技股份有限公司 | 过驱动数字模拟转换器、源极驱动器与其方法 |
| CN100580752C (zh) * | 2007-04-19 | 2010-01-13 | 奇景光电股份有限公司 | 驱动电路 |
| JP5057868B2 (ja) * | 2007-07-06 | 2012-10-24 | ルネサスエレクトロニクス株式会社 | 表示装置、及び表示パネルドライバ |
| CN101465102B (zh) * | 2007-12-18 | 2012-10-10 | 瑞鼎科技股份有限公司 | 用于驱动液晶显示器的驱动装置及方法 |
| TWI349438B (en) | 2008-05-09 | 2011-09-21 | Au Optronics Corp | Level shifter |
| CN100594677C (zh) * | 2008-05-21 | 2010-03-17 | 友达光电股份有限公司 | 电平移位电路 |
| GB0809950D0 (en) * | 2008-05-30 | 2008-07-09 | Thermo Fisher Scient Bremen | Mass spectrometer |
| JP2010044237A (ja) * | 2008-08-13 | 2010-02-25 | Oki Semiconductor Co Ltd | 表示パネルの駆動装置 |
| CN101887696B (zh) * | 2009-05-12 | 2012-01-18 | 华映视讯（吴江）有限公司 | 液晶显示器的共同信号的准位调整电路 |
| US20100321412A1 (en) * | 2009-06-23 | 2010-12-23 | Himax Technologies Limited | System and method for driving a liquid crystal display |
| US20100321413A1 (en) * | 2009-06-23 | 2010-12-23 | Himax Technologies Limited | System and method for driving a liquid crystal display |
| CN102142820B (zh) * | 2010-02-03 | 2013-01-30 | 联咏科技股份有限公司 | 双频道运算放大器电路 |
| KR101848684B1 (ko) * | 2010-02-19 | 2018-04-16 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액정 표시 장치 및 전자 장치 |
| JP5606857B2 (ja) * | 2010-09-30 | 2014-10-15 | ラピスセミコンダクタ株式会社 | 組電池システム、昇圧手段の異常診断方法、電池監視ｉｃ、半導体装置、及び半導体装置の昇圧手段の異常診断方法 |
| KR101897011B1 (ko) | 2010-11-30 | 2018-09-10 | 엘지디스플레이 주식회사 | 액정표시장치 및 그 구동 방법 |
| KR101962781B1 (ko) * | 2012-07-12 | 2019-07-31 | 삼성전자주식회사 | 디스플레이 구동회로 및 이를 포함하는 전자 장치 |
| TWI464557B (zh) | 2012-09-19 | 2014-12-11 | Novatek Microelectronics Corp | 負載驅動裝置及灰階電壓產生電路 |
| CN103714782B (zh) * | 2012-09-28 | 2017-04-12 | 联咏科技股份有限公司 | 负载驱动装置及灰阶电压产生电路 |
| KR102009166B1 (ko) * | 2013-03-05 | 2019-10-21 | 삼성전자 주식회사 | 영상 데이터 구동 장치, 이를 포함하는 디스플레이 장치, 및 영상 데이터 구동 장치의 구동 방법 |
| KR102211124B1 (ko) * | 2014-10-02 | 2021-02-02 | 삼성전자주식회사 | 저전력으로 동작하는 소스 드라이버 및 이를 포함하는 액정 디스플레이 장치 |
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Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5119297B1 (ja) * | 1970-05-03 | 1976-06-16 | ||
| JPH05100635A (ja) * | 1991-10-07 | 1993-04-23 | Nec Corp | アクテイブマトリクス型液晶デイスプレイの駆動用集積回路と駆動方法 |
| JPH08313867A (ja) * | 1995-05-16 | 1996-11-29 | Nec Corp | 液晶表示器駆動電源回路 |
| JP3922736B2 (ja) * | 1995-10-18 | 2007-05-30 | 富士通株式会社 | 液晶表示装置 |
| JPH09281931A (ja) * | 1996-04-10 | 1997-10-31 | Fujitsu Ltd | 表示装置および該表示装置の駆動回路ならびに表示装置の駆動方法 |
| US6014122A (en) * | 1997-01-16 | 2000-01-11 | Nec Corporation | Liquid crystal driving circuit for driving a liquid crystal display panel |
| JP3411494B2 (ja) * | 1997-02-26 | 2003-06-03 | シャープ株式会社 | マトリクス型表示装置の駆動用電圧生成回路 |
| WO1998048318A1 (fr) * | 1997-04-22 | 1998-10-29 | Matsushita Electric Industrial Co., Ltd. | Circuit d'attaque pour afficheur a cristaux liquides a matrice active |
| JPH10326084A (ja) | 1997-05-23 | 1998-12-08 | Sony Corp | 表示装置 |
| JP3166668B2 (ja) * | 1997-08-21 | 2001-05-14 | 日本電気株式会社 | 液晶表示装置 |
| US6069597A (en) | 1997-08-29 | 2000-05-30 | Candescent Technologies Corporation | Circuit and method for controlling the brightness of an FED device |
| TW556013B (en) * | 1998-01-30 | 2003-10-01 | Seiko Epson Corp | Electro-optical apparatus, method of producing the same and electronic apparatus |
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| JP2000111867A (ja) * | 1998-10-05 | 2000-04-21 | Seiko Epson Corp | 液晶駆動電源回路 |
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