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KR20020025892A - 반도체 디바이스 제조 방법 - Google Patents

반도체 디바이스 제조 방법 Download PDF

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KR20020025892A
KR20020025892A KR1020017015928A KR20017015928A KR20020025892A KR 20020025892 A KR20020025892 A KR 20020025892A KR 1020017015928 A KR1020017015928 A KR 1020017015928A KR 20017015928 A KR20017015928 A KR 20017015928A KR 20020025892 A KR20020025892 A KR 20020025892A
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니텔매티스제이
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롤페스 요하네스 게라투스 알베르투스
코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명은 PMOS 트랜지스터(6) 및 NMOS 트랜지스터(5)를 포함하는 반도체 디바이스를 제조하는 방법에 관한 것인데, 이는 (a) NMOS 트랜지스터(5)가 제공될 P 웰 영역(3) 및 PMOS 트랜지스터(6)가 제공될 N 웰 영역(2)을 가지는 반도체 기판(1)을 제공하는 단계와, (b) P 웰 영역(3) 및 N 웰 영역(2) 상에 게이트 전극(8)을 형성하는 단계와, (c) P 웰 영역(3) 또는 N 웰 영역(2) 중 하나의 영역을 피복하는 하드 마스크(hard mask)(10)를 도포하는 단계와, (d) 하드 마스크에 의해서 피복되지 않은 영역 내에 소스 및 드레인을 주입하고, 이어서 열 활성화(heat activation)하는 단계와, (e) 하드 마스크(10)에 의해서 피복되지 않은 영역 내에 포켓 주입부(pocket implants)를 주입하고, 이어서 열 활성화하는 단계와, (f) 하드 마스크(10)를 제거하는 단계를 포함한다.

Description

반도체 디바이스 제조 방법{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 반도체 디바이스의 제조에 관한 것으로, 특히 IC내의 MOSFET(Metal Oxide Semiconductor Field Effect Transistors)의 최소 피쳐 크기(minimum feature size)의 감소를 위한 툴(tool)의 제공에 관한 것이다. 보다 구체적으로, 본 발명은 추가적인 마스크 단계를 요구하지 않고서 소스/드레인(S/D) 접합부 및 MOS 트랜지스터내의 포켓 역도핑 영역(pocket counterdoping region)의 별도의 형성을 가능하게 하는 기술에 관한 것이다.
반도체 산업은 집적 회로내의 MOSFET의 최소 피쳐 크기를 감소시키려고 지속적으로 노력하였다. 이러한 시도는 본질적으로 회로 기능 및 속도는 유지하거나 향상시키면서 낮은 비용으로 IC를 생산하려는 요구가 동기가 되었다. 예를 들면, 이러한 스케일 다운은 이들 IC내에 존재하는 트랜지스터의 고유 치수, 특히 게이트 길이, 게이트 산화물 두께 및 접합 깊이를 감소시키고, 채널 도핑 레벨을 증가시킴으로써 달성될 수 있다.
쇼트(short) MOS 트랜지스터는 통상적으로 소위 쇼트 채널 효과(short-channel effect(SCE))로부터 악영향을 받는다. 즉, 게이트 길이가 감소되는 경우에 소스 및 드레인 영역이 서로 근접할 것이다. 이것은 스위칭이 게이트 전극에의해서 보다 덜 제어되어 원치 않은 임계 전압의 감소를 야기한다는 의미에서 트랜지스터의 스위칭에 악영향을 미친다. 이러한 악영향은 소스 및 드레인 주위의 공핍 영역(depletion region)이 채널 영역의 더욱 큰 부분을 차지하도록 하여 채널 내에 반전(inversion)을 획득하는 데에 게이트 상에 보다 낮은 전위가 요구되도록 하는 메카니즘에 의해서 설명될 수 있다.
통상적인 MOSFET 스케일링 시나리오에서, 접합 깊이를 감소시키고 채널 도펀트 농도를 증가시킴으로써 SCE는 수용가능한 한계 내로 유지되었다. 그러나, 이들 통상적인 시나리오는 서브 0.18 마이크론 디바이스(sub-0.18 micron devices)에서는 더 이상 효과적이지 않은데, 이는 이들 디바이스에서는 SCE의 억압(suppression)이 채널 내의 너무 높은 도핑 레벨을 요구하여 접합 항복(junction breakdown)을 야기하기 때문이다.
이러한 문제점에 대해 제안된 해결책은 포켓 또는 할로 역도핑(a halo counterdoping)을 이용하는 것이다. 인, 비소 또는 안티몬 이온이 PMOS 트랜지스터내의 포켓에 이용되며, 붕소 또는 인듐 이온이 NMOS 트랜지스터의 포켓에 이용된다. 포켓 주입은 S/D 영역의 매우 근접한 곳에서의 중간 채널 도핑 레벨을 상승시키는 데에 이용된다. 이것은 게이트 길이가 감소되는 경우에 채널 도핑 영역의 순증가(net increase)를 초래하여, 쇼트 채널 디바이스에 대한 S/D 공핍 영역의 영향을 억제한다.
표준 MOS 프로세싱, 특히 통상적인 상보형 MOS 프로세싱에 있어서, 할로 주입 단계라고도 불리는 포켓 주입 단계는 S/D (연장(extension)) 주입 단계와 결합된다. 이러한 결합된 주입 단계 동안에, 실리콘 웨이퍼의 소정의 영역은 이들 영역의 원하지 않은 주입을 방지하기 위하여 패터닝된 레지스트층(a patterned resist layer)으로 피복된다. 예를 들면, PMOS 트랜지스터는 NMOS 트랜지스터의 형성동안에 피복되며, NMOS 트랜지스터는 PMOS 트랜지스터의 형성동안에 피복된다. 상기 레지스트층의 제거후에 이들 포켓 주입 및 S/D 주입은 단일 어닐링 단계에서 활성화된다. 이러한 어닐링 단계 동안의 도펀트 확산은 포켓 도펀트 및 S/D 도펀트 모두의 분포를 결정한다.
주 도펀트(a primary dopant)의 제 1 확산 영역 및 할로 확산 영역의 크기가 어닐링에 의해서 조절되는 프로세스의 예는 US-A-5,227,321에 주어진다.
한 어닐링 단계가 도펀트를 확산시키는 데에 이용되는 이러한 접근 방식의 단점은 디바이스 성능을 향상시키기 위하여 포켓 및 S/D 영역의 도핑 프로파일(doping profile)이 독립적으로 형성될 수 없다는 점이다.
따라서, 포켓 영역 및 S/D 영역을 개별적으로, 그리고 독립적으로 주입하고 어닐링할 가능성이 만들어져야 한다. 이것은 도펀트 분포를 최적화하고, 이로 인하여 쇼트 채널 성능을 최적화할 가능성을 제공할 것이다.
그러나, 문제점은 주입동안에 웨이퍼의 일부를 피복하는 레지스트층은 250℃보다 높은 온도에 노출될 수 없다는 사실에 있다. 이것은 포켓 및 S/D의 완전한 격리 형성은 추가적인 레지스트 마스킹 단계(an additional resist masking)의 사용을 요구할 것이라는 것을 의미한다. CMOS 프로세스에 있어서, 이것은 2개의 추가적인 리소그래피(lithography) 단계가 요구되는 것을 의미할 것이다. 본 발명의방법은 추가적인 마스킹 또는 리소그래피 단계를 요구하여서는 안되는데, 이것은 이러한 단게가 제조 프로세스를 연장하고 복잡하게 하여 제조 비용을 상당히 증가시키기 때문이다.
본 발명은 통상적인 MOS 트랜지스터 기술에서의 문제점들을 극복하기 위한 것이다.
이러한 목적은 포켓 및 S/D 영역의 독립적인 형성을 가능하게 하는 하드 마스킹층(hard masking layer)을 이용함으로써 달성된다.
보다 상세히 기술하면, 본 발명은
(a) NMOS 트랜지스터가 제공될 P 웰 영역 및 PMOS 트랜지스터가 제공될 N 웰 영역을 가지는 반도체 기판을 제공하는 단계와,
(b) P 웰 영역 및 N 웰 영역상에 게이트 전극을 형성하는 단계와,
(c) P 웰 영역 또는 N 웰 영역중 하나를 피복하는 하드 마스크를 도포하는 단계와,
(d) 하드 마스크에 의해서 피복되지 않은 영역 내에 소스 및 드레인을 주입하고, 이어서 열 활성화(heat activation)하는 단계와,
(e) 하드 마스크에 의해서 피복되지 않은 영역 내에 포켓 주입물(pocket implants)을 주입하고, 이어서 열 활성화하는 단계와,
(f) 하드 마스크를 제거하는 단계
를 포함하는 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하는 반도체 디바이스를 제조하는 방법에 관한 것이다.
바람직하게, 단계 (c)는 하드 마스크층을 도포하며, 하드 마스크층을 레지스트층으로 피복하고, 이러한 레지스트층을 패터닝하며, 패터닝된 레지스트층을 하드 마스크층을 패터닝하기 위한 마스크로 이용하여 하드 마스크를 형성함으로써 이루어진다.
하드 마스크는 주입된 도펀트의 침투를 방지하기 위하여 충분히 두꺼워야 하므로, 바람직하게 적어도 0.05 마이크론의 두께를 가진다. 하드 마스크의 두께의 상한은 보다 덜 엄격하다. 때때로 두께는 경제적인 고려에 의해서 결정되며, 결과적으로 두께가 많이 두껍지 않을 것이다. 통상적으로, 하드 마스크에 요구되는 두께는 하드 마스크를 형성하는 데에 이용되는 층의 화학 성분에 의존한다. 이것은 주입된 이온의 침투 깊이를 결정한다. 예를 들어, 0.25 마이크론 보다 작은 두께, 바람직하게는 0.20 마이크론 보다 작은 두께를 가지는 SiGe 하드 마스크와 같은 너무 두껍지 않은 하드 마스크의 이용은 경사형 포켓 주입(tilted pocket implants) 동안에 발생할 수 있는 이온 쉐도우잉(ion shadowing)의 효과가 감소되는 추가적인 장점을 가진다. 예를 들어, 약 0.15 마이크론의 두께를 가지는 SiGe 하드 마스크를 이용함으로써 매우 좋은 결과가 얻어진다.
비록 몇몇 물질, 특히 몇몇 산화물, 질화물 및 산질화물이 하드 마스크로 이용될 수 있지만, 하드 마스크는 바람직하게 Ge 도핑된 실리콘, 특히 Ge 도핑된 다결정 실리콘(폴리 Si1-xGex, 이 물질은 x > 0.3인 경우에 약 450℃의 온도에서 증착될 수 있으며, 급격한 열적 어닐링 조건에 대한 내성이 있음), Si-리치 SiN(Si-rich SiN) 또는 다결정 Ge를 포함한다. 이들 물질들은, 예를 들어 화학 기상 증착법에 의해서 도포될 수 있으며, 예를 들어 플라즈마 에칭(plasma etching)에 의해서 패터닝될 수 있다. 이들 물질은, 예를 들면 통상적인 습식 에칭에 의해서 산화물 및 실리콘으로부터 매우 선택적으로 제거될 수 있다.
본 발명은 본 발명에 따른 적절한 방법을 도시하는 도 1 내지 도 5를 참조하여 보다 상세히 기술될 것이다.
도 1에는 실리콘 기판(1)이 도시되는데, 여기에는 N 웰 영역(2) 및 P 웰 영역(3)이 제공되며, 필드 격리부(a field isolation)(4)에 의해서 분리된다. N 웰 영역에는 PMOS 트랜지스터(6)가 제공되는 반면에 P 웰 영역(3)에는 NMOS 트랜지스터(5)가 제공될 것이다. P 웰 영역(3)과 N 웰 영역(2) 모두에는 게이트 산화물(7)이 제공되며, 그 상부에는 게이트 전극(8)이 형성된다. 폴리실리콘 게이트 전극(8)의 형성 후에, 몇 나노미터(nanometers)의 산화물 성장에 상당하는 쇼트 산화 단계(short oxidation step)가 바람직하게 수행되어 실리콘 기판 및 폴리실리콘 게이트 전극(8)을 산화물층(9)으로 피복한다.
그런 다음, Ge 도핑된 다결정(폴리 Si0.65Ge0.35)의 하드 마스크(10)(도 2)가 450℃에서의 화학 기상 증착에 의해서 도포된다. 이 층은 약 0.15 마이크론의 두께로 도포된다. 통상적으로 이용되는 포토레지스트층(11)(약 0.5 마이크론의 두께)이 하드 마스크층(10)의 상부상에 도포되며, 통상적인 리소그래피를 이용하여 패터닝된다. 패터닝된 레지스트층(11)은 플라즈마 에칭에 의하여 하드마스크층(10)을 패터닝하기 위한 마스크로서 이용되는데, 그 결과는 도 3에 도시된다.
도 4는 비소 이온이 P 웰 영역(3)내에 5 내지 15 KeV의 범위의 에너지 및 1E15 내지 5E15 ㎝-2사이의 범위, 바람직하게 3E14 내지 1E15 ㎝-2사이의 범위의 도우즈(dose)로 주입되는 단계를 도시하는데, 이러한 주입 단계 후에 통상적인 어닐링 단계가 이어지며, 이로부터 소스 및 드레인(12)을 형성한다. 도 5는 20 내지 40°의 경사각에서의 붕소 이온을 이용한 포켓 주입(15-30 KeV;1E12-1E14 ㎝-2)을 도시하는데, 그 이후에 어닐링 단계가 이어진다. 도 4 및 도 5에 도시된 단계는 선택적으로 역전되어 제 1 포켓 주입/어닐링이 먼저 수행되고 이후에 소스/드레인 주입/어닐링이 수행될 수 있다.
이어서, 하드 마스크(10)는 웨이퍼(도시되지 않음)로부터 선택적으로 제거된다. 원한다면, 도 2 내지 도 5에서 나타난 것과 동일한 단계가 N 웰 영역(2)에 대하여 수행될 수 있는데, 이때에는 B 또는 BF2이온을 소스/드레인 주입에 이용하며, As 또는 P 이온을 포켓 주입에 이용한다.
본 발명의 일부로서 상기 기술된 단계를 따른 후에, 선택적으로 주입된 구조물은 통상적으로 추가적인 프로세싱을 거쳐서 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하는 반도체 디바이스를 완성한다. 보다 구체적으로, 통상적으로 산화물 또는 질화물의 측벽 스페이서(side wall spacer)가 게이트 전극의 측상에 형성된다. 이어서, 통상적인 마스크 기술을 이용하여 NMOS 영역이 통상적으로비소(arsenic)로 선택적으로 도핑되며, PMOS 영역은 통상적으로 붕소로 선택적으로 도핑된다. NMOS 및 PMOS 도핑 단계는 다른 순서로도 수행될 수 있다. 그런 다음, 어닐링 단계가 수행되어 도핑된 영역을 활성화시킨다. 마지막으로, 통상적인 실리사이드화(silicidation) 및 금속화(metallisation) 단계가 수행되어 궁극적으로 원하는 반도체 디바이스를 제공한다.

Claims (6)

  1. PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하는 반도체 디바이스를 제조하는 방법에 있어서,
    (a) 상기 NMOS 트랜지스터가 제공될 P 웰 영역(a P-well region) 및 상기 PMOS 트랜지스터가 제공될 N 웰 영역을 가지는 반도체 기판을 제공하는 단계와,
    (b) 상기 P 웰 영역 및 상기 N 웰 영역 상에 게이트 전극(gate electrodes)을 형성하는 단계와,
    (c) 상기 P 웰 영역 또는 상기 N 웰 영역 중 하나의 영역을 피복하는 하드 마스크(a hard mask)를 도포하는 단계와,
    (d) 상기 하드 마스크에 의해서 피복되지 않은 영역 내에 소스(a source) 및 드레인(a drain)을 주입하고, 이어서 열 활성화(heat activation)하는 단계와,
    (e) 상기 하드 마스크에 의해서 피복되지 않은 영역 내에 포켓 주입물(pocket implants)을 주입하고, 이어서 열 활성화하는 단계와,
    (f) 상기 하드 마스크를 제거하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    상기 하드 마스크의 도포에 앞서, 유전층이 도포되어 상기 반도체 기판 및상기 게이트 전극을 피복하는 반도체 디바이스 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 단계 (c)는 하드 마스크층을 도포하며, 상기 하드 마스크층을 레지스트층으로 피복하고, 상기 레지스트층을 패터닝하며, 상기 패터닝된 레지스트층을 상기 하드 마스크층을 패터닝하기 위한 마스크로 이용하여 상기 하드 마스크를 형성함으로써 이루어지는 반도체 디바이스 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 하드 마스크는 적어도 0.05 마이크론의 두께로 도포되는 반도체 디바이스 제조 방법.
  5. 제 4 항에 있어서,
    상기 하드 마스크는 0.25 마이크론보다 작은 두께로 도포되는 반도체 디바이스 제조 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 도포되는 하드 마스크는 Ge 도핑된 실리콘(Ge-doped silicon), Si 리치 SiN(Si-rich SiN) 또는 다결정 Ge(polycrystalline Ge)를 포함하는 반도체 디바이스 제조 방법.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6784062B2 (en) * 2002-06-03 2004-08-31 Micron Technology, Inc. Transistor formation for semiconductor devices
JP3730947B2 (ja) * 2002-10-08 2006-01-05 松下電器産業株式会社 半導体装置の製造方法
WO2005096098A2 (en) * 2004-03-30 2005-10-13 Carl Zeiss Smt Ag Projection objective, projection exposure apparatus and reflective reticle for microlithography
US8212988B2 (en) * 2004-08-06 2012-07-03 Carl Zeiss GmbH Projection objective for microlithography
US7511890B2 (en) * 2005-02-04 2009-03-31 Carl Zeiss Smt Ag Refractive optical imaging system, in particular projection objective for microlithography
US7704865B2 (en) * 2005-08-23 2010-04-27 Macronix International Co., Ltd. Methods of forming charge-trapping dielectric layers for semiconductor memory devices
US9679602B2 (en) 2006-06-14 2017-06-13 Seagate Technology Llc Disc drive circuitry swap
KR100779395B1 (ko) * 2006-08-31 2007-11-23 동부일렉트로닉스 주식회사 반도체소자 및 그 제조방법
US9305590B2 (en) 2007-10-16 2016-04-05 Seagate Technology Llc Prevent data storage device circuitry swap
US20100330756A1 (en) * 2009-06-25 2010-12-30 International Business Machines Corporation Integrated circuit structure manufacturing methods using hard mask and photoresist combination
US8877596B2 (en) 2010-06-24 2014-11-04 International Business Machines Corporation Semiconductor devices with asymmetric halo implantation and method of manufacture
DE102010063782B4 (de) * 2010-12-21 2016-12-15 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung von Transistoren mit Metallgatestapeln mit großem ε und einem eingebetteten Verspannungsmaterial
CN115064534A (zh) * 2022-07-12 2022-09-16 上海积塔半导体有限公司 一种半导体器件及其制备方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5513953A (en) * 1978-07-18 1980-01-31 Fujitsu Ltd Complementary integrated circuit
JPS5651872A (en) * 1979-10-05 1981-05-09 Oki Electric Ind Co Ltd Manufacture of complementary type mos transistor
JPH01145849A (ja) * 1987-12-01 1989-06-07 Fujitsu Ltd 半導体装置の製造方法
JPH029164A (ja) * 1988-06-28 1990-01-12 Matsushita Electric Ind Co Ltd パターン形成方法および半導体装置の製造方法
JPH02162739A (ja) * 1988-12-15 1990-06-22 Fujitsu Ltd 半導体装置の製造方法
US5227321A (en) * 1990-07-05 1993-07-13 Micron Technology, Inc. Method for forming MOS transistors
JP2917696B2 (ja) * 1992-08-22 1999-07-12 日本電気株式会社 Ｃｍｏｓ半導体装置の製造方法
JP3062398B2 (ja) * 1993-06-25 2000-07-10 松下電器産業株式会社 Ｃｍｏｓ半導体装置の製造方法
US5292681A (en) * 1993-09-16 1994-03-08 Micron Semiconductor, Inc. Method of processing a semiconductor wafer to form an array of nonvolatile memory devices employing floating gate transistors and peripheral area having CMOS transistors
US5489546A (en) * 1995-05-24 1996-02-06 Micron Technology, Inc. Method of forming CMOS devices using independent thickness spacers in a split-polysilicon DRAM process
US6004854A (en) * 1995-07-17 1999-12-21 Micron Technology, Inc. Method of forming CMOS integrated circuitry
US5736440A (en) * 1995-11-27 1998-04-07 Micron Technology, Inc. Semiconductor processing method of forming complementary NMOS and PMOS field effect transistors on a substrate
JPH09205151A (ja) * 1996-01-26 1997-08-05 Sony Corp 相補型半導体装置の製造方法
JP2980057B2 (ja) * 1997-04-30 1999-11-22 日本電気株式会社 半導体装置の製造方法
US5904520A (en) * 1998-01-05 1999-05-18 Utek Semiconductor Corp. Method of fabricating a CMOS transistor
US6187619B1 (en) * 1998-02-17 2001-02-13 Shye-Lin Wu Method to fabricate short-channel MOSFETs with an improvement in ESD resistance
US5920774A (en) * 1998-02-17 1999-07-06 Texas Instruments - Acer Incorporate Method to fabricate short-channel MOSFETS with an improvement in ESD resistance

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