KR20020005456A

KR20020005456A - 반도체 디바이스 시험방법·반도체 디바이스 시험장치

Info

Publication number: KR20020005456A
Application number: KR1020010040120A
Authority: KR
Inventors: 호사코다카히로
Original assignee: 오우라 히로시; 가부시키가이샤 아드반테스트
Priority date: 2000-07-06
Filing date: 2001-07-05
Publication date: 2002-01-17
Anticipated expiration: 2021-07-05
Also published as: TW519569B; DE10132241A1; KR100413509B1; JP2002025294A; DE10132241B4; JP4782271B2; US6865698B2; US20020003433A1

Abstract

데이터의 판독출력과 동기하여 기준클록을 출력하고, 이 기준클록을 데이터의 전송에 제공하는 반도체 디바이스에 있어서, 기준클록과 데이터의 발생타이밍을 타이밍비교기(11A, 11B)로 타이밍비교하고, 그 타이밍비교결과를 논리비교기(12A, 12B)로 논리비교하고, 그 논리비교결과의 조가 소정의 논리조건을 만족시키는지 여부를 논리조건판정기(13)로 비교하고, 소정의 조건을 만족한 상태를 검출하여 기준클록과 데이터와의 위상차가 소정치 이상이라고 판정하고, 또는 데이터의 지속시간이 소정의 시간이상 계속되었다고 판정을 한다.

Description

반도체 디바이스 시험방법·반도체 디바이스 시험장치{SEMICONDUCTOR DEVICE TESTING METHOD AND SEMICONDUCTOR DEVICE TESTING APPARATUS}

발명의 배경

본 발명은 기준클록과, 그 기준클록에 동기한 데이터를 출력하는 반도체 디바이스를 시험하는 경우에 사용하기에 적합한 반도체 디바이스 시험방법 및 그 시험방법을 사용하여 동작하는 반도체 디바이스 시험장치에 관한 것이다.

여러가지인 종류의 반도체 디바이스중에는 입력클록과 동시에 단자에 인가된 데이터를 취입하고 기준클록과 그 기준클록에 동기된 데이터를 단자에 출력하는 타입의 반도체 디바이스가 있다. 예컨대 DDRSDRAM(Double Data Rate SynchronousDynamic Random Access Memory)은, 입력클록과 동시에 인가된 어드레스 데이터를 취입하고 입력클록에 동기한 기준클록을 DLL(Delayed Locked Loop)에 의해 생성하고, 그들 어드레스로부터 판독한 데이터를 기준클록에 동기하여 기준클록과 동시에 출력함으로서, 본 기준클록의 타이밍을 이용하여 다른 디바이스로의 데이터의 전송을 용이하게 하고 있다.

도 13은 이전 종류의 메모리 디바이스의 판독시의 양태를 도시한 것이다. 도 13a에 도시한 DA, DB, DC…는 메모리 디바이스로부터 출력되는 데이터(어느 하나의 핀으로부터 출력된 데이터)를 나타낸다. TD1, TD2…는 각 테스트사이클을 나타낸다. 도 13b에 도시한 DQS는 메모리 디바이스로부터 출력되는 기준클록을 나타낸다. 데이터(DA, DB, DC…)(임의의 것을 대표하여 DQ라고 나타내는 것으로 한다)는 이 기준클록(DQS)에 동기하여 메모리 디바이스로부터 출력된다. 이 기준클록은 메모리 디바이스가 동작하고 있는 상태에서는 다른 디바이스에 데이터(DA, DB, DC…)를 전송할 때의 동기신호(데이터스트로브)로서 이용된다.

이 메모리 디바이스를 시험하는 경우의 시험항목중의 하나에, 각 기준클록(DQS)의 전연 또는 후연(도면에서는 전연)의 타이밍부터 데이터의 변화점까지의 시간치(위상차)(dI1, dI2, dI3…)가 예컨대 극히 짧을수록 응답이 빠르고 우수한 특성을 갖는 메모리 디바이스로서 평가되어, 미리 결정된 값(Tdq) 보다 짧은 것이 요구된다. 또 기준클록(DQS)의 전연으로부터 데이터(DQ)의 후연까지의 시간(dJ1 및 dJ2)은 적어도 미리 결정된 값(Tdr) 보다 긴 것이 요구되어 이것을 만족시키고 있다면, 데이터의 지속성이 좋은 메모리 디바이스라 평가된다. 이것들의 시간의 장단에 의하여 피시험 메모리 디바이스의 그레이드가 결정된다.

메모리 디바이스가 동작상태에서는 외부로부터 클록이 인가되어, 이 클록에 기초하여 기준클록(DQS)이 생성이 되고, 이 기준클록(DQS)에 동기하여 데이터(DQ)가 출력된다. 따라서, 시험장치에서 메모리 디바이스의 시험을 행하는 경우에도 시험장치측으로부터 피시험 메모리 디바이스에 클록을 인가하고, 그 클록에 기초하여 피시험 메모리 디바이스의 내부에서 기준클록(DQS)을 생성하여, 데이터(DQ)와 동시에 데이터 전송을 위한 기준클록으로서 출력된다. 출력데이터(DQ)의 변화점은 이 기준클록의 전연 또는 후연의 타이밍에 대하여 규정되어 있으므로 메모리 디바이스의 시험에 있어서는, 이 전연 또는 후연의 타이밍으로부터 데이터(DA, DB, DC…)의 변화점까지의 시간(dI1, dI2, dI3, …또는 dJ1, dJ2, dJ3, …)을 측정하여 평가한다.

상기한 바와 같이 반도체 디바이스로부터 출력되는 기준클록은 그 반도체 디바이스의 내부에서 생성되기 때문에, 그 발생타이밍은 본 반도체 디바이스의 온도의 영향을 크게 받아서, 도 14에 도시한 바와 같이 각각의 반도체 디바이스(A, B, C, …)에 의하여 기준클록(DQS1, DQS2, DQS3, …)의 위상에 차가 발생하는 현상이 나타난다. 더우기 예컨대 메모리 디바이스의 경우, 이들 위상의 차는 각각의 메모리 디바이스에 의하여 다른 것에 더하여, 동일 메모리 디바이스의 내부에서도 액세스하는 어드레스의 차이, 시간의 경과(열적인 변화)에 따라서 변동하는 소위 지터(J)가 발생하는 현상도 나타난다.

따라서, 기준클록(DQS)의 전연의 타이밍 또는 후연의 타이밍으로부터데이터(DA, DB, DC, …)의 변화점까지의 시간(dI1, dI2, dI3, …또는 dJ1, dJ2, dJ3, …)을 측정하기 위해서는, 우선 각 반도체 디바이스로부터 출력되는 기준클록(DQS)의 전연의 타이밍 또는 후연의 타이밍이 기지된 값으로서 주어지지 않으면 안된다.

기준클록(DQS)의 발생타이밍을 기지된 값으로서 취득하는데에는 미리 시험으로 사용하는 모든 시험패턴(모든 테스트사이클)을 순차로 피시험 디바이스에 인가하여, 그 각 시험패턴의 판독시에 발생하는 기준클록(DQS)의 발생타이밍을 측정하고, 그 측정치를 미리 측정메모리 등에 기억시켜서 모든 테스트사이클에 걸쳐서 기준클록(DQS)의 발생타이밍의 데이터를 취득한 상태로 실제의 시험을 행하는 방법이 고려된다. 즉 시험장치의 테스트사이클을 규정하고 있는 동작클록을 기준으로 하여 기준클록(DQS)의 타이밍 및 출력데이터(DQS)의 변화점을 각기 측정한다.

실제의 시험에서는 미리 측정하여, 메모리에 기억시킨 기준클록(DQS)의 발생타이밍을 각 테스트사이클별로 판독하고, 그 판독된 기준클록(DQS)의 발생타이밍으로부터 각 데이터의 전연의 타이밍 또는 후연의 타이밍까지의 시간차(테스트사이클에 대한 위상차)를 측정하여, 데이터(DQ)의 전연측의 타이밍을 시험하는 경우는 이 위상차가 소정의 값(Tdq)을 초과하지 않으면 양호하다고 판정하고, 위상차가 소정의 시간(Tdq)을 초과한 경우를 불량이라고 판정하고, 데이터(DQ)의 후연측의 지속시간을 시험하는 경우는 데이터의 후연까지의 위상차가 소정의 시간(Tdr) 이상 계속되었는가를 판정하면 된다.

상기한 바와 같이, 기준클록(DQS)의 발생타이밍을 모든 테스트사이클별로 측정하여, 그 측정치를 취득한 상태에서 실제의 시험을 행하려고 한다면, 실질적으로 시험에 요하는 시간은 통상의 배의 시간을 필요로 해서, 시험에 요하는 시간이 길어지게 되어버리는 결점이 있다.

또, 도 14에 도시한 바와 같이, 기준클록(DQS)의 발생타이밍에는 랜덤한 지터(J)를 포함한 것이 되기 때문에, 한번 모든 테스트사이클에 걸쳐서 그 발생타이밍을 측정하였다고 하여도, 그 측정치는 재현성에 부족하여, 신뢰성은 낮다. 따라서 그 측정치를 이용하여 행하는 시험의 정확도도 신뢰성이 낮아진다.

발명의 요약

본 발명의 목적은 자기가 발생하는 기준클록을 기준으로 각 데이터의 위상이 소정의 위상차의 범위에 들어있는지 여부를 판정해야 하는 반도체 디바이스의 시험방법에 있어서, 처음부터 리얼타임으로 시험을 행할 수가 있고, 따라서 단시간에 시험을 완료할 수가 있으며, 더욱이 시험결과의 신뢰성도 높은 반도체 디바이스 시험방법을 제안할려고 하는 것이다.

본 발명에 의하면, 데이터와, 그 데이터와 동기하여, 데이터의 전송에 주는 기준클록을 출력하는 반도체 디바이스의 시험방법은, 이하의 단계를 포함한다.

(a) 출력된 상기 기준클록과 상기 데이터에 대하여, 제 1 및 제 2 스트로브펄스의 타이밍으로 그들 논리를 제 1 및 제 2 기대치와 비교하여, 제 1 및 제 2 비교결과를 출력하는 것을 순차 상기 제 1 및 제 2 스트로브펄스의 타이밍을 같은 시간폭으로 옮겨서 반복하여 실행하는 다나계,

(b) 상기 제 1 및 제 2 스트로브펄스에 의한 비교마다, 상기 제 1 비교결과와 상기 제 2 비교결과의 논리가 미리 결정된 논리의 관계로 되어 있는가를 비교하고, 그 비교에 기초하여 상기 데이터의 타이밍이 상기 기준클록의 타이밍에 대하여 소정의 위상관계를 만족하고 있는지 여부를 판정단계.

본 발명에 의한 반도체 디바이스 시험장치는,

피시험 디바이스의 클록출력단자로부터 출력되는 기준클록의 타이밍을 제 1 스트로브펄스의 발생타이밍으로 타이밍비교하는 제 1 타이밍비교기와,

피시험 디바이스의 각 출력단자로부터 출력되는 각 데이터의 타이밍을 각각 제 2 스트로브펄스의 발생타이밍으로 타이밍비교하는 복수의 제 2 타이밍비교기와,

상기 제 1 타이밍비교기의 타이밍비교결과를 소정의 제 1 기대치와 비교하는 제 1 논리비교기와,

상기 제 2 타이밍비교기의 각 타이밍비교결과를 각각 소정의 제 2 기대치와 비교하는 복수의 제 2 논리비교기와,

상기 제 1 논리비교기의 논리비교결과의 상기 제 2 논리비교기의 논리비교결과의 각각을 비교하여, 상기 제 1 논리비교기의 비교결과와, 제 2 논리비교기의 논리비교결과가 소정의 조건을 만족한 것을 판정하는 논리조건판정기를 포함하도록 구성된다.

이와 같이, 본 발명에 의한 반도체 디바이스 시험방법 및 반도체 디바이스 시험장치에서는, 기준클록에 대한 판정결과와 각 데이터에 대한 판정결과의 조합이 소정의 조건을 만족한 것을 검출하여 데이터의 발생타이밍이 기준클록의 발생타이밍보다 소정시간이상 지연되고 있지 않다고 판정한다. 혹은, 기준클록의 기준에지의 타이밍으로부터 데이터의 후연까지의 지속시간이 소정시간 이상을 만족하는가를 판정한다.

여기서 각 데이터의 발생타이밍을 비교하기 위한 스트로브펄스의 위상을 기준클록의 발생타이밍을 비교하기 위한 스트로브펄스의 위상보다 소정의 시간지연위상으로 설정함으로서, 기준클록의 논리판정결과와, 각 데이터의 논리판정결과와의 조합이 소정의 논리조건을 만족한 경우에 각 데이터의 발생타이밍이 설정된 지연위상보다 지연되지 않는다고 판정할 수가 있고, 혹은 데이터의 지속시간이 소정의 시간이상 계속된 것이라고 판정할 수가 있다.

따라서, 본 발명에 의하면 통상의 반도체 디바이스 시험장치의 각 논리비교기의 후단에 논리조건판정기를 설치하는 것만큼의 비교적 간단한 구성으로 기준클록을 출력하는 반도체 디바이스의 시험을 단시간에 끝낼 수가 있으며, 또 시험의 신뢰성도 높은 반도체 디바이스 시험방법 및 반도체 디바이스 시험장치를 제공할 수가 있다는 이점을 얻을 수 있다.

도 1은 본 발명에 의한 반도체 디바이스 시험장치의 일실시예를 설명하기 위한 블록도,

도 2는 본 발명에서 사용하는 레벨비교기 및 타이밍비교기를 설명하기 위한 블록도,

도 3은 도 2에 표시한 타이밍비교기의 동작을 설명하기 위한 타이밍차트,

도 4는 본 발명에서 시험대상으로 하고 있는 반도체 디바이스가 출력하는 기준클록과 데이터의 관계를 설명하기 위한 타이밍차트,

도 5a는 Ta=Tdq로 하여, 데이터의 전연(前緣)의 타이밍을 시험하는 경우의 시험방법을 설명하기 위한 타이밍차트,

도 5b는 도 5a에 의한 논리판정결과를 시계열로 배열하여 도시한 도,

도 6a는 Ta<Tdq로 하여, 데이터의 전연의 타이밍을 시험하는 경우의 시험방법을 설명하기 위한 타이밍차트,

도 6b는 도 6a에 의한 논리판정결과를 시계열로 배열하여 도시한 도,

도 7a는 Ta>Tq로 하여, 데이터의 전연의 타이밍을 시험하는 경우의 시험방법을 설명하기 위한 타이밍차트,

도 7b는 도 7a에 의한 논리판정결과를 시계열로 배열하여 도시한 도,

도 8a는 Tb=Tr로 하여, 데이터의 후연(後緣)의 타이밍을 시험하는 경우의 시험방법을 설명하기 위한 타이밍차트,

도 8b는 도 8a에 의한 논리판정결과를 시계열로 배열하여 도시한 도,

도 9a는 Tb>Tdr로 하여, 데이터의 후연의 타이밍을 시험하는 경우의 시험방법을 설명하기 위한 타이밍차트,

도 9b는 도 9a에 의한 논리판정결과를 시계열로 배열하여 도시한 도,

도 10a는 Tb<Tdr로 하여, 데이터의 전연의 타이밍을 시험하는 경우의 시험방법을 설명하기 위한 타이밍차트,

도 10b는 도 10a에 의한 논리판정결과를 시계열로 배열하여 도시한 도,

도 11a는 데이터 전연에 대한 비교결과에 기초한 논리조건판정기의 동작을 설명하기 위한 진리치표,

도 11b는 데이터 후연에 대한 비교결과에 기초한 논리조건판정기의 동작을 설명하기 위한 진리치표,

도 12는 본 발명의 주요부를 이루는 논리조건판정기의 구체적인 구성의 일예를 설명하기 위한 블록도,

도 13은 본 발명에서 해결하고자 하는 과제를 설명하기 위한 타이밍차트,

도 14는 피시험 반도체 디바이스의 출력데이터의 지터를 설명하기 위한 타이밍차트.

(부호의 설명)

10A, 10B: 레벨비교기 11A: 제 1 타이밍비교기

11B: 제 2 타이밍비교기 12A: 제 1 논리비교기

12B: 제 2 논리비교기 13: 논리조건판정기

14: 시험장치본체 CLK: 클록

CP1, CP2: 전압비교기 DA∼DC: 데이터

DQS: 기준클록 DUT: 피시험 반도체 디바이스

J: 지터 NUX: 멀티플렉서

PA1, PA2: 선택신호 PA: 펄스신호

STB: 스트로브펄스 RG1∼RG4: 선택신호

TQS: 출력단자 VOH: 논리기준전압

바람직한 실시예의 상세한 설명

도 1에 본 발명에 의한 반도체 디바이스 시험방법에 의해 기준클록(DQS)을 발생하는 반도체 디바이스를 시험하는 반도체 디바이스 시험장치의 일실시예를 나타낸다.

도 1에 있어서 DUT는 피시험 반도체 디바이스를 나타낸다. 반도체디바이스(DUT)에는 시험장치본체(14)로부터 클록(CLK)과, 이에 동기한 데이터(데이터, 어드레스)가 인가된다. 이 피시험 반도체 디바이스(DUT)는 데이터(DQ)를 출력하는 데이터 출력단자(TD)와, 기준클록(DQS)을 출력하는 출력단자(TQS)를 가진다. 클록출력단자(TQS)에는 레벨비교기(10A)와, 제 1 타이밍비교기(11A)와, 제 1 논리비교기(12A)의 종속회로가 접속된다.

또 데이터출력단자(TD)에도 마찬가지로 레벨비교기(10B)와, 타이밍비교기(11B)와 제 2 논리비교기(12B)로 이루어진 종속회로가 접속된다. 도 1에서는 데이터출력단자(TD)를 1개 도시하고 있으나, 현실적으로는 16개 정도의 출력단자(TD)가 존재하며, 따라서 그들 출력단자 모두에 대하여 각각 레벨비교기, 타이밍비교기 및 논리비교기인 종속회로가 설치되어 있다. 이들의 종속회로는 종래의 반도체 디바이스 시험장치의 구성과 같은 것도 된다.

본 발명의 특징으로 하는 구성은 기준클록(DQS)의 논리비교결과를 출력하는 제 1 논리비교기(12A)의 논리판정결과(PA1)와, 각 데이터(DQ)의 논리비교결과를 출력하는 제 2 논리비교기(12B)의 논리판정결과(PA2)의 조가 논리조건을 만족하고 있는가를 판정하는 논리조건판정기(13)를 설치한 구성으로 한 점이다.

먼저 레벨비교기(10A)와 제 1 타이밍비교기(11A)와 제 1 논리비교기(12A)의 각 동작에 대하여 설명한다. 또한, 레벨비교기(10B), 제 2 타이밍비교기(11B), 제 2 논리비교기(12B)는 각각 레벨비교기(10A), 제 1 타이밍비교기(11A), 제 1 논리비교기(12A)와 같은 구성이므로 도시하지 않는다.

레벨비교기(10A)는 동시에 도 2에 도시한 바와 같이 한조의 전압비교기(CP1,CP2)에 의하여 구성되고, 전압비교기(CP1)의 비반전입력단자와 전압비교기(CP2)의 반전입력단자가 서로 접속되고, 그 접속점에 피시험 디바이스(DUT)로부터의 기준클록(DQS)이 입력된다. 전압비교기(CP1)의 반전입력단자에는 H논리기준전압(VOH)이 인가되어 있으며, 전압비교기(CP2)의 비반전입력단자에는 L논리기준전압(VOL)이 주어져 있다. 이들 한조의 전압비교기(CP1, CP2)에 의해 피시험 반도체 디바이스(DUT)가 출력하는 기준클록(DQS)(도 8 참조)의 논리치가 정규의 전압조건을 만족하고 있는지 여부를 판정한다. 전압비교기(CP1)는 기준클록(DQS)의 H논리의 전압이 기준전압치(VOH) 이상인지 여부를 판정한다.

또 전압비교기(CP2)는 기준클록(DQS)의 L논리측의 전압이 기준전압치(VOL) 이하인지 여부를 판정한다.

이들의 판정결과를 타이밍비교기(11A)에 입력하여, 시험장치본체(14)(도 1 참조)로부터의 스트로브펄스(STB1)가 인가된 타이밍으로 전압비교기(CP1 및 CP2)의 출력의 상태를 판독한다. 즉 타이밍비교기(11A)는 스트로브펄스(STB1)의 인가타이밍별로 그때의 입력되어 있는 기준클록(DQS)의 논리치를 판독하는 동작을 실행한다. 따라서 기준클록(DQS)이 기준전압(VOH) 이상이라면, 전압비교기(CP1, CP2)의 출력 "1", "0"이 타이밍비교기(11A)로부터 출력되고, 기준클록(DQS)이 기준전압(VOL) 이하이면, 전압비교기(CP1, CP2)의 출력이 "0", "1"이 타이밍비교기(11A)로부터 출력된다. 기준클록(DQS)이 기준전압(VOH, VOL)의 사이인의 경우 "0", "0"이 출력된다. 이하 이들 전압비교기(CP1, CP2)의 논리출력을 취입한 타이밍비교기(11A)의 2개의 출력을 "10", "01", "00"과 같이 나타낸다.

논리비교기(12A)는 타이밍비교기(11A)가 스트로브펄스(STB1)의 타이밍으로 판독한 결과와 미리 테스트사이클별로 정한 기대치(EXV1)(도 2의 예에서는 논리 H="10")를 비교하여 테스트사이클별로 패스(양호), 페일(불량) 판정을 행하여 결과(PA1)를 출력한다.

판정은 기대치(EXV1)가 논리 H="10"일 때에는 전압비교기(CP1, CP2)로부터의 논리치가 "10"일 때 패스(양호), "00" 또는 "01"일 때 페일(불량)이라고 판정한다. 기대치(EXV1)가 논리 L="01"일 때는 전압비교기(CP1, CP2)로부터 논리치가 "01"일 때 패스(양호), "00" 또는 "10"일 때 페일(불량)이라고 판정한다. 판정결과가 패스인 경우, 예컨대 PA1="0"을 출력하고, 페일인 경우는 PA1="1"를 출력한다. 데이터(DQ)에 대한 제 2 레벨비교기(10B), 제 2 타이밍비교기(11B), 제 2 논리비교기(12B)의 구성 및 동작은 상술한 제 1 레벨비교기(10A), 제 1 타이밍비교기(11A), 제 1 논리비교기(12A)와 동일하며, 피시험 디바이스(DUT)로부터의 출력데이터(DQ)에 대하여, 논리비교기(12B)가 기대치(EXV2)와의 비교결과(PA2)를 출력한다.

도 3을 사용하여 기준클록(DQS)의 상승의 발생타이밍을 검출하는 동작을 설명한다. 기준클록(DQS)의 상승의 타이밍을 검출하는 테스트사이클에 있어서, 스트로브펄스(STB1)를 τT씩 지연하여 같은 테스트를 반복한다(도 3 참조).

즉, 스트로브펄스(STV1)를 τT씩 지연하여 같은 테스트를 반복함으로써, 테스트별로 스트로브펄스(STB1)가 τT씩 지연되어서 제 1 타이밍비교기(11A)에 인가되어서 전압비교기(CP1, CP2)의 출력 상태를 판독한다. 제 1 논리비교기(12A)는 제 1 타이밍비교기(11A)가 스트로브펄스(STB1)의 타이밍비교결과를 출력할 때마다 그비교결과와 기대치(EXV1)를 비교하여 패스(양호), 페일(불량)을 판정하여 결과(PA1)를 출력한다.

이 경우, 제 1 논리비교기(12A)의 출력(PA1)이 페일("1")에서 패스("0")로 변함으로써 제 1 레벨비교기(10A)의 출력이 어느 스트로브펄스(STB1n)(도 3b)에서 H논리로 반전된 것을 알아서, 기준클록(DQS)의 상승의 타이밍(Tn)을 결정한다.

또, 기준클록(DQS)의 하강의 타이밍검출하는 경우는, 기대치를 EXV1=L="01"로 하여 상승의 검출과 마찬가지로 제 1 논리비교기(12A)의 출력이 페일(불량)에서 패스(양호)로 변한 스트로브펄스에 의해 하강의 타이밍을 결정한다.

제 2 레벨비교기(10B)와, 제 2 타이밍비교기(11B)와, 제 2 논리비교기(12B)에 있어서도, 제 1 레벨비교기(10A)와, 제 1 타이밍비교기(11A)와, 제 1 논리비교기(12A)와 마찬가지의 동작을 하며, 데이터(DQ)의 상승, 하강의 타이밍도, 기준클록(DQS)의 상승, 하강 타이밍의 검출과 동일하게 타이밍을 결정한다.

이상에 의해, 레벨비교기(10A, 10B)와, 타이밍비교기(11A, 11B)와, 논리비교기(12A, 12B)의 종래와 같은 부분의 동작이 이해가 될 것이다.

다음에, 본 발명에 관련한 타이밍비교기(11A, 11B)의 동작에 대하여 설명한다. 기준클록(DQS)의 발생타이밍을 비교하는데 제 1 타이밍비교기(11A)에는 스트로브펄스(STB1)를 인가하고, 데이터(DQ)의 발생타이밍을 비교하는 제 2 타이밍비교기(11B)에는 스트로브펄스(STB2)를 인가한다. 이들 스트로브펄스(STB1, STB2)에는 위상차(Tdq)를 준다. 이 위상차(Tdq)는 데이터(DQ)가 기준클록(DQS)인 본 예에서는 전연의 타이밍보다 위상차(Tdq) 이상 지연된 경우는, 그 데이터단자는불량하다고 판정하기 때문에 미리 결정된 지연시간이다.

이들 스트로브펄스(STB1, STB2)는 도 14에서 설명한 기준클록(DQS)의 지터의 범위내에서 조금씩 위상을 옮기면서 기준클록(DQS)의 예컨대 상승의 타이밍 및 데이터(DQ)의 변화점을 검출하는 동작을 실행한다. 이하 이 동작을 서치라 부르기로 한다.

도 4를 사용하여 서치동작의 범위에 대하여 설명한다. 기준클록(DQS)의 지터(J)는 피시험 디바이스(DUT)의 동작을 규정하는 클록(CLK)의 전연의 타이밍을 중심으로 발생한다. 양품의 디바이스라면 데이터(DQ)도 기준클록(DQS)에 발생하는 지터(J)의 범위에서 변화점이 변동한다. 따라서 지터(J)의 발생범위를 도 4b에 도시한 바와 같이 클록(CLK)의 전연에 대하여 ±Td의 범위로 하면, 스트로브펄스(STB1)는 -Td∼+Td 까지의 사이를 조금씩(예컨대 도 3에 도시한 τT씩) 위상을 어긋나게 하면서 서치시키고, 또한 스트로브펄스(STV2)는 -Td+Tdq∼+Td+Tdq의 범위를 서치시킨다.

이 서치동작의 사이에 스트로브펄스(STB1)는 기준클록(DQS)의 발생타이밍을 검출하여, 스트로브펄스(STB2)는 데이터(DQ)의 발생타이밍을 타이밍비교하게 된다.

기준클록(DQS)과 데이터(DQ)와의 위상차(Ta)와, 스트로브펄스(STB1)와 스트로브펄스(STB2)와의 위상차(Tdq)와의 대소관계에서 논리조건판정기(13)는 판정결과를 출력한다.

이하 기준클록(DQS)의 상승과 데이터(DQ)의 유효데이터가 "H"인 경우에 기대치가 H논리의 때를 예로 설명한다.

제 1 논리비교기(12A)와 제 2 논리비교기(12B)는 각각 스트로브펄스(STB1, STB2)가 기준클록(DQS) 및 데이터(DQ)의 논리 "1"인 구간을 통과하는 경우에 논리 "0"(패스)을 출력하고, 논리 "0"의 구간을 통과하는 경우는 논리 "1"(페일)을 출력한다.

도 5a는 기준클록(DQS)과 데이터(DQ)의 변화점까지의 위상차(Ta)와 스트로브펄스(STB1, STB2)의 위상차(Tdq)의 관계가 Ta=Tdq인 경우의 타이밍차트를 도시한다. 이 경우에는 스트로브펄스(STB1, STB2)가 기준클록(DQS)과 데이터(DQ)의 변화점(예컨대 논리 "1"로 상승하는 변화점)보다 전의 논리 "0"의 기간을 통과하고 있는 상태에서는 도 5b의 비교타이밍(T1, T2, T3)에 표시한 바와 같이 제 1 및 제 2 논리비교기(12A와 12B)는 모두에 논리 "1"(페일)을 출력한다. 스트로브펄스(STB1, STB2)의 서치동작이 진행되어, 스트로브펄스(STB1)가 기준클록(DQS)의 전연의 에지에 도달하면 Ta=Tdq이므로 스트로브펄스(STB1)도 데이터(DQ)의 변화점에 도달한다. 이 결과, 제 1 논리비교기(12A) 및 제 2 논리비교기(12B)는 비교타이밍(T4, T5, T6)에 나타나는 바와 같이 모두 논리 "0"(패스)을 출력한다.

다음에 Ta<Tdq인 경우(즉, 요구된 사양을 만족시키고 있는 경우)를 검출한다. Ta<Tdq인 경우는 스트로브펄스(STB1과 STB2)의 서치동작에 의해 도 6a에 표시한 바와 같이 스트로브펄스(STB2)가 스트로브펄스(STB1) 보다 앞서 데이터(DQ)의 변화점에 도달한다. 이 결과, 제 2 논리비교기(12B)는 도 6b에 표시한 바와 같이 비교타이밍(T2)에서 빨라도 논리 "0"의 패스를 출력하나, 제 1 논리비교기(12A)는 아직 논리 "1"의 페일출력을 계속한다. 스트로브펄스(STB1, STB2)의 서치동작이 진행되어서, 논리비교타이밍(T4)에 도달한 시점에서 스트로브펄스(SBT1)가 기준클록(DQS)의 전연의 타이밍에 도달한다. 이 결과, 제 1 논리비교기(12A)는 비교타이밍(T4)에서 패스논리 "0"를 출력한다.

한편, Td>Tdq인 경우(요구된 사양이 만족되지 않은 경우)에는 스트로브펄스(STB1, STB2)의 서치동작에 의해 도 7a에 도시한 바와 같이 스트로브펄스(STB1)가 STB2보다 앞서 기준클록(DQS)의 전연의 타이밍에 도달한다. 이 결과 도 7b에 도시한 바와 같이 비교타이밍(T3)으로 제 1 논리비교기(12A)는 논리 "0"의 패스를 출력하나, 제 2 논리비교기(12B)의 논리비교출력은 논리 "1"를 계속 출력한다. 스트로브펄스(STB1, STB2)의 서치동작이 진행되어서, 비교타이밍(T5)에 달하면, 스트로브펄스(STB2)가 데이터(DQ)의 변화점에 도달하고, 그 논리비교출력은 도 7b에 도시한 바와 같이 논리 "0"으로 반전한다.

이상의 조합에서 알 수 있는 것은 도 7b에 도시한 비교타이밍(T3, T4)의 상태에서 표시된 바와 같이, 제 1 및 제 2 논리비교기(12A, 12B)의 출력(PA1, PA2)가 각각 "0", "1"인 상태를 검출하면 기준클록(DQS)과 데이터(DQ)의 위상차(Td)가 소정치(Tdq)를 초과하고 있는 것을 검출할 수가 있다. 따라서, 논리조건판정기(13)의 진리치표를 도 11a에 도시한 바와 같이 PA1, PA2가 "0", "1"으로 판정결과 페일 "1"을 출력하고, 그것 이외에서는 패스 "0"을 출력하도록 설정하면, Ta>Tdq인 상태일 때 논리 "1"의 페일을 출력시킬 수가 있다.

이상의 설명은 데이터(DQ)의 전연측의 타이밍이 기준클록(DQS)의 상승의 타이밍으로부터 소정의 시간(Tdq)의 범위내에 존재하는지 아는지를 판정한 예를 설명하였으나, 시험을 행하는 이용자에 따라서는, 데이터(DQ)의 구간이 기준클록(DQS)의 상승 타이밍부터 소정의 시간이상 유지되고 있는지 여부를 시험하려는 요구도 있다.

도 8 내지 도 10에 데이터(DQ)의 후연측의 타이밍이 기준클록(DQS)의 전연의 타이밍부터 소정의 시간(Tdr) 이상 유지되었는지 여부를 시험하는 양상을 도시한 것이다. 도 8 내지 도 10에 도시한 Td는 기준클록(DQS)의 전연의 타이밍에서 데이터(DQ)의 후연의 타이밍까지의 시간을 나타낸다. 또 Tdr은 스트로브펄스(STB1)와 스트로브펄스(STB2)에 주어진 위상차를 나타낸다. 이 경우도 스트로브펄스(STB1, STB2)는 기준클록(DQS) 및 데이터(DQ)에 발생하는 지터의 범위에 상당하는 타이밍의 범위(T1 내지 T6)를 서치시킨다.

도 8a는 Tb=Tdr인 경우를 도시한다. 이 경우에는, 제 2 논리비교기(12B)의 출력은 논리 "0"인 패스를 출력하고 있는 기간, 도 8a, 도 8b에 도시한 비교타이밍(T1, T2, T3)에서는 제 1 논리비교기(12A)는 논리 "1"인 페일을 출력한다. 스트로브펄스(STB1)가 기준클록(DQS)의 전연의 타이밍을 검출하면, 제 1 논리비교기(12A)는 비교타이밍(T4)에서 패스논리 "0"를 출력한다. 이때, 스트로브펄스(STB2)는 데이터(DQ)의 후연에 일치하고 있으며, 제 2 논리비교기(12B)는 비교타이밍(T4)에서 논리 "1"의 페일을 출력한다.

도 9a, 도 9b에 Tb>Tdr인 경우(요구된 사양을 만족시키고 있는 경우)의 동작을 도시한다. 이 경우에는 도 9a, 도 9b에 도시한 비교타이밍(T3, T4)에서 제 1 논리비교기(12A)와 제 2 논리비교기(12B)는 모두에 논리 "0"인 패스를 출력하고 그이후, 스트로브펄스(STB2)가 데이터(DQ)의 후연을 검출하는 타이밍(T5)부터 제 2 논리비교기(12B)는 논리 "1"인 페일을 출력한다.

도 10a, 도 10b에 Tb<Tdr인 경우(요구된 사양을 만족시키지 않는 경우)의 동작을 도시한다. 이 경우에는 도 10b의 비교타이밍(T2, T3)에 도시한 바와 같이 제 1 논리비교기(12A)와 제 2 논리비교기(12B)는 반드시 논리 "1"의 페일을 동시에 출력하는 상태가 발생한다.

따라서, 데이터(DQ)가 기준클록(DQS)의 전연의 타이밍부터 소정의 시간이상 계속하였는지 여부를 시험하는 경우에는 논리조건판정기(13)의 진리치표는 도 11b에 도시한 바와 같이 제 1 및 제 2 논리비교기(12A, 12B)의 출력(PA1, PA2)이 동시에 논리 "1"인 상태로 논리 "1"인 페일을 출력하고, 그 이외에서는 논리 "0"을 출력하도록 설정하면 된다.

도 12에 논리조건판정기(13)의 구체적인 실시예를 도시한다. 본 실시예에서는 4개의 레지스터(RG1, RG2, RG3, RG4)와, 이들 4개의 레지스터(RG1 내지 RG4)에 설정한 데이터를 2비트의 선택신호(PA1, PA2)로 선택하여 취출하는 멀티플렉서(MUX)에 의하여 논리조건판정기(13)를 구성한 경우를 도시한다.

레지스터(RG1 내지 RG4)에는 시험의 내용에 따라서 이용자가 임의로 패스와 페일의 논리치를 설정하면 된다. 예컨대 전연측의 시험을 행하는 경우는 레지스터(RG1 내지 RG4)에 도 11a에 도시한 진리치표의 판정결과에 따라서 0, 0, 1, 0을 설정하여, 선택신호(PA1, PA2)로서 제 1 논리비교기(12A)의 출력과, 제 2 논리비교기(12B)의 출력을 인가한다. 따라서 논리비교기(12A, 12B)의 출력(PA1,PA2)의 조가 "0", "0"이라면 멀티플렉서(MUX)는 레지스터(RG1)에 설정한 패스를 나타내는 논리 "0"을 선택하여 출력하고, 선택신호(PA1, PA2)의 조가 "1", "0"이라면 멀티플렉서(MUX)는 레지스터(RG2)에 설정한 패스를 나타내는 논리 "0"을 선택하여 출력하고, PA1, PA2의 조가 "0", "1"이라면 멀티플렉서(MUX)는 레지스터(RG3)에 설정한 페일을 나타내는 논리 "1"를 선택하여 출력하고, PA1, PA2의 조가 "1", "1"이라면 멀티플렉서(MUX)는 레지스터(RG4)에 설정한 패스를 나타내는 논리 "0"을 출력한다. 이들의 판정결과는 예컨대 시험장치본체(14)(도 1)에 입력된다.

한편, 데이터(DQ)의 후연측의 시험을 행하는 경우는 레지스터(RG1 내지 RG4)에는 도 11b에 도시한 진리치표의 판정결과에 따라서 0, 0, 0, 1을 설정하면 된다.

이와 같이, 논리조건판정기(13)를 구성함으로써 이용자는 희망하는 시험을 자유로이 선택하여 행할 수가 있다. 또 데이터(DQ)의 전연과 후연의 타이밍에 한정되지 않고 다른 시험에도 이용할 수 있는 이점을 얻을 수 있다.

또한, 논리조건판정기(13)의 구성으로서는 도 12에 표시한 구성에 한하지 않고, 예컨대 도 11a, 도 11b의 진리치표가 기록된 재쓰기가능한 메모리를 사용하여, 선택신호(PA1, PA2)를 어드레스로서 판정결과를 판독하도록 구성할 수도 있어서, 그 선택은 자유롭다.

상기한 바와 같이, 스트로브펄스(STB1, STB2)를 서치동작시킨 경우에 논리조건판정기(13)에서 1회라도 논리 "1"인 페일이 발생하면 그 출력핀은 불량이라고 판정할 수가 있다. 요컨대 위상차(Tdq)를 짧게 설정하면 그레이드가 높은 반도체 디바이스를 선별할 수가 있으며, 위상차(Tdq)를 약간 길게 설정을 하면 양품의 판정율을 높일 수가 있다. 또, 위상차(Tdq)를 약간 길게 설정하면 데이터(DQ)의 유지율의 높은 반도체 디바이스를 선별할 수가 있다.

상기의 설명에서는, 데이터의 변위점의 타이밍을 기준클록의 전연을 기준으로 하여 측정하는 경우를 설명하였으나, 기준클록의 후연을 기준으로 측정할 수 있는 것도 명백하다.

이상 설명한 바와 같이, 본 발명에 의하면 각 데이터의 발생타이밍을 측정하기 위한 위상의 기준이 되는 기준클록(DQS)의 위상이 변동하여도 각 테스트사이클별로 기준클록(DQS)의 위상과, 각 데이터의 위상을 리얼타임으로 비교하여, 그 위상차(Ta)가 설정치(Tdq)보다 긴 것을 검출하여 불량이라 판정하는 시험방법 및 위상차(Tb)가 설정치(Tdr)보다 짧은 것을 검출하여 불량이라고 판정하는 시험방법을 채택함으로서 시험을 단시간에 끝낼 수가 있다. 또 각 테스트사이클마다에 각 테스트사이클의 실행시점에서 발생하고 있는 기준클록(DQS)의 위상을 실제로 사용을 하여 데이터(DQ)의 위상차를 측정함으로서, 온도변동 등에 수반하여 발생하는 기준클록(DQS)의 위상변동에 대하여도 고려하여 시험이 행하여져서, 시험결과의 신뢰성의 향상은 현저하다.

Claims

데이터와, 그 데이터와 동기하여, 데이터의 전송에 제공하는 기준클록을 출력하는 반도체 디바이스의 시험방법으로서, 상기 방법은:

(a) 출력된 상기 기준클록과 상기 데이터에 대하여 제 1 및 제 2 스트로브펄스의 타이밍에서 그들 논리를 제 1 및 제 2 기대치와 비교하고, 제 1 및 제 2 비교결과를 출력하는 것을 순차로 상기 제 1 및 제 2 스트로브펄스의 타이밍을 같은 시간폭으로 옮기면서 반복 실행하는 단계,

(b) 상기 제 1 및 제 2 스트로브펄스에 의한 비교마다, 상기 제 1 비교결과와 상기 제 2 비교결과의 논리의 조가 미리 결정된 논리조건을 만족하고 있는가를 판정하고, 그 비교결과에 기초하여 상기 데이터의 타이밍이 상기 기준클록의 타이밍에 대하여 소정의 위상관계를 만족시키고 있는지 여부를 판정하는 단계를 포함하는 것을 특징으로 하는 시험방법.
제 1 항에 있어서, 상기 단계(a)는:

(a-1) 상기 기준클록 및 상기 데이터의 논리를 각각 상기 제 1 및 제 2 스트로브펄스의 타이밍에서 추출하는 단계;

(a-1) 상기 제 1 및 제 2 스트로브펄스의 타이밍에서 추출된 논리를 각각 상기 기준클록의 기대치와 상기 데이터의 기대치와 비교하여, 일치하고 있는지 여부를 나타내는 논리를 각각 상기 제 1 및 제 2 비교결과로서 출력하는 단계를 포함하는 것을 특징으로 하는 시험방법.
제 2 항에 있어서, 상기 단계(a)는 상기 제 1 스트로브펄스의 타이밍과 상기 제 2 스트로브펄스의 타이밍의 관계를, 상기 기준클록의 전연 또는 후연의 미리 결정된 한쪽으로부터 상기 데이터의 전연까지의 미리 결정된 허용지연시간으로 설정하는 단계를 포함하고, 상기 단계(b)는 상기 기준클록의 논리판정결과가 패스이고, 상기 각 데이터의 논리판정결과가 페일로 판정된 것을 검출하여 그 페일이라고 판정된 데이터가 상기 기준클록의 상기 전연 또는 후연의 미리 결정된 한쪽보다 소정의 시간이상 지연하여 발생하고 있다고 판정하는 단계를 포함하는 것을 특징으로 하는 방법.
제 2 항에 있어서, 상기 단계(a)는 상기 제 1 스트로브펄스의 타이밍과 상기 제 2 스트로브펄스의 타이밍의 관계를 상기 기준클록의 전연 또는 후연의 미리 결정된 한쪽으로부터 상기 데이터의 후연까지의 미리 결정된 필요최단계속시간으로 설정하는 단계를 포함하고, 상기 단계(b)는 상기 기준클록의 논리판정결과가 불량이고, 상기 각 데이터의 논리판정결과가 불량이라고 판정된 것을 검출하여 그 불량이라고 판정된 데이터의 후연의 타이밍이 상기 기준클록의 상기 전연 또는 후연의 미리 결정된 한쪽으로부터 소정의 시간이상 계속되지 않는다고 판정하는 단계를 포함하는 것을 특징으로 하는 방법.
제 3 항 또는 제 4 항에 있어서, 상기 단계(b)는 상기 제 1 및 제 2 논리비교결과에 대응하는 논리조건판정결과를 미리 작성된 진리치표로부터 판독하여 출력하는 단계를 포함하는 것을 특징으로 하는 방법.
피시험 디바이스의 클록출력단자로부터 출력되는 기준클록의 타이밍을 제 1 스트로브펄스의 발생타이밍에서 타이밍비교하는 제 1 타이밍비교기와,

피시험 디바이스의 각 출력단자로부터 출력되는 각 데이터의 타이밍을 각각 제 2 스트로브펄스의 발생타이밍에서 타이밍비교하는 복수의 제 2 타이밍비교기와,

상기 제 1 타이밍비교기의 타이밍비교결과를 소정의 제 1 기대치와 비교하는 제 1 논리비교기와,

상기 제 2 타이밍비교기의 각 타이밍비교결과를 각각 소정의 제 2 기대치와 비교하는 복수의 제 2 논리비교기와,

상기 제 1 논리비교기의 논리비교결과와 상기 제 2 논리비교기의 논리비교결과의 조가 소정의 논리조건을 만족하고 있는가를 판정하는 논리조건판정기를 포함한 것을 특징으로 하는 반도체 디바이스 시험장치.
제 6 항에 있어서, 상기 제 1 스트로브펄스의 타이밍과 상기 제 2 스트로브펄스의 타이밍의 관계는, 상기 기준클록의 전연 또는 후연의 미리 결정된 한쪽으로부터 상기 데이터의 전연까지의 미리 결정된 허용지연시간으로 설정되어 있고, 상기 논리조건판정기는 상기 기준클록의 논리판정결과가 양호하며, 상기 각 데이터의논리판정결과가 불량이라고 판정된 것을 검출하여 그 불량이라고 판정된 데이터가 상기 기준클록보다 소정의 시간이상 지연되어 발생하고 있다고 판정하는 수단을 포함한 것을 특징으로 하는 장치.
제 6 항에 있어서, 상기 제 1 스트로브펄스의 타이밍과 상기 제 2 스트로브펄스의 타이밍의 관계는, 상기 기준클록의 전연 또는 후연의 미리 결정된 한쪽으로부터 상기 데이터의 후연까지의 미리 결정된 필요최단계속시간으로 설정되어 있으며, 상기 논리조건판정기는 상기 기준클록의 논리판정결과가 불량이고, 상기 각 데이터의 논리판정결과가 불량이라고 판정된 것을 검출하여 그 불량이라고 판정된 데이터의 후연의 타이밍이 상기 기준클록의 전연 또는 후연의 미리 결정된 한쪽으로부터 소정의 시간이상 계속되지 않는다고 판정하는 수단을 포함한 것을 특징으로 하는 장치.
제 7 항 또는 제 8 항에 있어서, 상기 논리조건판정기는 취할 수 있는 상기 제 1 및 제 2 논리비교결과의 조에 대응하는 논리조건판정결과를 나타내는 미리 작성된 진리치표가 기록된 기억수단을 포함하고, 상기 제 1 및 제 2 논리비교결과의 조에 대응하는 조건판정결과를 상기 기억수단의 진리치표로부터 판독하여 출력하는 것을 특징으로 하는 장치.
제 9 항에 있어서, 상기 기억수단은 취할 수 있는 상기 제 1 및 제 2 논리비교결과의 조에 대응하는 논리조건판정결과가 각각 유지된 복수의 레지스터를 가지며, 상기 논리조건판정기는 더욱 입력된 상기 제 1 및 제 2 논리비교결과의 조에 대응하는 레지스터를 선택하고, 선택된 레지스터로부터 논리조건판정결과를 출력하는 멀티플렉서를 포함한 것을 특징으로 하는 장치.
제 9 항에 있어서, 상기 기억수단은, 취득할 수 있는 상기 제 1 및 제 2 논리비교결과의 조를 어드레스로서 미리 대응하는 논리조건판정결과가 기록되어 있는 메모리인 것을 특징으로 하는 장치.