[go: up one dir, main page]

KR20010076325A - 반도체 집적회로 - Google Patents

반도체 집적회로 Download PDF

Info

Publication number
KR20010076325A
KR20010076325A KR1020010002795A KR20010002795A KR20010076325A KR 20010076325 A KR20010076325 A KR 20010076325A KR 1020010002795 A KR1020010002795 A KR 1020010002795A KR 20010002795 A KR20010002795 A KR 20010002795A KR 20010076325 A KR20010076325 A KR 20010076325A
Authority
KR
South Korea
Prior art keywords
write
data
input
address
command
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
KR1020010002795A
Other languages
English (en)
Inventor
카와노타카시
Original Assignee
니시가키 코지
닛뽄덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니시가키 코지, 닛뽄덴끼 가부시끼가이샤 filed Critical 니시가키 코지
Publication of KR20010076325A publication Critical patent/KR20010076325A/ko
Ceased legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)
  • Memory System (AREA)
  • Dram (AREA)

Abstract

불휘발성 메모리를 포함하는 반도체 집적회로는 "x 8모드"의 기록모드에서 기록 커맨드의 1회의 기록 사이클에서의 기록 어드레스(PA)의 최하위 어드레스의 논리값을 기초로 하여 기록 데이터(PD)를 상위측의 각각의 래치 및 하위측의 각각의 래치에 별도로 페치하는 볼록 펄스 형상의 파형을 갖는 원숏 펄스를 발생하는 데이터 페치 제어부를 구비한다. 기록 커맨드가 커맨드 시스템 회로에 입력되는 경우에 기록 데이터 페치 커맨드는 2회 반복되어 기록 데이터 (PA)는 8비트 각각에 대해 데이터 래치부에 페치되고 데이터 래치부는 16비트의 입력 기록 데이터(PD)를 불휘발성 메모리에 기록한다.

Description

반도체 집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 불휘발성 메모리를 포함하는 반도체 집적회로에 관한 것으로서, 특히, 16비트의 데이터가 8비트 단위로서 기록모드에서 기록되는 경우에 기록 커맨드의 기록 사이클을 한 번으로 단축할 수 있는 반도체 집적회로에 관한 것이다.
도 1은 불휘발성 메모리를 포함하는 반도체 집적회로(1)의 구성을 도시하는 블록도이다. 도 1에 도시된 바와 같이, 종래의 반도체 집적회로는 데이터의 입출력을 제어하며 외부 데이터핀(DQ1 내지 DQ15)을 포함하고 있는 입력버퍼(2)를 포함하고 있고 스위치부(3)는 입력버퍼(2)에 접속된다. 상기 스위치부(3)에는 기록 어드레스(PA)(프로그램 어드레스)의 최하위의 어드레스[A-1]가 외부 어드레스 핀(도시되지 않음)을 경유하여 입력된다. 또한, 짧은 기간동안에 입력 데이터를 저장하는 데이터 래치부(4)는 상기 스위치부(3)에 접속되기 위해 제공되고, 기록 회로(5)는 데이터 래치부(4)에 접속되기 위해 제공되고, 상기 기록 회로(5)에 접속되기 위해 불휘발성 메모리의 메몰 셀(6)(도 5 참조)이 제공되어 있다. 또한, 16개의 래치(L0 내지 L15)는 데이터 래치부(4)에 제공되어 있다. 각각의 래치는 1비트의 데이터를 새로운 신호가 입력될 때 까지 유지한다.
입력 버퍼(23)에는 데이터가 외부 데이터핀(DQ1 내지 DQ15)을 경유하여 외부적으로 입력되고 데이터는 입력버퍼(2)로부터 스위치부(3)에 입력된다. 스위치부(3)는 기록 어드레스(PA)의 최하위 어드레스[A-1]의 논리값에 기초하여 데이터 래치부(4)의 래치(L0 내지 L15)로부터 선택된 래치로 입력 데이터를 분배한다.
또한, 데이터 페치 제어부(7)는 데이터 래치부(4)에 접속되기 위해서 제공되고 커맨드 시스템 회로(8)는 데이터 페치 제어부(7)에 접속되기 위해서 제공된다. 반도체 집적회로(1)의 기록 동작을 제어하는 기록 인에이블 신호(WE#)는 데이터 페치 제어부(7)에 입력된다. 또한, 데이터 래치부(4)의 각각의 래치의 출력 데이터를 리셋하는 리셋 회로(9)는 데이터 래치부(4)에 접속 되도록 제공된다. 상기 리셋 회로(9)에는 기록 어드레스(PA)의 최하위 어드레스[A-1]와 반도체 집적회로(1)의 기록모드를 전환하기 위한 기록모드 전환 신호(BYTE#)가 입력된다.
종래의 반도체 집적회로(1)는 두가지 모드 즉, 8비트 단위의 기록 데이터에 대한 "x 8모드"와 16비트의 단위의 기록 데이터에 대한 "x 16모드"의 두가지의 동작을 가능하게 한다. 또한, 상기 회로는 기록모드 전환신호(BYTE#)에 의해 전환동작을 실행한다. 예컨대, 기록모드 전환신호(BYTE#)의 논리값은 "L"인 경우에 "x 8모드"가 선택되고, 기록모드 전환신호(BYTE#)의 논리값이 "H"인 경우에 "x 16모드"가 선택된다.
이하, 반도체 집적회로(1)의 동작이 기술될 것이다. 도 2는 종래의 반도체 집적회로(1)에서의 "x 8모드"의 16비트의 데이터 기록동작을 도시하는 타이밍차트이다. 도 1 및 도 2에 도시된 바와 같이 리셋회로(9)에 입력되는 기록모드 전환신호(BYTE#)의 논리값은 "L"이고 "x 8모드"가 기록모드로서 선택된다. 다음에 기록데이터(PD)(프로그램 데이터)가 외부 데이터핀(DQ0 내지 DQ7)을 경유하여 입력버퍼(2)에 입력된다. 이때, 스위치부(3)에 입력되는 기록 어드레스(PA)의 최하위 어드레스[A-1]의 논리값이 "L"인 경우에 기록 데이터(PD)는 스위치부(3)에 의해데이터 래치부(4)의 하위측을 구성하는 래치(L0 내지 L7)에 분배된다. 입력 데이터는 그 후 래치(L0 내지 L7)에서 래치된다. 또한 기록 어드레스(PA)의 최하위 어드레스[A-1]가 "H"인 경우에 기록 데이터(PD)는 스위치부(3)에 의해 데이터 래치부(4)의 상위측을 구성하는 래치(L8 내지 L15)에 분배된다. 입력 데이터는 그 후 래치(L8 내지 L15)에 래치된다.
최하위 어드레스[A-1]의 논리값이 "L"인 경우 상위측의 리셋신호(RST1)는 리셋회로(9)로 부터 데이터 래치부(4)의 상위측을 구성하는 래치(L8 내지 L15)의 리셋 터미널(R)에 출력된다. 사용되지 않는 8비트에 대한 상기 래치의 출력값은 래치(L8 내지 L15)를 리셋팅 함으로써 "FFh"에 설정된다. 반면에, 최하위 어드레스[A-1]의 논리값이 "H"인 경우에 보다 낮은 하위측의 리셋신호(RST2)는 데이터 래치부(4)의 하위측을 구성하는 래치(L0 내지 L7)의 리셋 터미널(R)에 출력된다. 사용되지 않는 8비트에 대한 상기 래치의 논리값은 래치(L0 내지 L7)을 재 설정함으로써 "FFh"에 설정된다. 즉, "FFh"의 "H"는 16진법의 표기를 나타내고 "FFh"는 2진법에서의 "11111111"를 나타낸다. 따라서, 8비트에 대한 래치의 모든 출력값은 "1"로 설정된다.
또한, 반도체 집적회로(1)에서, 불휘발성 메모리로 기록을 실행하는 기록 커맨드, 예컨대, 기록 커맨드{"AAh" - "55h - "A0h" - PD]는 커맨드 시스템 회로(8)에 입력되고 커맨드 시스템 회로(8)로부터의 기록 플래그 신호는 데이터 페치 제어부(7)에 출력된다. 반면에, 4사이클 기록 인에이블 신호(WE#)는 데이터 페치 제어부(7)에 입력된다. 그 후, 데이터 페치 제어부(7)는 기록 인에이블 신호(WE#)와 동기하는 데이터 페치펄스인 래치 플래그(STDATA)(PA, PD 래치 플래그)를 데이터 래치부(4)에 출력한다. 데이터 페치 펄스는 돌출 펄스형상의 원숏 펄스이다.
이하 보다 상세한 기술이 이루어질 것이다. 도 3은 도 2에 도시된 반도체 집적회로(1)의 타이밍 차트의 부분 확대도이다. 도 3에 도시된 바와 같이 기록 커맨드와 기록 어드레스(PA)는 기록 인에이블신호(WE#)에 동기하여 반도체 집적회로에 입력되고 기록 데이터(PD)와 기록 어드레스(PA)의 래치 플래그(STDATA)의 볼록 펄스에 대응하는 기록 데이터(PD)와 기록 어드레스(PA)가 데이터 래치부(4)에 입력된다. 상기 데이터를 보존한 후 데이터 래치부(4)는 내부에서 자동적으로 기록 펄스를 발생하고 그에 따라 불휘발성 반도체의 메모리 셀(6)에 대한 기록동작을 자동적으로 실행한다.
예컨대, 기록판독 커맨드가 ["AAh" - "55h" - "A0h" - PD]이고, 기록 어드레스(PA)가 ["555h" - "2AAh" - "555h" - PA]인 경우에, 기록 커맨드["AAh" - "55h" - "A0h" - PD]와 기록 어드레스["555h" - "2AAh" - "555h" - PA]는 기록 인에이블신호(WE#)에 동기하여 반도체 집적회로에 입력되고 그에 따라 래치 플래그(STDATA)의 볼록 펄스에 대응하는 기록 데이터(PD)와 기록 어드레스(PA)를 보존한다. 그 후, 내부에서 자동적으로 기록 펄스가 발생하고 그에 따라 불휘발성 반도체에 대한 기록동작을 자동적으로 실행한다. 이때, 기록 인에이블신호(WE#)는 1 사이클에서 약 1㎲이다. 따라서, 기록 데이터(PD)와 기록 어드레스(PA)가 데이터 래치부(4)에 입력되는 데에는 4㎲의 시간이 필요하다. 또한 상기 데이터가 데이터 래치부(4)로부터 불휘발성 메모리의 메모리 셀(6)로 전달되는 데에는 8㎲의 시간이 필요하다.
도 4는 종래의 반도체 집적회로(1)의 기록동작의 플로우 차트이다. 도 4에 도시된 바와 같이 종래의 불휘발성 반도체(1)에서 기록 커맨드는 커맨드 시스템 회로(8)에 입력되고(스텝 S41), 기록 데이터(PD) 및 기록 어드레스(PA)는 데이터 래치부(4)에 래치되고(스텝 S42), 기록 베리파이(verify)처리(기록 검증처리)가 래치된 기록 어드레스(PA)에 의해 선택된 메모리 셀(6)에 대하여 실행되고, 기록 데이터(PD)는 메모리 셀(6)로부터 판독된 메모리 셀과 비교되고(스텝 S43), 기록 실패(스텝 S43에서 NG)이면 기록(스텝 S44)이 실행되고 그 후 기록 베리파이처리(기록 검증처리)(스텝 S43)가 다시 실행된다. 상기와 같은 기록 처리 및 기록 베리파이처리(기록 검증처리)는 기록 검증처리가 생략(Verify Pass)되는 시점까지 연속적으로 실행된다. 한편, 기록이 성공(스텝 S43에서 OK)이면 기록동작은 종료된다(스텝 S45).
도 5는 불활성 메모리의 하위측의 입출력핀(I/O(0) 내지 I/O(7))(도시되지 않음)에 대한 "x 8모드"에서의 기록동작을 도시하는 블록 다이어그램이다. 종래의 불휘발성 반도체(1)에서 도 5에 도시된 바와 같이 "x 8모드"를 선택된 후 불휘발성 메모리의 하위측의 입출력핀(I/O(0) 내지 I/O(7))에 기록이 동작이 실행되는 경우에 기록 데이터(PD)는 제1 기록 데이터(PD1)와 제2 기록 데어터(PD2)로 분배된다. 상기 제1 기록 데이터(PD1)가 외부 데이터핀(DQ0 내지 DQ7)을 경유하여 먼저 입력된다.
이 때, 스위치부에 입력된 기록 어드레스(PA)의 최하위 어드레스[A-1]의 논리값이 'L"인 경우에, 입력 제1 기록 데이터(PD1)는 데이터 래치부(4)의 하위측을구성하는 래치(L0 내지 L7)에서의 스위치부(3)에 의해 분배된다. 상기 페치된 데이터는 그 후 래치(L0 내지 L7)에 의해 래치된다.
이 때, 전술한 바와 같이 데이터 래치부(4)의 상위측을 구성하는 래치(L8 내지 L15)는 상위측 리셋신호(RST1)에 의해 기록 데이터("1")에 강제적으로 설정된다. 상기 기록 데이터("1")는 데이터가 이미 기록되었다는 상태를 나타내고 따라서 래치(L8 내지 L15)는 기록 동작에서 기록된 데이터로 되는 것을 목표로 하지 않아 즉 래치(L8 내지 L15)는 "No Care"이다. 따라서, 래치(L8 내지 L15)는 기록 베리파이처리를 생략할 수 있다. 그 결과, 그 출력 치는 "FFh"이다.
그 후, 기록 데이터(PD)가 기록회로(5)를 경유하여 불활성 메모리의 하위측의 입출력핀(I/O(0) 내지 I/O(7))에 기록된다. 또한, 상위측의 입출력핀(I/O(8) 내지 I/O(15))(도시되지 않음)의 값이 "FFh"로 설정되고 그 때문에 기록 검증처리는 생략(Verify Pass)된다.
그 후, 제2 기록 데이터(PD2)는 불활성 메모리의 상위측에서 입출력핀(I/O(8) 내지 I/O(15))에 입력된다. 도 6은 종래의 반도체 회로(1)에서의 상위측의 입출력핀(I/O(8) 내지 I/O(15))에 대한 "x 8모드"의 기록동작을 도시하는 다이어그램이다. 도 6에 도시된 바와 같이 도 5에 도시된 하위측 입출력핀(I/O)에 대한 "x 8모드"의 기록 동작과는 반대로 "x 8모드"가 선택된 후 불휘발성 메모리의 상위측의 입출력핀(I/O(8) 내지 I/O(15))에 기록이 실행되는 경우에 제2 기록 데이터(PD2)는 외부 데이터핀(DQ0 내지 DQ7)을 경유하여 입력버퍼(2)에 입력된다.
이 때, 스위치부에서 기록 어드레스(PA)의 최하위 어드레스[A-1]의 논리값은"H"이다. 따라서, 제2 기록 데이터(PD2)는 스위치부(3)에 의해 데이터 래치부(4)의 상위측을 구성하는 래치(L8 내지 L15)에 분배되고 래치(L8 내지 L15)에서 래치된다. 이 때, 데이터 래치부(4)의 하위측을 구성하는 래치(L0 내지 L7)의 출력값은 하위측 리셋신호(RST2)에 의해 강제적으로 "FFh"에 설정된다.
그 후, 기록회로(5)를 경유하여 불황성 메모리의 상위측의 입출력핀(I/O(8) 내지 I/O(15))에 기록 데이터(PD)가 기록된다. 불활성 메모리의 하위측의 입출력핀(I/O0 내지 I/O7)에 대해서는 그 값이 "FFh"로 설정되기 때문에 기록 검증처리가 생략(Verify Pass)된다.
그러나, 전술한 종래의 반도체 집적회로에서는 이하와 같은 문제점이 발생한다. 도 2에 도시된 바와 같이 종래의 반도체 집적회로(1)에서 "x 8모드"가 기록 동작으로서 선택되는 경우에 8-비트의 기록 데이터만이 기록 커맨드의 1회의 기록 사이클에서 페치될 수 있다. 따라서, 16-비트의 기록 데이터(PD)가 "x 8 모드"에서 페치되는 경우에, 두개의 커맨드 기록 사이클을 실행할 필요성이 있다. 따라서, 반도체 집적회로(1)에서의 기록 동작의 속도는 떨어진다.
즉, 기록 어드레스(PA)의 최하위의 어드레스[A-1]의 논리값을 "L"로 설정하고 제1 기록 데이터(PD1)를 기록 커맨드의 제1 기록 사이클에서 하위측의 입출력핀(I/O(0) 내지 I/O(7))에 기록하고 그 후 기록 어드레스(PA)의 최하위의 어드레스[A-1]의 논리값을 "H"로 설정하고 제2 기록 데이터(PD2)를 기록 커맨드의 제2 기록 사이클에서 상위측의 입출력핀(I/O(8) 내지 I/O(15))에 기록할 필요가 있다. 이 때, 도 2 및 도 3에 도시된 바와 같이 기록 커맨드의 1회의 기록 사이클은약 12㎲의 시간을 필요로 하고 그에 따라 기록 커맨드의 기록 사이클은 약 24㎲의시간을 필요로 한다.
또한, 불활성 메모리를 포함하는 종래의 반도체 집적회로에서, 연속모드라고 하는 기록 커맨드를 감소할 수 있는 모드가 존재한다. 그러나, 연속모드에서만 아니라 기록 커맨드만이 단순화 될 수 있다. 16-비트의 데이터를 "x 8모드"로 기록하는 동작이 연속모드에서 실생되는 경우에 두개의 기록 동작이 필요하다는 문제점이 있다.
또한, 일본국 특개평2-140853호에는 16-비트의 버스폭의 데이터를 입출력하는 CPU를 8-비트 버스폭의 데이터를 입출력하는 주변장치에 연결하는 버스폭 변환 회로가 개시되어 있다. 상기 버스폭 변환회로에서 카운터 회로는 CPU와 주변장치 사이의 전송 속도를 높이기 위해 제공된다. CPU로부터 입력된 16-비트의 데이터는 8비트로 나누어져 상기 카운터 회로로부터의 명령에 따라 주변장치에 출력된다. 또한, 주변장치로부터 입력된 8비트의 데이터는 16비트로 집적화되어 CPU에 출력된다.
그러나, 상기 버스폭 변환회로에서 카운터 회로를 필요로 하므로 회로구성이 복잡해 진다는 문제점이 있다. 또한, 상기 카운터의 카운팅 시스템은 "00"(0
바이트 보존) - "01"(1 바이트 보존) -"10"(CPU 전송)의 카운터 시스템에 기초를 두고 있다. 따라서, "01"(1 바이트 보존)이 "10"(CPU 전송)까지 카운팅 되는 경우 배선의 지연이 발생하고 "01"(1바이트 보존)의 상태 - "00"(0 바이트 보존) - "10"(CPU 전송)의 상태가 발생한다. 따라서, 카운트 값이 "00"(0 바이트 보존)인경우에 0 바이트가 실수로 페치되는 오작동이 발생될 수 있다.
본 발명은 이러한 문제점을 감안하여 이루어진 것으로서, 그 목적으로 하는 것은 "x 8모드"로서의 기록모드로 16비트의 데이터를 기록하는 경우에, 기록 커맨드 기록 사이클을 1회로 단축할 수 있게 되는 반도체 집적회로를 제공하는 것을 목적으로 하고 있다.
도 1은 종래의 반도체회로의 구성을 도시하는 블록도.
도 2는 종래의 반도체 집적회로에서 "x 8모드"에서의 16비트 데이터를 기록하는 기록동작을 도시하는 타이밍차트.
도 3은 도 2에서 도시된 반도체 집적회로의 타이밍차트의 부분 확대도
도 4는 종래의 반도체 집적회로의 기록동작을 도시하는 플로우차트.
도 5는 종래의 반도체 집적회로에서의 하위측의 입출력핀(I/O(0) 내지 I/O(7))에 대한 "x 8모드"에서의 기록동작을 설명하기 위한 블록 다이어그램.
도 6은 종래의 반도체 집적회로에서의 상위측의 입출력핀(I/O(8) 내지 I/O(15))에 대한 "x 8모드"에서의 기록동작을 설명하기 위한 블록 다이어그램.
도 7은 본 발명의 제1 실시예에 따른 불휘발성 메모리를 갖는 반도체 집적회로의 구성에 관한 블록도.
도 8은 본 발명의 제1 실시예에 따른 반도체 집적회로에 대한 기록동작을 도시하는 타이밍차트.
본 발명의 실시예는 첨부된 도면을 참조하여 이하에서 상세히 기술될 것이다. 도 7은 본 발명의 제1 실시예에 따른 불휘발성 메모리를 구비하는 반도체 집적회로(10)의 구성을 도시하는 구성도이다. 도 7에 도시된 바와 같이 반도체 집적회로(1)는 16개의 외부 데이터핀(DQ1 내지 DQ15)를 구비하고 있는 데이터 입출력을 제어하는 입력버퍼(12)를 구비하고 있고 스위치부(13)는 상기 입력버퍼(12)에 접속된다. 외부 어드레스핀(도시되지 않음)은 기록 어드레스(PA)(프로그램 어드레스)의 최하위 어드레스[A-1]가 입력되도록 스위치부(13)에 접속된다. 또한, 단기간 동안에 입력 데이터를 저장하는 데이터 래치부(14)는 스위치부(13)에 접속 되도록 제공되고 기록 회로(15)는 래치부(14)에 접속 되도록 제공되고 다수의 메모리 셀(16)을 포함하는 불휘발성 메모리는 기록회로(15)에 접속 되도록 제공된다. 또한, 16개의래치(L0 내지 L15)는 데이터 래치부(14)에 제공된다. 각각의 래치는 신규의 신호가 입력되기 까지 1비트의 데이터를 보존한다.
입력 버퍼(12)에는 외부 데이터핀(DQ1 내지 DQ15)을 경유하여 외부적으로 입력된다. 데이터는 입력버퍼(12)로 부터 스우치부(13)에 입력된다. 데이터는 외부 어드레스 핀으로부터 입력된 기록 어드레스(PA)의 최하위 어드레스[A-1]에 기초하여 데이터 래치부(14)의 하위측을 구성하는 래치(L0 내지 L7) 또는 데이터 래치부(14)의 상위측을 구성하는 래치(L8 내지 L15)에 분배된다. 데이터 래치부(14)는 16비트의 길이로 페치된 기록 데이터(PD)가 기록회로(15)를 경유하여 불휘발성 메모리의 메모리 셀(16)로 일괄하여 기록되는 회로구성을 제공한다.
또한, 데이터 페치 제어부(17)는 데이터 래치부(14)에 접속 되도록 제공되고 커맨드 시스템 회로(18)는 데이터 페치 제어부(17)에 접속 되도록 제공된다. 반도체 집적회로(11)의 기록 동작을 제어하는 기록 인에이블 신호(WE#)와 기록모드를 전환하는 기록모드 전환신호(BYTE#)는 데이터 페치 제어부(17)에 입력된다. 또한, 기록모드 전환신호(BYTE#)는 커맨드 시스템 회로(18)에 입력된다.
데이터 페치 제어부(17)는 데이터 페치 펄스인 하위측의 래치 플래그(STDATA1)와 하위측의 래치 플래그(STDATA2)를 활성화 하고 외부 어드레스 핀으로부터 입력된 기록 어드레스(PA)의 최하위 어드레스[A-1]의 논리값에 기초하여 상기 플래그를 데이터 래치부(14)에 출력한다. 상기 하위측의 래치 플래그(STDATA1)는 기록 데이터(PD)와 기록 어드레스(PA)의 하위측의 래치 플래그이고 돌출한 펄스형상으로 형성된 파형을 갖는 원숏 펄스이다. 상위측의 래치 플래그(STDATA2)는 기록 데이터(PD)와 기록 어드레스(PA)의 상위측의 래치 플래그이고 돌출한 펄스형상으로 형성된 파형을 갖는 원숏 펄스이다.
불휘발성 메모리를 갖는 상기 반도체 집적회로(11)는 두개의 모드, 즉, 8비트 단위로 데이터를 기로하는 "x 8모드"와, 16비트의 단위로 데이터를 기록하는 "x 16모드"의 두가지 모드로 동작을 가능하게 하고 기록모드 전환신호(BYTE#)에 의해 전환을 실행한다. 예컨대, 기록모드 전환신호(BYTE#)의 논리값이 "L"인 경우에 "x 8모드"가 선택된다. 또한, 기록모드 전환신호(BYTE#)가 "H"인 경우에 "x 16모드"가 선택된다.
이하, 본 발명의 일 실시예에 따른 반도체 집적회로(11)의 동작이 상세히 기술될 것이다. 도 8은 반도체 집적회로(11)에 대한 기록동작을 도시하는 타이밍 차트이다. 도 7 및 도 8에 도시된 바와 같이, 기록모드 전환신호(BYTE#)의 논리값은 "L"이고, 상기 신호는 데이터 페치 제어부(17)와 커맨드 시스템 회로(18)에 입력되고 "x 8모드"가 기록모드로서 선택된다.
다음에, 기록 커맨드가 데이터 페치 제어부(17)에 입력된 기록 인에이블신호(WE#)에 동기하여 커맨드 시스템 회로(18)에 입력된다. 그 후, 기록 플래그 신호가 커맨드 시스템 회로(18)로부터 데이터 패치 제어부(17)에 출력된다. 예컨대, 기록 커맨드는 ["AAh" - "55h" - "A0h" - "제1 기록 데이터(PD1)" - "제2 기록 데이터(PD2)"]이고 커맨드 시스템 회로(18)로부터 데이터 페치 제어부(17)에 출력된 기록 플래그 신호는 제1 기록 데이터(PD1) 및 제2 기록 데이터(PD2)가 입력되는 경우에 활성화된다.
반면에, 기록 어드레스(PA)의 최하위 어드레스[A-1]가 외부 어드레스 핀을 경유하여 스위치부(13) 및 데이터 페치 제어부(17)에 입력되는 경우에 최하위 어드레스[A-1]의 논리값은 "L"이다.
다음에, 데이터 페치 제어부(17)는 데이터 페치 펄스인 하위측 래치 플래그(STDATA1)를 외부 어드레스핀을 경유하여 기록 어드레스(PA)의 최하위 어드레스[A-1]의 논리값 "L"에 따라 데이터 래치부(14)에 출력한다.
반면에, 16비트의 길이의 기록 데이터(PD)는 외부 데이터핀(DQ0 내지 DQ7)을 경유하여 입력버퍼(12)에 외부적으로 입력된다. 기록 데이터(PD)는 별도로 두번 입력되는 8비트 길이의 제1 기록 데이터(PD1)와 8비트 길이의 제2 기록 데이터(PD2)로 분배된다.
그 후, 스위치부(13)는 기록 어드레스(PA)의 최하위 어드레스[A-1]의 논리값 "L"에 따라 입력버퍼(12)를 경유하여 스위치제어를 실행한다. 또한, 8비트 데이터 구조로 된 제1 기록 데이터(PD1)는 래치(L0 내지 L7)에 분배된다.
다음에, 스위치부(13)에 의해 분배된 제1 기록 데이터(PD1)는 데이터 페치 펄스로서 기능하는, 하위측 래치 플래그(STDATA1)에 동기하여 데이터가 동기되는 경우, 즉 하위측 래치 플래그(STDATA1)가 돌출 펄스의 원숏 펄스가 되는 경우에 데이터 래치부(14)의 하위측을 구성하는 래치(L0 내지 L7)에서 페치된다.
다음에, 스위치부(13)와 데이터 페치 제어부(17)에 입력된 기록 어드레스(PA)위 최하위 어드레스[A-1]의 논리값은 "L"에서 "H"로 전환된다.
그 후, 데이터 페치 제어부(17)는 상기 기록 어드레스(PA)의 최하위 어드레스[A-1]의 논리값 "H"에 따라 데이터 페치펄스인 상위측의 래치 플래그(STDATA2)를 데이터 래치부(14)에 출력한다.
반면에, 제2 기록 데이터(PD2)는 외부 데이터핀(DQ0 내지 DQ7)을 경유하여 입력버퍼(12)에 입력된다.
그 후, 스위치부(13)는 기록 어드레스(PA)의 최하위 어드레스[A-1]의 논리값 "H"에 따라 입력 버퍼(12)를 경유하여 스위치 제어를 실행하고 기록 데이터(PD2)를 래치(L8 내지 L15)에 분배한다.
다음에, 스위치부(13)에 의해 분배된 기록 데이터(PD2)는 데이터 페치펄스롤 기능하는 상위측 래치 플래그(STDATA2)에 데이터가 동기하는 경우, 즉, 상위측 래치 플래그(STDATA2)가 돌출 펄스인 원숏 펄스가 되는 경우에 데이터 래치부(14)의 상위측을 구성하는 래치(L8 내지 L15)에서 페치된다.
그 후, 데이터 패치부(14)에서 페치된 16비트 길이의 기록 데이터는 기록 회로(15)를 경유하여 일괄하여 불휘발성 메모리의 메모리 셀(16)에 기록된다.
전술한 바와 같이, 본 발명에 따르면, 16비트의 데이터가 "x 8모드"의 기록모드에서 기록되는 경우에, 기록 커맨드의 기록 사이클의 횟수는 한번으로 감소될 수 있다. 그 결과, 기록 시간은 단축될 수 있다는 장점을 달성할 수 있다.
전술한 바와 같이, 불휘발성 메모리를 포함하는 종래의 반도체 집적회로(1)에서 16비트의 데이터가 "x 8모드"의 기록모드에서 기록되는 경우에 기록 커맨드의 두개의 기록 사이클이 필요해 진다. 예컨대, 도 2에 도시된 바와 같이 하나의 커맨드 엔트리에 대해서는 1㎲가 필요해진다. 따라서, 4개의 커맨드 엔트리가 필요하고4㎲(= 1㎲ ×4번)가 필요하다. 또한, 기록 시간은 8㎲가 필요하고 그에 따라 한 기록 사이클은 12㎲( = 4㎲ + 8㎲)이다. 상기 사이클은 두번 반복되고 따라서 총 24㎲( = 12㎲ ×2번)가 필요하다. 이에 비해, 본 실시예에 따르면, 도 8에 도시된 바와 같이 5㎲의 시간이 5개의 커맨드 엔트리에 필요하게 된다. 또한, 기록 시간은 8㎲만을 필요로 하고 기록은 총 13㎲(= 5㎲ + 8㎲) 이내에 종결된다.
섹터는 삭제 단위이다. 기록/삭제는 각각의 섹테에 대해 종종 실행된다. 섹터 가능성이 512Kbit이라고 가정하면 기록 시간은 0.768초에서 0.416초로 단축될 수 있다.
반면에, 종래의 반도체 집적회로(1)에서는 연속모드라고 하는 기록 커맨드가 단축될 수 있는 모드가 존재한다. 예컨대, 연속모드가 기록 커맨드{"AAh" - "55h" - "20h"}에 의해 들어 간 후에 기록 커맨드{"A0h" - 기록 데이터(PD)}가 실행되도록 기록 커맨드를 2커맨드로 단축하는 기록 동작이 가능하게 된다. 기록 커맨드가 2커맨드로 단축된 "x 8모드"의 기록모드로서의 16비트 기록은 20㎲를 필요로 하고 1섹터로서 0.64초의 시간이 필요해 진다. 이와 같이, 본 실시예의 반도체 집적회로(11)는 종래의 반도체 집적회로(1)의 연속모드와 비교하여 기록 시간을 단축할 수 있다.
또한, 반도체 집적회로(11)는 "x 8모드"의 기록모드로 일괄하여 16비트의 데이터를 기록할 있다. 따라서, 종래의 불휘발성 메모리를 포함하는 반도체 집적회로(1)(도 1을 참조)에 존재하는 사용되지 않은 8비트용의 래치에 대한 리셋회로가 제거될 수 있고, 리셋 기능이 없는 래치 구성이 달성될 수 있다. 이와 같이하여, 반도체 집적회로의 구성이 단순해 진다.
또한, 16비트의 데이터는 "x 8모드"에서 일괄하여 또한 기록될 수 있다. 따라서, 불휘발성 메모리를 갖는 종래의 반도체 집적회로에서 존재하는 사용되지 않는 8비트의 래치 리셋 회로 및 상기 리셋 회로로부터 발진된 리셋 신호가 제거될 수 있고 기록 회로(15)를 형성하기 위한 영역이 감소될 수 있다.
도 8에 도시된 바와 같이, 본 실시예에서 제1의 기록 데이터 페치 커맨드(제4 커맨드)에 의해 제1 기록 데이터(PD1)가 지정된 후, 기록 어드레스(PA)의 최하위 어드레스[A-1]의 논리값이 "L"인 경우에 하위측의 기록 데이터(PD1)는 페치된다. 그 후 제2의 기록 데이터 페치 커맨드(제4 커맨드)에 의해 제2 기록 데이터(PD2)가 지정된 후 기록 어드레스(PA)의 최하위 어드레스[A-1]의 논리값이 "H"인 경우에 상위측의 기록 데이터(PD2)가 페치된다
본 실시예에서, 제1의 기록 데이터 페치 커맨드(제4 커맨드) 및 제2의 기록 데이터 페치 커맨드(제5 커맨드)에서 제1 기록 데이터(PD1)는 기록 어드레스(PA)의 최하위 어드레스[A-1]의 논리값 "L"과 관련되고, 제2 기록 데이터(PD2)는 최하위 어드레스[A-1]의 논리값 "H"과 관련된다. 상기 관계를 역으로 함으로써, 제1의 기록 데이터 페치 커맨드(제4 커맨드)에 의해 상위측 데이터를 페치하고 제2의 기록 데이터 페치 커맨드(제5 커맨드)에 의해 하위측 데이터를 페치할 수 있다.
본 실시예에서 제1 기록 데이터(PD1)가 입력되는 경우에 기록 어드레스(PA)의 최하위 어드레스[A-1]의 논리값은 "L"에 설정된다. 그 후, 데이터 래치부(14)의 하위측을 구성하는 래치(L0 내지 래치L7)에 제1 기록 데이터(PD1)가 래치된다. 마찬가지로, 제2 기록 데이터(PD2)가 입력되는 경우에 기록 어드레스(PA)의 최하위 어드레스[A-1]의 논리값은 "H"에 설정된다. 그 후, 데이터 래치부(14)의 상위측을 구성하는 래치(L8 내지 L15)에 제2 기록 데이터(PD2)가 래치된다.
본 실시예에서, 제1의 기록 데이터 페치 커맨드(제4 커맨드)에 의해 기록 데이터(PD)가 지정된 후에 제2의 기록 데이터 페치 커맨드(제5 커맨드)가 "FFh"에 고정되어 기록 검증처리의 생략(Verify Pass)이 실행될 수 있고 그에 따라 종래의 커맨드 시스템에 따른 기록동작에 대처할 수 있다. 그 결과 기록동작에 대한 자유도가 확장된다. 또한, 2개의 외부 어드레스 핀에 의해 스위치부(14)가 4개의 섹터로 분배되고 데이터 페치 펄스가 4펄스로 분배되고 그에 따라 16비트 길이의 기록 데이터(PD)가 4비트씩 4커맨드로 분배되어 입력되도록 세분화된 기록이 가능하다.
본 실시예에서 기록 어드레스(PA)의 최하위 어드레스[A-1]의 동작을 역으로 하는 것도 가능하다. 즉, 제1 기록 데이터(PD1)가 입력되는 경우에 기록 어드레스(PA)의 최하위 어드레스[A-1]의 논리값은 "H"이다. 그 후, 데이터 래치부(14)의 상위측을 구성하는 래치(L8 내지 L15)에 제1 기록 데이터(PD1)가 래치된다. 또한, 제2 기록 데이터(PD2)가 입력되는 경우에 기록 어드레스(PA)의 최하위 어드레스[A-1]의 논리값은 "L"이다. 그 후, 데이터 래치부(14)의 하위측을 구성하는 래치(L0 내지 래치L7)에 제2 기록 데이터(PD2)가 래치될 수 있는 회로 구성이 제공되고 그에 따라 기록 데이터(PD)를 페치하는 순서를 역으로 할 수 있다.
전술한 바와 같이, 본 발명에 따르면, 16비트의 데이터가 "x 8모드"의 기록모드에서 기록되는 경우에, 기록 커맨드의 기록 사이클의 횟수는 한번으로 감소될 수 있다. 그 결과, 기록 시간은 단축될 수 있다는 장점을 달성할 수 있다.
또한, 16비트의 데이터는 "x 8모드"에서 일괄하여 또한 기록될 수 있다. 따라서, 불휘발성 메모리를 갖는 종래의 반도체 집적회로에서 존재하는 사용되지 않는 8비트의 래치 리셋 회로 및 상기 리셋 회로로부터 발진된 리셋 신호가 제거될 수 있고 기록 회로(15)를 형성하기 위한 영역이 감소될 수 있다.
본 실시예에 따른 반도체 집적회로에 따르면 기록 어드레스(PA)의 최하위 어드레스[A-1]의 논리값에 기초하여 데이터 래치부(14)의 상위측 및 하위측에 제1 기록 데이터(PD1)와 제2 기록 데이터(PD2)가 페치 및 전송되도록 제어되는 회로 구성이 제공되어 있다. 따라서, 일본국 특개평2-140853호에서 기술된 바와 같은 카운터 회로는 제거된다.
또한, 본 실시예의 반도체 집적회로에서, "00"(0 바이트 보존) - "01"(1 바이트 보존) - "10"(CPU 전송)의 순서가 고정된 경우에도 카운터 제어를 사용하지 않고 외부 어드레스 핀에서의 기록 어드레스(PA)의 최하위 어드레스[A-1]의 논리값이 참조되는 외부 제어를 통해 데이터 전환이 실행된다. 따라서, 데이터 래치부(14)의 상위측 및 하위측에 기록 데이터(PD1, PD2)의 래치가 임으로 설정될 수 있는 회로 구성이 용이하게 실현될 수 있다. 그 결과, 메모리 유저에 대한 자유도가 확대될 수 있는 장점이 달성된다.
또한, 본 발명에 따르면, 데이터가 돌출 펄스(원숏 펄스)를 사용하여 전술한외부제어하에서 유지되는 회로 구성이 제공되어 있다. 따라서, 일본국 특개평제 2-140853호에 개시된 종래기술에서 보이는 오동작이 발생하지 않는다.
본 발명은 전술한 실시예에 한정되지 않고, 본 발명의 기술사상의 범위 내에서 각 실시예는 변경될 수 있음은 분명하다. 또한 상기 구성소자의 수, 위치, 및 형상은 상기 실시예에에 한정되지 않고, 본 발명을 실시하는데 있어서 양호한 수, 위치 및 형상으로 할 수 있다.

Claims (6)

  1. 불휘발성 메모리와,
    [m x n]의 래치를 구비하며, [m x n] 비트의 길이로 입력 기록 데이터를 보존하며, 상기 기록 데이터를 상기 불활성 메모리에 일괄적으로 출력하는 데이터 래치부와,
    "x m모드"로 기록 데이터를 불활성 메모리에 기록하는 기록 커맨드의 하나의 기록 사이클에서 기록 어드레스의 최하위 어드레스의 논리값에 기초하여 상기 기록 데이터를 n개의 별도 부분의 래치 각각에 페치하는 데이터 패치 펄스를 발생하는 데이터 페치 제어부를 포함하며,
    상기 데이터 페치 제어부는 기록 커맨드가 기록 커맨드의 기록 사이클에서 입력되는 경우에 기록 데이터 페치 커맨드를 n번 반복하고 [m x n] 비트 길이의 기록 데이터를 "x m모드"로 각각의 m비트에 대해 데이터 래치부에 입력하고, 상기 데이터 래치부는 [m x n] 비트 길이의 기록 데이터를 상기 불휘발성 메모리에 일괄적으로 출력하는 것을 특징으로 하는 반도체 집적회로.
  2. 제 1항에 있어서,
    외부 데이터핀을 갖는 입력버퍼와,
    상기 입력버퍼에 접속된 스위치부를 포함하며,
    상기 기록 데이터는 외부 데이터핀으로부터 입력되고, 상기 기록 데이터는상기 입력 버퍼를 경유하여 상기 스위치부에 의해 실행된 스위치 제어를 통해 상기 데이터 래치부의 n개의 별도 부분의 래치 각각에 분배되는 것을 특징으로 하는 반도체 집적회로.
  3. 제 1항에 있어서,
    기록회로를 포함하며,
    상기 데이터 래치부에 입력된 [m x n] 비트 길이의 페치된 기록 데이터는 기록회로를 경유하여 [m x n] 비트로 일괄적으로 불활성 메모리에 기록되는 것을 특징으로 하는 반도체 집적회로.
  4. 제 1항에 있어서,
    m은 8이고 n은 2인 것을 특징으로 하는 반도체 집적회로.
  5. 제 4항에 있어서,
    커맨드 시스템 회로와,
    데이터 페치 제어부와 스위치부에 접속된 외부 어드레스 핀을 포함하고,
    상기 기록 커맨드는 상기 커맨드 시스템 회로에 입력되고, 상기 커맨드 시스템 회로는 기록 플래그 신호를 상기 데이터 페치 제어부에 출력하고, 상기 데이터 페치 제어부는 외부 어드레스 핀으로부터 입력된 기록 어드레스의 최하위 어드레스의 논리값에 기초하여 데이터 페치 펄스인 하위측 래치 플래그와 상위측 래치 플래그를 상기 데이터 래치부에 출력하고, 상기 기록 데이터는 상기 입력 버퍼의 하위측에서 외부 데이터 각각으로부터 페치되고, 상기 스위치부는 기록 어드레스의 최하위 어드레스의 논리값에 기초하여 상기 입력버퍼를 경유하여 스위치 제어를 실행하고, 그에 따라 상기 데이터 래치부의 하위측과 상위측을 구성하는 래치 각각에 기록 데이터를 분배하고, 상기 데이터 래치부는 데이터 페치 펄스로서 기능하는 하위측 래치 플래그와 상위측 래치 플래그에 동기하여 상기 분배된 기록 데이터를 페치하고 상기 기록데이터를 불활성 메모리에 일괄적으로 기록하는 것을 특징으로 하는 반도체 집적회로.
  6. 제 1항에 있어서,
    상기 데이터 페치 펄스는 원숏 펄스형상으로 형성되는 것을 특징으로 하는 반도체 집적회로.
KR1020010002795A 2000-01-19 2001-01-18 반도체 집적회로 Ceased KR20010076325A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000009691A JP3540230B2 (ja) 2000-01-19 2000-01-19 半導体集積回路
JP??2000-009691? 2000-01-19

Publications (1)

Publication Number Publication Date
KR20010076325A true KR20010076325A (ko) 2001-08-11

Family

ID=18537805

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010002795A Ceased KR20010076325A (ko) 2000-01-19 2001-01-18 반도체 집적회로

Country Status (3)

Country Link
US (1) US6611462B2 (ko)
JP (1) JP3540230B2 (ko)
KR (1) KR20010076325A (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6836420B1 (en) * 2002-03-04 2004-12-28 Synplicity, Inc. Method and apparatus for resetable memory and design approach for same
DE102004030037B4 (de) * 2003-11-19 2012-01-12 Milwaukee Electric Tool Corp. Akkumulator
US7099179B2 (en) * 2003-12-22 2006-08-29 Unity Semiconductor Corporation Conductive memory array having page mode and burst mode write capability
US7458040B1 (en) * 2005-09-01 2008-11-25 Synopsys, Inc. Resettable memory apparatuses and design
KR100759780B1 (ko) 2006-09-05 2007-09-20 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 데이터 입출력 방법
KR102591123B1 (ko) * 2018-07-16 2023-10-19 에스케이하이닉스 주식회사 반도체장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01267898A (ja) * 1988-04-19 1989-10-25 Mitsubishi Electric Corp Ｒｏｍライタ
JPH02183498A (ja) * 1989-01-06 1990-07-18 Mitsubishi Electric Corp データ処理装置
JPH02201798A (ja) * 1989-01-31 1990-08-09 Fujitsu Ltd 半導体記憶装置
JPH0520176A (ja) * 1991-07-10 1993-01-29 Matsushita Electron Corp 半導体記憶装置
JPH11102327A (ja) * 1997-09-26 1999-04-13 Sanyo Electric Co Ltd マイクロコンピュータ

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02140853A (ja) 1988-11-21 1990-05-30 Yamaha Corp バス幅変換回路
US5973989A (en) * 1997-08-22 1999-10-26 Micron Technology, Inc. Method and apparatus for transmitting and receiving data at both the rising edge and the falling edge of a clock signal
US6240046B1 (en) * 1999-02-13 2001-05-29 Integrated Device Technology, Inc. Integrated circuit random access memory capable of reading either one or more than one data word in a single clock cycle

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01267898A (ja) * 1988-04-19 1989-10-25 Mitsubishi Electric Corp Ｒｏｍライタ
JPH02183498A (ja) * 1989-01-06 1990-07-18 Mitsubishi Electric Corp データ処理装置
JPH02201798A (ja) * 1989-01-31 1990-08-09 Fujitsu Ltd 半導体記憶装置
JPH0520176A (ja) * 1991-07-10 1993-01-29 Matsushita Electron Corp 半導体記憶装置
JPH11102327A (ja) * 1997-09-26 1999-04-13 Sanyo Electric Co Ltd マイクロコンピュータ

Also Published As

Publication number Publication date
JP2001202787A (ja) 2001-07-27
US20010008490A1 (en) 2001-07-19
US6611462B2 (en) 2003-08-26
JP3540230B2 (ja) 2004-07-07

Similar Documents

Publication Publication Date Title
KR100375217B1 (ko) 전기적으로 재기입 가능한 불휘발성 메모리를 구비하는마이크로컨트롤러
KR100255568B1 (ko) 재기록이 가능한 불휘발성 메모리를 갖는 마이크로컴퓨터
JPH02142000A (ja) 半導体記憶装置
JP3080520B2 (ja) シンクロナスｄｒａｍ
JP2019121370A (ja) メモリ装置
KR100449401B1 (ko) 반도체 기억 장치
KR100504696B1 (ko) 블록 소거/프로그램 정보를 저장하기 위한 상태 셀들의어레이를 포함한 낸드 플래시 메모리 장치
KR100299542B1 (ko) 불휘발성메모리를사용한마이크로컴퓨터
KR100505076B1 (ko) 프로그램 가능한 비휘발성 메모리 장치 및 그것을 사용한 마이크로컴퓨터
KR100564598B1 (ko) 동기식 플래쉬 메모리장치 및 이를 동작시키는 방법
KR20010076325A (ko) 반도체 집적회로
JP2784550B2 (ja) 半導体記憶装置
JPH11273370A (ja) Ｉｃメモリ
US5880992A (en) Electrically erasable and programmable read only memory
KR20030085046A (ko) 동기 비휘발성 메모리 소자용 독립 비동기 부트 블록
JPH07192481A (ja) 半導体記憶装置
JP4209708B2 (ja) 半導体記憶装置
JPH05189296A (ja) 単一のビットメモリに対する同時書き込みアクセス装置
KR100288417B1 (ko) 동기형 반도체 기억 장치
KR100273268B1 (ko) 플래시메모리리드/라이트제어기
KR100480653B1 (ko) 프로그램판독/데이터기록을동시에수행하는능력을갖는결합된프로그램및데이터비휘발성메모리
JP3135770B2 (ja) 不揮発性半導体メモリおよびその不揮発性半導体メモリを使用した記憶装置
SU1635207A1 (ru) Устройство дл программировани посто нных запоминающих устройств
KR20020026642A (ko) 비휘발성 메모리 내장용 엠씨유의 시리얼/패러럴프로그램장치
KR20040002116A (ko) 반도체 테스트 회로

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20010118

PA0201 Request for examination
PG1501 Laying open of application
N231 Notification of change of applicant
PN2301 Change of applicant

Patent event date: 20030219

Comment text: Notification of Change of Applicant

Patent event code: PN23011R01D

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20030327

Patent event code: PE09021S01D

AMND Amendment
E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20031031

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20030327

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

J201 Request for trial against refusal decision
PJ0201 Trial against decision of rejection

Appeal kind category: Appeal against decision to decline refusal

Decision date: 20051027

Appeal identifier: 2004101000384

Request date: 20040130

Patent event date: 20040130

Comment text: Request for Trial against Decision on Refusal

Patent event code: PJ02012R01D

Patent event date: 20031031

Comment text: Decision to Refuse Application

Patent event code: PJ02011S01I

Appeal kind category: Appeal against decision to decline refusal

Decision date: 20040430

Appeal identifier: 2004101000383

Request date: 20040130

AMND Amendment
PB0901 Examination by re-examination before a trial

Comment text: Amendment to Specification, etc.

Patent event date: 20040228

Patent event code: PB09011R02I

Comment text: Request for Trial against Decision on Refusal

Patent event date: 20040130

Patent event code: PB09011R01I

Comment text: Amendment to Specification, etc.

Patent event date: 20030725

Patent event code: PB09011R02I

B601 Maintenance of original decision after re-examination before a trial
PB0601 Maintenance of original decision after re-examination before a trial

Comment text: Report of Result of Re-examination before a Trial

Patent event code: PB06011S01D

Patent event date: 20040401

J801 Dismissal of trial

Free format text: REJECTION OF TRIAL FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20040130

Effective date: 20040430

Free format text: TRIAL NUMBER: 2004101000383; REJECTION OF TRIAL FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20040130

Effective date: 20040430

PJ0801 Rejection of trial

Patent event date: 20040430

Patent event code: PJ08011S01D

Comment text: Decision on Dismissal of Request for Trial (Dismissal of Decision)

Decision date: 20040430

Appeal kind category: Appeal against decision to decline refusal

Appeal identifier: 2004101000383

Request date: 20040130

J121 Written withdrawal of request for trial
PJ1201 Withdrawal of trial

Patent event code: PJ12011R01D

Patent event date: 20051027

Comment text: Written Withdrawal of Request for Trial

Appeal identifier: 2004101000384

Request date: 20040130

Appeal kind category: Appeal against decision to decline refusal

Decision date: 20051027