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KR102739994B1 - 레벨 시프터의 트랜지션 지연 및 출력 스큐를 감소시키기 위한 장치 및 방법 - Google Patents

레벨 시프터의 트랜지션 지연 및 출력 스큐를 감소시키기 위한 장치 및 방법 Download PDF

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KR102739994B1
KR102739994B1 KR1020190100989A KR20190100989A KR102739994B1 KR 102739994 B1 KR102739994 B1 KR 102739994B1 KR 1020190100989 A KR1020190100989 A KR 1020190100989A KR 20190100989 A KR20190100989 A KR 20190100989A KR 102739994 B1 KR102739994 B1 KR 102739994B1
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치-웨이 첸
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삼성전자주식회사
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Abstract

장치가 제공된다. 일 실시예에 따르면, 상기 장치는 전압 Vo1+ 및 Vo1-를 출력하는 레벨 시프터(level shifter) 회로; 및 상기 전압 Vo1+ 및 Vo1-의 결합의 엣지(edge)에 의해 트리거되는(triggered) 전압 Vo+ 및 Vo-를 출력하는 출력 얼라인먼트(alignment) 회로를 포함하고, 상기 전압 Vo+ 및 Vo-는 상기 레벨 시프터 회로의 입력에 대한 트랜지션 이전에 상기 전압 Vo1+ 및 Vo1-의 높은 상태(high state)들에 의해 설정된다.

Description

레벨 시프터의 트랜지션 지연 및 출력 스큐를 감소시키기 위한 장치 및 방법{APPARATUS AND METHOD FOR REDUCING OUTPUT SKEW AND TRANSITION DELAY OF LEVEL SHIFTER}
본 개시는 전자 회로들에 관한 것으로, 보다 구체적으로, 레벨 시프터의 트랜지션 지연 및 출력 스큐를 감소시키기 위한 장치 및 방법에 관한 것이다.
전력 관리 집적 회로(power management integrated circuit; PMIC)는 하나의 집적 회로(integrated circuit; IC) 내에서 다중 전력 공급 전압들(multiple power supply voltages) 및 전력 관리 기능들을 포함할 수 있다.
고전압 레벨 시프터 회로(예를 들어, LDMOS(laterally diffused MOSFET(metal-oxide semiconductor field-effect transistor)), DEMOS(drain-extended MOSFET))는 큰 전압 차이들(예를 들어, 예시적으로 0V(volt) 내지 6V, 및 예시적으로 17V 내지 23V)을 다루기 위해 크고 느린(large and slow) 고전압 디바이스들을 사용한다. 크로스 커플드(cross-coupled) 트랜지스터 쌍(pair) 구조로 인해, 포지티브(positive) 출력 트랜지션 및 네거티브(negative) 출력 트랜지션은 PVT(process, voltage, and temperature) 변화들에 걸쳐 큰 스큐를 경험한다. 이러한 큰 스큐는 후속하는(succeeding) 블록들/회로들의 단계들에 대한 타이밍(timing) 이슈(issue)들을 초래할 수 있다. 더욱이, 느린 출력 트랜지션 엣지(edge)는 전반적인 속도를 제한한다.
본 개시는 레벨 시프터의 트랜지션 지연 및 출력 스큐를 감소시키기 위한 장치 및 방법을 제공한다.
일 실시예에 따르면, 장치는 전압 Vo1+ 및 Vo1-를 출력하는 레벨 시프터(level shifter) 회로; 및 상기 전압 Vo1+ 및 Vo1-의 결합의 엣지(edge)에 의해 트리거되는(triggered) 전압 Vo+ 및 Vo-를 출력하는 출력 얼라인먼트(alignment) 회로를 포함하고, 상기 전압 Vo+ 및 Vo-는 상기 레벨 시프터 회로의 입력에 대한 트랜지션 이전에 상기 전압 Vo1+ 및 Vo1-의 높은 상태(high state)들에 의해 설정된다.
일 실시예에 따르면, 방법은 레벨 시프트 회로에 의해, 전압 Vo1+ 및 Vo1-를 출력하고; 그리고 출력 얼라인먼트 회로에 의해, 상기 전압 Vo1+ 및 Vo1-의 결합의 엣지에 의해 트리거되는 전압 Vo+ 및 Vo-를 출력하는 것을 포함하고, 상기 전압 Vo+ 및 Vo-는 상기 레벨 시프트 회로의 입력에 대한 트랜지션 이전에 상기 전압 Vo1+ 및 Vo1-의 높은 상태들에 의해 설정된다.
본 개시에 따르면, 일 실시예에 따른 장치 및 방법을 통해, 레벨 시프터의 트랜지션 지연 및 출력 스큐를 감소시킬 수 있다.
본 개시의 임의의 실시예들의 상술한 그리고 다른 양상들, 특징들, 및 이점들은 첨부된 도면들과 함께 다음의 상세한 설명으로부터 더욱 분명해질 것이다.
도 1은 로우 투 하이(low-to-high) 전압 레벨 시프터의 다이어그램(diagram)이다.
도 2는 도 1의 로우 투 하이 전압 레벨 시프터의 타이밍 다이어그램이다.
도 3은 하이 투 로우 전압 레벨 시프터의 다이어그램이다.
도 4는 도 3의 하이 투 로우 전압 레벨 시프터의 타이밍 다이어그램이다.
도 5는 로우 투 하이 전압 레벨 시프터 및 하이 투 로우 전압 레벨 시프터를 위한 전압 트랜지션들의 일러스트레이션(illustration)이다.
도 6은 일 실시예에 따른, 로우 투 하이 전압 레벨 시프터의 다이어그램이다.
도 7은 일 실시예에 따른, 도 6의 로우 투 하이 전압 레벨 시프터의 출력 얼라인먼트(alignment) 디바이스의 다이어그램이다.
도 8은 일 실시예에 따른, 도 6의 로우 투 하이 전압 레벨 시프터의 타이밍 다이어그램이다.
도 9는 일 실시예에 따른, 도 6의 로우 투 하이 전압 레벨 시프터의 타이밍 다이어그램이다.
도 10은 일 실시예에 따른, 하이 투 로우 전압 레벨 시프터의 다이어그램이다.
도 11은 일 실시에에 따른, 전압 레벨 시프터의 출력들을 얼라이닝(aligning)하는 방법의 흐름도이다.
도 1은 로우 투 하이 전압 레벨 시프터(100)의 다이어그램이다.
도 1을 참고하면, 로우 투 하이 전압 레벨 시프터(100)는 인버터(101), 제1 n-채널 LDMOS(NLDMOS) 트랜지스터(103), 제2 NLDMOS 트랜지스터(105), 제1 p-채널 LDMOS(PLDMOS) 트랜지스터(107), 제2 PLDMOS 트랜지스터(109), 제1 p-채널 MOSFET(PMOS) 트랜지스터(111), 제2 PMOS 트랜지스터(113), 제1 버퍼(buffer)(115), 및 제2 버퍼(117)를 포함한다.
인버터(101)는 전압 입력 신호(In+)를 수신하기 위한 입력, 제1 전력 공급 입력 전압(VDD1)을 수신하기 위한 전력 공급 입력, 제2 전력 공급 입력 전압(VSS1)을 수신하기 위한 그라운드(ground) 입력, 및 출력 전압(In-)를 출력하기 위한 출력을 포함한다. 제1 NLDMOS 트랜지스터(103)는 드레인(drain) 터미널(terminal), 인버터(101)의 출력과 연결되는 게이트(gate) 터미널, 및 제2 전력 공급 전압(VSS1)과 연결되는 소스(source) 터미널을 포함한다. 제2 NLDMOS 트랜지스터(105)는 드레인 터미널, 인버터(101)의 입력과 연결되는 게이트 터미널, 및 제2 전력 공급 전압(VSS1)과 연결되는 소스 터미널을 포함한다. 제1 PLDMOS 트랜지스터(107)는 제1 NLDMOS 트랜지스터(103)의 드레인 터미널과 연결되는 드레인 터미널, 제3 전력 공급 전압(VSS2)와 연결되는 게이트 터미널, 및 소스 터미널을 포함한다. 제2 PLDMOS 트랜지스터(109)는 제2 NLDMOS 트랜지스터(105)의 드레인 터미널과 연결되는 드레인 터미널, 제3 전력 공급 전압(VSS2)와 연결되는 게이트 터미널, 및 소스 터미널을 포함한다. 제1 PMOS 트랜지스터(111)는 제1 PLDMOS 트랜지스터(107)의 소스 터미널과 연결되는 드레인 터미널, 게이트 터미널, 및 제4 전력 공급 전압(VDD2)과 연결되는 소스 터미널을 포함한다. 제2 PMOS 트랜지스터(113)는 제2 PLDMOS 트랜지스터(109)의 소스 터미널과 연결되는 드레인 터미널, 제1 PMOS 트랜지스터(111)의 드레인 터미널 및 제1 PLDMOS 트랜지스터(107)의 소스 터미널과 연결되는 게이트 터미널, 및 제4 전력 공급 전압(VDD2)와 연결되는 소스 터미널을 포함한다. 제1 버퍼(115)는 제1 PLDMOS 트랜지스터(107)의 소스 터미널, 제1 PMOS 트랜지스터(111)의 드레인 터미널, 및 제2 PMOS 트랜지스터(113)의 게이트 터미널과 연결되는 입력; 제4 전력 공급 전압(VDD2)과 연결되는 전력 공급 전압 입력; 제3 전력 공급 전압(VSS2)과 연결되는 그라운드 입력; 및 전압(Vo+)를 출력하기 위한 출력을 포함한다. 제2 버퍼(117)는 제2 PLDMOS 트랜지스터(109)의 소스 터미널, 제1 PMOS 트랜지스터(111)의 게이트, 및 제2 PMOS 트랜지스터(113)의 드레인 터미널과 연결되는 입력; 제4 전력 공급 전압(VDD2)과 연결되는 전력 공급 전압 입력; 제3 전력 공급 전압(VSS2)과 연결되는 그라운드 입력; 및 전압(Vo-)을 출력하기 위한 출력을 포함하고, 여기서, Vo-는 Vo+의 역(inverse)이다.
도 2는 도 1의 로우 투 하이 전압 레벨 시프터(100)의 타이밍 다이어그램이다.
도 2를 참고하면, 로우 투 하이 전압 레벨 시프터(100)는 약한 크로스-커플드 트랜지스터 쌍 및 크고 높은 전압 디바이스 기생들 때문에 큰 출력 스큐를 갖는다. 출력 스큐는 각각 다른(different) PVT에 걸쳐 변한다. 출력 스큐(전압 신호의 하강(falling) 엣지의 지속 시간(Tdfall)<전압 신호의 상승(rising) 엣지의 지속 시간(Tdrise)는 후행하는 단계에 대한 타이밍 이슈를 초래할 수 있다. 로우 투 하이 전압 레벨 시프터(100)의 타이밍 성능 또는 속도는 낮은 출력 트랜지션(이 경우에는 Tdrise)에 의해 제한된다.
도 3은 하이 투 로우 전압 레벨 시프터(300)의 다이어그램이다.
도 3을 참고하면, 하이 투 로우 전압 레벨 시프터(300)는 인버터(301), 제1 PLDMOS 트랜지스터(303), 제2 PLDMOS 트랜지스터(305), 제1 NLDMOS 트랜지스터(307), 제2 NLDMOS 트랜지스터(309), 제1 n-채널 MOSFET(NMOS) 트랜지스터(311), 제2 NMOS 트랜지스터(313), 제1 버퍼(315), 및 제2 버퍼(317)를 포함한다.
인버터(301)는 전압 입력 신호(In+)를 수신하기 위한 입력, 제1 전력 공급 입력 전압(VDD2)를 수신하기 위한 전력 공급 입력, 제2 전력 공급 입력 전압(VSS2)를 수신하기 위한 그라운드 입력, 및 출력 전압(In-)을 출력하기 위한 출력을 포함하고, 여기서, In-는 In+의 역이다. 제1 PLDMOS 트랜지스터(303)는 드레인 터미널, 인버터(301)의 출력과 연결되는 게이트 터미널, 및 제1 전력 공급 전압(VDD2)과 연결되는 소스 터미널을 포함한다. 제2 PLDMOS 트랜지스터(305)는 드레인 터미널, 인버터(301)의 입력과 연결되는 게이트 터미널, 및 제1 전력 공급 전압(VDD2)와 연결되는 소스 터미널을 포함한다. 제1 NLDMOS 트랜지스터(307)는 제1 PLDMOS 트랜지스터(303)의 드레인 터미널과 연결되는 드레인 터미널, 제3 전력 공급 전압(VDD1)과 연결되는 게이트 터미널, 및 소스 터미널을 포함한다. 제2 NLDMOS 트랜지스터(309)는 제2 PLDMOS 트랜지스터(305)의 드레인 터미널과 연결되는 드레인 터미널, 제3 전력 공급 전압(VDD1)과 연결되는 게이트 터미널, 및 소스 터미널을 포함한다. 제1 NMOS 트랜지스터(311)는 제1 NLDMOS 트랜지스터(307)의 소스 터미널과 연결되는 드레인 터미널, 게이트 터미널, 및 제4 전력 공급 전압(VSS1)과 연결되는 소스 터미널을 포함한다. 제2 NMOS 트랜지스터(313)는 제2 NLDMOS 트랜지스터(309)의 소스 터미널 및 제1 NMOS 트랜지스터(311)의 게이트 터미널과 연결되는 드레인 터미널, 제1 NMOS 트랜지스터(311)의 드레인 터미널 및 제1 NLDMOS 트랜지스터(307)의 소스 터미널과 연결되는 게이트 터미널, 및 제4 전력 공급 전압(VSS1)과 연결되는 소스 터미널을 포함한다. 제1 버퍼(315)는 제1 NLDMOS 트랜지스터(307)의 소스 터미널, 제1 NMOS 트랜지스터(311)의 드레인 터미널, 및 제2 NMOS 트랜지스터(313)의 게이트 터미널과 연결되는 입력; 제3 전력 공급 전압(VDD1)과 연결되는 전력 공급 전압 입력; 제4 전력 공급 전압(VSS1)과 연결되는 그라운드 입력; 및 전압(Vo+)을 출력하기 위한 출력을 포함한다. 제2 버퍼(317)는 제2 NLDMOS 트랜지스터(309)의 소스 터미널, 제1 NMOS 트랜지스터(311)의 게이트 터미널, 및 제2 NMOS 트랜지스터(313)의 드레인 터미널과 연결되는 입력; 제3 전력 공급 전압(VDD1)과 연결되는 전력 공급 전압 입력; 제4 전력 공급 전압(VSS1)과 연결되는 그라운드 입력; 및 전압(Vo-)을 출력하기 위한 출력을 포함하고, 여기서, Vo-는 Vo+의 역이다.
도 4는 도 3의 하이 투 로우 전압 레벨 시프터(300)의 타이밍 다이어그램이다.
도 4를 참고하면, 하이 투 로우 전압 레벨 시프터(300)의 출력 스큐는 PVT에 걸쳐 변한다. 출력 스큐(Tdfall > Tdrise)는 후행하는 단계에 대한 타이밍 이슈를 초래할 수 있다. 하이 투 로우 전압 레벨 시프터(300)는 느린 출력 트랜지션(이 경우에는 Tdfall)에 의해 제한될 수 있다.
도 5는 로우 투 하이 전압 레벨 시프터 및 하이 투 로우 전압 레벨 시프터를 위한 전압 트랜지션들의 일러스트레이션이다.
도 5를 참고하면, 로우 투 하이 전압 레벨 시프터 및 하이 투 로우 전압 레벨 시프터는 0V의 전력 공급 전압(VSS1), 6V의 전력 공급 전압(VDD1), 17V의 전력 공급 전압(VSS2), 및 23V의 전력 공급 전압(VDD2)를 각각 가질 수 있다. 그러나, 본 개시는 이 특정한 전압들에 한정되지 않고, 본 개시는 VSS1, VDD1, VSS2, 및 VDD2를 위한 다른 전압들을 사용할 수 있다.
도 6은 일 실시예에 따른, 로우 투 하이 레벨 시프터(600)의 다이어그램이다.
도 6을 참고하면, 로우 투 하이 레벨 시프터(600)는 인버터(601), 제1 NLDMOS 트랜지스터(603), 제2 NLDMOS 트랜지스터(605), 제1 PLDMOS 트랜지스터(607), 제2 PLDMOS 트랜지스터(609), 제1 PMOS 트랜지스터(611), 제2 PMOS 트랜지스터(613), 제1 버퍼(615), 제2 버퍼(617), 및 출력 얼라인먼트 디바이스(619)를 포함한다.
인버터(601)는 전압 입력 신호(In+)를 수신하기 위한 입력, 제1 전력 공급 입력 전압(VDD1)을 수신하기 위한 전력 공급 입력, 제2 전력 공급 입력 전압(VSS1)을 수신하기 위한 그라운드 입력, 및 출력 전압(In-)을 출력하기 위한 출력을 포함하고, 여기서, In-는 In+의 역이다. 제1 NLDMOS 트랜지스터(603)는 드레인 터미널, 인버터(601)의 출력과 연결되는 게이트 터미널, 및 제2 전력 공급 전압(VSS1)과 연결되는 소스 터미널을 포함한다. 제2 NLDMOS 트랜지스터(605)는 드레인 터미널, 인버터(601)의 입력과 연결되는 게이트 터미널, 및 제2 전력 공급 전압(VSS1)과 연결되는 소스 터미널을 포함한다. 제1 PLDMOS 트랜지스터(607)는 제1 NLDMOS 트랜지스터(603)의 드레인 터미널과 연결되는 드레인 터미널, 제3 전력 공급 전압(VSS2)와 연결되는 게이트 터미널, 및 소스 터미널을 포함한다. 제2 PLDMOS 트랜지스터(609)는 제2 NLDMOS 트랜지스터(605)의 드레인 터미널과 연결되는 드레인 터미널, 제3 전력 공급 전압(VSS2)과 연결되는 게이트 터미널, 및 소스 터미널을 포함한다. 제1 PMOS 트랜지스터(611)는 제1 PLDMOS 트랜지스터(607)의 소스 터미널과 연결되는 드레인 터미널, 게이트 터미널, 및 제4 전력 공급 전압(VDD2)과 연결되는 소스 터미널을 포함한다. 제2 PMOS 트랜지스터(613)는 제2 PLDMOS 트랜지스터(609)의 소스 터미널 및 제1 PMOS 트랜지스터(611)의 게이트 터미널과 연결되는 드레인 터미널, 제1 PMOS 트랜지스터(611)의 드레인 터미널 및 제1 PLDMOS 트랜지스터(607)의 소스 터미널과 연결되는 게이트 터미널, 및 제4 전력 공급 전압(VDD2)와 연결되는 소스 터미널을 포함한다. 제1 버퍼(615)는 제1 PLDMOS 트랜지스터(607)의 소스 터미널, 제1 PMOS 트랜지스터(611)의 드레인 터미널, 및 제2 PMOS 트랜지스터(613)의 게이트 터미널과 연결되는 입력; 제4 전력 공급 전압(VDD2)과 연결되는 전력 공급 전압 입력; 제3 전력 공급 전압(VSS2)과 연결되는 그라운드 입력; 및 전압(Vo1+)를 출력하기 위한 출력을 포함한다. 제2 버퍼(617)는 제2 PLDMOS 트랜지스터(609)의 소스 터미널, 제1 PMOS 트랜지스터(611)의 게이트 터미널, 및 제2 PMOS 트랜지스터(613)의 드레인 게이트와 연결되는 입력; 제4 전력 공급 전압(VDD2)과 연결되는 전력 공급 전압 입력; 제3 전력 공급 전압(VSS2)과 연결되는 그라운드 입력; 및 전압(Vo1-)를 출력하기 위한 출력을 포함하고, 여기서, Vo1-는 Vo1+의 역이다. 출력 얼라인먼트 디바이스(619)는 입력 전압(In+)으로써의 Vo1+를 수신하기 위한 제1 버퍼(615)의 출력과 연결되는 제1 입력, 입력 전압(In-)으로써의 Vo1-를 수신하기 위한 제2 버퍼(617)의 출력과 연결되는 제2 입력, 출력 전압(Vo+)을 출력하기 위한 제1 출력, 및 출력 전압(Vo-)를 출력하기 위한 제2 출력을 포함한다.
본 로우 투 하이 레벨 시프터(600)는 최소한의 출력 스큐, 및 출력들(Vo+ 및 Vo-)을 제공하고, 여기서, Vo+ 및 Vo-는 PVT 내의 변화들에 관계없이 유사한 지연(예를 들어, Tdfall = Tdrise)을 갖는다. 로우 투 하이 레벨 시프터(600)는 빠른 트랜지션 속도(예를 들어, 짧은 지연, Tdfall/rise)을 제공한다.
도 7은 일 실시예에 따른, 도 6의 로우 투 하이 전압 레벨 시프터(600)의 출력 얼라인먼트 디바이스(619)의 다이어그램이다.
도 7을 참고하면, 출력 얼라인먼트 디바이스(619)는 제1 인버터(701), 제2 인버터(703), 제3 인버터(705), 제4 인버터(707), 제1 NAND 게이트(709), 제2 NAND 게이트(711), 제3 NAND 게이트(713), 제4 NAND 게이트(715), 및 리세트-세트(reset-set; RS) 플립-플롭(flip-flop)(717)을 포함한다.
제1 인버터(701)는 입력 전압(In+)으로써의 전압(Vo1+)을 수신하기 위한 입력, 및 Vo1+의 역을 출력하기 위한 출력을 포함한다. 제2 인버터(703)는 입력 전압(In-)으로써의 전압(Vo1-)을 수신하기 위한 입력, 및 Vo1-의 역을 출력하기 위한 출력을 포함한다. 제3 인버터(705)는 제1 인버터(701)의 출력과 연결되는 입력, 및 제1 인버터(701)의 출력의 역을 출력하기 위한 출력을 포함하고, 여기서 제3 인버터(705)는 지연을 제공한다. 제4 인버터(707)는 제2 인버터(703)의 출력과 연결되는 입력, 및 제2 인버터(703)의 출력의 역을 출력하기 위한 출력을 포함하고, 여기서 제4 인버터(707)는 지연을 제공한다.
제1 NAND 게이트(709)는 제1 인버터(701)의 출력과 연결되는 제1 입력, 제3 인버터(705)의 출력과 연결되는 제2 입력, 및 출력을 포함한다. 제2 NAND 게이트(711)는 제2 인버터(703)의 출력과 연결되는 제1 입력, 제4 인버터(707)의 출력과 연결되는 제2 입력, 및 출력을 포함한다. 제3 NAND 게이트(713)는 제2 인버터(703)의 출력과 연결되는 제1 입력, 제1 NAND 게이트(709)의 출력과 연결되는 제2 입력, 및 출력을 포함한다. 제4 NAND 게이트(715)는 제1 인버터(701)의 출력과 연결되는 제1 입력, 제2 NAND 게이트(711)의 출력과 연결되는 제2 입력, 및 출력을 포함한다. RS 플립-플롭(717)은 리세트 신호(RST)를 수신하기 위한 제3 NAND 게이트(713)의 출력과 연결되는 제1 입력, 세트 신호(SET)를 수신하기 위한 제4 NAND 게이트(715)의 출력과 연결되는 제2 입력, 전압(Vo-)를 출력하기 위한 제1 출력, 및 전압(Vo+)를 출력하기 위한 제2 출력을 포함한다.
도 8은 도 6의 로우 투 하이 전압 레벨 시프터(600)의 타이밍 다이어그램의 일러스트레이션이다.
도 8을 참고하면, Tdfall은 Tdrise와 동일하다.
본 개시는 도 7의 출력 얼라인먼트 디바이스(619) 내의 NAND 게이트를 사용하는 것에 한정되지 않는다. 본 개시는 도 7의 출력 얼라인먼트 디바이스(619)의 등가 로직을 구현하는 로직 게이트들의 임의의 조합을 포함하고, 도 8의 타이밍 다이어그램을 만족시킨다.
도 9는 일 실시예에 따른, 도 6의 로우 투 하이 전압 레벨 시프터(600)의 타이밍 다이어그램이다.
도 9를 참고하면, 출력들(Vo+ 및 Vo-)은 각각 출력 스큐 및 작은 지연을 초래하지 않는 입력들(Vo1+ 및 Vo1-)의 이전의(earlier) 엣지(이 경우에는 하강)에 의해 트리거(triggered)된다. 입력들(Vo1+ 및 Vo1-)의 높은 상태들(high states)은 초기에 입력 트랜지션이 없을 때 출력 상태들을 설정하기 위해 사용된다.
도 10은 일 실시예에 따른, 하이 투 로우 전압 레벨 시프터(1000)의 다이어그램이다.
도 10을 참고하면, 하이 투 로우 전압 레벨 시프터(1000)는 제1 인버터(1001), 제1 PLDMOS 트랜지스터(1003), 제2 PLDMOS 트랜지스터(1005), 제1 NLDMOS 트랜지스터(1007), 제2 NLDMOS 트랜지스터(1009), 제1 NMOS 트랜지스터(1011), 제2 NMOS 트랜지스터(1013), 제2 인버터(1015), 제3 인버터(1017), 및 출력 얼라인먼트 디바이스(1019)를 포함한다.
제1 인버터(1001)는 전압 입력 신호(In+)를 수신하기 위한 입력, 제1 전력 공급 입력 전압(VDD2)를 수신하기 위한 전력 공급 입력, 제2 전력 공급 입력 전압(VSS2)를 수신하기 위한 그라운드 입력, 및 출력 전압(In-)을 출력하기 위한 출력을 포함하고, 여기서 In-는 In+의 역이다. 제1 PLDMOS 트랜지스터(1003)는 드레인 터미널, 제1 인버터(1001)의 출력과 연결되는 게이트 터미널, 및 제1 전력 공급 전압(VDD2)과 연결되는 소스 터미널을 포함한다. 제2 PLDMOS 트랜지스터(1005)는 드레인 터미널, 제1 인버터(1001)의 입력과 연결되는 게이트 터미널, 및 제1 전력 공급 전압(VDD2)과 연결되는 소스 터미널을 포함한다. 제1 NLDMOS 트랜지스터(1007)는 제1 PLDMOS 트랜지스터(1003)의 드레인 터미널과 연결되는 드레인 터미널, 제3 전력 공급 전압(VDD1)과 연결되는 게이트 터미널, 및 소스 터미널을 포함한다. 제2 NLDMOS 트랜지스터(1009)는 제2 PLDMOS 트랜지스터(1005)의 드레인 터미널과 연결되는 드레인 터미널, 제3 전력 공급 전압(VDD1)과 연결되는 게이트 터미널, 및 소스 터미널을 포함한다. 제1 NMOS 트랜지스터(1011)는 제1 NLDMOS 트랜지스터(1007)의 소스 터미널과 연결되는 드레인 터미널, 게이트 터미널, 및 제4 전력 공급 전압(VSS1)과 연결되는 소스 터미널을 포함한다. 제2 NMOS 트랜지스터(1013)는 제2 NLDMOS 트랜지스터(1009)의 소스 터미널 및 제1 NMOS 트랜지시터(1011)의 게이트 터미널과 연결되는 드레인 터미널, 제1 NMOS 트랜지스터(1011)의 드레인 터미널 및 제1 NLDMOS 트랜지스터(1007)의 소스 터미널과 연결되는 게이트 터미널, 및 제4 전력 공급 전압(VSS1)과 연결되는 소스 터미널을 포함한다. 제2 인버터(1015)는 제1 NLDMOS 트랜지스터(1007)의 소스 터미널, 제1 NMOS 트랜지스터(1011)의 드레인 터미널, 및 제2 NMOS 트랜지스터(1013)의 게이트 터미널과 연결되는 입력; 제3 전력 공급 전압(VDD1)과 연결되는 전력 공급 전압; 제4 전력 공급 전압(VSS1)와 연결되는 그라운드 입력; 및 전압(Vo1-)을 출력하기 위한 출력을 포함한다. 제3 인버터(1017)는 제2 NLDMOS 트랜지스터(1009)의 소스 터미널, 제1 NMOS 트랜지스터(1011)의 게이트 터미널, 및 제2 NMOS 트랜지스터(1013)의 드레인 터미널과 연결되는 입력; 제3 전력 공급 전압(VDD1)과 연결되는 전력 공급 전압; 제4 전력 공급 전압(VSS1)과 연결되는 그라운드 입력; 및 전압(Vo1+)을 출력하기 위한 출력을 포함하고, 여기서 Vo1-는 Vo1+의 역이다. 출력 얼라인먼트 디바이스(1019)는 입력 전압(In+)으로써 Vo1+를 수신하기 위한 제3 인버터(1017)의 출력과 연결되는 입력, 입력 전압(In-)으로써 Vo1-를 수신하기 위한 제2 인버터(1015)의 출력과 연결되는 제2 입력, 출력 전압(Vo+)을 출력하기 위한 제1 출력, 및 출력 전압(Vo-)을 출력하기 위한 제2 출력을 포함한다.
도 10의 타이밍 다이어그램은 도 8의 타이밍 다이어그램과 동일하다.
도 10에서, 제2 인버터(1015) 및 제3 인버터(1017)는 도 6에서의 버퍼들(예를 들어, 제1 버퍼(615) 및 제2 버퍼(617))을 대신해서 사용된다.
출력 얼라인먼트(1019)는 레벨 시프터의 트랜지션 지연 및 출력 스큐를 최소화하기 위해 사용될 수 있다. 출력들(In+ 및 In-)의 이전의 트랜지션 엣지는 출력들(Vo+ 및 Vo-)을 트리거하는데 사용된다. 입력들의 레벨 정보(예를 들어, 높은 상태)는 입력 트랜지션이 없을 때 출력 상태들을 보장하기 위해 사용된다. 출력 얼라인먼트 디바이스(1019)에 의해 제공되는 이러한 얼라인먼트 방법은 유사한 신호 얼라인먼트가 요구되는 곳에서 사용될 수 있다.
일 실시예에 따르면, 하이 투 로우 전압 레벨 시프터(1000)는 디스플레이 디바이스(예를 들어, LCD(liquid crystal display) 드라이버)에 신호들을 공급하기 위해 사용되는 PMIC의 부분(part)일 수 있다.
일 실시예에 따르면, 출력 얼라이닝(aligning)을 갖는 하이 투 로우 전압 레벨 시프터(1000)는 출력들(Vo1+ 및 Vo1-)을 갖는 레벨 시프터 회로; 상기 레벨 시프터 회로와 전기적으로 결합되는 출력 얼라인먼트 회로를 포함하고, 여기서 출력 얼라인먼트 회로는 Vo1+ 또는 Vo1-의 이전의 엣지에 의해 트리거되는 출력들 Vo+ 및 Vo-를 갖고, 그리고 상기 출력들 Vo+ 및 Vo-은 초기에 입력 트랜지션이 없을 때 Vo1+ 및 Vo1-의 높은 상태들에 의해 설정된다.
도 11은 일 실시예에 따른, 전압 레벨 시프터의 출력들을 얼라이닝하는 방법의 흐름도이다.
도 11을 참고하면, 전압 레벨은 1101 단계에서 시프트된다. 여기서, 상기 전압 레벨 시프터는 도 1의 로우 투 하이 전압 레벨 시프터(100)와 동일 또는 유사할 수 있다. 상기 전압 레벨 시프터는 도 3의 하이 투 로우 전압 레벨 시프터(300)와 동일 또는 유사할 수 있다. 상기 전압 레벨 시프터는 도 6의 로우 투 하이 전압 레벨 시프터(600)와 동일 또는 유사할 수 있다. 상기 전압 레벨 시프터는 도 10의 하이 투 로우 전압 레벨 시프터(1000)와 동일 또는 유사할 수 있다.
1103 단계에서, 시프트된 전압 레벨의 출력들은 얼라인된다.
다양한 실시예들에 따른 전압 레벨 시프터는 전자 디바이스의 부분일 수 있다. 예를 들어, 다양한 실시예들에 따른 전자 디바이스는 전자 디바이스들의 다양한 종류들 중 하나일 수 있다. 상기 전자 다비이스들은, 예를 들어, 포터블 통신 디바이스(예를 들어, 스마트폰), 컴퓨터 디바이스, 포터블 멀티미디어 디바이스, 포터블 의료 디바이스, 카메라, 웨어러블 디바이스, 또는 가전제품(home appliance)를 포함할 수 있다. 본 개시의 실시예에 따르면, 상기 전자 디바이스들은 상술한 것에 한정되지 않는다.
본 개시의 특정 실시예들이 본 개시의 상세한 설명에 설명되었지만, 본 개시는 본 개시의 범위로부터 벗어나지 않는 다양한 형태들로 변형될 수 있다. 따라서, 본 개시의 범위는 단지 설명된 실시예들에 기초하여 결정되어서는 안되며, 오히려 첨부된 청구 범위 및 그 균등물에 기초하여 결정되어야 한다.
100: 로우 투 하이 전압 레벨 시프터 101: 인버터
103: 제1 NLDMOS 트랜지스터 105: 제2 NLDMOS 트랜지스터
107: 제1 PLDMOS 트랜지스터 109: 제2 PLDMOS 트랜지스터
111: 제1 PMOS 트랜지스터 113: 제2 PMOS 트랜지스터
115: 제1 버퍼 117: 제2 버퍼

Claims (20)

  1. 전압 Vo1+ 및 전압 Vo1-를 출력하는 레벨 시프터 회로; 및
    상기 전압 Vo1+의 하강 엣지에 의해 트리거되는 전압 Vo- 및 상기 전압 Vo1-의 하강 엣지에 의해 트리거되는 전압 Vo+를 출력하는 출력 얼라인먼트 회로를 포함하고,
    상기 레벨 시프터 회로에 입력되는 입력 신호가 트랜지션되기 이전의 시구간에 대응되는 상기 전압 Vo+의 로직 레벨은 상기 전압 Vo1+의 로직 레벨이 하이 레벨인 것에 의해 하이 레벨로 설정되고, 상기 입력 신호가 트랜지션되기 이전의 시구간에 대응되는 상기 전압 Vo-의 로직 레벨은 상기 전압 Vo1-의 로직 레벨이 하이 레벨인 것에 의해 하이 레벨로 설정되는, 장치.
  2. 청구항 1에 있어서,
    상기 출력 얼라인먼트 회로는,
    상기 전압 Vo1+를 수신하는 제1 인버터;
    상기 전압 Vo1-를 수신하는 제2 인버터;
    상기 제1 인버터와 연결되는 제3 인버터;
    상기 제2 인버터와 연결되는 제4 인버터;
    상기 제1 인버터, 상기 제2 인버터, 상기 제3 인버터, 및 상기 제4 인버터와 연결되는 로직 회로; 및
    상기 로직 회로와 연결되는 플립-플롭을 포함하는, 장치.
  3. 청구항 2에 있어서,
    상기 로직 회로는,
    상기 제1 인버터 및 상기 제3 인버터와 연결되는 제1 낸드(NAND) 게이트;
    상기 제2 인버터 및 상기 제4 인버터와 연결되는 제2 낸드 게이트;
    상기 제2 인버터 및 상기 제1 낸드 게이트와 연결되는 제3 낸드 게이트; 및
    상기 제1 인버터 및 상기 제2 낸드 게이트와 연결되는 제4 낸드 게이트를 포함하는, 장치.
  4. 청구항 2에 있어서,
    상기 레벨 시프터 회로는 로우 투 하이(low-to-high) 전압 시프터 회로인, 장치.
  5. 청구항 4에 있어서,
    상기 로우 투 하이 전압 시프터 회로는,
    상기 입력 신호를 수신하고, 제1 전력 공급 전압(VDD1)과 연결되는 전력 공급 입력 및 제2 전력 공급 전압(VSS1)과 연결되는 그라운드(ground) 입력을 포함하는 제5 인버터;
    제2 전력 공급 전압(VSS1)과 연결되는 소스, 상기 제5 인버터의 출력과 연결되는 게이트, 및 드레인을 포함하는 제1 n-채널 트랜지스터;
    제2 전력 공급 전압(VSS1)과 연결되는 소스, 상기 제5 인버터의 입력과 연결되는 게이트, 및 드레인을 포함하는 제2 n-채널 트랜지스터;
    상기 제1 n-채널 트랜지스터의 상기 드레인과 연결되는 드레인, 제3 전력 공급 전압(VSS2)과 연결되는 게이트를 포함하는 제1 p-채널 트랜지스터;
    상기 제2 n-채널 트랜지스터의 상기 드레인과 연결되는 드레인, 상기 제3 전력 공급 전압(VSS2)과 연결되는 게이트, 및 소스를 포함하는 제2 p-채널 트랜지스터;
    상기 제1 p-채널 트랜지스터의 상기 소스와 연결되는 드레인, 게이트, 및 제4 전력 공급 전압(VDD2)와 연결되는 소스를 포함하는 제3 p-채널 트랜지스터;
    상기 제2 p-채널 트랜지스터의 상기 소스 및 상기 제3 p-채널 트랜지스터의 상기 게이트와 연결되는 드레인, 및 상기 제4 전력 공급 전압(VDD2)과 연결되는 소스를 포함하는 제4 p-채널 트랜지스터;
    상기 제4 p-채널 트랜지스터의 상기 드레인 및 상기 제2 인버터 사이에 연결되고, 상기 제4 전력 공급 전압(VDD2)과 연결되는 전력 공급 입력 및 상기 제3 전력 공급 전압(VSS2)과 연결되는 그라운드 입력을 포함하는 제1 버퍼; 및
    상기 제1 p-채널 트랜지스터의 상기 소스 및 상기 제1 인버터 사이에 연결되고, 상기 제4 전력 공급 전압(VDD2)와 연결되는 전력 공급 입력 및 상기 제3 전력 공급 전압(VSS2)과 연결되는 그라운드 입력을 포함하는 제2 버퍼;를 포함하는, 장치.
  6. 청구항 2에 있어서,
    상기 레벨 시프터 회로는 하이 투 로우(high-to-low) 전압 시프터 회로인, 장치.
  7. 레벨 시프터 회로에 의해, 전압 Vo1+ 및 전압 Vo1-를 출력하고; 그리고
    출력 얼라인먼트 회로에 의해, 상기 전압 Vo1+의 하강 엣지에 의해 트리거되는 전압 Vo- 및 상기 전압 Vo1-의 하강 엣지에 의해 트리거되는 전압 Vo+를 출력하고, 그리고
    상기 레벨 시프터 회로에 입력되는 입력 신호가 트랜지션되기 이전의 시구간에 대응되는 상기 전압 Vo+의 로직 레벨은 상기 전압 Vo1+의 로직 레벨이 하이 레벨인 것에 의해 하이 레벨로 설정되고, 상기 입력 신호가 트랜지션되기 이전의 시구간에 대응되는 상기 전압 Vo-의 로직 레벨은 상기 전압 Vo1-의 로직 레벨이 하이 레벨인 것에 의해 하이 레벨로 설정되는, 방법.
  8. 청구항 7에 있어서,
    상기 방법은,
    제1 인버터에 의해, 상기 전압 Vo1+를 인버팅하고;
    제2 인버터에 의해, 상기 전압 Vo1-를 인버팅하고;
    제3 인버터에 의해, 상기 제1 인버터의 출력을 인버팅하고;
    제4 인버터에 의해, 상기 제2 인버터의 출력을 인버팅하고;
    상기 제1 인버터, 상기 제2 인버터, 상기 제3 인버터, 및 상기 제4 인버터와 연결되는 로직 회로에 의해, 상기 전압 Vo1+ 및 상기 전압 Vo1- 사이의 출력 스큐 및 트랜지션 지연을 감소시키고; 그리고
    상기 로직 회로와 연결된 플립-플롭에 의해 상기 전압 Vo1+ 및 상기 전압 Vo1- 사이의 상기 감소된 출력 스큐 및 트랜지연 지연을 래칭(latching)하는 것을 더 포함하는, 방법.
  9. 청구항 8에 있어서,
    상기 로직 회로는,
    상기 제1 인버터 및 상기 제3 인버터와 연결되는 제1 낸드 게이트;
    상기 제2 인버터 및 상기 제4 인버터와 연결되는 제2 낸드 게이트;
    상기 제2 인버터 및 상기 제1 낸드 게이트와 연결되는 제3 낸드 게이트; 및
    상기 제1 인버터 및 상기 제2 낸드 게이트와 연결되는 제4 낸드 게이트;를 포함하는, 방법.
  10. 청구항 8에 있어서,
    상기 레벨 시프터 회로는 로우 투 하이 전압 시프터 회로인, 방법.
  11. 삭제
  12. 삭제
  13. 삭제
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