JP5491319B2 - 表示ドライバ回路 - Google Patents

Description

本発明はレベルシフタ回路および表示ドライバ回路に関し、特に入力信号よりも大きな振幅を有する出力信号に変換するレベルシフタ回路および表示ドライバ回路に関する。

近年、表示装置の分野では液晶表示装置や有機ＥＬ素子を用いたディスプレイなど、様々な方式の表示装置が開発されている。これらの表示装置には高画質化や多階調化が求められており、これにより表示装置の走査信号や階調信号の電圧振幅は高くなる傾向にある。このため、表示パネルの走査線を駆動するロウドライバ（走査ドライバ）、および表示パネルのデータ線を階調信号で駆動するカラムドライバ（データドライバ）の各出力部は、高電圧化が求められている。

一方、表示コントローラからロウドライバおよびカラムドライバへ供給される各種制御信号および映像データ信号は、少ない配線数で高速転送、低ＥＭＩ（Electromagnetic Interference）等が求められており、これらの信号の振幅は小さくなる傾向にある。また、ロウドライバおよびカラムドライバ内部においても、高精細化、多階調化に伴い増加するデータを処理するロジック回路の面積が増大することを抑えるために、微細化プロセスが採用されている。このため、これらのロジック回路の電源電圧は低電圧化の傾向にある。

すなわち、ロウドライバおよびカラムドライバは、入力部では低電圧化（例えば、１．５〜２．０Ｖ）が求められており、また出力部では高電圧化（例えば、１２〜２０Ｖ）が求められている。特に、ＤＡ（デジタル−アナログ）コンバータの高耐圧スイッチを駆動するためのレベルシフタ回路の回路数は、表示ドライバ回路の出力数と階調数に応じて増加するため、レベルシフタ回路の小面積化、低消費電力化、および高速動作が求められている。

図１０は、背景技術にかかるレベルシフタ回路を説明するための回路図（特許文献１参照）である。図１０に示すレベルシフタ回路１１１は、インバータ回路ＩＮＶ１０１、ＩＮＶ１０２、ＮチャンネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）１２１、１２２、ＰチャンネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）１３１、１３２、１３４を備える。また、レベルシフタ回路１１１には、電源線１４１から電源電位ＶＤＤＨが供給され、電源線１４２から電源電位ＶＤＤＬが供給される。ここで、電源電位ＶＤＤＨは電源電位ＶＤＤＬよりも高い電位である。電源電位ＶＤＤＨはＰＭＯＳトランジスタ１３４を介してノードＸに供給される。

インバータ回路ＩＮＶ１０１には入力信号ＩＮが入力され、この入力信号ＩＮが反転された信号はインバータ回路ＩＮＶ１０２およびＮＭＯＳトランジスタ１２２のゲートに供給される。また、入力信号ＩＮを反転した信号はインバータ回路ＩＮＶ１０２においてさらに反転されて、ＮＭＯＳトランジスタ１２１のゲートに供給される。つまり、ＮＭＯＳトランジスタ１２１のゲートには入力信号ＩＮが供給され、ＮＭＯＳトランジスタ１２２のゲートには入力信号ＩＮが反転された信号が供給される。

入力信号ＩＮがハイレベル（ＶＤＤＬ）の場合、ＮＭＯＳトランジスタ１２１のゲートはハイレベル（ＶＤＤＬ）になり、ＮＭＯＳトランジスタ１２１はオン状態となる。また、ＮＭＯＳトランジスタ１２２のゲートはロウレベル（ＧＮＤ）になり、ＮＭＯＳトランジスタ１２２はオフ状態になる。ＮＭＯＳトランジスタ１２１はオン状態であるので、ノードＹは接地電位の電源線１４３に接続されており、最終的にはノードＹはロウレベル（ＧＮＤ）となる。ノードＹがロウレベル（ＧＮＤ）になると、ＰＭＯＳトランジスタ１３２のゲートもロウレベル（ＧＮＤ）となり、ＰＭＯＳトランジスタ１３２はオン状態となる。これにより、ノードＸとノードＺが接続され、ノードＺはハイレベル（ＶＤＤＨ）となり、出力信号ＯＵＴはハイレベル（ＶＤＤＨ）となる。

一方、入力信号ＩＮがハイレベル（ＶＤＤＬ）からロウレベル（ＧＮＤ）に変化すると、ＮＭＯＳトランジスタ１２２のゲートはハイレベル（ＶＤＤＬ）になり、ＮＭＯＳトランジスタ１２２はオン状態となる。また、ＮＭＯＳトランジスタ１２１のゲートはロウレベル（ＧＮＤ）になり、ＮＭＯＳトランジスタ１２１はオフ状態になる。ＮＭＯＳトランジスタ１２２はオン状態であるので、ノードＺは接地電位の電源線１４３に接続されており、最終的にはノードＺはロウレベル（ＧＮＤ）となる。ノードＺがロウレベル（ＧＮＤ）になると、ＰＭＯＳトランジスタ１３１のゲートもロウレベル（ＧＮＤ）となり、ＰＭＯＳトランジスタ１３１はオン状態となる。これにより、ノードＸとノードＹが接続され、ノードＹはハイレベル（ＶＤＤＨ）となり、出力信号ＯＵＴＢはハイレベル（ＶＤＤＨ）となる。

そして、背景技術にかかるレベルシフタ回路では、ＰＭＯＳトランジスタ１３４のゲート電位を制御することでノードＸに供給される電流を制限している。つまり、電源線１４１の電位ＶＤＤＨの変化に応じてＰＭＯＳトランジスタ１３４のゲート電位を制御している。これにより、電源線１４１の電位ＶＤＤＨを上げた場合であっても、ノードＸに供給される電流を制限することができるので、ＰＭＯＳトランジスタ１３１を通してノードＹに供給される電流を制限することができる。よって、ＮＭＯＳトランジスタ１２１のドレイン側の電位を速やかに低下させることができる。同様に、ＰＭＯＳトランジスタ１３２を通してノードＺに供給される電流を制限することができるので、ＮＭＯＳトランジスタ１２２のドレイン側の電位を速やかに低下させることができる。したがって、背景技術にかかるレベルシフタ回路では、動作速度の低下と、貫通電流の増加を抑えることができる。

また、図１３は図１０に示したレベルシフタ回路１１１がｎ個並列に接続されているレベルシフタ回路群を示す回路図である。図１３に示すレベルシフタ回路群は、表示ドライバの出力数と階調数に応じた数（ｎ個）のレベルシフタ回路１１１を備えている。各レベルシフタ回路１１１は電源電位ＶＤＤＨの電源線１４１および接地電位の電源線１４３と接続されている。また、各レベルシフタ回路１１１にはそれぞれ入力信号ＩＮ（１）〜ＩＮ（ｎ）が供給される。各レベルシフタ回路１１１には、負荷容量ＣＬ（１）〜ＣＬ（ｎ）、および負荷容量ＣＬＢ（１）〜ＣＬＢ（ｎ）が接続されている。ここで、負荷容量ＣＬ（１）〜ＣＬ（ｎ）、および負荷容量ＣＬＢ（１）〜ＣＬＢ（ｎ）は、各レベルシフタ回路の後段に接続される高耐圧ＭＯＳトランジスタのゲート容量および配線容量である。また、抵抗Ｒ１４３（１）〜Ｒ１４３（ｎ−１）は、各レベルシフタ回路間の接地電位の電源線１４３に存在する配線抵抗である。

また、特許文献２には電源電圧が不安定な場合であっても正確に動作することができるレベルシフタ回路に関する技術が開示されている。

特開２０００−１７４６１０号公報 特開２００８−１３１４５７号公報

図１０に示す背景技術にかかるレベルシフタ回路１１１のＮＭＯＳトランジスタ１２１、１２２に、例えば高電圧（２０Ｖ程度）に耐える高耐圧ＮＭＯＳトランジスタを用いた場合、次のような問題が生じる。

図１１は、高耐圧ＮＭＯＳトランジスタにおけるゲート−ソース間電圧（Ｖｇｓ）とドレイン−ソース間電流（Ｉｄｓ）との関係を説明するための図である。図１１に示すように、高耐圧ＮＭＯＳトランジスタではロジック電圧ＶＤＤＬの電圧範囲において電流駆動能力が小さく、例えばＶＤＤＬが１．５Ｖの場合はマイクロアンペアオーダーの電流駆動能力しかない。これは、一般的に高耐圧ＮＭＯＳトランジスタでは閾値電圧を小さくすることが困難であり、このためゲート−ソース間電圧が低電圧の場合に電流駆動能力を高くすることができないからである。

このとき、図１０に示すレベルシフタ回路において、レベルシフトの動作を完了させるためには、直列に接続されたＰＭＯＳトランジスタ１３１とＰＭＯＳトランジスタ１３４の合成されたオン抵抗が、ＮＭＯＳトランジスタ１２１のオン抵抗よりも高くなるようにしなければならない。同様に、直列に接続されたＰＭＯＳトランジスタ１３２とＰＭＯＳトランジスタ１３４の合成されたオン抵抗が、ＮＭＯＳトランジスタ１２２のオン抵抗よりも高くなるようにしなければならない。

よって、ＮＭＯＳトランジスタ１２１、１２２の電流駆動能力が小さいと、ＰＭＯＳトランジスタ１３１、１３２、１３４のオン抵抗を大きくする必要がある。このため、図１２のタイミングチャートに示すように入力信号ＩＮに対して出力信号ＯＵＴ、ＯＵＴＢの電圧の立ち上がりが遅くなる。つまり、タイミングｔ１、ｔ３において出力信号ＯＵＴの立ち上がりが遅くなり、タイミングｔ２、ｔ４において出力信号ＯＵＴＢの立ち上がりが遅くなるという問題があった。

一方、ＮＭＯＳトランジスタ１２１、１２２の電流駆動能力を大きくするために、ＮＭＯＳトランジスタ１２１、１２２のトランジスタサイズを大きくすると（つまりゲート幅を大きくすると）、回路面積が大きくなるという問題があった。

本発明にかかるレベルシフタ回路は、第１の電源電位と当該第１の電源電位よりも高い第２の電源電位との間の振幅を有する入力信号が入力されると共に、前記第２の電源電位よりも高い第３の電源電位の電源線から供給される電流を制限する電流制限回路を備え、前記入力信号に応じて当該入力信号よりも大きな振幅を有する電圧信号を出力する第１の電圧変換回路と、前記第３の電源電位が供給されると共に、前記電圧信号に応じて前記第１の電源電位と前記第３の電源電位との間の振幅を有する出力信号を出力する第２の電圧変換回路と、を有する。

本発明にかかるレベルシフタ回路では、第１の電圧変換回路が入力信号よりも大きな振幅を有する電圧信号を入力信号に応じて出力し、第２の電圧変換回路が第１の電圧変換回路から出力された電圧信号に応じて第１の電源電位と第３の電源電位との間の振幅を有する出力信号を出力している。ここで、第１の電圧変換回路から出力された、第２の電圧変換回路を駆動する電圧信号は入力信号よりも大きな振幅を有するので、第２の電圧変換回路のトランジスタサイズを大きくすることなく（つまりゲート幅を大きくすることなく）出力信号を高速に出力することができる。

本発明により、回路面積を大きくすることなく入力信号に対する応答速度が速いレベルシフタ回路および表示ドライバ回路を提供することができる。

実施の形態１にかかるレベルシフタ回路を示す回路図である。 実施の形態１にかかるレベルシフタ回路の電流制限回路の一例を示す回路図である。 実施の形態１にかかるレベルシフタ回路の動作を説明するためのタイミングチャートである。 実施の形態１にかかるレベルシフタ回路を複数有するレベルシフタ回路群を示すブロック図である。 実施の形態１にかかるレベルシフタ回路群を含む表示ドライバ回路を示すブロック図である。 実施の形態２にかかるレベルシフタ回路の電流制限回路の一例を示す回路図である。（ａ）はＰＭＯＳトランジスタを用いた場合、（ｂ）はＮＭＯＳトランジスタを用いた場合である。 実施の形態２にかかるレベルシフタ回路の動作を説明するためのタイミングチャートである。 実施の形態３にかかるレベルシフタ回路を示す回路図である。 実施の形態３にかかるレベルシフタ回路の動作を説明するためのタイミングチャートである。 背景技術にかかるレベルシフタ回路を説明するための回路図である。 本発明の課題を説明するための図である。 背景技術にかかるレベルシフタ回路のＮＭＯＳトランジスタ１２１、１２２に高耐圧トランジスタを用いた場合の動作を説明するためのタイミングチャートである。 背景技術にかかるレベルシフタ回路を複数有するレベルシフタ回路群を示すブロック図である。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。
図１は本実施の形態にかかるレベルシフタ回路を示す回路図である。本実施の形態にかかるレベルシフタ回路１は、第１の電圧変換回路１１と第２の電圧変換回路１２とを備える。第１の電圧変換回路１１は、接地電位ＧＮＤ（第１の電源電位）と接地電位ＧＮＤよりも高い電源電位ＶＤＤＬ（第２の電源電位）との間の振幅を有する入力信号ＩＮが入力され、また、電源電位ＶＤＤＬよりも大きな電源電位ＶＤＤＨ（第３の電源電位）が供給される。更に、第３の電源電位の電源線４１から供給される電流を制限する電流制限回路３４を備え、入力信号ＩＮよりも大きな振幅を有する電圧信号（ノードＡ、ノードＢから出力される電圧信号）を入力信号ＩＮに応じて出力する。第２の電圧変換回路１２は、電源電位ＶＤＤＨが供給されると共に、第１の電圧変換回路１１から出力された電圧信号に応じて出力信号ＯＵＴ、ＯＵＴＢを出力する。以下、本実施の形態にかかるレベルシフタ回路１について詳細に説明する。

第１の電圧変換回路１１は、インバータ回路ＩＮＶ１、ＩＮＶ２、ＮＭＯＳトランジスタ２１（第１のＮチャンネルＭＯＳトランジスタ）、ＮＭＯＳトランジスタ２２（第２のＮチャンネルＭＯＳトランジスタ）、ＰＭＯＳトランジスタ３１（第１のＰチャンネルＭＯＳトランジスタ）、ＰＭＯＳトランジスタ３２（第２のＰチャンネルＭＯＳトランジスタ）、電流制限回路３４を備える。

インバータ回路ＩＮＶ１は、入力信号ＩＮを入力し、当該入力信号ＩＮを反転させた信号をＮＭＯＳトランジスタ２２のゲートおよびインバータ回路ＩＮＶ２に出力する。インバータ回路ＩＮＶ２は、入力信号ＩＮを反転させた信号を入力し、この信号を反転させた信号（すなわち、入力信号ＩＮの非反転信号）をＮＭＯＳトランジスタ２１のゲートに出力する。インバータ回路ＩＮＶ１、ＩＮＶ２にはそれぞれ、電源電位ＶＤＤＬ（第２の電源電位）が供給される。また、インバータ回路ＩＮＶ１、ＩＮＶ２はそれぞれ、接地電位（第１の電源電位）の電源線４４に接続されている。

なお、本実施の形態において各電源電位は、接地電位（第１の電源電位）＜電源電位ＶＤＤＬ（第２の電源電位）＜電源電位ＶＤＤＨ（第３の電源電位）の関係にある。
ここで、入力信号ＩＮは、接地電位と当該接地電位よりも高い電源電位ＶＤＤＬとの間の振幅を有する。

ＮＭＯＳトランジスタ２１のゲートはインバータ回路ＩＮＶ２の出力と接続され、入力信号ＩＮの非反転信号が供給される。また、ソースは接地電位の電源線４４と接続され、ドレインはノードＢ（第１のノード）に接続されている。ＮＭＯＳトランジスタ２２のゲートはインバータ回路ＩＮＶ１の出力と接続され、入力信号ＩＮの反転信号が供給される。また、ソースは接地電位の電源線４４と接続され、ドレインはノードＡ（第２のノード）に接続されている。

ＰＭＯＳトランジスタ３１のゲートはノードＡに接続され、ソースは電源電位ＶＤＤＨの電源線４１に電流制限回路３４を介して接続され、ドレインはノードＢに接続されている。ＰＭＯＳトランジスタ３２のゲートはノードＢに接続され、ソースは電源電位ＶＤＤＨの電源線４１に電流制限回路３４を介して接続され、ドレインはノードＡに接続されている。

ここで、ノードＣは、ＰＭＯＳトランジスタ３１、３２のそれぞれのソースと電流制限回路３４の出力が接続されるノードである。
また、ノードＡおよびノードＢから出力される電圧信号は、入力信号ＩＮに応じて出力される電圧信号であり、入力信号ＩＮよりも大きな振幅を有する電圧信号である。本実施の形態では、ノードＡおよびノードＢから出力される電圧信号は、接地電位と電源電位ＶＤＤＨの間の振幅を有する。

第２の電圧変換回路１２は、ＮＭＯＳトランジスタ２３（第３のＮチャンネルＭＯＳトランジスタ）、ＮＭＯＳトランジスタ２４（第４のＮチャンネルＭＯＳトランジスタ）、ＰＭＯＳトランジスタ３５（第３のＰチャンネルＭＯＳトランジスタ）、ＰＭＯＳトランジスタ３６（第４のＰチャンネルＭＯＳトランジスタ）、を備える。

ＮＭＯＳトランジスタ２３のゲートはノードＡに接続され、ソースは接地電位の電源線４３に接続され、ドレインはノードＰ（第３のノード）に接続されている。ＮＭＯＳトランジスタ２４のゲートはノードＢに接続され、ソースは接地電位の電源線４３に接続され、ドレインはノードＱ（第４のノード）に接続されている。

ＰＭＯＳトランジスタ３５のゲートはノードＱに接続され、ソースは電源電位ＶＤＤＨの電源線４１に接続され、ドレインはノードＰに接続されている。ＰＭＯＳトランジスタ３６のゲートはノードＰに接続され、ソースは電源電位ＶＤＤＨの電源線４１に接続され、ドレインはノードＱに接続されている。

そして、本実施の形態にかかるレベルシフタ回路１は、入力信号ＩＮに応じた出力信号ＯＵＴ、ＯＵＴＢ、つまり入力信号ＩＮの振幅が接地電位と電源電位ＶＤＤＨとの間の振幅に増幅された信号がノードＱおよびノードＰから出力される。そして、ノードＱおよびノードＰから出力された出力信号ＯＵＴ、ＯＵＴＢが、負荷容量ＣＬおよび負荷容量ＣＬＢにそれぞれ供給される。ここで、負荷容量ＣＬおよび負荷容量ＣＬＢは、例えば後段に接続される高耐圧ＭＯＳトランジスタのゲート容量や配線容量である。

本実施の形態にかかるレベルシフタ回路１において、ＮＭＯＳトランジスタ２１、２２、２３、２４、およびＰＭＯＳトランジスタ３１、３２、３３、３５、３６は、例えば２０Ｖ程度の電圧に耐えることができる高耐圧トランジスタである。また、電源電位ＶＤＤＬは例えば１．５Ｖ程度、電源電位ＶＤＤＨは例えば２０Ｖ程度とすることができる。

また、図２は本実施の形態にかかるレベルシフタ回路が備える電流制限回路の一例を示す回路図である。図２に示す電流制限回路は、ＮＭＯＳトランジスタ２５、ＰＭＯＳトランジスタ３７、３８を有する。ここで、ＮＭＯＳトランジスタ２５およびＰＭＯＳトランジスタ３７は、ＰＭＯＳトランジスタ３８に流れる電流を制御するための制御信号を生成するための制御回路４５を構成する。

ＰＭＯＳトランジスタ３８のドレインはノードＣ（ＰＭＯＳトランジスタ３１、３２のソースに接続されるノード）に接続され、ソースは電源電圧ＶＤＤＨの電源線４１に接続され、ゲートはＰＭＯＳトランジスタ３７のゲートおよびドレインとＮＭＯＳトランジスタ２５のドレインと接続される。ＰＭＯＳトランジスタ３７のソースは電源電圧ＶＤＤＨの電源線４１に接続される。ＮＭＯＳトランジスタ２５のドレインはＰＭＯＳトランジスタ３７のゲートおよびドレインとＰＭＯＳトランジスタ３８のゲートに接続され、ゲートは電源電位ＶＤＤＬの電源線４２に接続され、ソースは接地電位ＧＮＤに接続されている。

図２に示す電流制限回路において、ＮＭＯＳトランジスタ２５は定電流源として使用するものであり、ゲートにはＮＭＯＳトランジスタ２５が飽和領域で動作する電圧、例えば、電源電位ＶＤＤＬが印加される。定電流源として機能しているＮＭＯＳトランジスタ２５によりＰＭＯＳトランジスタ３７を流れる電流量が制限されるため、電源電位ＶＤＤＨの電源線４１の電位レベルを上昇させると、ＰＭＯＳトランジスタ３７のドレイン電位が上昇する。これにより、ＰＭＯＳトランジスタ３８のゲート電位も上昇し、ＰＭＯＳトランジスタ３８を流れる電流が制限される。一方、電源電位ＶＤＤＨの電源線４１の電位レベルを低下させると、ＰＭＯＳトランジスタ３７のドレイン電位が低下する。これにより、ＰＭＯＳトランジスタ３８のゲート電位が低下し、ＰＭＯＳトランジスタ３８を流れる電流が一定に保たれる。

次に、本実施の形態にかかるレベルシフタ回路の動作について図３に示すタイミングチャートを用いて説明する。

タイミングｔ１において、第１の電圧変換回路１１に入力される入力信号ＩＮがハイレベル（ＶＤＤＬ）となる。これにより、ＮＭＯＳトランジスタ２１のゲートはハイレベル（ＶＤＤＬ）になり、ＮＭＯＳトランジスタ２１はオン状態となる。また、ＮＭＯＳトランジスタ２２のゲートはロウレベル（ＧＮＤ）になり、ＮＭＯＳトランジスタ２２はオフ状態になる。

タイミングｔ１の直前ではノードＡがロウレベルであるため、ＰＭＯＳトランジスタ３１はオン状態である。このため、ノードＢがノードＣに接続されている。そして、ＮＭＯＳトランジスタ２１がオン状態となると、ノードＢは接地電位の電源線４４に接続され、ノードＢの電位は徐々に低下する。これにより、ＰＭＯＳトランジスタ３２のゲート電位が徐々に低下し、ＰＭＯＳトランジスタ３２が徐々にオンする。このとき、ＮＭＯＳトランジスタ２２はオフ状態であるので、ノードＡの電位が徐々に上昇する。ノードＡの電位が徐々に上昇すると、ＰＭＯＳトランジスタ３１が徐々にオフするため、ノードＢの電位が低下する。

このとき、レベルシフトの動作を完了させるために、直列に接続された電流制限回路３４（つまり、図２のＰＭＯＳトランジスタ３８）とＰＭＯＳトランジスタ３１の合成されたオン抵抗が、ＮＭＯＳトランジスタ２１のオン抵抗よりも高くなるようにしておく。すると、最終的にはノードＢはロウレベル（ＧＮＤ）となる。ノードＢがロウレベル（ＧＮＤ）になると、ＰＭＯＳトランジスタ３２のゲートもロウレベル（ＧＮＤ）となり、ＰＭＯＳトランジスタ３２はオン状態となる。これにより、ノードＣとノードＡが接続され、ノードＡはハイレベル（ＶＤＤＨ）となる。ノードＡがハイレベル（ＶＤＤＨ）になるとＰＭＯＳトランジスタ３１のゲートもハイレベル（ＶＤＤＨ）となり、ＰＭＯＳトランジスタ３１はオフ状態となる。

ノードＡは第２の電圧変換回路１２のＮＭＯＳトランジスタ２３のゲートに接続されている。よって、ノードＡがハイレベル（ＶＤＤＨ）になるとＮＭＯＳトランジスタ２３がオン状態となる。また、ノードＢはＮＭＯＳトランジスタ２４のゲートに接続されている。よって、ノードＢがロウレベル（ＧＮＤ）になるとＮＭＯＳトランジスタ２４がオフ状態となる。

タイミングｔ１の直前ではノードＱがロウレベルであるため、ＰＭＯＳトランジスタ３５はオン状態である。このため、ノードＰが電源電位ＶＤＤＨの電源線４１に接続されている。そして、ＮＭＯＳトランジスタ２３がオン状態となると、ノードＰは接地電位の電源線４３に接続され、ノードＰの電位は徐々に低下する。これにより、ＰＭＯＳトランジスタ３６のゲート電位が徐々に低下し、ＰＭＯＳトランジスタ３６が徐々にオンする。このとき、ＮＭＯＳトランジスタ２４はオフ状態であるので、ノードＱの電位が徐々に上昇する。ノードＱの電位が徐々に上昇すると、ＰＭＯＳトランジスタ３５が徐々にオフするため、ノードＰの電位が低下する。

このとき、レベルシフトの動作を完了させるために、ＰＭＯＳトランジスタ３５のオン抵抗をＮＭＯＳトランジスタ２３のオン抵抗よりも高くしておく。すると、最終的にノードＰはロウレベル（ＧＮＤ）となる。ノードＰがロウレベル（ＧＮＤ）になると、ＰＭＯＳトランジスタ３６のゲートもロウレベル（ＧＮＤ）となり、ＰＭＯＳトランジスタ３６はオン状態となる。これにより、ノードＱに電源電位ＶＤＤＨが供給され、ハイレベル（ＶＤＤＨ）の信号が出力信号ＯＵＴとして出力される。一方、ノードＰは接地電位の電源線４３に接続されており、また、ＰＭＯＳトランジスタ３５はオフ状態であるので、ロウレベル（ＧＮＤ）の信号が出力信号ＯＵＴＢとして出力される。

タイミングｔ２において、第１の電圧変換回路１１に入力される入力信号ＩＮがハイレベル（ＶＤＤＬ）からロウレベル（ＧＮＤ）となる。これにより、ＮＭＯＳトランジスタ２２のゲートはハイレベル（ＶＤＤＬ）になり、ＮＭＯＳトランジスタ２２はオン状態となる。また、ＮＭＯＳトランジスタ２１のゲートはロウレベル（ＧＮＤ）になり、ＮＭＯＳトランジスタ２１はオフ状態になる。

タイミングｔ２の直前ではノードＢがロウレベルであるため、ＰＭＯＳトランジスタ３２はオン状態である。このため、ノードＡがノードＣに接続されている。そして、ＮＭＯＳトランジスタ２２がオン状態となると、ノードＡは接地電位の電源線４４に接続され、ノードＡの電位は徐々に低下する。これにより、ＰＭＯＳトランジスタ３１のゲート電位が徐々に低下し、ＰＭＯＳトランジスタ３１が徐々にオンする。このとき、ＮＭＯＳトランジスタ２１はオフ状態であるので、ノードＢの電位が徐々に上昇する。ノードＢの電位が徐々に上昇すると、ＰＭＯＳトランジスタ３２が徐々にオフするため、ノードＡの電位が低下する。

このとき、レベルシフトの動作を完了させるために、直列に接続された電流制限回路３４（つまり、図２のＰＭＯＳトランジスタ３８）とＰＭＯＳトランジスタ３２の合成されたオン抵抗が、ＮＭＯＳトランジスタ２２のオン抵抗よりも高くなるようにしておく。すると、最終的にはノードＡはロウレベル（ＧＮＤ）となる。ノードＡがロウレベル（ＧＮＤ）になると、ＰＭＯＳトランジスタ３１のゲートもロウレベル（ＧＮＤ）となり、ＰＭＯＳトランジスタ３１はオン状態となる。これにより、ノードＣとノードＢが接続され、ノードＢはハイレベル（ＶＤＤＨ）となる。ノードＢがハイレベル（ＶＤＤＨ）になるとＰＭＯＳトランジスタ３２のゲートもハイレベル（ＶＤＤＨ）となり、ＰＭＯＳトランジスタ３２はオフ状態となる。

ノードＢは第２の電圧変換回路１２のＮＭＯＳトランジスタ２４のゲートに接続されている。よって、ノードＢがハイレベル（ＶＤＤＨ）になるとＮＭＯＳトランジスタ２４がオン状態となる。また、ノードＡはＮＭＯＳトランジスタ２３のゲートに接続されている。よって、ノードＡがロウレベル（ＧＮＤ）になるとＮＭＯＳトランジスタ２３がオフ状態となる。

タイミングｔ２の直前ではノードＰがロウレベルであるため、ＰＭＯＳトランジスタ３６はオン状態である。このため、ノードＱが電源電位ＶＤＤＨの電源線４１に接続されている。そして、ＮＭＯＳトランジスタ２４がオン状態となると、ノードＱは接地電位の電源線４３に接続され、ノードＱの電位は徐々に低下する。これにより、ＰＭＯＳトランジスタ３５のゲート電位が徐々に低下し、ＰＭＯＳトランジスタ３５が徐々にオンする。このとき、ＮＭＯＳトランジスタ２３はオフ状態であるので、ノードＰの電位が徐々に上昇する。ノードＰの電位が徐々に上昇すると、ＰＭＯＳトランジスタ３６が徐々にオフするため、ノードＱの電位が低下する。

このとき、レベルシフトの動作を完了させるために、ＰＭＯＳトランジスタ３６のオン抵抗をＮＭＯＳトランジスタ２４のオン抵抗よりも高くしておく。すると、最終的にノードＱはロウレベル（ＧＮＤ）となる。ノードＱがロウレベル（ＧＮＤ）になると、ＰＭＯＳトランジスタ３５のゲートもロウレベル（ＧＮＤ）となり、ＰＭＯＳトランジスタ３５はオン状態となる。これにより、ノードＰに電源電位ＶＤＤＨが供給され、ハイレベル（ＶＤＤＨ）の信号が出力信号ＯＵＴＢとして出力される。一方、ノードＱは接地電位の電源線４３に接続されており、また、ＰＭＯＳトランジスタ３６はオフ状態であるので、ロウレベル（ＧＮＤ）の信号が出力信号ＯＵＴとして出力される。

なお、タイミングｔ３における動作はタイミングｔ１における動作と同様であり、タイミングｔ４における動作はタイミングｔ２における動作と同様である。

本実施の形態にかかるレベルシフタ回路では、ＮＭＯＳトランジスタ２１、２２は高耐圧ＮＭＯＳトランジスタであるため、例えば電源電位ＶＤＤＬが１．５Ｖ程度の場合、ドレイン−ソース間電流（Ｉｄｓ）はマイクロアンペアオーダーの電流駆動能力しかない（図１１参照）。これは、一般的に高耐圧ＮＭＯＳトランジスタでは閾値電圧を小さくすることが困難であり、このためゲート−ソース間電圧が低電圧の場合に電流駆動能力を高くすることができないからである。

上記のように、タイミングｔ１においてレベルシフトの動作を完了させるためには、電流制限回路３４（つまり図２に示すＰＭＯＳトランジスタ３８）とＰＭＯＳトランジスタ３１の合成されたオン抵抗が、ＮＭＯＳトランジスタ２１のオン抵抗よりも高くなるようにしなければならない。同様に、タイミングｔ２においてレベルシフトの動作を完了させるためには、電流制限回路３４（つまり図２に示すＰＭＯＳトランジスタ３８）とＰＭＯＳトランジスタ３２の合成されたオン抵抗が、ＮＭＯＳトランジスタ２２のオン抵抗よりも高くなるようにしなければならない。このため、ノードＡおよびノードＢの電圧の立ち上がりが遅くなる。

しかし、本実施の形態にかかるレベルシフタ回路では、ノードＡおよびノードＢの電圧は、第１の電圧変換回路１１により接地電位と電源電位ＶＤＤＨとの間の振幅に増幅されている。このため、第２の電圧変換回路１２のＮＭＯＳトランジスタ２３、２４のゲートに供給される電位を大きくすることができ、ＮＭＯＳトランジスタ２３、２４の電流駆動能力を大きくすることができる。この結果、第２の電圧変換回路１２のＰＭＯＳトランジスタ３５、３６およびＮＭＯＳトランジスタ２３、２４のトランジスタサイズを大きくすることなく（つまりゲート幅を大きくすることなく）、入力信号ＩＮに対して出力信号ＯＵＴ、ＯＵＴＢを高速に出力することができる。よって、本実施の形態にかかるレベルシフタ回路により、レベルシフタ回路の回路面積を大きくすることなく入力信号に対する応答速度が速いレベルシフタ回路を提供することができる。

また、第１の電圧変換回路１１の後段にインバータやトランスファースイッチ等の回路を設けた場合、ノードＡおよびノードＢの電圧立ち上がり変化が遅いため、ノードＡおよびノードＢの電圧変化の期間中、これらの回路に貫通電流が流れ続ける。しかし、本実施の形態にかかるレベルシフタ回路では、第１の電圧変換回路１１のノードＡおよびノードＢはそれぞれ、第２の電圧変換回路１２のＮＭＯＳトランジスタ２３のゲートおよびＮＭＯＳトランジスタ２４のゲートに接続されている。ＮＭＯＳトランジスタ２３、２４のゲートで受けているので、ノードＡ、ノードＢの電圧変化の期間中に継続して貫通電流が流れることはない。

また、本実施の形態にかかるレベルシフタ回路では、図３に示すように第１の電圧変換回路１１の接地電位の電源線４４および第２の電圧変換回路１２の接地電位の電源線４３に貫通電流および負荷容量の放電電流が流れ込む。ここで、第２の電圧変換回路１２の接地電位の電源線４３に流れ込む貫通電流および放電電流は、第１の電圧変換回路１１の接地電位の電源線４４に流れ込む貫通電流および放電電流よりも大きい。

よって、仮に、第１の電圧変換回路１１の接地電位の電源線４４と第２の電圧変換回路１２の接地電位の電源線４３を同一の配線とした場合、第２の電圧変換回路１２の接地電位の電源線４３に貫通電流および負荷容量の放電電流が流れ込むことで、第１の電圧変換回路１１の接地電位の電圧レベルが持ち上がる。その結果、第１の電圧変換回路１１のＮＭＯＳトランジスタ２１、２２のゲート−ソース間電圧（Ｖｇｓ）が低下するため、ドレイン−ソース間電流（Ｉｄｓ）の電流低下し、電源電位ＶＤＤＬの電圧が低い場合、レベルシフト動作ができなくなるおそれがある。

すなわち、図１３に示したレベルシフタ回路群では、ｎ個のレベルシフタ回路が表示データに応じて表示データの切り替えタイミングで同時に動作する。ここで、抵抗Ｒ１４３（１）〜Ｒ１４３（ｎ−１）は、各レベルシフタ回路間の接地電位の電源線１４３に存在する配線抵抗である。このため、各レベルシフタ回路の動作による貫通電流および負荷電流が放電されることで、各レベルシフタ回路の接地電位の電圧レベルが持ち上がるという問題があった。

本実施の形態にかかるレベルシフタ回路ではこのような問題を解決するために、第１の電圧変換回路１１の接地電位の電源線４４（第１の配線）と、第２の電圧変換回路１２の接地電位の電源線（第２の配線）４３を分離している。これにより、第２の電圧変換回路１２の接地電位の電源線４３に貫通電流および放電電流が流れ込むことにより、第１の電圧変換回路１１の接地電位の電圧レベルが持ち上がることを抑えることができる。

図４は、図１に示した本実施の形態にかかるレベルシフタ回路１がｎ個並列に接続されているレベルシフタ回路群５３を示す回路図である。図４に示すレベルシフタ回路群５３は、表示ドライバの出力数と階調数に応じた数（ｎ個）のレベルシフタ回路１を備えている。各レベルシフタ回路１にはそれぞれ入力信号ＩＮ（１）〜ＩＮ（ｎ）が供給される。各レベルシフタ回路１には、負荷容量ＣＬ（１）〜ＣＬ（ｎ）、および負荷容量ＣＬＢ（１）〜ＣＬＢ（ｎ）が接続されている。ここで、負荷容量ＣＬ（１）〜ＣＬ（ｎ）、および負荷容量ＣＬＢ（１）〜ＣＬＢ（ｎ）は、各レベルシフタ回路１の後段に接続される高耐圧ＭＯＳトランジスタのゲート容量および配線容量である。

各レベルシフタ回路１は電源電位ＶＤＤＨの電源線４１と接続されている。また、各レベルシフタ回路１の第１の電圧変換回路１１は接地電位の電源線４４と接続されている。また、各レベルシフタ回路１の第２の電圧変換回路１２は接地電位の電源線４３と接続されている。ここで、接地電位の電源線４３と接地電位の電源線４４は分離して設けられており、根元部分においてＧＮＤ端子と接続されている。また、抵抗Ｒ４３（１）〜Ｒ４３（ｎ−１）は、接地電位の電源線４３に存在する配線抵抗であり、抵抗Ｒ４４（１）〜Ｒ４４（ｎ−１）は、接地電位の電源線４４に存在する配線抵抗である。

このように、本実施の形態にかかるレベルシフタ回路では第１の電圧変換回路１１の接地電位の電源線４４と、第２の電圧変換回路１２の接地電位の電源線４３を分離しているので、第２の電圧変換回路１２の接地電位の電源線４３に貫通電流および放電電流が流れ込むことにより、第１の電圧変換回路１１の接地電位の電圧レベルが持ち上がることを抑制することができる。

すなわち、レベルシフタ回路１が表示データの切り替えタイミングに同時に動作した場合、それぞれのレベルシフタ回路同士の動作による貫通電流および負荷電流の放電により、接地電位（ＧＮＤ）の電源線４３の配線抵抗Ｒ４３（１）〜Ｒ４３（ｎ−１）に応じて接地電位（ＧＮＤ）４３の電圧レベルが持ち上がる。しかし、第１の電圧変換回路１１の接地電位の電源線４４と、第２の電圧変換回路１２の接地電位の電源線４３を、接地電位（ＧＮＤ）の端子において分岐することで、ＮＭＯＳトランジスタ２１、２２のゲート−ソース間電圧（Ｖｇｓ）が低下することを抑制することができる。

これにより、電源電位ＶＤＤＬが低い場合であっても、安定したレベルシフタ動作が可能となる。よって、本実施の形態にかかるレベルシフタ回路１ではトランジスタ数は増加するが、ＮＭＯＳトランジスタ２１、２２のゲート幅を大きくすることなく、ロジック電位ＶＤＤＬが低い場合であっても高速で安定したレベルシフタ動作が可能となる。

次に、図５を用いて本実施の形態にかかるレベルシフタ回路群５３を含む表示ドライバ回路の一例について説明する。図５に示す表示ドライバ回路は、シフトレジスタ５１、データレジスタ／ラッチ５２、レベルシフタ回路群５３、ＤＡコンバータ（ＤＡＣ）５４、出力バッファ群５５、および基準電圧発生回路５６を有する。

シフトレジスタ５１は、クロック信号ＣＬＫを入力しラッチアドレスの選択を行うラッチタイミング信号を生成する。データレジスタ／ラッチ５２は、シフトレジスタ５１から出力されたラッチタイミング信号に基づきデジタルデータ（ｍビット：０〜ｍ）をラッチする。レベルシフタ回路群５３は、データレジスタ／ラッチ５２の各段の出力データ信号（入力信号ＩＮに対応する）と、当該信号が反転された信号を受けレベルシフトする図１に示すレベルシフタ回路１を複数（ｍ×ｎ）備える。各レベルシフタ回路１は、レベルシフトされた出力信号ＯＵＴ（１）〜ＯＵＴ（ｍ×ｎ）、ＯＵＴＢ（１）〜ＯＵＴＢ（ｍ×ｎ）を差動で出力する。

ＤＡコンバータ（ＤＡＣ）５４は、レベルシフト回路群５３の出力信号（映像データ）と、基準電圧発生回路５６からの互いにレベルの異なる基準電圧（ＶＬ０〜ＶＬ（２のｍ乗））を受け、映像データに対応する階調電圧を出力する。出力バッファ群５５は、ＤＡコンバータ５４の出力電圧を受けデータ線を駆動するｎ個の出力バッファ（Ｐ１〜Ｐｎ）を備えている。シフトレジスタ５１とデータレジスタ／ラッチ５２は、電源電位ＶＤＤＬと電源電位ＧＮＤで駆動される。レベルシフタ回路群５３は、電源電位ＶＤＤＨ、電源電位ＶＤＤＬ、および電源電位ＧＮＤで駆動される。ＤＡコンバータ（ＤＡＣ）５４、出力バッファ群５５は、電源電位ＶＤＤＨと電源電位ＧＮＤで駆動される。

以上で説明したように、本実施の形態にかかるレベルシフタ回路およびこれを用いたドライバ回路により、入力信号ＩＮに対する応答速度が速いレベルシフタ回路および表示ドライバ回路を提供することができる。

実施の形態２
次に本発明の実施の形態２について説明する。本実施の形態にかかるレベルシフタ回路は、図１に示した実施の形態１にかかるレベルシフタ回路の電流制限回路３４に図６に示した電流制限回路を用いている。これ以外は実施の形態１で説明したレベルシフタ回路と同様であるので、重複した説明は省略する。

図６（ａ）に示した電流制限回路３４は、ソースが電源電位ＶＤＤＨの電源線４１に接続され、ゲートとドレインが互いに接続されたＰＭＯＳトランジスタ３９を有する。つまり、ＰＭＯＳトランジスタ３９はいわゆるダイオード接続されたトランジスタである。図６（ａ）に示す電流制限回路３４を用いることでノードＣに供給される電流を制限することができる。

また、図６（ｂ）に示した電流制限回路３４は、ドレインが電源電位ＶＤＤＨの電源線４１およびゲートに接続され、ソースがノードＣに接続されたＮＭＯＳトランジスタ２６を有する。つまり、ＮＭＯＳトランジスタ２６はいわゆるダイオード接続されたトランジスタである。図６（ｂ）に示す電流制限回路３４を用いることでノードＣに供給される電流を制限することができる。

図７は、本実施の形態にかかるレベルシフタ回路の動作を説明するためのタイミングチャートである。本実施の形態にかかるレベルシフタ回路では、図６（ａ）または図６（ｂ）に示した電流制限回路を用いている。よって、ノードＡおよびノードＢの最大電位は電源電位ＶＤＤＨから図６（ａ）に示したＰＭＯＳトランジスタ３９の閾値電圧を減算した電位（ノードＣの電位）となる。同様に、ノードＡおよびノードＢの最大電位は電源電位ＶＤＤＨから図６（ｂ）に示したＮＭＯＳトランジスタ２６の閾値電圧を減算した電位（ノードＣの電位）となる。これ以外は実施の形態１で説明した動作と同様であるので重複した説明は省略する。

本実施の形態にかかるレベルシフタ回路およびこれを用いたドライバ回路により、回路面積を大きくすることなく入力信号ＩＮに対する応答速度が速いレベルシフタ回路および表示ドライバ回路を提供することができる。

実施の形態３
次に本発明の実施の形態３について説明する。
図８は実施の形態３にかかるレベルシフタ回路を示す回路図である。本実施の形態にかかるレベルシフタ回路は、第１の電圧変換回路１３と第２の電圧変換回路１４とを備える。実施の形態３にかかるレベルシフタ回路は、実施の形態１で説明したレベルシフタ回路と比べて第１の電圧変換回路１３と第２の電圧変換回路１４の回路構成が異なる。以下、本実施の形態にかかるレベルシフタ回路について詳細に説明する。

第１の電圧変換回路１３は、インバータ回路ＩＮＶ１、ＩＮＶ２、ＮＭＯＳトランジスタ６１（第５のＮチャンネルＭＯＳトランジスタ）、ＮＭＯＳトランジスタ６２（第６のＮチャンネルＭＯＳトランジスタ）、ＰＭＯＳトランジスタ７１（第７のＰチャンネルＭＯＳトランジスタ）、ＰＭＯＳトランジスタ７２（第８のＰチャンネルＭＯＳトランジスタ）、ＰＭＯＳトランジスタ７３（第５のＰチャンネルＭＯＳトランジスタ）、ＰＭＯＳトランジスタ７４（第６のＰチャンネルＭＯＳトランジスタ）を備える。ここで、ＰＭＯＳトランジスタ７３およびＰＭＯＳトランジスタ７４は電流制限回路を構成する。

インバータ回路ＩＮＶ１は、入力信号ＩＮを入力し、当該入力信号ＩＮを反転させた信号をＮＭＯＳトランジスタ６２のゲートおよびインバータ回路ＩＮＶ２に出力する。インバータ回路ＩＮＶ２は、入力信号ＩＮを反転させた信号を入力し、この信号を反転させた信号（すなわち、入力信号ＩＮと同相の信号）をＮＭＯＳトランジスタ６１のゲートに出力する。インバータ回路ＩＮＶ１、ＩＮＶ２にはそれぞれ、電源電位ＶＤＤＬ（第２の電源電位）が供給される。また、インバータ回路ＩＮＶ１、ＩＮＶ２はそれぞれ、接地電位（第１の電源電位）の電源線４４に接続されている。

なお、本実施の形態においても各電源電位は、接地電位（第１の電源電位）＜電源電位ＶＤＤＬ（第２の電源電位）＜電源電位ＶＤＤＨ（第３の電源電位）の関係である。
ここで、入力信号ＩＮは接地電位と当該接地電位よりも高い電源電位ＶＤＤＬとの間の振幅を有する。

ＮＭＯＳトランジスタ６１のゲートはインバータ回路ＩＮＶ２の出力と接続され、入力信号の非反転信号が供給される。また、ソースは接地電位の電源線４４と接続され、ドレインはノードＤ（第５のノード）に接続されている。ＮＭＯＳトランジスタ６２のゲートはインバータ回路ＩＮＶ１の出力と接続され、入力信号の反転信号が供給される。また、ソースは接地電位の電源線４４と接続され、ドレインはノードＥ（第６のノード）に接続されている。

ＰＭＯＳトランジスタ７３のソースはノードＦ（第７のノード）に接続され、ゲートおよびドレインはノードＤに接続されている。ＰＭＯＳトランジスタ７４のソースはノードＧ（第８のノード）に接続され、ゲートおよびドレインはノードＥに接続されている。 ＰＭＯＳトランジスタ７１のゲートはノードＥに接続され、ソースは電源電位ＶＤＤＨの電源線４１に接続され、ドレインはノードＦに接続されている。ＰＭＯＳトランジスタ７２のゲートはノードＤに接続され、ソースは電源電位ＶＤＤＨの電源線４１に接続され、ドレインはノードＧに接続されている。ここで、ノードＦおよびノードＧから出力される電圧信号は、入力信号ＩＮに応じて出力される電圧信号であり、入力信号ＩＮよりも大きな振幅を有する電圧信号である。

第２の電圧変換回路１４は、ＮＭＯＳトランジスタ６３（第７のＮチャンネルＭＯＳトランジスタ）、ＮＭＯＳトランジスタ６４（第８のＮチャンネルＭＯＳトランジスタ）、ＰＭＯＳトランジスタ７５（第９のＰチャンネルＭＯＳトランジスタ）、ＰＭＯＳトランジスタ７６（第１０のＰチャンネルＭＯＳトランジスタ）、を備える。

ＮＭＯＳトランジスタ６３のゲートはノードＳ（第１０のノード）に接続され、ソースは接地電位の電源線４３に接続され、ドレインはノードＲ（第９のノード）に接続されている。ＮＭＯＳトランジスタ６４のゲートはノードＲに接続され、ソースは接地電位の電源線４３に接続され、ドレインはノードＳに接続されている。

ＰＭＯＳトランジスタ７５のゲートはノードＧに接続され、ソースは電源電位ＶＤＤＨの電源線４１に接続され、ドレインはノードＲに接続されている。ＰＭＯＳトランジスタ７６のゲートはノードＦに接続され、ソースは電源電位ＶＤＤＨの電源線４１に接続され、ドレインはノードＳに接続されている。

そして、本実施の形態にかかるレベルシフタ回路は、入力信号ＩＮに応じた出力信号ＯＵＴ、ＯＵＴＢ、つまり入力信号ＩＮの振幅が接地電位と電源電位ＶＤＤＨとの間の振幅に増幅された信号がノードＳおよびノードＲから出力される。そして、ノードＳおよびノードＲから出力された出力信号ＯＵＴ、ＯＵＴＢが、負荷容量ＣＬおよび負荷容量ＣＬＢにそれぞれ供給される。ここで、負荷容量ＣＬおよび負荷容量ＣＬＢは、例えば後段に接続される高耐圧ＭＯＳトランジスタのゲート容量や配線容量である。

本実施の形態にかかるレベルシフタ回路において、ＮＭＯＳトランジスタ６１、６２、６３、６４、およびＰＭＯＳトランジスタ７１、７２、７３、７４、７５、７６は、例えば２０Ｖ程度の電圧に耐えることができる高耐圧トランジスタである。また、電源電位ＶＤＤＬは例えば１．５Ｖ程度、電源電位ＶＤＤＨは例えば２０Ｖ程度とすることができる。

ＰＭＯＳトランジスタ７３およびＰＭＯＳトランジスタ７４は電流制限回路であり、ＰＭＯＳトランジスタ７３およびＰＭＯＳトランジスタ７４はいわゆるダイオード接続されたトランジスタである。よって、第１の電圧変換回路１３において、ノードＤおよびノードＤに供給される電流を制限することができる。

次に、本実施の形態にかかるレベルシフタ回路の動作について図９に示すタイミングチャートを用いて説明する。

タイミングｔ１において、第１の電圧変換回路１１に入力される入力信号ＩＮがハイレベル（ＶＤＤＬ）となる。これにより、ＮＭＯＳトランジスタ６１のゲートはハイレベル（ＶＤＤＬ）になり、ＮＭＯＳトランジスタ６１はオン状態となる。また、ＮＭＯＳトランジスタ６２のゲートはロウレベル（ＧＮＤ）になり、ＮＭＯＳトランジスタ６２はオフ状態になる。

タイミングｔ１の直前ではノードＥはロウレベル（ＧＮＤ）であるため、ＰＭＯＳトランジスタ７１はオン状態である。このため、ノードＦは電源電位ＶＤＤＨの電源線４１に接続されている。よって、ＮＭＯＳトランジスタ６１がオン状態となると、ノードＤは接地電位の電源線４４に接続され、ノードＤの電位は徐々に低下する。これにより、ＰＭＯＳトランジスタ７２のゲート電位が徐々に低下し、ＰＭＯＳトランジスタ７２が徐々にオンする。このとき、ＮＭＯＳトランジスタ６２はオフ状態であるので、ノードＥおよびノードＧの電位が徐々に上昇する。ノードＥおよびノードＧの電位が徐々に上昇すると、ＰＭＯＳトランジスタ７１が徐々にオフするため、ノードＤおよびノードＦの電位が低下する。

このとき、レベルシフトの動作を完了させるために、直列に接続されたＰＭＯＳトランジスタ７１とＰＭＯＳトランジスタ７３の合成されたオン抵抗を、ＮＭＯＳトランジスタ６１のオン抵抗よりも高くしておく。すると、最終的にはノードＤは接地電位（ＧＮＤ）、ノードＦは接地電位よりもＰＭＯＳトランジスタ７３の閾値電圧だけ高い電位（電位Ｖｍ）となる。ノードＤが接地電位（ＧＮＤ）になると、ＰＭＯＳトランジスタ７２のゲートも接地電位（ＧＮＤ）となり、ＰＭＯＳトランジスタ７２はオン状態となる。これにより、ノードＧが電源電圧ＶＤＤＨの電源線４１と接続され、ノードＧはハイレベル（ＶＤＤＨ）となる。ノードＧがハイレベル（ＶＤＤＨ）になると、ノードＥもハイレベル（ＶＤＤＨ−ＶｔＰ）となる。ＶｔＰは、ＰＭＯＳトランジスタ７１、７２、７３、７４の閾値電圧である。これにより、ＰＭＯＳトランジスタ７１のゲートもハイレベル（ＶＤＤＨ−ＶｔＰ）となり、ＰＭＯＳトランジスタ７１はオフ状態となる。

本実施の形態では、電流制限回路として機能するＰＭＯＳトランジスタ７３をＰＭＯＳトランジスタ７１とＮＭＯＳトランジスタ６１との間に設け、また電流制限回路として機能するＰＭＯＳトランジスタ７４をＰＭＯＳトランジスタ７２とＮＭＯＳトランジスタ６２との間に設けている。よって、ノードＧはＰＭＯＳトランジスタ７４の上流に位置するため、ノードＧの電圧の立ち上がりは早くなる。また、このとき相補的に反転動作するノードＦの電圧の立ち下がりは、ノードＧの電圧の立ち上がり後、遅れてＰＭＯＳトランジスタ７１のゲート電位が上昇するので、遅延する。

ノードＧは第２の電圧変換回路１４のＰＭＯＳトランジスタ７５のゲートに接続されている。よって、ノードＧの電圧がハイレベル（ＶＤＤＨ）になるとＰＭＯＳトランジスタ７５がオフ状態となる。また、ノードＦはＰＭＯＳトランジスタ７６のゲートに接続されている。よって、ノードＦの電位が電位ＶｍになるとＰＭＯＳトランジスタ７６がオン状態となる。なお、上記理由によりノードＦの電圧の立ち下がりはノードＧの電圧の立ち上がりに対して遅延する。よって、ＰＭＯＳトランジスタ７５がオフ状態となった後にＰＭＯＳトランジスタ７６がオン状態となる。

タイミングｔ１の直前ではノードＲはハイレベルであるため、ＮＭＯＳトランジスタ６４はオン状態である。このため、ノードＳは接地電位の電源線４３に接続されている。そして、ＰＭＯＳトランジスタ７６がオン状態となると、ノードＳは電源電位ＶＤＤＨの電源線４１と接続され、ノードＳの電位が徐々に上昇する。これにより、ＮＭＯＳトランジスタ６３のゲート電位が徐々に上昇し、ＮＭＯＳトランジスタ６３が徐々にオンする。このとき、ＰＭＯＳトランジスタ７５は既にオフ状態であるので、ノードＲの電位が徐々に低下する。ノードＲの電位が徐々に低下すると、ＮＭＯＳトランジスタ６４が徐々にオフするため、ノードＳの電位が上昇する。

このとき、レベルシフトの動作を完了させるために、ＰＭＯＳトランジスタ７６のオン抵抗を、ＮＭＯＳトランジスタ６４のオン抵抗よりも低くしておく。すると、最終的にノードＳはハイレベル（ＶＤＤＨ）となる。ノードＳがハイレベル（ＶＤＤＨ）になると、ＮＭＯＳトランジスタ６３のゲートもハイレベル（ＶＤＤＨ）となり、ＮＭＯＳトランジスタ６３はオン状態となる。これにより、ノードＲが接地電位の電源線４３と接続される。また、ＰＭＯＳトランジスタ７５はオフ状態であるので、ロウレベル（ＧＮＤ）の信号が出力信号ＯＵＴＢとして出力される。また、ノードＲがロウレベルになるとＮＭＯＳトランジスタ６４がオフ状態となるので、ノードＳからハイレベル（ＶＤＤＨ）の信号が出力信号ＯＵＴとして出力される。

このとき、第２の電圧変換回路１４は、ＰＭＯＳトランジスタ７５、７６が同時にオンしないように動作するため、ＰＭＯＳトランジスタ７５とＮＭＯＳトランジスタ６３を流れる貫通電流、およびＰＭＯＳトランジスタ７６とＮＭＯＳトランジスタ６４を流れる貫通電流を抑えることができる。なお、第１の電圧変換回路１３のノードＦ、ノードＧのロウレベルの電位は電位Ｖｍとなり接地電位に達しないが、第２の電圧変換回路１４において接地電位（ＧＮＤ）と電源電位ＶＤＤＨとの間の電圧振幅に増幅されるので問題ない。

タイミングｔ２において、第１の電圧変換回路１１に入力される入力信号ＩＮがロウレベル（ＧＮＤ）となる。これにより、ＮＭＯＳトランジスタ６２のゲートはハイレベル（ＶＤＤＬ）になり、ＮＭＯＳトランジスタ６２はオン状態となる。また、ＮＭＯＳトランジスタ６１のゲートはロウレベル（ＧＮＤ）になり、ＮＭＯＳトランジスタ６１はオフ状態になる。

タイミングｔ２の直前ではノードＤはロウレベル（ＧＮＤ）であるため、ＰＭＯＳトランジスタ７２はオン状態である。このため、ノードＧは電源電位ＶＤＤＨの電源線４１に接続されている。よって、ＮＭＯＳトランジスタ６２がオン状態となると、ノードＥは接地電位の電源線４４に接続され、ノードＥの電位は徐々に低下する。これにより、ＰＭＯＳトランジスタ７１のゲート電位が徐々に低下し、ＰＭＯＳトランジスタ７１が徐々にオンする。このとき、ＮＭＯＳトランジスタ６１はオフ状態であるので、ノードＤおよびノードＦの電位が徐々に上昇する。ノードＤおよびノードＦの電位が徐々に上昇すると、ＰＭＯＳトランジスタ７２が徐々にオフするため、ノードＥおよびノードＧの電位が低下する。

このとき、レベルシフトの動作を完了させるために、直列に接続されたＰＭＯＳトランジスタ７２とＰＭＯＳトランジスタ７４の合成されたオン抵抗を、ＮＭＯＳトランジスタ６２のオン抵抗よりも高くしておく。すると、最終的にはノードＥは接地電位（ＧＮＤ）、ノードＧは接地電位よりもＰＭＯＳトランジスタ７４の閾値電圧だけ高い電位（電位Ｖｍ）となる。ノードＥが接地電位（ＧＮＤ）になると、ＰＭＯＳトランジスタ７１のゲートも接地電位（ＧＮＤ）となり、ＰＭＯＳトランジスタ７１はオン状態となる。これにより、ノードＦが電源電圧ＶＤＤＨの電源線４１と接続され、ノードＦはハイレベル（ＶＤＤＨ）となる。ノードＦがハイレベル（ＶＤＤＨ）になると、ノードＤもハイレベル（ＶＤＤＨ−ＶｔＰ）となる。これにより、ＰＭＯＳトランジスタ７２のゲートもハイレベル（ＶＤＤＨ−ＶｔＰ）となり、ＰＭＯＳトランジスタ７２はオフ状態となる。

本実施の形態では、電流制限回路として機能するＰＭＯＳトランジスタ７３をＰＭＯＳトランジスタ７１とＮＭＯＳトランジスタ６１との間に設け、また電流制限回路として機能するＰＭＯＳトランジスタ７４をＰＭＯＳトランジスタ７２とＮＭＯＳトランジスタ６２との間に設けている。よって、ノードＦはＰＭＯＳトランジスタ７３の上流に位置するため、ノードＦの電圧の立ち上がりは早くなる。また、このとき相補的に反転動作するノードＧの電圧の立ち下がりは、ノードＦの電圧の立ち上がり後、遅れてＰＭＯＳトランジスタ７２のゲート電位が上昇するので、遅延する。

ノードＦは第２の電圧変換回路１４のＰＭＯＳトランジスタ７６のゲートに接続されている。よって、ノードＦの電圧がハイレベル（ＶＤＤＨ）になるとＰＭＯＳトランジスタ７６がオフ状態となる。また、ノードＧはＰＭＯＳトランジスタ７５のゲートに接続されている。よって、ノードＧの電位が電位ＶｍになるとＰＭＯＳトランジスタ７５がオン状態となる。なお、上記理由によりノードＧの電圧の立ち下がりはノードＦの電圧の立ち上がりに対して遅延する。よって、ＰＭＯＳトランジスタ７６がオフ状態となった後にＰＭＯＳトランジスタ７５がオン状態となる。

タイミングｔ２の直前ではノードＳはハイレベルであるため、ＮＭＯＳトランジスタ６３はオン状態である。このため、ノードＲは接地電位の電源線４３に接続されている。そして、ＰＭＯＳトランジスタ７５がオン状態となると、ノードＲは電源電位ＶＤＤＨの電源線４１と接続され、ノードＲの電位が徐々に上昇する。これにより、ＮＭＯＳトランジスタ６４のゲート電位が徐々に上昇し、ＮＭＯＳトランジスタ６４が徐々にオンする。このとき、ＰＭＯＳトランジスタ７６は既にオフ状態であるので、ノードＳの電位が徐々に低下する。ノードＳの電位が徐々に低下すると、ＮＭＯＳトランジスタ６３が徐々にオフするため、ノードＲの電位が上昇する。

このとき、レベルシフトの動作を完了させるために、ＰＭＯＳトランジスタ７５のオン抵抗を、ＮＭＯＳトランジスタ６３のオン抵抗よりも低くしておく。すると、最終的にノードＲはハイレベル（ＶＤＤＨ）となる。ノードＲがハイレベル（ＶＤＤＨ）になると、ＮＭＯＳトランジスタ６４のゲートもハイレベル（ＶＤＤＨ）となり、ＮＭＯＳトランジスタ６４はオン状態となる。これにより、ノードＳが接地電位の電源線４３と接続される。また、ＰＭＯＳトランジスタ７６はオフ状態であるので、ロウレベル（ＧＮＤ）の信号が出力信号ＯＵＴとして出力される。また、ノードＳがロウレベル（ＧＮＤ）になるとＮＭＯＳトランジスタ６３がオフ状態となるので、ノードＲからハイレベル（ＶＤＤＨ）の信号が出力信号ＯＵＴＢとして出力される。

このとき、第２の電圧変換回路１４は、ＰＭＯＳトランジスタ７５、７６が同時にオンしないように動作するため、ＰＭＯＳトランジスタ７５とＮＭＯＳトランジスタ６３を流れる貫通電流、およびＰＭＯＳトランジスタ７６とＮＭＯＳトランジスタ６４を流れる貫通電流を抑えることができる。なお、第１の電圧変換回路１３のノードＦ、ノードＧのロウレベルの電位は電位Ｖｍとなり接地電位に達しないが、第２の電圧変換回路１４において接地電位（ＧＮＤ）と電源電位ＶＤＤＨとの間の電圧振幅に増幅されるので問題ない。

なお、タイミングｔ３における動作はタイミングｔ１における動作と同様であり、タイミングｔ４における動作はタイミングｔ２における動作と同様である。

また、本実施の形態にかかるレベルシフタ回路では実施の形態１の場合と同様に、第１の電圧変換回路１３の接地電位の電源線４４（第１の配線）と、第２の電圧変換回路１４の接地電位の電源線（第２の配線）４３を分離している。これにより、第２の電圧変換回路１２の接地電位の電源線４３に貫通電流および放電電流が流れ込むことにより、第１の電圧変換回路１１の接地電位の電源線４４の電圧レベルが持ち上がることを抑えることができる。

本実施の形態にかかるレベルシフタ回路においても実施の形態１で説明したレベルシフタ回路と同様の効果を得ることができるので詳細な説明は省略する。また、実施の形態１にかかるレベルシフタ回路と同様に、本実施の形態にかかるレベルシフタ回路も表示ドライバ回路に用いることができる。

以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。

１ レベルシフタ回路
１１、１３ 第１の電圧変換回路
１２、１４ 第２の電圧変換回路
２１、２２、２３、２４、２５、２６ ＮＭＯＳトランジスタ
３１、３２、３５、３６、３７、３８、３９ ＰＭＯＳトランジスタ
３４ 電流制限回路
４１ 電源電位ＶＤＤＨの電源線
４２ 電源電位ＶＤＤＬの電源線
４３ 接地電位ＧＮＤの電源線
４４ 接地電位ＧＮＤの電源線
５１ シフトレジスタ
５２ データレジスタ／ラッチ
５３ レベルシフタ回路群
５４ ＤＡコンバータ（ＤＡＣ）
５５ 出力バッファ群
５６ 基準電圧発生回路
６１、６２、６３、６４ ＮＭＯＳトランジスタ
７１、７２、７３、７４、７５、７６ ＰＭＯＳトランジスタ
１２１、１２２ ＮＭＯＳトランジスタ
１３１、１３２、１３４ ＰＭＯＳトランジスタ

Claims (12)

1. 第１の電源電位と当該第１の電源電位よりも高い第２の電源電位との間の振幅を有する入力信号が入力されると共に、前記第２の電源電位よりも高い第３の電源電位の電源線から供給される電流を制限する電流制限回路を備え、前記入力信号に応じて当該入力信号よりも大きな振幅を有する電圧信号を出力する第１の電圧変換回路と、
   前記第３の電源電位が供給されると共に、前記電圧信号に応じて前記第１の電源電位と前記第３の電源電位との間の振幅を有する出力信号を出力する第２の電圧変換回路と、を有するレベルシフタ回路をｎ個備えるレベルシフタ回路群を含み、
   前記ｎ個のレベルシフタ回路群が備える前記第１の電圧変換回路の各々に前記第１の電源電位を供給する第１の配線と、
   前記ｎ個のレベルシフタ回路群が備える前記第２の電圧変換回路の各々に前記第１の電源電位を供給する第２の配線と、
   前記ｎ個のレベルシフタ回路群の各々に前記第３の電源電位を供給する電源線と、を有し、
   前記第１の電圧変換回路および前記第２の電圧変換回路はそれぞれ高耐圧トランジスタを用いて構成されており、
   前記ｎ個のレベルシフタ回路群は各々、ｎ個の入力信号に応じたｎ個の出力信号を出力する、
   表示ドライバ回路。
2. 前記第１の配線と前記第２の配線とが分離されている、請求項１に記載の表示ドライバ回路。
3. 前記電圧信号は前記第１の電源電位と前記第３の電源電位との間の振幅を有する、請求項１または２に記載の表示ドライバ回路。
4. 前記電流制限回路は、ソースが前記第３の電源電位の電源線に接続され、ゲートに制御信号が供給されるＰチャンネルＭＯＳトランジスタを備え、当該ＰチャンネルＭＯＳトランジスタのドレインから前記第１の電圧変換回路に対して前記制御信号に応じた電流が供給される、請求項３に記載の表示ドライバ回路。
5. 前記電圧信号は、前記第１の電源電位と、前記第２の電源電位よりも高く前記第３の電源電位よりも低い電圧との間の振幅を有する、請求項１または２に記載の表示ドライバ回路。
6. 前記電流制限回路は、ソースが前記第３の電源電位の電源線に接続され、ゲートとドレインが互いに接続されたＰチャンネルＭＯＳトランジスタを有する、請求項５に記載の表示ドライバ回路。
7. 前記電流制限回路は、ドレインが前記第３の電源電位の電源線およびゲートと接続されたＮチャンネルＭＯＳトランジスタを有する、請求項５に記載の表示ドライバ回路。
8. 前記第１の電圧変換回路は、
   ゲートに前記入力信号の非反転信号が供給され、ソースが前記第１の電源電位の電源線に接続され、ドレインが第１のノードに接続された第１のＮチャンネル高耐圧ＭＯＳトランジスタと、
   ゲートに前記入力信号の反転信号が供給され、ソースが前記第１の電源電位の電源線に接続され、ドレインが第２のノードに接続された第２のＮチャンネル高耐圧ＭＯＳトランジスタと、
   ゲートが前記第２のノードに接続され、ソースが前記第３の電源電位の電源線に前記電流制限回路を介して接続され、ドレインが前記第１のノードに接続された第１のＰチャンネル高耐圧ＭＯＳトランジスタと、
   ゲートが前記第１のノードに接続され、ソースが前記第３の電源電位の電源線に前記電流制限回路を介して接続され、ドレインが前記第２のノードに接続された第２のＰチャンネル高耐圧ＭＯＳトランジスタと、を備える請求項１乃至７のいずれか一項に記載の表示ドライバ回路。
9. 前記第２の電圧変換回路は、
   ゲートが前記第２のノードに接続され、ソースが前記第１の電源電位の電源線に接続され、ドレインが第３のノードに接続された第３のＮチャンネル高耐圧ＭＯＳトランジスタと、
   ゲートが前記第１のノードに接続され、ソースが前記第１の電源電位の電源線に接続され、ドレインが第４のノードに接続された第４のＮチャンネル高耐圧ＭＯＳトランジスタと、
   ゲートが前記第４のノードに接続され、ソースが前記第３の電源電位の電源線に接続され、ドレインが前記第３のノードに接続された第３のＰチャンネル高耐圧ＭＯＳトランジスタと、
   ゲートが前記第３のノードに接続され、ソースが前記第３の電源電位の電源線に接続され、ドレインが前記第４のノードに接続された第４のＰチャンネル高耐圧ＭＯＳトランジスタと、を備え、
   前記入力信号に応じた出力信号が前記第３のノードおよび第４のノードから出力される、請求項８に記載の表示ドライバ回路。
10. 前記第１の電圧変換回路は、
    ゲートに前記入力信号の非反転信号が供給され、ソースが前記第１の電源電位の電源線に接続され、ドレインが第５のノードに接続された第５のＮチャンネル高耐圧ＭＯＳトランジスタと、
    ゲートに前記入力信号の反転信号が供給され、ソースが前記第１の電源電位の電源線に接続され、ドレインが第６のノードに接続された第６のＮチャンネル高耐圧ＭＯＳトランジスタと、
    ゲートおよびドレインが前記第５のノードに接続され、ソースが第７のノードに接続された第５のＰチャンネル高耐圧ＭＯＳトランジスタと、
    ゲートおよびドレインが前記第６のノードに接続され、ソースが第８のノードに接続された第６のＰチャンネル高耐圧ＭＯＳトランジスタと、
    ゲートが前記第６のノードに接続され、ソースが前記第３の電源電位の電源線に接続され、ドレインが前記第７のノードに接続された第７のＰチャンネル高耐圧ＭＯＳトランジスタと、
    ゲートが前記第５のノードに接続され、ソースが前記第３の電源電位の電源線に接続され、ドレインが前記第８のノードに接続された第８のＰチャンネル高耐圧ＭＯＳトランジスタと、を備える請求項１乃至３のいずれか一項に記載の表示ドライバ回路。
11. 前記第２の電圧変換回路は、
    ゲートが第１０のノードに接続され、ソースが前記第１の電源電位の電源線に接続され、ドレインが第９のノードに接続された第７のＮチャンネル高耐圧ＭＯＳトランジスタと、
    ゲートが前記第９のノードに接続され、ソースが前記第１の電源電位の電源線に接続され、ドレインが第１０のノードに接続された第８のＮチャンネル高耐圧ＭＯＳトランジスタと、
    ゲートが前記第８のノードに接続され、ソースが前記第３の電源電位の電源線に接続され、ドレインが前記第９のノードに接続された第９のＰチャンネル高耐圧ＭＯＳトランジスタと、
    ゲートが前記第７のノードに接続され、ソースが前記第３の電源電位の電源線に接続され、ドレインが前記第１０のノードに接続された第１０のＰチャンネル高耐圧ＭＯＳトランジスタと、を備え、
    前記入力信号に応じた出力信号が前記第９のノードおよび第１０のノードから出力される、請求項１０に記載の表示ドライバ回路。
12. 前記第１の配線と前記第２の配線は前記第１の電源電位の端子において分岐されている、請求項１乃至１１のいずれか一項に記載の表示ドライバ回路。

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