JP4432197B2

JP4432197B2 - 多段レベルシフト回路およびそれを用いた半導体装置

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Publication number: JP4432197B2
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Description

【０００１】
【発明の属する技術分野】
本発明は多電源が混載する半導体集積回路において、異なる電源間の信号を変換する回路、特に異なる電源系間の電位差が大きい場合や、例えばゲートアレイ半導体装置やマスタースライス半導体装置において、異なる仕様に容易に対応する多段レベルシフト回路および半導体装置の構成に関する。
【０００２】
【従来の技術】
従来のレベルシフト回路の代表的な回路を図５，図６に示す。図５は西独国特許公開２１５４８７７（ＤＥ，Ａ）の回路図であり、図６は日本国特開昭５７−５９６９０号の回路図である。図５、図６の回路はともに電源電圧Ｅ₁系の信号を電源電圧Ｅ₂系の信号へ変換する構成となつている。また、様々な仕様に配線工程で対応するゲートアレイにレベルシフト回路を入出回路セルに搭載した例としては特開平０２−０８９３４５号がある。また、ゲートアレイ内部のベーシックセルのトランジスタを配線で直並列に用いて工夫することにより、等価的に仕様に必要なＰ、Ｎの絶縁ゲート電界効果型トランジスタ（以下ＭＯＳＦＥＴと略す）のそれぞれのコンダクタンス定数であるβおよびβ比を作りだしている例を図７に示す。
【０００３】
【発明が解決しようとする課題】
さて、前述した従来の回路はＥ₁とＥ₂の電位差があまり大きくない場合には実用的な回路である。しかしながら、Ｅ₁とＥ₂の電位差が大きくなるにつれ、Ｐ型ＭＯＳＦＥＴのβ_PとＮ型ＭＯＳＦＥＴのβ_Nの比を非常に大きくとる必要が生じ、動作が極端に低下したり、消費電流が多大となったり、レイアウトの形状に無理が生ずるという課題があった。特に近年、集積回路に用いるＭＯＳＦＥＴ等の素子が微細化され、耐圧が低下するとともに、低電圧電源化が避けられなくなってきた。また、携帯機器に対する低消費電力化、低電圧化の要求が強まるなかで集積回路の内部は低電圧で動作させ、外部ではある程度高い電圧で動作する部品との間で、前述したＥ₁とＥ₂の電位差が大きい場合でも特性のよいレベルシフト回路が求められている。
【０００４】
また、異なる電源系間の信号を変換するレベルシフト回路はゲートアレイ等の配線層のみの変更で様々な仕様に対応する半導体装置にも要求される。個々の仕様にそれぞれ固有に対応するカスタム設計の機種では要求される仕様に応じてＭＯＳＦＥＴの形状やＰ、Ｎ型間のβ比を自由に設計できるが、ゲートアレイ等では特開平０２−０８９３４５号に見られるように専用のレベルシフト回路を内蔵しても、仕様が変わると、最適なレベルシフトの特性はそれに応じて変わるので数多くの様々な仕様には対応できないという課題があった。
【０００５】
また、ゲートアレイにおいてベーシックセル内のＭＯＳＦＥＴを直列、もしくは並列に用いて図５、図６等における従来回路の等価的に必要なβ比を確保する方法は、低電圧かつ、変換する間の電位差が非常に大きい場合には、膨大な数のＭＯＳＦＥＴが必要となり、レイアウト上、また他の電気特性上望ましくないという課題があった。
【０００６】
そこで本発明はこのような課題を解決するもので、その目的とするところは、低電圧化した場合、あるいは異なる電源系の電位差が非常に大きい場合にも応答速度が速く、消費電流が少なく、レイアウトもしやすい多段レベルシフト回路を提供することにある。
【０００７】
また、ゲートアレイ装置等の同一セル、同一形状のＭＯＳＦＥＴの配線層による組み合わせによって、様々に異なる仕様の数多くのレベルシフト回路を構成しなければならない場合にも容易に対応できる半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の多段レベルシフト回路は、第１の極性の第１の電位をもつ第１電源と、第１の極性の第２の電位を持つ第２電源と、第２の極性の第３電源とを有する多段レベルシフト回路であって、入力信号端子と反転入力信号端子、及び出力信号端子と反転出力信号端子とを有し、低い電圧系の入力信号を前記入力信号端子と反転入力信号端子とで受け、高い電圧系の信号として前記出力信号端子と反転出力信号端子とに出力するレベル変換機能を持ち、かつ絶縁ゲート電界効果型トランジスタ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ（以下、ＭＯＳＦＥＴと略す））の組み合わせからなるＮ（Ｎは３以上の整数）個の基本レベルシフト回路と、第１〜第（Ｎ−１）のＭＯＳダイオード電源回路とからなり、前記第１〜第（Ｎ−１）のＭＯＳダイオード電源回路のうちの、第Ｍ（１≦Ｍ≦Ｎ−１）のＭＯＳダイオード電源回路は、第１の極性のＭＯＳＦＥＴのゲート電極とドレイン電極とを互いに接続したＭＯＳダイオード（Ｎ−Ｍ）個が直列に接続され、前記Ｎ個の基本レベルシフト回路の１番目の基本レベルシフト回路の電源側には第１の前記ＭＯＳダイオード電源回路が接続され、かつ、入力信号端子には第１の電源系の信号が接続され、反転入力信号端子には前記信号の反転信号が接続され、また、Ｋ番目（２≦Ｋ≦Ｎ−１）の基本レベルシフト回路の電源側には第Ｋの前記ＭＯＳダイオード電源回路が接続され、入力信号端子には（Ｋ−１）番目の基本レベルシフト回路の出力信号端子が接続され、反転入力信号端子には前記（Ｋ−１）番目の基本レベルシフト回路の反転出力信号端子が接続され、また、Ｎ番目の基本レベルシフト回路の電源側には第２電源が接続され、入力信号端子には（Ｎ−１）番目の基本レベルシフト回路の出力信号端子が接続され、反転入力信号端子には前記（Ｎ−１）番目の基本レベルシフト回路の反転出力信号端子が接続され、Ｎ番目の基本レベルシフト回路の出力信号端子及び反転出力信号端子が、それぞれ最終の出力信号端子、反転出力信号端子となっていることを特徴とする。
【０００９】
すなわち、基本レベルシフト回路を複数個と、また、ＭＯＳダイオードを直列に接続したＭＯＳダイオード電源回路とから適度に電圧降下させた電源を用意し、まず、変換すべき信号電圧と変換時に競合しない充分に低い電源電圧とで、やや高い電圧の出力信号を作る。同様に、順に少しずつ高い電源電圧を前記ＭＯＳダイオード電源回路からそれぞれ供給されている複数個の基本レベルシフト回路で、これを繰り返しながらレベル変換を序々に無理なく行い、最終的に高い電圧の出力信号を作ることを特徴とする。
【００１１】
更に、前記基本レベルシフト回路の使用個数Ｎと、該基本レベルシフト回路およびＭＯＳダイオードに用いられている第１の極性のＭＯＳＦＥＴのスレッショルド電圧との積が前記第２電源の電位と第１電源の電位の差より大きい構成であってもよい。
【００１２】
また、前記基本レベルシフト回路、及び前記ＭＯＳダイオード電源回路が、ゲートアレイ半導体装置、もしくはマスタースライス半導体装置に内蔵されたベーシックセルの同一サイズで構成されているＰ型、もしくはＮ型ＭＯＳＦＥＴを用いて実現されていることを特徴とする半導体装置として構成してもよい。
【作用】
本発明の上記の構成によれば、適度に電圧降下をさせた電源で基本レベルシフト回路を用い、かつ基本レベルシフト回路の変換動作時においてＰ、ＮのＭＯＳＦＥＴが競合しない範囲で変換を行い、この無理のない変換を繰り返し行って最終目的の出力電圧の信号を得るので、この変換過程において、速やかに動作が遂行され、かつ競合の短絡電流もないので消費電流も少ない。
【００１３】
また、前述の構成で基本レベルシフト回路の変換動作時においてＰ、ＮのＭＯＳＦＥＴは競合しないので、駆動能力に影響するＭＯＳＦＥＴのトランジスタの形状は実質的に無関係である。したがって、ゲートアレイ装置のベーシックセルの同一ＭＯＳＦＥＴの組み合わせであっても動作にまつたく支障がなく変換動作が行われる。
【００１４】
また、変換する電圧系間の仕様が様々であっても、それにより、基本レベルシフト回路の個数である段数と、ＭＯＳダイオード電源回路のＭＯＳダイオードの直列の個数を変更すればよいので、ゲートアレイ装置でも様々な仕様に対して配線変更のみで対応できる。
【００１５】
また、前述したように回路動作に無理がないので、低電圧かつ、変換する間の電位差が非常に大きい仕様であって、かつ、マスタースライスもしくはゲートアレイにおけるベーシックセルのＭＯＳＦＥＴで半導体装置を構成する場合でも合理的なＭＯＳＦＥＴの個数で実現できる。
【００１６】
【発明の実施の形態】
以下、実施例により本発明の詳細を示す。図１は本発明の第１の実施例を示す回路図である。図１において一点鎖線で囲まれた１０１、１０２、１０３、１０４はそれぞれ基本レベルシフト回路である。これらの基本レベルシフト回路が本発明において重要かつ基本的な役目を果たしているので先に説明をする。これらの基本レベルシフト回路のみを拡大して示した回路図が図２である。図２の回路は従来例で示した図６でも内部に使用されていて、よく知られたレベルシフト回路であるが、以下に簡単に構成と動作を説明する。図２において、Ｐ型ＭＯＳＦＥＴ２０１のソース電極は正極の電源Ｖ₂に接続され、ドレイン電極はＰ型ＭＯＳＦＥＴ２０２のソース電極に接続されている。Ｐ型ＭＯＳＦＥＴ２０２のドレイン電極とＮ型ＭＯＳＦＥＴ２０３のドレイン電極は互いに接続され反転出力信号端子２１０となっている。Ｎ型ＭＯＳＦＥＴ２０３のソース電極は負極の電源２１２（０電位）に接続されている。Ｐ型ＭＯＳＦＥＴ２０４のソース電極は正極の電源Ｖ₂に接続され、ドレイン電極はＰ型ＭＯＳＦＥＴ２０５のソース電極に接続されている。Ｐ型ＭＯＳＦＥＴ２０５のドレイン電極とＮ型ＭＯＳＦＥＴ２０６のドレイン電極は互いに接続され出力信号端子２０９となっている。Ｎ型ＭＯＳＦＥＴ２０６のソース電極は負極の電源２１２に接続されている。Ｐ型ＭＯＳＦＥＴ２０２のゲート電極とＮ型ＭＯＳＦＥＴ２０３のゲート電極は互いに接続され入力信号端子２０７に接続されている。Ｐ型ＭＯＳＦＥＴ２０５のゲート電極とＮ型ＭＯＳＦＥＴ２０６のゲート電極は互いに接続され反転入力信号端子２０８に接続されている。Ｐ型ＭＯＳＦＥＴ２０１のゲート電極は出力信号端子２０９に接続され、Ｐ型ＭＯＳＦＥＴ２０４のゲート電極は反転出力信号端子２１０に接続されている。
【００１７】
さて、入力信号端子２０７とその反転信号である反転入力信号端子２０８はＶ₁系の電源で動作し、出力信号端子２０９と反転出力信号端子２１０にはＶ₂系の電位が出力される。当初、入力信号端子２０７が０（Ｌｏｗ）、反転入力信号端子２０８がＶ₁（Ｈｉｇｈ）であったとすると、出力信号端子２０９は０の電位、反転出力信号端子２１０はＶ₂の電位である。次に入力信号端子２０７がＶ₁（Ｈｉｇｈ）、反転入力信号端子２０８が０（Ｌｏｗ）に変わったとすると、Ｐ型ＭＯＳＦＥＴ２０２はソース電位がほぼＶ₂、ゲート電位がＶ₁となる。このとき、Ｐ型ＭＯＳＦＥＴのスレッショルド電圧をＶ_TPとすれば、
Ｖ₂−Ｖ₁−Ｖ_TP＜０
であればオフ（ＯＦＦ）となり、
Ｖ₂−Ｖ₁−Ｖ_TP＞０
であれば弱いオン（ＯＮ）状態となる。いずれにしろゲート電位が当初０であったときより、オフに近い状況となる。また、Ｎ型ＭＯＳＦＥＴ２０３はオンとなる。また、Ｐ型ＭＯＳＦＥＴ２０５はオンとなり、Ｎ型ＭＯＳＦＥＴ２０６はオフとなる。したがって、Ｎ型ＭＯＳＦＥＴ２０３がＰ型ＭＯＳＦＥＴ２０２の駆動能力を上回れば反転出力信号端子２１０はＬｏｗ電位に近づくのでＰ型ＭＯＳＦＥＴ２０４はオンし、Ｐ型ＭＯＳＦＥＴ２０５にＶ₂系の電源電位が供給され、出力信号端子２０９がＶ₂電位となるとともにＰ型ＭＯＳＦＥＴ２０１のゲート電極にＶ₂の電位が供給され、Ｐ型ＭＯＳＦＥＴ２０１がオフする。したがって出力信号端子２０９はＶ₂の電位、反転出力信号端子２１０は０の電位に最終的に安定する。更に、入力信号端子が再び０（Ｌｏｗ）、反転入力信号端子２０８がＶ₁（Ｈｉｇｈ）となったとすると、Ｐ型ＭＯＳＦＥＴ２０４が２０１、Ｐ型ＭＯＳＦＥＴ２０５が２０２、Ｎ型ＭＯＳＦＥＴ２０６がＮ型ＭＯＳＦＥＴ２０３と入れ替わった時と同じことが起こり、最終的に出力信号端子２０９は０電位、反転出力信号端子２１０はＶ₂電位に最終的に安定する。以上から、Ｖ₁系の入力信号から、Ｖ₂系の出力信号へ変換される。
【００１８】
さて、図１に戻る。図１において１１６は正極の電源で第１の電位Ｅ₁を持っている。１１７は正極の電源で第２の電位Ｅ₂を持っている。ここで、Ｅ₂＞Ｅ₁である。１１８は負極の電源で共通のグランドとなつている。一点鎖線で囲まれた１０１、１０２、１０３、１０４は前述したように基本レベルシフト回路である。一点鎖線で囲まれた１０５はＭＯＳダイオード電源回路であり、Ｐ型ＭＯＳＦＥＴ１０６、１０７、１０８はそれぞれゲ−ト電極とドレイン電極が接続され、それぞれＭＯＳダイオードを構成するとともに直列に接続されていて、スレツショルド電圧の整数倍の電圧降下を起こした電位を供給する役目をしている。１１１はＥ₁系の入力信号端子でＰ型ＭＯＳＦＥＴ１０９とＮ型ＭＯＳＦＥＴ１１０によるＣＭＯＳインバータ回路によって反転入力信号を作りだしている。
【００１９】
基本レベルシフト回路１０１は負極の電源１１８とＭＯＳダイオード電源回路１０５のＰ型ＭＯＳＦＥＴ１０８のドレイン電極の出力を正極の電源としている。入力信号端子１１２には前述したＥ₁系の入力信号端子１１１が接続され、反転入力信号端子１１３にはＰ型ＭＯＳＦＥＴ１０９とＮ型ＭＯＳＦＥＴ１１０によるＣＭＯＳインバータ回路の出力が接続されている。
【００２０】
基本レベルシフト回路１０２は負極の電源１１８とＭＯＳダイオード電源回路１０５のＰ型ＭＯＳＦＥＴ１０７のドレイン電極の出力を正極の電源としている。基本レベルシフト回路１０２の入力信号端子、及び反転入力信号端子には前述した基本レベルシフト回路１０１の出力信号端子と反転出力信号端子がそれぞれ接続されている。
【００２１】
基本レベルシフト回路１０３は負極の電源１１８とＭＯＳダイオード電源回路１０５のＰ型ＭＯＳＦＥＴ１０６のドレイン電極の出力を正極の電源としている。基本レベルシフト回路１０３の入力信号端子、及び反転入力信号端子には前述した基本レベルシフト回路１０２の出力信号端子と反転出力信号端子がそれぞれ接続されている。
【００２２】
基本レベルシフト回路１０４は負極の電源１１８と第２の電位Ｅ₂を正極の電源としている。基本レベルシフト回路１０４の入力信号端子、及び反転入力信号端子には前述した基本レベルシフト回路１０３の出力信号端子と反転出力信号端子がそれぞれ接続されている。基本レベルシフト回路１０４の出力信号端子１１４と反転出力信号端子１１５が本発明の多段レベルシフト回路としての出力信号端子、及び反転出力信号端子となっている。
【００２３】
以上の構成により、０とＥ₁の電圧間で動作するＥ₁系の信号は基本レベルシフト回路１０１、１０２、１０３、１０４を経て、序々に出力信号の電圧を高くしていき、最終的に０とＥ₂の電圧間で動作する信号に変換する。なお、この場合、基本レベルシフト回路の使用個数と、該基本レベルシフト回路およびＭＯＳダイオードに用いられている第１の極性のＭＯＳＦＥＴのスレッショルド電圧との積は、第２電源の電位の電位と第１電源の電位の差よりも大きい。
【００２４】
以上の回路の機能、効果をより解りやすくする為に実際の数値例を以下に示す。
【００２５】
低電圧側の電源電圧をＥ₁＝０．９［Ｖ］、高電圧側の電源電圧をＥ₂＝３．０［Ｖ］、Ｐ型およびＮ型ＭＯＳＦＥＴのスレッショルド電圧をそれぞれＶ_TP、Ｖ_TNとしてＶ_TP＝０．６［Ｖ］、Ｖ_TN＝０．６［Ｖ］とする。するとＰ型ＭＯＳＦＥＴ１０６、１０７、１０８のＭＯＳダイオードの３段による電圧降下は１．８［Ｖ］（０．６×３）となるので基本レベルシフト回路１０１の正極の電源電位は１．２［Ｖ］（３．０−１．８）となる。したがって入力信号端子１１２にＨｉｇｈの信号である０．９［Ｖ］が加わったとき、図２のＰ型ＭＯＳＦＥＴ２０２に相当するＰ型ＭＯＳＦＥＴのゲートは０．９［Ｖ］、ソース電極はほぼ１．２［Ｖ］となるので
Ｖ_GS−Ｖ_TH＝（１．２−０．９）−０．６＜０
となっている。したがってＰ型ＭＯＳＦＥＴ２０２に相当するＰ型ＭＯＳＦＥＴは無条件にオフしている。これはゲート電位が低い（０．９［Ｖ］）のでソース電位をも低く（１．２［Ｖ］）した効果である。勿論、このときＮ型ＭＯＳＦＥＴ２０３に相当するＮ型ＭＯＳＦＥＴはソース電極が０電位でゲート電位が０．９［Ｖ］であり、かつ、Ｖ_TN＝０．６［Ｖ］であるので
Ｖ_GS−Ｖ_TH＝（０．９−０）−０．６＞０
となり、無条件にオンする。したがって、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとが競合することなく、無理なく入力信号の変化に応じて出力信号が変化していく。そして出力信号端子および反転出力信号端子に１．２［Ｖ］もしくは０［Ｖ］を出力する。
【００２６】
次に基本レベルシフト回路１０２についてであるが、Ｐ型ＭＯＳＦＥＴ１０６、１０７のＭＯＳダイオードの２段による電圧降下は１．２［Ｖ］（０．６×２）となるので基本レベルシフト回路１０２の正極の電源電位は１．８［Ｖ］（３．０−１．２）となる。したがって入力信号端子に基本レベルシフト回路１０１の出力信号のＨｉｇｈの信号である１．２［Ｖ］が加わったとき、図２のＰ型ＭＯＳＦＥＴ２０２に相当するＰ型ＭＯＳＦＥＴのゲートは１．２［Ｖ］、ソース電極はほぼ１．８［Ｖ］となるので
Ｖ_GS−Ｖ_TH＝（１．８−１．２）−０．６≦０
となっている。したがってＰ型ＭＯＳＦＥＴ２０２に相当するＰ型ＭＯＳＦＥＴはオフする。勿論、このときＮ型ＭＯＳＦＥＴ２０３に相当するＮ型ＭＯＳＦＥＴはソース電極が０電位でゲート電位が１．２［Ｖ］であるので無条件にオンする。したがって、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴが競合することなく、無理なく１．２［Ｖ］系の入力信号を１．８［Ｖ］系の出力信号に変換する。
【００２７】
次に基本レベルシフト回路１０３についてであるが、Ｐ型ＭＯＳＦＥＴ１０６のＭＯＳダイオードの１段による電圧降下は０．６［Ｖ］（０．６×１）となるので基本レベルシフト回路１０３の正極の電源電位は２．４［Ｖ］（３．０−０．６）となる。したがって入力信号端子に基本レベルシフト回路１０２の出力信号のＨｉｇｈの信号である１．８［Ｖ］が加わったとき、図２のＰ型ＭＯＳＦＥＴ２０２に相当するＰ型ＭＯＳＦＥＴのゲートは１．８［Ｖ］、ソース電極はほぼ２．４［Ｖ］となるので
Ｖ_GS−Ｖ_TH＝（２．４−１．８）−０．６≦０
となっている。したがってＰ型ＭＯＳＦＥＴ２０２に相当するＰ型ＭＯＳＦＥＴはオフする。勿論、このときＮ型ＭＯＳＦＥＴ２０３に相当するＮ型ＭＯＳＦＥＴはソース電極が０電位でゲート電位が１．８［Ｖ］であるので無条件にオンする。したがって、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴが競合することなく、無理なく１．８［Ｖ］系の入力信号を２．４［Ｖ］系の出力信号に変換する。
【００２８】
次に基本レベルシフト回路１０４についてであるが、基本レベルシフト回路１０４の正極には３．０［Ｖ］が加えられている。したがって入力信号端子に基本レベルシフト回路１０３の出力信号のＨｉｇｈの信号である２．４［Ｖ］が加わったとき、図２のＰ型ＭＯＳＦＥＴ２０２に相当するＰ型ＭＯＳＦＥＴのゲートは２．４［Ｖ］、ソース電極は３．０［Ｖ］となるので
Ｖ_GS−Ｖ_TH＝（３．０−２．４）−０．６≦０
となっている。したがってＰ型ＭＯＳＦＥＴ２０２は相当するＰ型ＭＯＳＦＥＴオフする。勿論、このときＮ型ＭＯＳＦＥＴ２０３に相当するＮ型ＭＯＳＦＥＴはソース電極が０電位でゲート電位が２．４［Ｖ］であるので無条件にオンする。したがって、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとが競合することなく、無理なく２．４［Ｖ］系の入力信号を３．０［Ｖ］系の出力信号に変換する。
【００２９】
以上の回路において、従来のレベルシフト回路においてはＰ型ＭＯＳＦＥＴ２０２とＮ型ＭＯＳＦＥＴ２０３が競合するような設計をしていたのに対し、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとが競合することなく変換動作をするように正極側の電圧を下げ、その分、段数を増やし、変換を繰り返すことによって所望の電圧の出力信号を作りあげている。その結果として、高速にかつ、低消費電流となる。この効果を従来例の図６、もしくは図２の回路でＥ₁＝０．９［Ｖ］から一気に３．０［Ｖ］に引き上げる場合を次にあげ比較する。簡単の為、図２のＰ型ＭＯＳＦＥＴ２０１、２０２、２０４、２０５はすべて同一のコンダクタンス定数β_Pとスレッショルド電圧Ｖ_TPを持っているものとする。また、Ｎ型ＭＯＳＦＥＴ２０３、２０６はすべて同一のコンダクタンス定数β_Nとスレッショルド電圧Ｖ_TNを持っているものとする。このとき動作上、問題となるのは入力信号端子２０７がＬｏｗ（０）からＨｉｇｈ（Ｅ₁＝０．９［Ｖ］）に変わったとき、Ｎ型ＭＯＳＦＥＴ２０３がオンするのは勿論であるが、Ｐ型ＭＯＳＦＥＴ２０２が
Ｖ_GS−Ｖ_TH＝（３．０−０．９）−０．６＞０
であるためにオフとならないことである。このときＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴが競合する事態が生じる。この競合を信号の変化した当初の状態で以下のようにＮ型とＰ型側のＭＯＳＦＥＴの駆動能力の差の比較として考えてみる。このときＮ型ＭＯＳＦＥＴ２０３は飽和領域の動作であるので等価抵抗Ｒ_N1は
Ｒ_N1＝２Ｅ₂／β_N（Ｅ₁−Ｖ_TN）²
また、Ｐ型ＭＯＳＦＥＴ２０２は不飽和領域の動作であるので等価抵抗Ｒ_P2は
Ｒ_P2＝１／β_P（Ｅ₂−Ｅ₁−Ｖ_TP）
となる。なお、ここで（Ｅ₂−Ｅ₁−Ｖ_TP）＝（３．０−０．９−０．６）＞０
である。また、Ｐ型ＭＯＳＦＥＴ２０１は不飽和領域の動作であるので、等価抵抗Ｒ_P3は
Ｒ_P3＝１／β_P（Ｅ₂−０−Ｖ_TP）＝１／β_P（Ｅ₂−Ｖ_TP）
と表される。ここで、レベルシフト回路が正常に動作するか否かの限界は一般的にはかなり、難解であるが、ここでは簡単化して評価の目安をＮ型ＭＯＳＦＥＴ側とＰ型ＭＯＳＦＥＴの駆動能力の比較でみるが、駆動能力と反比例の関係にある等価抵抗に置き換えて比較する。限界の判定式を以下のように考える。
【００３０】
Ｒ_N1 ＜Ｒ_P2＋Ｒ_P3
とすれば、以上の関係式を代入して解けば
Ａ＝２Ｅ₂（Ｅ₂−Ｅ₁−Ｖ_TP）・（Ｅ₂−Ｖ_TP）
Ｂ＝（Ｅ₁−Ｖ_TN）²・｛２（Ｅ₂−Ｖ_TP）−Ｅ₁｝
とおいて
β_N／β_P ＞Ａ／Ｂ
がレベルシフト回路が正常に動作するか否かの限界の判定式となる。
【００３１】
さて、Ｅ₁＝０．９［Ｖ］、Ｅ₂＝３．０［Ｖ］、Ｖ_TP＝０．６［Ｖ］、Ｖ_TN＝０．６［Ｖ］とすれば、
β_N／β_P ＞６１．５
となる。また、製造上において、スレツショルド電圧は０．１［Ｖ］程度は通常ばらつくので最悪条件を考慮して、
Ｅ₁＝０．９［Ｖ］、Ｅ₂＝３．０［Ｖ］、Ｖ_TP＝０．７［Ｖ］、Ｖ_TN＝０．７［Ｖ］とすれば、
β_N／β_P ＞１３０．５
にもなる。通常の同一形状のＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとのβ比は３程度であるから、以上のβ比を達成するにはＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴでは２０〜４０倍程度形状を変えて、駆動能力に差をつける必要がある。本来、ＣＭＯＳ回路を構成する際にＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとは駆動能力にバランスがとれている方が高速の応答性や低消費電流の特性に望ましい。したがつて、ＭＯＳＦＥＴの形状を自由に設計できるカスタム設計などでは形状は確保できるものの、前述したβ比のアンバランスがあると応答性や消費電流の特性に悪影響がでる。また、ゲートアレイの場合で前述の異常なβ比を図７のようにＰ型ＭＯＳＦＥＴを直列に接続して達成する手法では図７の７０１、７０２、７０４、７０５の各部においてＰ型ＭＯＳＦＥＴが２０〜４０個必要であることを意味している。したがって、図７の方式では４個所で直列接続が必要となるので、Ｐ型ＭＯＳＦＥＴが８０〜１６０個、Ｎ型ＭＯＳＦＥＴが３個必要とする。一方、本発明の図１の回路方式ではＰ型ＭＯＳＦＥＴが２０個、Ｎ型ＭＯＳＦＥＴ９個で達成している。したがって、ゲートアレイ方式でこの例の仕様のレベルシフト回路を実現するには、従来方式より、本発明の回路方式の方が圧倒的に少ないＭＯＳＦＥＴ数で達成できることが解る。また、図７の従来方式はＭＯＳＦＥＴを多数個、必要とするばかりでなく、信号遷移の過渡期に競合が起こる。したがって、本発明の回路方式の方が応答性や低消費電流の特性が良い。また、本発明では競合が起こらないので、特性が安定していて、製造上のバラツキにも強い回路であることが解る。
【００３２】
図３は本発明の第２の実施例を示す回路図である。図２において図１と異なるのは一点鎖線で囲まれたＭＯＳダイオード電源回路３０５の構成である。図１においては３個直列に接続したＭＯＳダイオード回路から、各基本レベルシフト回路の電源をそれぞれ取り出していたが、図３では段数の異なる直列ＭＯＳダイオード３１８、３１９、３２０をそれぞれ別に設け、各基本レベルシフト回路に別々に電源電位を供給している点である。図３の回路方式はＭＯＳＦＥＴの数が若干、増加するものの、ＭＯＳダイオード電源回路としての電流供給能力が高まるので、より高速の応答性を追求する場合には有効な回路方式である。
【００３３】
図４は本発明の第３の実施例を示す回路図である。図３において図１と異なるのは多電源側の極性であり、その為、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの構成を図１と逆の構成にしている。構成は逆であるが動作原理や効果は同様である。
なお、図１の実施例で、従来回路で同様のことを行う場合を数値例で示したが、図４を従来例で同様のことを行うとして、従来方式のレベルシフト回路が正常に動作するか否かの限界の判定式を考えると、
−Ｅ₁＝−０．９［Ｖ］、−Ｅ₂＝−３．０［Ｖ］、Ｖ_TP＝０．６［Ｖ］、Ｖ_TN＝０．６［Ｖ］とすれば、
β_P／β_N ＞６１．５
となる。また、製造上において、スレツショルド電圧は０．１［Ｖ］程度は通常ばらつくので最悪条件を考慮すれば、
−Ｅ₁＝−０．９［Ｖ］、−Ｅ₂＝−３．０［Ｖ］、Ｖ_TP＝０．７［Ｖ］、Ｖ_TN＝０．７［Ｖ］とすれば、
β_P／β_N ＞１３０．５
である。ここでは不等式の右辺の数値は図１の計算例と同じであるが、左辺のβ_Pとβ_Nの間において分母と分子の関係が入れ替わっている。前述したように通常の同一形状のＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとのβ比は３程度であるから、この場合、以上のβ比を達成するにはＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴでは１８０〜３６０倍程度形状を変えて、駆動能力に差をつける必要があり、格差が広がる。したがって本発明は図４のように変換すべき信号電圧が負の場合には更に効果的であることが解る。
【００３４】
また、図１、図３、図４では基本レベルシフト回路が４個の例を示したが、仕様によって段数は３段以下の場合も、５段以上が望ましい場合もある。
【００３５】
また、図１、図３、図４では図２の基本レベルシフト回路を用いる例を示したが、本発明の本質は無理のない電圧間の変換を繰り返すことにあるので、基本レベルシフト回路の構成は必ずしも図２に拘わらない。従来例に図５を挙げた如く、基本レベルシフト回路は他の回路も多くあり、かつ有効である。
【００３６】
また、図１，図３、図４ではＥ₁系の入力信号端子１１１の反転信号を作るインバータ回路を示したが、もともと入力信号とその反転信号が一対で供給される場合には必ずしも必要ではない。
【００３７】
また、図１の実施例では信号の遷移の際に完全に競合が起こらない場合を説明したが、本発明の回路方式のＭＯＳダイオード電源回路によって適度に電圧降下が起きていれば、多少の競合が起きたとしても従来回路よりは遙かに良い特性が期待できる。
【００３８】
また、図１、図３、図４ではＭＯＳダイオード電源回路をゲートとドレインを接続したＭＯＳＦＥＴによるＭＯＳダイオード回路を多段に直列接続することで構成し、電圧降下を生じさせる方式をとっているが、ＭＯＳダイオード電源回路の機能の本質は適度な電圧降下をさせるのが目的であるので、他のＭＯＳＦＥＴの組み合わせでも可能である。また、抵抗手段で実現してもよい。
【００３９】
また、図１，図３、図４の実施例では完全に競合が起こらない場合を説明しているのでＭＯＳＦＥＴの形状には実質的には関係なく既存のゲートアレイに適用できる。
【００４０】
【発明の効果】
以上、述べたように本発明によれば低電圧かつ、変換する電位差が大きくても高速かつ、低消費電流のレベルシフト回路が提供できるという効果がある。
【００４１】
また、変換動作時において、Ｐ、ＮのＭＯＳＦＥＴ間で競合しない回路構成であるのでゲートアレイのような既成のＭＯＳＦＥＴの組み合わせでも容易に構成できるという効果がある。
【００４２】
したがって、既成のゲートアレイでもレベルシフト回路を内蔵できて、多電源に対応できるという効果がある。
【００４３】
また、既成のゲートアレイで実現できる回路方式であるので、様々な仕様に対して配線層の変更のみで対応できるという効果がある。
【００４４】
また、従来回路方式でゲートアレイで対応する場合に比較して、非常に少ないトランジスタ数と、良い特性のレベルシフト回路を提供できるという効果がある。
【００４５】
また、変換動作時において、Ｐ、ＮのＭＯＳＦＥＴ間で競合しない回路構成であるので、動作が安定しており、製造上のバラツキに強いという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明に用いる基本レベルシフト回路の回路図である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】本発明の第３の実施例を示す回路図である。
【図５】従来のレベルシフト回路の回路図である。
【図６】従来のレベルシフト回路の回路図である。
【図７】従来のレベルシフト回路の回路図である。
【符号の説明】
１０１、１０２、１０３、１０４、４０１、４０２、４０３、４０４・・・基本レベルシフト回路
１０５、３０５、３１８、３１９、３２０・・・ＭＯＳダイオード電源回路
１０６、１０７、１０８、１０９、２０１、２０２、２０４、２０５、４１０・・・Ｐ型ＭＯＳダイオード
１１０、２０３、２０６、４０５、４０６、４０７、４０８、４０９・・・Ｎ型ＭＯＳＦＥＴ
１１１、１１２、２０７、４１１、４１３・・・入力信号端子
１１３、２０８、４１２・・・反転入力信号端子
１１４、２０９、４１５・・・出力信号端子
１１５、２１０、４１４・・・反転出力信号端子
１１６、４１６・・・第１電源
１１７、２１１、４１７・・・第２電源
１１８、２１２、４１８・・・グランド（第３電源）
７０１、７０２、７０４、７０５・・・直列接続したＰ型ＭＯＳＦＥＴ群

Claims

第１の極性の第１の電位をもつ第１電源と、第１の極性の第２の電位を持つ第２電源と、第２の極性の第３電源とを有する多段レベルシフト回路であって、
入力信号端子と反転入力信号端子、及び出力信号端子と反転出力信号端子とを有し、
低い電圧系の入力信号を前記入力信号端子と反転入力信号端子とで受け、高い電圧系の信号として前記出力信号端子と反転出力信号端子とに出力するレベル変換機能を持ち、かつ絶縁ゲート電界効果型トランジスタ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ（以下、ＭＯＳＦＥＴと略す））の組み合わせからなるＮ（Ｎは３以上の整数）個の基本レベルシフト回路と、
第１〜第（Ｎ−１）のＭＯＳダイオード電源回路とからなり、
前記第１〜第（Ｎ−１）のＭＯＳダイオード電源回路のうちの、第Ｍ（１≦Ｍ≦Ｎ−１）のＭＯＳダイオード電源回路は、第１の極性のＭＯＳＦＥＴのゲート電極とドレイン電極とを互いに接続したＭＯＳダイオード（Ｎ−Ｍ）個が直列に接続され、
前記Ｎ個の基本レベルシフト回路の１番目の基本レベルシフト回路の電源側には第１の前記ＭＯＳダイオード電源回路が接続され、かつ、入力信号端子には第１の電源系の信号が接続され、反転入力信号端子には前記信号の反転信号が接続され、
また、Ｋ番目（２≦Ｋ≦Ｎ−１）の基本レベルシフト回路の電源側には第Ｋの前記ＭＯＳダイオード電源回路が接続され、入力信号端子には（Ｋ−１）番目の基本レベルシフト回路の出力信号端子が接続され、反転入力信号端子には前記（Ｋ−１）番目の基本レベルシフト回路の反転出力信号端子が接続され、
また、Ｎ番目の基本レベルシフト回路の電源側には第２電源が接続され、入力信号端子には（Ｎ−１）番目の基本レベルシフト回路の出力信号端子が接続され、反転入力信号端子には前記（Ｎ−１）番目の基本レベルシフト回路の反転出力信号端子が接続され、Ｎ番目の基本レベルシフト回路の出力信号端子及び反転出力信号端子が、それぞれ最終の出力信号端子、反転出力信号端子となっていることを特徴とする多段レベルシフト回路。
請求項１記載の多段レベルシフト回路において、前記基本レベルシフト回路の使用個数Ｎと、該基本レベルシフト回路およびＭＯＳダイオードに用いられている第１の極性のＭＯＳＦＥＴのスレッショルド電圧との積が前記第２電源の電位と第１電源の電位の差より大きいことを特徴とする多段レベルシフト回路。
請求項１記載の多段レベルシフト回路における基本レベルシフト回路、及び前記ＭＯＳダイオード電源回路が、ゲートアレイ半導体装置、もしくはマスタースライス半導体装置に内蔵されたベーシックセルの同一サイズで構成されているＰ型、もしくはＮ型ＭＯＳＦＥＴを用いて実現されていることを特徴とする半導体装置。