JP5295889B2 - レベル変換回路 - Google Patents
レベル変換回路 Download PDFInfo
- Publication number
- JP5295889B2 JP5295889B2 JP2009161230A JP2009161230A JP5295889B2 JP 5295889 B2 JP5295889 B2 JP 5295889B2 JP 2009161230 A JP2009161230 A JP 2009161230A JP 2009161230 A JP2009161230 A JP 2009161230A JP 5295889 B2 JP5295889 B2 JP 5295889B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- voltage
- field effect
- insulated gate
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/35613—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration
Landscapes
- Logic Circuits (AREA)
Description
本発明は、レベル変換回路に関する。
従来のレベル変換回路には、第１および第２ＮチャネルＭＯＳトランジスタのドレイン
にそれぞれ負荷として接続され、互いのゲートとドレインが交差接続された第１および第
２ＰチャネルＭＯＳトランジスタを有し、正帰還動作を用いたものがある。このレベルシ
フト回路は、レベルシフト前の電圧と、レベルシフト後の電圧との差が大きくなると、入
力信号が反転しても出力信号が完全に反転せず、動作が不安定になる問題がある。
にそれぞれ負荷として接続され、互いのゲートとドレインが交差接続された第１および第
２ＰチャネルＭＯＳトランジスタを有し、正帰還動作を用いたものがある。このレベルシ
フト回路は、レベルシフト前の電圧と、レベルシフト後の電圧との差が大きくなると、入
力信号が反転しても出力信号が完全に反転せず、動作が不安定になる問題がある。
この問題を解消するには、反転動作の初期段階において、第１および第２Ｎ−ＭＯＳト
ランジスタのうち、反転してオンになる方のドレイン電流を、第１および第２Ｐ−ＭＯＳ
トランジスタのうち、反転してオフになるほうに流れるドレインよりも十分大きくする必
要がある。
ランジスタのうち、反転してオンになる方のドレイン電流を、第１および第２Ｐ−ＭＯＳ
トランジスタのうち、反転してオフになるほうに流れるドレインよりも十分大きくする必
要がある。
そこで、第１および第２Ｎ−ＭＯＳトランジスタのゲート幅を大きくして、ドライブ能
力を上げる工夫が施されているが、寄生容量が増加するので、大幅な高速化は難しい。ま
た、消費電流が増大し、回路面積の増大を招くという問題がある。
力を上げる工夫が施されているが、寄生容量が増加するので、大幅な高速化は難しい。ま
た、消費電流が増大し、回路面積の増大を招くという問題がある。
これに対して、レベルシフト前の電圧と、レベルシフト後の電圧の比を大きくしても十
分に動作するレベルシフト回路を有する半導体集積装置が知られている（例えば、特許文
献１参照。）。
分に動作するレベルシフト回路を有する半導体集積装置が知られている（例えば、特許文
献１参照。）。
特許文献１に開示された半導体集積装置は、第１振幅を持つ入力信号が入力される入力
ノード、および第１振幅とは異なる第２振幅を持つ出力信号が出力される出力ノードを有
し、第１振幅を持つ入力信号を、第２振幅を持つ出力信号にレベルシフトするレベルシフ
ト回路と、出力ノードを充電するカレントミラー回路と、入力信号が反転してから出力信
号が反転するまでの間、カレントミラー回路を動作させるスイッチ回路と、を具備してい
る。
ノード、および第１振幅とは異なる第２振幅を持つ出力信号が出力される出力ノードを有
し、第１振幅を持つ入力信号を、第２振幅を持つ出力信号にレベルシフトするレベルシフ
ト回路と、出力ノードを充電するカレントミラー回路と、入力信号が反転してから出力信
号が反転するまでの間、カレントミラー回路を動作させるスイッチ回路と、を具備してい
る。
然しながら、特許文献１に開示された半導体集積装置は、カレントミラー回路の動作を
停止させるのに時間がかかるので、入力信号の周波数が高くなると出力信号が完全に反転
しなくなり、十分に動作しなくなる問題がある。
停止させるのに時間がかかるので、入力信号の周波数が高くなると出力信号が完全に反転
しなくなり、十分に動作しなくなる問題がある。
本発明は、入力信号の振幅とレベルシフト後の出力信号の振幅との比が大きい場合でも
、十分に高速動作するレベル変換回路を提供する。
、十分に高速動作するレベル変換回路を提供する。
本発明の一態様のレベル変換回路は、ゲートに第１電圧が入力されるＰチャネル絶縁ゲート電界効果トランジスタと、前記Ｐチャネル絶縁ゲート電界効果トランジスタのドレインに接続された定電流源と、入力端子が前記Ｐチャネル絶縁ゲート電界効果トランジスタのドレインと前記定電流源との接続ノードに接続され、出力端子が前記Ｐチャネル絶縁ゲート電界効果トランジスタのソースに接続され、前記第１電圧より高い第２電圧が供給される反転増幅器を有し、前記第１電圧と前記Ｐチャネル絶縁ゲート電界効果トランジスタのゲート・ソース間電圧との和に等しい中間電圧を出力する中間電圧生成部と、前記中間電圧で動作し、前記第１電圧レベルに応じた第１振幅を有する第１信号および前記第１信号を反転した第１反転信号を受けて、前記中間電圧レベルに応じた第２振幅を有する第２信号および前記第２信号を反転した第２反転信号を出力するバッファ部と、前記第２電圧で動作し、前記第２信号および前記第２反転信号を受けて、前記第２電圧レベルに応じた第３振幅を有する第３信号および前記第３信号を反転した第３反転信号を出力するレベルシフト部と、
を具備することを特徴としている。
を具備することを特徴としている。
本発明によれば、入力信号の振幅とレベルシフト後の出力信号の振幅との比が大きい場
合でも、十分に高速動作するレベル変換回路が得られる。
合でも、十分に高速動作するレベル変換回路が得られる。
以下、本発明の実施例について図面を参照しながら説明する。
本実施例に係るレベル変換回路について図１乃至図３を用いて説明する。図１は本実施
例のレベル変換回路を示す回路図、図２はレベル変換回路の要部を示す回路図、図３はレ
ベル変換回路の動作を示すタイミングチャートである。
例のレベル変換回路を示す回路図、図２はレベル変換回路の要部を示す回路図、図３はレ
ベル変換回路の動作を示すタイミングチャートである。
図１に示すように、本実施例のレベル変換回路１０は、第１電源１１から供給される第
１電圧ＬＶｄｄおよび第２電源１２から供給される第１電圧ＬＶｄｄより高い第２電圧Ｈ
Ｖｄｄを受けて、第１電圧ＬＶｄｄと第２電圧ＨＶｄｄとの中間の電圧ＭＶｄｄを生成す
る中間電圧生成部１３と、中間電圧ＭＶｄｄで動作し、第１電圧ＬＶｄｄレベルに応じた
第１振幅を有する第１信号Ｖ１および第１信号Ｖ１を反転した第１反転信号Ｖ１ｒを受け
て、前記中間電圧レベルに応じた第２振幅を有する第２信号Ｖ２および前記第２信号Ｖ２
を反転した第２反転信号Ｖ２ｒを出力するバッファ部１４と、第２電圧ＨＶｄｄで動作し
、第２信号Ｖ２および第２反転信号Ｖ２ｒを受けて、第２電圧ＨＶｄｄレベルに応じた第
３振幅を有する第３信号Ｖ３および第３信号Ｖ３を反転した第３反転信号Ｖ３ｒを出力す
るレベルシフト部１５と、を具備している。
１電圧ＬＶｄｄおよび第２電源１２から供給される第１電圧ＬＶｄｄより高い第２電圧Ｈ
Ｖｄｄを受けて、第１電圧ＬＶｄｄと第２電圧ＨＶｄｄとの中間の電圧ＭＶｄｄを生成す
る中間電圧生成部１３と、中間電圧ＭＶｄｄで動作し、第１電圧ＬＶｄｄレベルに応じた
第１振幅を有する第１信号Ｖ１および第１信号Ｖ１を反転した第１反転信号Ｖ１ｒを受け
て、前記中間電圧レベルに応じた第２振幅を有する第２信号Ｖ２および前記第２信号Ｖ２
を反転した第２反転信号Ｖ２ｒを出力するバッファ部１４と、第２電圧ＨＶｄｄで動作し
、第２信号Ｖ２および第２反転信号Ｖ２ｒを受けて、第２電圧ＨＶｄｄレベルに応じた第
３振幅を有する第３信号Ｖ３および第３信号Ｖ３を反転した第３反転信号Ｖ３ｒを出力す
るレベルシフト部１５と、を具備している。
更に、レベル変換回路１０は、第１電圧ＬＶｄｄで動作し、第１振幅を有する入力信号
Ｖｉｎを受けて、第１信号Ｖ１および第１反転信号Ｖ１ｒを出力するバッファ部１６を具
備している。
Ｖｉｎを受けて、第１信号Ｖ１および第１反転信号Ｖ１ｒを出力するバッファ部１６を具
備している。
ここで、第１電圧ＬＶｄｄは、例えばデジタルＩＣの動作電圧である１．２Ｖ、第２電
圧ＨＶｄｄは、例えばアナログＩＣの動作電圧である３．３Ｖ、中間電圧ＭＶｄｄは、１
．２Ｖと３．３Ｖの中間の電圧で、例えば２Ｖである。低電位ＬＶｓｓ、ＭＶｓｓ、ＨＶ
ｓｓは、例えば基準電位ＧＮＤである。
圧ＨＶｄｄは、例えばアナログＩＣの動作電圧である３．３Ｖ、中間電圧ＭＶｄｄは、１
．２Ｖと３．３Ｖの中間の電圧で、例えば２Ｖである。低電位ＬＶｓｓ、ＭＶｓｓ、ＨＶ
ｓｓは、例えば基準電位ＧＮＤである。
第１信号Ｖ１および第１反転信号Ｖ１ｒの第１振幅は（ＬＶｄｄ−ＬＶｓｓ）レベルで
、例えば１．２Ｖある。入力信号Ｖｉｎの第１振幅は第１信号Ｖ１および第１反転信号Ｖ
１ｒの第１振幅と同じである。第２信号Ｖ２および第２反転信号Ｖ２ｒの第２振幅は（Ｍ
Ｖｄｄ−ＭＶｓｓ）レベルで、例えば２Ｖである。第３信号Ｖ３および第３反転信号Ｖ３
ｒの第３振幅は（ＨＶｄｄ−ＨＶｓｓ）レベルで、例えば３．３Ｖある。
、例えば１．２Ｖある。入力信号Ｖｉｎの第１振幅は第１信号Ｖ１および第１反転信号Ｖ
１ｒの第１振幅と同じである。第２信号Ｖ２および第２反転信号Ｖ２ｒの第２振幅は（Ｍ
Ｖｄｄ−ＭＶｓｓ）レベルで、例えば２Ｖである。第３信号Ｖ３および第３反転信号Ｖ３
ｒの第３振幅は（ＨＶｄｄ−ＨＶｓｓ）レベルで、例えば３．３Ｖある。
バッファ部１６は、入力信号Ｖｉｎが入力され、第１反転信号Ｖ１ｒを出力する第１イ
ンバータ２１と、第１インバータ２１に直列接続され、第１信号Ｖ１を出力する第２イン
バータ２２と、を具備している。
ンバータ２１と、第１インバータ２１に直列接続され、第１信号Ｖ１を出力する第２イン
バータ２２と、を具備している。
バッファ部１４は、第１信号Ｖ１が入力され、第２反転信号Ｖ２ｒを出力する第３イン
バータ２３と、第１反転信号Ｖ１ｒが入力され、第２信号Ｖ２を出力する第４インバータ
２４と、を具備している。
バータ２３と、第１反転信号Ｖ１ｒが入力され、第２信号Ｖ２を出力する第４インバータ
２４と、を具備している。
インバータ２１、２２は、それぞれしきい値が０．４Ｖ程度で、耐圧は低いが高速スイ
ッチングが可能なＰ−ＭＯＳトランジスタとＮ−ＭＯＳトランジスタとを有するＣＭＯＳ
インバータである。
インバータ２３、２４は、それぞれしきい値が０．６Ｖ程度のＰ−ＭＯＳトランジスタ
とＮ−ＭＯＳトランジスタとを有するＣＭＯＳインバータである。
ッチングが可能なＰ−ＭＯＳトランジスタとＮ−ＭＯＳトランジスタとを有するＣＭＯＳ
インバータである。
インバータ２３、２４は、それぞれしきい値が０．６Ｖ程度のＰ−ＭＯＳトランジスタ
とＮ−ＭＯＳトランジスタとを有するＣＭＯＳインバータである。
レベルシフト部１５は、ゲートにそれぞれ第２信号Ｖ２、第２反転信号Ｖ２ｒが入力さ
れ、ソースが低電位ＨＶｓｓに共通接続された一対のエンハンスメントＮチャネル絶縁ゲ
ート電界効果トランジスタ（以後Ｎ−ＭＯＳトランジスタという）２５、２６と、Ｎ−Ｍ
ＯＳトランジスタ２５、２６のドレインにそれぞれ負荷として接続され、互いのゲートと
ドレインが交差接続され、ソースが第２電源１２に共通接続された一対のエンハンスメン
トＰチャネル絶縁ゲート電界効果トランジスタ（以後Ｐ−ＭＯＳトランジスタという）２
７、２８とを具備している。
れ、ソースが低電位ＨＶｓｓに共通接続された一対のエンハンスメントＮチャネル絶縁ゲ
ート電界効果トランジスタ（以後Ｎ−ＭＯＳトランジスタという）２５、２６と、Ｎ−Ｍ
ＯＳトランジスタ２５、２６のドレインにそれぞれ負荷として接続され、互いのゲートと
ドレインが交差接続され、ソースが第２電源１２に共通接続された一対のエンハンスメン
トＰチャネル絶縁ゲート電界効果トランジスタ（以後Ｐ−ＭＯＳトランジスタという）２
７、２８とを具備している。
第３信号Ｖ３がＮ―ＭＯＳトランジスタ２６のドレインとＰ―ＭＯＳトランジスタ２８
のドレインとが接続された第１出力ノードＮ１から出力され、第３反転信号Ｖ３ｒがＮ―
ＭＯＳトランジスタ２５のドレインとＰ―ＭＯＳトランジスタ２７のドレインとが接続さ
れた第２出力ノードＮ２から出力される。
のドレインとが接続された第１出力ノードＮ１から出力され、第３反転信号Ｖ３ｒがＮ―
ＭＯＳトランジスタ２５のドレインとＰ―ＭＯＳトランジスタ２７のドレインとが接続さ
れた第２出力ノードＮ２から出力される。
図２に示すように、中間電圧生成部１３は、第２電圧ＨＶｄｄで動作し、ゲートが第１
電源１１に接続され、ドレインが定電流源３０に接続されたＰ−ＭＯＳトランジスタ３１
と、入力端子３２ａがＰ−ＭＯＳトランジスタ３１のドレインと定電流源３０との接続ノ
ードＮ３に接続され、出力端子３２ｂがＰ−ＭＯＳトランジスタ３０のソースに接続され
た反転増幅器３２と、を具備している。
電源１１に接続され、ドレインが定電流源３０に接続されたＰ−ＭＯＳトランジスタ３１
と、入力端子３２ａがＰ−ＭＯＳトランジスタ３１のドレインと定電流源３０との接続ノ
ードＮ３に接続され、出力端子３２ｂがＰ−ＭＯＳトランジスタ３０のソースに接続され
た反転増幅器３２と、を具備している。
中間電圧生成部１３は負帰還増幅回路を構成している。Ｐ−ＭＯＳトランジスタ３１の
ゲートに一定の第１電圧ＬＶｄｄを与えておき、Ｐ−ＭＯＳトランジスタ３１のソースに
所定のバイアス電流Ｉｂ１が流れるようなソース電圧を反転増幅器３２の出力で与えてい
る。
ゲートに一定の第１電圧ＬＶｄｄを与えておき、Ｐ−ＭＯＳトランジスタ３１のソースに
所定のバイアス電流Ｉｂ１が流れるようなソース電圧を反転増幅器３２の出力で与えてい
る。
これにより、Ｐ−ＭＯＳトランジスタ３１のソースと反転増幅器３２の出力端子３２ｂ
との接続ノードＮ４に、第１電圧ＬＶｄｄとＰ―ＭＯＳトランジスタ３１のゲート・ソー
ス間電圧Ｖｇｓとの和の中間電圧ＭＶｄｄが得られる。
との接続ノードＮ４に、第１電圧ＬＶｄｄとＰ―ＭＯＳトランジスタ３１のゲート・ソー
ス間電圧Ｖｇｓとの和の中間電圧ＭＶｄｄが得られる。
具体的には、反転増幅器３２は、例えばゲートを入力端子３２ａとし、ソースが低電位
ＭＶｓｓに接続され、ドレインが定電流源３３に接続されたＮ−ＭＯＳトランジスタ３４
と、ソースを出力端子３２ｂとし、ドレインが第２電源１２に接続され、ゲートがＮ−Ｍ
ＯＳトランジスタ３４のドレインと定電流源３３との接続ノードＮ５に接続されたＮ−Ｍ
ＯＳトランジスタ３５と、を具備している。
ＭＶｓｓに接続され、ドレインが定電流源３３に接続されたＮ−ＭＯＳトランジスタ３４
と、ソースを出力端子３２ｂとし、ドレインが第２電源１２に接続され、ゲートがＮ−Ｍ
ＯＳトランジスタ３４のドレインと定電流源３３との接続ノードＮ５に接続されたＮ−Ｍ
ＯＳトランジスタ３５と、を具備している。
中間電圧ＭＶｄｄは、第１電圧ＬＶｄｄに対し次式で表わされる。
ＭＶｄｄ＝ＬＶｄｄ＋Ｖｔｈｐ＋ΔＶｏｆｆ （１）
ΔＶｏｆｆ＝√（Ｉｂ１／（μｐＣｏｘＷｐ／（２Ｌｐ））） （２）
ここで、ＶｔｈｐはＰ―ＭＯＳトランジスタ３１のしきい値の絶対値、Ｗｐはそのゲー
ト幅、Ｌｐはそのゲート長、μｐはそのチャネルの移動度、Ｃｏｘはそのゲート絶縁膜の
単位容量である。
ＭＶｄｄ＝ＬＶｄｄ＋Ｖｔｈｐ＋ΔＶｏｆｆ （１）
ΔＶｏｆｆ＝√（Ｉｂ１／（μｐＣｏｘＷｐ／（２Ｌｐ））） （２）
ここで、ＶｔｈｐはＰ―ＭＯＳトランジスタ３１のしきい値の絶対値、Ｗｐはそのゲー
ト幅、Ｌｐはそのゲート長、μｐはそのチャネルの移動度、Ｃｏｘはそのゲート絶縁膜の
単位容量である。
Ｗｐ／Ｌｐを大きくし、Ｉｂ１を小さく設定することにより、ΔＶｏｆｆをしきい値Ｖ
ｔｈｐより十分小さくできるので、中間電圧ＭＶｄｄは次式で表わされる。
ＭＶｄｄ≒ＬＶｄｄ＋Ｖｔｈｐ （３）
しきい値Ｖｔｈｐを０．８Ｖとすると、中間電圧ＭＶｄｄは２Ｖとなり、第１電圧ＬＶ
ｄｄと第２電圧ＨＶｄｄの中間値（２．２５Ｖ）に近い値が得られる。
ｔｈｐより十分小さくできるので、中間電圧ＭＶｄｄは次式で表わされる。
ＭＶｄｄ≒ＬＶｄｄ＋Ｖｔｈｐ （３）
しきい値Ｖｔｈｐを０．８Ｖとすると、中間電圧ＭＶｄｄは２Ｖとなり、第１電圧ＬＶ
ｄｄと第２電圧ＨＶｄｄの中間値（２．２５Ｖ）に近い値が得られる。
これにより、後述する中間電圧ＭＶｄｄで動作するバッファ部１４のインバータ２３、
２４に定常的な電流が流れないための条件（第１電圧ＬＶｄｄとインバータ２３、２４に
用いられるＰ−ＭＯＳトランジスタのしきい値の絶対値との和が中間電圧ＭＶｄｄより大
きい）をほぼ満たすことができる。
２４に定常的な電流が流れないための条件（第１電圧ＬＶｄｄとインバータ２３、２４に
用いられるＰ−ＭＯＳトランジスタのしきい値の絶対値との和が中間電圧ＭＶｄｄより大
きい）をほぼ満たすことができる。
次に、レベル変換回路１０の動作を比較例と対比して説明する。ここで比較例とは、図
４に示すように、中間電圧生成部１３およびバッファ部１４を有しないレベル変換回路５
０のことである。始めに、比較例のレベル変換回路５０について説明する。
４に示すように、中間電圧生成部１３およびバッファ部１４を有しないレベル変換回路５
０のことである。始めに、比較例のレベル変換回路５０について説明する。
比較例のレベル変換回路５０は、通常の動作においては第１振幅（ＬＶｄｄ−ＬＶｓｓ
）を有する入力信号Ｖｉｎを入力し、第１振幅より大きい第３振幅（ＨＶｄｄ−ＨＶｓｓ
）を有する第３信号Ｖ３および第３反転信号Ｖ３ｒの論理を確定し出力する。ここで、低
電位ＬＶｓｓ、ＨＶｓｓはともに基準電位ＧＮＤである。
）を有する入力信号Ｖｉｎを入力し、第１振幅より大きい第３振幅（ＨＶｄｄ−ＨＶｓｓ
）を有する第３信号Ｖ３および第３反転信号Ｖ３ｒの論理を確定し出力する。ここで、低
電位ＬＶｓｓ、ＨＶｓｓはともに基準電位ＧＮＤである。
図３に示すように、比較例のレベル変換回路５０は、入力信号ＶｉｎがＬレベル（ＬＶ
ｓｓ）状態のとき、第１信号Ｖ１がＬレベル（ＬＶｓｓ）、第１反転信号Ｖ１ｒがＨレベ
ル（ＬＶｄｄ）、第３信号Ｖ３がＬレベル（ＨＶｓｓ）、第３反転信号Ｖ３ｒがＨレベル
（ＨＶｄｄ）となり、論理状態が確定している（状態１)。
ｓｓ）状態のとき、第１信号Ｖ１がＬレベル（ＬＶｓｓ）、第１反転信号Ｖ１ｒがＨレベ
ル（ＬＶｄｄ）、第３信号Ｖ３がＬレベル（ＨＶｓｓ）、第３反転信号Ｖ３ｒがＨレベル
（ＨＶｄｄ）となり、論理状態が確定している（状態１)。
次に、入力信号ＶｉｎがＬレベルからＨレベルに遷移した瞬間、第１信号Ｖ１がＬレベ
ルからＨレベル（ＬＶｄｄ）になり、Ｎ―ＭＯＳトランジスタ２５はゲート・ソース間に
ＬＶｄｄが印加されオン状態になる。また、第１反転信号Ｖ１ｒがＨレベルからＬレベル
（ＬＶｓｓ）に遷移するため、Ｎ―ＭＯＳトランジスタ２６はカットオフ状態となる（状
態２）。
ルからＨレベル（ＬＶｄｄ）になり、Ｎ―ＭＯＳトランジスタ２５はゲート・ソース間に
ＬＶｄｄが印加されオン状態になる。また、第１反転信号Ｖ１ｒがＨレベルからＬレベル
（ＬＶｓｓ）に遷移するため、Ｎ―ＭＯＳトランジスタ２６はカットオフ状態となる（状
態２）。
この状態では、Ｐ―ＭＯＳトランジスタ２７のゲート・ソース間電圧|Ｖｇｓ２７|はＨ
Ｖｄｄで、Ｐ―ＭＯＳトランジスタ２７はオンしているため、Ｎ―ＭＯＳトランジスタ２
５にもＰ―ＭＯＳトランジスタ２７にもドレイン電流が流れる。
Ｖｄｄで、Ｐ―ＭＯＳトランジスタ２７はオンしているため、Ｎ―ＭＯＳトランジスタ２
５にもＰ―ＭＯＳトランジスタ２７にもドレイン電流が流れる。
Ｎ―ＭＯＳトランジスタ２５を流れる電流Ｉ２５とＰ―ＭＯＳトランジスタ２７を流れ
る電流Ｉ２７との差分電流（Ｉ２５−Ｉ２７）により、第２出力ノードＮ２に付随する寄
生容量Ｃ２にチャージされていた電荷が放出されるので、第２出力ノードＮ２の電位が下
がっていく（状態３）。
る電流Ｉ２７との差分電流（Ｉ２５−Ｉ２７）により、第２出力ノードＮ２に付随する寄
生容量Ｃ２にチャージされていた電荷が放出されるので、第２出力ノードＮ２の電位が下
がっていく（状態３）。
第２出力ノードＮ２の電位が下がると、Ｐ―ＭＯＳトランジスタ２８のゲート電圧が下
がり、Ｐ―ＭＯＳトランジスタ２８がオン状態になり電流が流れ出す。Ｎ―ＭＯＳトラン
ジスタ２６はカットオフ状態のため、第１出力ノードＮ１に付随する寄生容量Ｃ１が、Ｐ
―ＭＯＳトランジスタ２８を流れる電流によって充電されるので、第１出力ノードＮ１の
電位が上昇する（状態４）。
がり、Ｐ―ＭＯＳトランジスタ２８がオン状態になり電流が流れ出す。Ｎ―ＭＯＳトラン
ジスタ２６はカットオフ状態のため、第１出力ノードＮ１に付随する寄生容量Ｃ１が、Ｐ
―ＭＯＳトランジスタ２８を流れる電流によって充電されるので、第１出力ノードＮ１の
電位が上昇する（状態４）。
第１出力ノードＮ１の電位が上がってくると、Ｐ―ＭＯＳトランジスタ２７のゲート・
ソース間電圧|Ｖｇｓ２７|は小さくなってくる。その結果、差分電流（Ｉ２５−Ｉ２７）
は大きくなり、第２出力ノードＮ２の電位をより高速に引き下げるような一連の正帰還動
作を行う。最終的に第２出力ノードＮ２の電位はＬレベル（ＨＶｓｓ）、第１出力ノード
Ｎ１の電位はＨレベル（ＨＶｄｄ）になる（状態５）。
ソース間電圧|Ｖｇｓ２７|は小さくなってくる。その結果、差分電流（Ｉ２５−Ｉ２７）
は大きくなり、第２出力ノードＮ２の電位をより高速に引き下げるような一連の正帰還動
作を行う。最終的に第２出力ノードＮ２の電位はＬレベル（ＨＶｓｓ）、第１出力ノード
Ｎ１の電位はＨレベル（ＨＶｄｄ）になる（状態５）。
比較例のレベルシフト回路５０は、第１電圧ＬＶｄｄが低く、第２電圧ＨＶｄｄが高く
、即ち入力信号Ｖｉｎの振幅とレベルシフト後の第３信号Ｖ３、第３反転信号Ｖ３ｒの振
幅との比が大きい場合に、以下の理由により高速動作が困難になる。
、即ち入力信号Ｖｉｎの振幅とレベルシフト後の第３信号Ｖ３、第３反転信号Ｖ３ｒの振
幅との比が大きい場合に、以下の理由により高速動作が困難になる。
上述した状態３において、第２出力ノードＮ２の電位を引き下げる速度は差分電流（Ｉ
２５−Ｉ２７）の大きさにより決まる。電流Ｉ２５、Ｉ２７は次式で表わされる。
２５−Ｉ２７）の大きさにより決まる。電流Ｉ２５、Ｉ２７は次式で表わされる。
Ｉ２５＝μｎＣｏｘ（Ｗｎ１／Ｌｎ１）（ＬＶｄｄ−Ｖｔｈｎ２５）２／２ （４）
Ｉ２７＝μｐＣｏｘ（Ｗｐ１／Ｌｐ１）（ＨＶｄｄ−Ｖｔｈｐ２７）２／２ （５）
ここで、μｎ、μｐはそれぞれＮ―ＭＯＳトランジスタ２５、Ｐ−ＭＯＳトランジスタ
２７のチャネルの移動度、Ｃｏｘはそれぞれのゲート絶縁膜の単位容量、Ｗｎ１／Ｌｎ１
、Ｗｐ１／Ｌｐ１はそれぞれのゲート幅とゲート長の比、Ｖｔｈｎ２５、Ｖｔｈｐ２７は
それぞれのしきい値である。
Ｉ２７＝μｐＣｏｘ（Ｗｐ１／Ｌｐ１）（ＨＶｄｄ−Ｖｔｈｐ２７）２／２ （５）
ここで、μｎ、μｐはそれぞれＮ―ＭＯＳトランジスタ２５、Ｐ−ＭＯＳトランジスタ
２７のチャネルの移動度、Ｃｏｘはそれぞれのゲート絶縁膜の単位容量、Ｗｎ１／Ｌｎ１
、Ｗｐ１／Ｌｐ１はそれぞれのゲート幅とゲート長の比、Ｖｔｈｎ２５、Ｖｔｈｐ２７は
それぞれのしきい値である。
差分電流（Ｉ２５−Ｉ２７）が大きいほど第２出力ノードＮ２の電位引き下げが高速に
なるが、第２電圧ＨＶｄｄと第１電圧ＬＶｄｄとの差が大きいほど差分電流（Ｉ２５−Ｉ
２７）が大きくできなくなるので、高速動作が困難になる。
その結果、図３の破線４１、４２に示すように、第３信号Ｖ３、第３反転信号Ｖ３ｒは
立ち上がり／立ち下がり速度および振幅が低下するので、論理値が確定できなくなる。
なるが、第２電圧ＨＶｄｄと第１電圧ＬＶｄｄとの差が大きいほど差分電流（Ｉ２５−Ｉ
２７）が大きくできなくなるので、高速動作が困難になる。
その結果、図３の破線４１、４２に示すように、第３信号Ｖ３、第３反転信号Ｖ３ｒは
立ち上がり／立ち下がり速度および振幅が低下するので、論理値が確定できなくなる。
即ち、比較例のレベル変換回路５０は、レベルシフト前の電圧（Ｖ１、Ｖ１ｒ）とレベ
ルシフト後の電圧（Ｖ３、Ｖ３ｒ）の比が大きくなるほど、高速動作が困難になる。低電
圧側から高電圧側に信号を伝えるときに、立ち上がりと立下り速度の両方を同時に高速化
することができないからである。
ルシフト後の電圧（Ｖ３、Ｖ３ｒ）の比が大きくなるほど、高速動作が困難になる。低電
圧側から高電圧側に信号を伝えるときに、立ち上がりと立下り速度の両方を同時に高速化
することができないからである。
一方、本実施例のレベルシフト回路１０は、第１電圧ＬＶｄｄと第２点圧ＨＶｄｄの中
間の中間電圧ＭＶｄｄで動作するバッファ部１４を有している。その結果、レベルシフト
部１５において、レベルシフト前の電圧（Ｖ２、Ｖ２ｒ）とレベルシフト後の電圧（Ｖ３
、Ｖ３ｒ）の比が比較例よりも小さくなるので、実線４３、４４に示すようにバッファ部
１４からレベルシフト部１５への信号伝達を高速化することが可能である。
間の中間電圧ＭＶｄｄで動作するバッファ部１４を有している。その結果、レベルシフト
部１５において、レベルシフト前の電圧（Ｖ２、Ｖ２ｒ）とレベルシフト後の電圧（Ｖ３
、Ｖ３ｒ）の比が比較例よりも小さくなるので、実線４３、４４に示すようにバッファ部
１４からレベルシフト部１５への信号伝達を高速化することが可能である。
バッファ部１４のインバータ２３、２４はＣＭＯＳインバータなので、正帰還動作を用
いたレベルシフト部１５に比べて論理反転動作が高速である。従って、バッファ部１４は
レベルシフト回路１０の動作速度にほとんど影響を及ぼさない。
いたレベルシフト部１５に比べて論理反転動作が高速である。従って、バッファ部１４は
レベルシフト回路１０の動作速度にほとんど影響を及ぼさない。
ただし、インバータ２３、２４の動作電圧である中間電圧ＭＶｄｄが第１電圧ＬＶｄｄ
とＣＭＯＳインバータに用いられるＰ−ＭＯＳトランジスタのしきい値の絶対値との和よ
り大きいと、インバータ２３、２４に直流電流が流れるので、むだな電力が消費される。
とＣＭＯＳインバータに用いられるＰ−ＭＯＳトランジスタのしきい値の絶対値との和よ
り大きいと、インバータ２３、２４に直流電流が流れるので、むだな電力が消費される。
そのため、中間電圧ＭＶｄｄが第１電圧ＬＶｄｄとＣＭＯＳインバータに用いられるＰ
−ＭＯＳトランジスタのしきい値の絶対値との和より小さいという条件を満たすことが望
ましい。具体的には、式２に示したΔＶｏｆｆをしきい値Ｖｔｈｐより十分小さくする。
−ＭＯＳトランジスタのしきい値の絶対値との和より小さいという条件を満たすことが望
ましい。具体的には、式２に示したΔＶｏｆｆをしきい値Ｖｔｈｐより十分小さくする。
インバータ２３、２４に用いられるＰ−ＭＯＳトランジスタのしきい値の絶対値を、レ
ベルシフト部１５に用いられるＰ−ＭＯＳトランジスタ２７、２８のしきい値の絶対値よ
り大きく設定すれば更に望ましい。
ベルシフト部１５に用いられるＰ−ＭＯＳトランジスタ２７、２８のしきい値の絶対値よ
り大きく設定すれば更に望ましい。
通常、ＩＣやＬＳＩレベルの半導体集積回路の電源電圧は回路仕様で決まっているので
、間を取り持つレベル変換回路の第１電圧ＬＶｄｄおよび第２電圧ＨＶｄｄは固定されて
いる。従って、中間電圧ＭＶｄｄは、レベルシフト部１５が第１、第２出力ノードＮ１、
Ｎ２に付随する寄生容量Ｃ１、Ｃ２で決まる動作速度を確保し、且つバッファ部１４がむ
だな電力を消費しないような値に設定すれば良い。
、間を取り持つレベル変換回路の第１電圧ＬＶｄｄおよび第２電圧ＨＶｄｄは固定されて
いる。従って、中間電圧ＭＶｄｄは、レベルシフト部１５が第１、第２出力ノードＮ１、
Ｎ２に付随する寄生容量Ｃ１、Ｃ２で決まる動作速度を確保し、且つバッファ部１４がむ
だな電力を消費しないような値に設定すれば良い。
以上説明したように、本実施例のレベル変換回路１０は、第１電圧ＬＶｄｄで動作する
バッファ部１６と、第１電圧ＬＶｄｄより高い第２電圧ＨＶｄｄで動作するレベルシフト
部１５との間に、第１電圧ＬＶｄｄと第２電圧ＨＶｄｄとの中間の中間電圧ＭＶｄｄで動
作するバッファ部１４を介在させている。
バッファ部１６と、第１電圧ＬＶｄｄより高い第２電圧ＨＶｄｄで動作するレベルシフト
部１５との間に、第１電圧ＬＶｄｄと第２電圧ＨＶｄｄとの中間の中間電圧ＭＶｄｄで動
作するバッファ部１４を介在させている。
その結果、レベルシフト部１５におけるレベルシフト前の電圧（Ｖ２、Ｖ２ｒ）とレベ
ルシフト後の電圧（Ｖ３、Ｖ３ｒ）の比が比較例より小さくなるので、バッファ部１４か
らレベルシフト部１５への信号伝達を高速化することができる。
従って、入力信号Ｖｉｎの振幅とレベルシフト後の第３信号Ｖ３、第３反転信号Ｖ３ｒ
の振幅との比が大きい場合でも、十分に高速動作するレベル変換回路１０が得られる。
ルシフト後の電圧（Ｖ３、Ｖ３ｒ）の比が比較例より小さくなるので、バッファ部１４か
らレベルシフト部１５への信号伝達を高速化することができる。
従って、入力信号Ｖｉｎの振幅とレベルシフト後の第３信号Ｖ３、第３反転信号Ｖ３ｒ
の振幅との比が大きい場合でも、十分に高速動作するレベル変換回路１０が得られる。
更に、中間電圧生成部１３およびバッファ部１４は回路規模が小さいので、レベル変換
回路１０を第１電圧ＬＶｄｄで動作するデジタル回路と第２電圧ＨＶｄｄで動作するアナ
ログ回路とともに集積化するに際して、チップサイズに及ぼす影響は僅かである。
回路１０を第１電圧ＬＶｄｄで動作するデジタル回路と第２電圧ＨＶｄｄで動作するアナ
ログ回路とともに集積化するに際して、チップサイズに及ぼす影響は僅かである。
ここでは、レベル変換回路１０がバッファ部１６を具備する場合について説明したが、
外部より第１信号Ｖ１、第１反転信号Ｖ１ｒが与えられるような構成にしても構わない。
外部より第１信号Ｖ１、第１反転信号Ｖ１ｒが与えられるような構成にしても構わない。
図５は別の中間電圧生成部を示す回路図である。図５に示すように、中間電圧生成部６
０は、第２電圧ＨＶｄｄで動作し、ゲートが第１電源１１に接続され、ソースが定電流源
６１に接続されたＰ−ＭＯＳトランジスタ６２と、正入力端子６３ａがＰ−ＭＯＳトラン
ジスタ６２のソースと定電流源６１との接続ノードＮ６に接続され、負入力端子６３ｂと
出力端子６３ｃとが接続された差動増幅器６３と、を具備している。
０は、第２電圧ＨＶｄｄで動作し、ゲートが第１電源１１に接続され、ソースが定電流源
６１に接続されたＰ−ＭＯＳトランジスタ６２と、正入力端子６３ａがＰ−ＭＯＳトラン
ジスタ６２のソースと定電流源６１との接続ノードＮ６に接続され、負入力端子６３ｂと
出力端子６３ｃとが接続された差動増幅器６３と、を具備している。
中間電圧生成部６０は、Ｐ−ＭＯＳトランジスタ６２のゲートに一定の第１電圧ＬＶｄ
ｄを与え、Ｐ−ＭＯＳトランジスタ６２に所定のバイアス電流Ｉｂ３を流し、差動増幅器
６３の正入力端子６３ａの電圧と負入力端子６３ｂとの電圧が等しくなるように動作する
。
ｄを与え、Ｐ−ＭＯＳトランジスタ６２に所定のバイアス電流Ｉｂ３を流し、差動増幅器
６３の正入力端子６３ａの電圧と負入力端子６３ｂとの電圧が等しくなるように動作する
。
接続ノードＮ６の電圧Ｖｉｎは、式１および式２と同様に第１電圧ＬＶｄｄとＰ―ＭＯ
Ｓトランジスタ３１のゲート・ソース間電圧Ｖｇｓとの和の電圧になるので、電圧Ｖｉｎ
に等しい中間電圧ＭＶｄｄが得られる。バイアス電流Ｉｂ３をバイアス電流Ｉｂ１に等し
くすると、中間電圧生成部１３と等しい中間電圧ＭＶｄｄを生成できる。
Ｓトランジスタ３１のゲート・ソース間電圧Ｖｇｓとの和の電圧になるので、電圧Ｖｉｎ
に等しい中間電圧ＭＶｄｄが得られる。バイアス電流Ｉｂ３をバイアス電流Ｉｂ１に等し
くすると、中間電圧生成部１３と等しい中間電圧ＭＶｄｄを生成できる。
但し、中間電圧生成部１３は回路構成上、中間電圧ＭＶｄｄが第２電圧ＨＶｄｄとＮ−
ＭＯＳトランジスタ３５のしきい値の差より大きくなると、Ｎ−ＭＯＳトランジスタ３５
がカットオフされるため、中間電圧ＭＶｄｄは第２電圧ＨＶｄｄとＮ−ＭＯＳトランジス
タ３５のしきい値の差に等しい電圧以下に制限される。
ＭＯＳトランジスタ３５のしきい値の差より大きくなると、Ｎ−ＭＯＳトランジスタ３５
がカットオフされるため、中間電圧ＭＶｄｄは第２電圧ＨＶｄｄとＮ−ＭＯＳトランジス
タ３５のしきい値の差に等しい電圧以下に制限される。
一方、中間電圧生成部６０は回路構成上、中間電圧ＭＶｄｄはバイアス電流Ｉｂ３に応
じて第１電圧ＬＶｄｄとＰ―ＭＯＳトランジスタ３１のしきい値との和に等しい電圧から
第２電圧ＨＶｄｄに等しい電圧まで自由に設定することができる。
じて第１電圧ＬＶｄｄとＰ―ＭＯＳトランジスタ３１のしきい値との和に等しい電圧から
第２電圧ＨＶｄｄに等しい電圧まで自由に設定することができる。
中間電圧生成部６０は、バッファ部１４が、第一電圧ＬＶｄｄと第２電圧ＨＶｄｄの電
圧差が小さい場合など、第２電圧ＨＶｄｄとＮ−ＭＯＳトランジスタ３５のしきい値の差
より大きい中間電圧ＭＶｄｄを必要とする場合に適している。
圧差が小さい場合など、第２電圧ＨＶｄｄとＮ−ＭＯＳトランジスタ３５のしきい値の差
より大きい中間電圧ＭＶｄｄを必要とする場合に適している。
本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 第１信号および第１反転信号を出力するバッファ部は、入力信号が入力され
、第１反転信号を出力する第１インバータと、第１インバータに直列接続され、第１信号
を出力する第２インバータと、を具備するレベルシフト回路。
（付記１） 第１信号および第１反転信号を出力するバッファ部は、入力信号が入力され
、第１反転信号を出力する第１インバータと、第１インバータに直列接続され、第１信号
を出力する第２インバータと、を具備するレベルシフト回路。
（付記２） 第２信号および第２反転信号を出力するバッファ部は、第１信号が入力され
、第２反転信号を出力する第３インバータと、第１反転信号が入力され、第２信号を出力
する第４インバータと、を具備するレベルシフト回路。
、第２反転信号を出力する第３インバータと、第１反転信号が入力され、第２信号を出力
する第４インバータと、を具備するレベルシフト回路。
（付記３） 第１および第２インバータが、Ｐチャネル絶縁ゲート電界効果トランジスタ
と、Ｎチャネル絶縁ゲート電界効果トランジスタとを有するＣＭＯＳインバータであるレ
ベルシフト回路。
と、Ｎチャネル絶縁ゲート電界効果トランジスタとを有するＣＭＯＳインバータであるレ
ベルシフト回路。
（付記４） 第３および第４インバータが、Ｐチャネル絶縁ゲート電界効果トランジスタ
と、Ｎチャネル絶縁ゲート電界効果トランジスタとを有するＣＭＯＳインバータであるレ
ベルシフト回路。
と、Ｎチャネル絶縁ゲート電界効果トランジスタとを有するＣＭＯＳインバータであるレ
ベルシフト回路。
（付記５） 反転増幅器は、ゲートを入力端子とし、ソースが基準電位に接続され、ドレ
インが定電流源に接続されたＮチャネル絶縁ゲート電界効果トランジスタと、
ソースを出力端子とし、ドレインが第２電源電圧に接続され、ゲートがＮチャネル絶縁ゲ
ート電界効果トランジスタのドレインと定電流源との接続ノードに接続されたＮチャネル
絶縁ゲート電界効果トランジスタと、
を具備するレベル変換回路。
インが定電流源に接続されたＮチャネル絶縁ゲート電界効果トランジスタと、
ソースを出力端子とし、ドレインが第２電源電圧に接続され、ゲートがＮチャネル絶縁ゲ
ート電界効果トランジスタのドレインと定電流源との接続ノードに接続されたＮチャネル
絶縁ゲート電界効果トランジスタと、
を具備するレベル変換回路。
１０、５０ レベルシフト回路
１１ 第１電源
１２ 第２電源
１３、６０ 中間電圧生成回路
１４、１６ バッファ部
１５ レベルシフト部
２１ 第１インバータ
２２ 第２インバータ
２３ 第３インバータ
２４ 第４インバータ
２５、２６、３４、３５ Ｎ−ＭＯＳトランジスタ
２７、２８、３１、６２ Ｐ−ＭＯＳトランジスタ
３０、３３、６１ 定電流源
３２ 反転増幅器
６３ 差動増幅器
ＬＶｄｄ 第１電圧
ＭＶｄｄ 中間電圧
ＨＶｄｄ 第２電圧
Ｖｉｎ 入力信号
Ｖ１ 第１信号
Ｖ２ 第２信号
Ｖ３ 第３信号
Ｖ１ｒ 第１反転信号
Ｖ２ｒ 第２反転信号
Ｖ３ｒ 第３反転信号
Ｎ１ 第１出力ノード
Ｎ２ 第２出力ノード
Ｎ３、Ｎ４、Ｎ５、Ｎ６ 接続ノード
１１ 第１電源
１２ 第２電源
１３、６０ 中間電圧生成回路
１４、１６ バッファ部
１５ レベルシフト部
２１ 第１インバータ
２２ 第２インバータ
２３ 第３インバータ
２４ 第４インバータ
２５、２６、３４、３５ Ｎ−ＭＯＳトランジスタ
２７、２８、３１、６２ Ｐ−ＭＯＳトランジスタ
３０、３３、６１ 定電流源
３２ 反転増幅器
６３ 差動増幅器
ＬＶｄｄ 第１電圧
ＭＶｄｄ 中間電圧
ＨＶｄｄ 第２電圧
Ｖｉｎ 入力信号
Ｖ１ 第１信号
Ｖ２ 第２信号
Ｖ３ 第３信号
Ｖ１ｒ 第１反転信号
Ｖ２ｒ 第２反転信号
Ｖ３ｒ 第３反転信号
Ｎ１ 第１出力ノード
Ｎ２ 第２出力ノード
Ｎ３、Ｎ４、Ｎ５、Ｎ６ 接続ノード
Claims (4)
- ゲートに第１電圧が入力されるＰチャネル絶縁ゲート電界効果トランジスタと、前記Ｐチャネル絶縁ゲート電界効果トランジスタのドレインに接続された定電流源と、入力端子が前記Ｐチャネル絶縁ゲート電界効果トランジスタのドレインと前記定電流源との接続ノードに接続され、出力端子が前記Ｐチャネル絶縁ゲート電界効果トランジスタのソースに接続され、前記第１電圧より高い第２電圧が供給される反転増幅器を有し、前記第１電圧と前記Ｐチャネル絶縁ゲート電界効果トランジスタのゲート・ソース間電圧との和に等しい中間電圧を出力する中間電圧生成部と、
前記中間電圧で動作し、前記第１電圧レベルに応じた第１振幅を有する第１信号および前記第１信号を反転した第１反転信号を受けて、前記中間電圧レベルに応じた第２振幅を有する第２信号および前記第２信号を反転した第２反転信号を出力するバッファ部と、
前記第２電圧で動作し、前記第２信号および前記第２反転信号を受けて、前記第２電圧レベルに応じた第３振幅を有する第３信号および前記第３信号を反転した第３反転信号を出力するレベルシフト部と、
を具備することを特徴とするレベル変換回路。 - ゲートに第１電圧が入力されるＰチャネル絶縁ゲート電界効果トランジスタと、一端が前記Ｐチャネル絶縁ゲート電界効果トランジスタのソースに接続され、他端に前記第１電圧より高い第２電圧が供給される定電流源と、一方の入力端子が前記Ｐチャネル絶縁ゲート電界効果トランジスタのソースと前記定電流源との接続ノードに接続され、他方の入力端子と出力端子が接続された差動増幅器を有し、前記第１電圧と前記Ｐチャネル絶縁ゲート電界効果トランジスタのゲート・ソース間電圧との和に等しい中間電圧を出力する中間電圧生成部と、
前記中間電圧で動作し、前記第１電圧レベルに応じた第１振幅を有する第１信号および前記第１信号を反転した第１反転信号を受けて、前記中間電圧レベルに応じた第２振幅を有する第２信号および前記第２信号を反転した第２反転信号を出力するバッファ部と、
前記第２電圧で動作し、前記第２信号および前記第２反転信号を受けて、前記第２電圧レベルに応じた第３振幅を有する第３信号および前記第３信号を反転した第３反転信号を出力するレベルシフト部と、
を具備することを特徴とするレベル変換回路。 - 前記第１電圧で動作し、前記第１振幅を有する入力信号を受けて、前記第１信号および前記第１反転信号を出力するバッファ部を具備することを特徴とする請求項１または請求項２に記載のレベル変換回路。
- 前記レベルシフト部は、
ゲートに前記第２信号および前記第２反転信号がそれぞれ入力され、ソースが基準電位に共通接続された一対のＮチャネル絶縁ゲート電界効果トランジスタと、
前記一対のＮチャネル絶縁ゲート電界効果トランジスタのドレインにそれぞれ負荷として接続され、互いのゲートとドレインが交差接続され、ソースが前記第２電源に共通接続された一対のＰチャネル絶縁ゲート電界効果トランジスタとを具備し、
前記第３信号および前記第３反転信号が、前記一対のＮチャネル絶縁ゲート電界効果トランジスタと前記一対のＰチャネル絶縁ゲート電界効果トランジスタとの接続ノードの一方および他方から出力されることを特徴とする請求項１または請求項２に記載のレベル変換回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009161230A JP5295889B2 (ja) | 2009-07-07 | 2009-07-07 | レベル変換回路 |
| US12/814,000 US7999574B2 (en) | 2009-07-07 | 2010-06-11 | Level conversion circuit and solid-state imaging device using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009161230A JP5295889B2 (ja) | 2009-07-07 | 2009-07-07 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2011019017A JP2011019017A (ja) | 2011-01-27 |
| JP5295889B2 true JP5295889B2 (ja) | 2013-09-18 |
Family
ID=43426990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009161230A Expired - Fee Related JP5295889B2 (ja) | 2009-07-07 | 2009-07-07 | レベル変換回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7999574B2 (ja) |
| JP (1) | JP5295889B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI508452B (zh) * | 2013-10-04 | 2015-11-11 | Raydium Semiconductor Corp | 驅動電路之位準偏移器及其運作方法 |
| CN105577165B (zh) * | 2014-10-16 | 2019-03-12 | 深圳市中兴微电子技术有限公司 | 一种io接口电平转换电路及io接口电平转换方法 |
| GB2570805B (en) * | 2016-09-20 | 2021-12-29 | Mitsubishi Electric Corp | Interface circuit |
| US10547803B2 (en) * | 2016-09-30 | 2020-01-28 | Canon Kabushiki Kaisha | Imaging apparatuses, systems, and moving imaging objects |
| US10263621B2 (en) * | 2017-03-24 | 2019-04-16 | Taiwan Semiconductor Manufacturing Company Limited | Level shifter with improved voltage difference |
| JP6952619B2 (ja) * | 2018-02-21 | 2021-10-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US11128300B1 (en) | 2020-03-16 | 2021-09-21 | Apple Inc. | Level shifter circuit with intermediate power domain |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3233321B2 (ja) * | 1994-02-18 | 2001-11-26 | 日本電信電話株式会社 | レベル変換回路 |
| US5502406A (en) | 1995-03-06 | 1996-03-26 | Motorola, Inc. | Low power level shift circuit and method therefor |
| JPH09148913A (ja) * | 1995-11-21 | 1997-06-06 | Seiko Epson Corp | 高電位差レベルシフト回路 |
| JP2000357958A (ja) * | 1999-06-17 | 2000-12-26 | Matsushita Electric Ind Co Ltd | レベル変換回路 |
| JP2001196918A (ja) * | 2000-01-17 | 2001-07-19 | Sharp Corp | 半導体装置およびそれを用いた液晶表示装置 |
| JP4432197B2 (ja) * | 2000-03-24 | 2010-03-17 | セイコーエプソン株式会社 | 多段レベルシフト回路およびそれを用いた半導体装置 |
| JP3702159B2 (ja) | 2000-09-05 | 2005-10-05 | 株式会社東芝 | 半導体集積回路装置 |
| JP3696157B2 (ja) | 2001-12-19 | 2005-09-14 | 株式会社東芝 | レベルシフト回路 |
| US6642769B1 (en) * | 2002-07-23 | 2003-11-04 | Faraday Technology Corporation | High speed voltage level shifter with a low input voltage |
| JP4063047B2 (ja) | 2002-10-30 | 2008-03-19 | 松下電器産業株式会社 | レベルシフト回路 |
| JP2004363843A (ja) * | 2003-06-04 | 2004-12-24 | Seiko Epson Corp | 半導体集積回路 |
| US7259610B1 (en) | 2004-09-24 | 2007-08-21 | National Semiconductor Corporation | Static CMOS logic level shift circuit with a low logic input count high switching speed and low power dissipation |
| JP4823024B2 (ja) | 2006-11-09 | 2011-11-24 | 株式会社東芝 | レベル変換回路 |
| US7388403B1 (en) * | 2007-05-21 | 2008-06-17 | United Microelectronics Corp. | Two-stage level shifting module |
-
2009
- 2009-07-07 JP JP2009161230A patent/JP5295889B2/ja not_active Expired - Fee Related
-
2010
- 2010-06-11 US US12/814,000 patent/US7999574B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2011019017A (ja) | 2011-01-27 |
| US20110006809A1 (en) | 2011-01-13 |
| US7999574B2 (en) | 2011-08-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3152867B2 (ja) | レベルシフト半導体装置 | |
| JP5295889B2 (ja) | レベル変換回路 | |
| US7683668B1 (en) | Level shifter | |
| US6791391B2 (en) | Level shifting circuit | |
| US9250696B2 (en) | Apparatus for reference voltage generating circuit | |
| CN1674443B (zh) | 电平变换电路 | |
| US7812637B2 (en) | Level shifter | |
| EP1317067B1 (en) | One-stage voltage level shift circuit and system using the same | |
| KR100829779B1 (ko) | 레벨 쉬프팅 회로 | |
| US10560084B2 (en) | Level shift circuit | |
| US20060214717A1 (en) | Low amplitude differential output circuit and serial transmission interface using the same | |
| JP2009260832A (ja) | 半導体装置 | |
| JP2001068978A (ja) | レベルシフタ回路 | |
| JP2002152033A (ja) | 半導体集積回路 | |
| KR100762679B1 (ko) | 레벨 쉬프터 | |
| US20090058491A1 (en) | High-to-low level shifter | |
| JP2003198358A (ja) | レベルシフト回路 | |
| JP2003101405A (ja) | レベルシフト回路 | |
| JP2013021498A (ja) | Ｃｍｏｓ論理集積回路 | |
| KR102676329B1 (ko) | 레벨 쉬프터 및 이를 포함하는 반도체 장치 | |
| US8502559B2 (en) | Level translator | |
| KR100214079B1 (ko) | 반도체 장치의 레벨쉬프터 | |
| JP2007096452A (ja) | レベルシフト回路 | |
| JP2006352204A (ja) | 電位検出回路及びそれを備える半導体集積回路 | |
| TWM643260U (zh) | 高效能電位轉換器電路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110801 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20111125 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20111205 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130122 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130125 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130306 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20130306 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130306 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130521 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130612 |
|
| LAPS | Cancellation because of no payment of annual fees |