JP3702159B2 - 半導体集積回路装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置、特にレベルシフト回路に関する。
【０００２】
【従来の技術】
図２４は、従来のレベルシフト回路（４トランジスタ型）を示す回路図である。
【０００３】
図２４に示すように、レベルシフト回路は、入力信号Ｄ、ＮＤ（ＮＤは、Ｄの相補信号）を受ける入力側ＮＭＯＳｆ１およびｆ３、ＮＭＯＳｆ１にカスケード接続された出力側ＰＭＯＳｆ４、およびＮＭＯＳｆ３にカスケード接続された出力側ＰＭＯＳｆ２から構成される。
【０００４】
このようなレベルシフト回路の反転動作は、ＮＭＯＳｆ３のドレインの電圧（出力信号Ｑ）、およびＮＭＯＳｆ１のドレインの電圧（出力信号ＮＱ、ＮＱはＱの相補信号）をそれぞれ反転させ、出力信号Ｑを受けるＰＭＯＳｆ４と、反転出力信号ＮＱをゲートに受けるＰＭＯＳｆ２のオン／オフが反転することで終了する。この反転動作、特にその初期の段階においては、ＮＭＯＳｆ１、ｆ３のドレイン電流のうち、反転してオンになるほうのドレイン電流を、ＰＭＯＳｆ２、ｆ４のうち、反転してオフになるほうに流れるドレイン電流よりも、十分に大きくする必要がある。
【０００５】
具体的には、反転動作の初期の段階において、ＮＭＯＳｆ１（又はｆ３）のドレイン電流Ｉｄ１と、これにカスケード接続されるＰＭＯＳｆ４（又はｆ２）のドレイン電流Ｉｄ２との間には、少なくとも下記条件（１）が必要とされる。
【０００６】
|Ｉｄ１（Vgs＝Vdd−Vss）| ≧ |Ｉｄ２（Vgs＝Vss−Vcc）| …（１）
言い換えれば、下記条件（２）では、レベルシフト回路は動作しない。
【０００７】
|Ｉｄ１（Vgs＝Vdd−Vss）| ＜ |Ｉｄ２（Vgs＝Vss−Vcc）| …（２）
たとえば入力信号Ｄ、ＮＤの最高電圧Ｖｄｄを、ＮＭＯＳｆ１、ｆ３のしきい電圧近辺にまで下げた場合には、ＮＭＯＳｆ１（又はｆ３）のドレイン電流Ｉｄ１が減り、上記条件（１）を満たし難くなり、レベルシフト回路が動作しなくなることがある。
【０００８】
このようにレベルシフト回路を十分に動作させるためには、上記条件（１）を満たす必要がある。
【０００９】
また、出力信号Ｑ、ＮＱの最高電圧Ｖｃｃ（Ｖｃｃ＞Ｖｄｄ）を上げた場合には、ＰＭＯＳｆ４（又はｆ２）のドレイン電流Ｉｄ２が増え、同様に、上記条件（１）を満たし難くなり、レベルシフト回路が動作しなくなることがある。
【００１０】
そこで、従来では、上記条件（１）を満たすために、ＮＭＯＳｆ１、ｆ３、ＰＭＯＳｆ２、ｆ４の素子サイズを大きくする、という工夫が施されている。例えばＮＭＯＳｆ１、ｆ３においてはそのゲート幅Ｗを広くし、ＰＭＯＳｆ２、ｆ４においてはそのゲート長Ｌを長くする。これにより、ＮＭＯＳｆ１、ｆ３の駆動能力が高まり、ドレイン電流Ｉｄ１は大きくなる。反対にドレイン電流Ｉｄ２は小さくできる。
【００１１】
また、上記条件（１）を満たすために、図２５に示すような６トランジスタ型のレベルシフト回路も考えられている。
【００１２】
図２５に示す６トランジスタ型のレベルシフト回路では、ＰＭＯＳｆ１３、又はＰＭＯＳｆ１４が、反転動作の初期の段階において、ＰＭＯＳｆ２、又はｆ４のソースに対する電位の供給を抑制する。このため、図２４に示す４トランジスタ型のレベルシフト回路に比べて、反転動作の初期の段階におけるドレイン電流Ｉｄ２を小さくできるようになっている。
【００１３】
【発明が解決しようとする課題】
従来のレベルシフト回路では、入力信号Ｄ、ＮＤの電圧Ｖｄｄを低くする、あるいは出力信号Ｑ、ＮＱの電圧Ｖｃｃを高くするなどして、レベルシフト前の電圧Ｖｄｄと、レベルシフト後の電圧Ｖｃｃとの電圧比“Ｖｃｃ／Ｖｄｄ”を大きくした場合、レベルシフト回路が動作しなくなる、という事情がある。
【００１４】
そこで、この事情を解消するために、レベルシフト回路を構成するＭＯＳＦＥＴの素子サイズを大きくする工夫が施されている。
【００１５】
しかし、半導体集積回路装置の分野においては、微細化や高集積化という要求があり、ＭＯＳＦＥＴの素子サイズを大きくする、という工夫のみで、上記条件（１）を満たしていくことには限界がある。
【００１６】
また、６トランジスタ型のレベルシフト回路も考えられている。この６トランジスタ型のレベルシフト回路では、４トランジスタ型のレベルシフト回路に比べて、反転動作の初期の段階におけるドレイン電流Ｉｄ２を小さくでき、上記条件（１）を満たし易くなる。
【００１７】
しかし、６トランジスタ型のレベルシフト回路は、基本的に、反転動作の初期の段階において、ＰＭＯＳｆ４、又はｆ２のソースに対する電流の供給を抑制するだけであるので、限界は残る。
【００１８】
この発明は、上記事情に鑑み為されたもので、その目的は、レベルシフト前の電圧と、レベルシフト後の電圧との電圧比を大きくした場合でも、十分に動作することが可能なレベルシフト回路を備えた半導体集積回路装置を提供することにある。
【００１９】
【課題を解決するための手段】
上記目的を達成するために、この発明に係る半導体集積回路装置の第１態様では、第１振幅を持つ入力信号が入力される入力ノード、前記入力信号に相補な相補入力信号が入力される相補入力ノード、前記第１振幅とは異なる第２振幅を持つ出力信号が出力される出力ノード、および前記出力信号に相補な相補出力信号が出力される相補出力ノードを有する、前記第１振幅を持つ前記入力信号を、前記第２振幅を持つ出力信号にレベルシフトするレベルシフト回路と、前記出力ノードを充電または放電する第１カレントミラー回路と、前記相補出力ノードを充電または放電する第２カレントミラー回路と、前記入力信号が反転してから前記相補出力信号が反転するまでの間、前記第１カレントミラー回路を動作させる第１スイッチ回路と、前記第１スイッチ回路と相補に動作するとともに、前記相補入力信号が反転してから前記出力信号が反転するまでの間、前記第２カレントミラー回路を動作させる第２スイッチ回路とを具備することを特徴としている。
【００２１】
また、この発明に係る半導体集積回路装置の第２態様では、第１電極に第１電位を受け、制御電極に前記第１電位とこの第１電位とは異なる第２電位との電位差を持つ入力信号またはこの入力信号を遅延させた遅延入力信号のいずれかを受け、第２電極を第１出力ノードに電気的に接続した第１導電型の第１トランジスタと、第１電極に前記第１電位を受け、制御電極に前記入力信号に相補な相補入力信号またはこの相補入力信号を遅延させた遅延相補入力信号のいずれかを受け、第２電極を第２出力ノードに電気的に接続した第１導電型の第２トランジスタと、第１電極に前記第２電位とは異なる第３電位を受け、制御電極を前記第１出力ノードに電気的に接続し、第２電極を前記第２出力ノードに電気的に接続した第２導電型の第３トランジスタと、第１電極に前記第３電位を受け、制御電極を前記第２出力ノードに電気的に接続し、第２電極を前記第１出力ノードに電気的に接続した第２導電型の第４トランジスタと、第１電極に前記第３電位を受け、制御電極と第２電極とを互いに短絡させた第２導電型の第５トランジスタと、第１電極に前記第３電位を受け、制御電極を前記第５トランジスタの制御電極に電気的に接続し、第２電極を前記第２出力ノードに接続した第２導電型の第６トランジスタと、第１電極に前記第３電位を受け、制御電極と第２電極とを互いに短絡させた第２導電型の第７トランジスタと、第１電極に前記第３電位を受け、制御電極を前記第７トランジスタの制御電極に電気的に接続し、第２電極を前記第１出力ノードに接続した第２導電型の第８トランジスタと、前記第１電位と前記第５トランジスタの第２電極との間に互いに直列に接続された、制御電極に前記入力信号を受ける第１導電型の第９トランジスタ、および制御電極に前記第１出力ノードの電位を受ける第１導電型の第１０トランジスタと、前記第１電位と前記第７トランジスタの第２電極との間に互いに直列に接続された、制御電極に前記相補入力信号を受ける第１導電型の第１１トランジスタ、および制御電極に前記第２出力ノードの電位を受ける第１導電型の第１２トランジスタとを具備することを特徴としている。
【００２２】
【発明の実施の形態】
以下、この発明の一実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２３】
（第１実施形態）
図１は、この発明の第１実施形態に係るレベルシフト回路を示す回路図である。
【００２４】
図１に示すように、トランジスタｆ１、ｆ２、ｆ３、ｆ４は、Ｖｓｓ−Ｖｄｄレベルの振幅を持つ入力信号Ｄ、ＮＤを、Ｖｓｓ−Ｖｃｃレベルの振幅を持つ出力信号Ｑ、ＮＱにレベルシフトするレベルシフト回路を構成する。電位Ｖｃｃは高電位電源、電位Ｖｓｓは低電位電源（例えば０Ｖ）、電位Ｖｄｄは電位Ｖｃｃと電位Ｖｓｓとの中間の電位である。また、入力信号ＮＤは、入力信号Ｄに相補な相補入力信号、例えば入力信号Ｄの逆相信号、あるいは入力信号Ｄをインバータにより反転させた反転信号である。また、出力信号ＮＱは、出力信号Ｑに相補な相補出力信号、例えば出力信号Ｑの逆相信号である。
【００２５】
本第１実施形態では、トランジスタｆ１、ｆ３はそれぞれ、Ｎチャネル型ＭＯＳＦＥＴ（以下ＮＭＯＳと略す）で構成され、トランジスタｆ２、ｆ４はそれぞれ、Ｐチャネル型ＭＯＳＦＥＴ（以下ＰＭＯＳと略す）で構成される。
【００２６】
具体的には図１に示すように、ＮＭＯＳｆ１のソースには低電位電源Ｖｓｓが供給され、そのゲートには入力信号Ｄが供給される。また、そのドレインは、相補出力信号ＮＱが出力される相補出力ノード（以下、便宜上、相補出力ノードＮＱという）に電気的に接続されている。
【００２７】
ＮＭＯＳｆ３のソースには低電位電源Ｖｓｓが供給され、そのゲートには相補入力信号ＮＤが供給される。また、そのドレインは、出力信号Ｑが出力される出力ノード（以下、便宜上、出力ノードＱという）に電気的に接続されている。
【００２８】
ＰＭＯＳｆ２のソースには高電位電源Ｖｃｃが供給され、そのゲートは出力ノードＱに電気的に接続され、そのドレインは相補出力ノードＮＱに接続されている。
【００２９】
ＰＭＯＳｆ４のソースには高電位電源Ｖｃｃが供給され、そのゲートは相補出力ノードＮＱに電気的に接続され、そのドレインは出力ノードＱに接続されている。
【００３０】
トランジスタｆ９、ｆ１０は、出力ノードＱを充電するカレントミラー回路を構成する。同様にトランジスタｆ１１、１２は、相補出力ノードＮＱを充電するカレントミラー回路を構成する。
【００３１】
本第１実施形態では、トランジスタｆ９〜ｆ１２はそれぞれ、ＰＭＯＳで構成される。
【００３２】
具体的には図１に示すように、ＰＭＯＳｆ９のソースには高電位電源Ｖｃｃが供給され、そのゲートとそのドレインとは互いに短絡されている。
【００３３】
ＰＭＯＳｆ１０のソースには高電位電源Ｖｃｃが供給され、そのゲートはＰＭＯＳｆ９のゲートに電気的に接続され、そのドレインは出力ノードＱに電気的に接続されている。
【００３４】
ＰＭＯＳｆ１１のソースには高電位電源Ｖｃｃが供給され、そのゲートとそのドレインとは互いに短絡されている。
【００３５】
ＰＭＯＳｆ１２のソースには高電位電源Ｖｃｃが供給され、そのゲートはＰＭＯＳｆ１１のゲートに電気的に接続され、そのドレインは相補出力ノードＮＱに電気的に接続されている。
【００３６】
トランジスタｆ５、ｆ６は、入力信号ＤがＶｓｓからＶｄｄに反転してから相補出力信号ＮＱがＶｃｃからＶｓｓに反転するまでの間、ＰＭＯＳｆ９、ＰＭＯＳｆ１０で構成されたカレントミラー回路を動作させるスイッチ回路を構成する。
【００３７】
同様に、トランジスタｆ７、ｆ８は、相補入力信号ＮＤがＶｓｓからＶｄｄに反転してから出力信号ＱがＶｃｃからＶｓｓに反転するまでの間、ＰＭＯＳｆ１１、ＰＭＯＳｆ１２で構成されたカレントミラー回路を動作させるスイッチ回路を構成する。
【００３８】
本第１実施形態では、トランジスタｆ５〜ｆ８はそれぞれ、ＮＭＯＳで構成される。
【００３９】
具体的には図１に示すように、ＮＭＯＳｆ５のソースには低電位電源Ｖｓｓが供給され、そのゲートには入力信号Ｄが供給される。
【００４０】
ＮＭＯＳｆ６のソースはＮＭＯＳｆ５のドレインに電気的に接続され、そのゲートは相補出力ノードＮＱに電気的に接続され、そのドレインは、ＰＭＯＳｆ９のドレインに電気的に接続されている。
【００４１】
ＮＭＯＳｆ７のソースには低電位電源Ｖｓｓが供給され、そのゲートには相補入力信号ＮＤが供給される。
【００４２】
ＮＭＯＳｆ８のソースはＮＭＯＳｆ７のドレインに電気的に接続され、そのゲートは出力ノードＱに電気的に接続され、そのドレインは、ＰＭＯＳｆ１１のドレインに電気的に接続されている。
【００４３】
次に、その基本的な動作を説明する。
【００４４】
まず、初期状態として、入力信号Ｄの電位が“Ｖｓｓ”、相補入力信号ＮＤの電位が“Ｖｄｄ”の状態を想定する。この初期状態では、レベルシフト回路のＮＭＯＳｆ１は“オフ”、ＮＭＯＳｆ３は“オン”である。このため、出力ノードＱの電位は略“Ｖｓｓ”、相補出力ノードＮＱの電位は“Ｖｃｃ”となっている。また、スイッチ回路のＮＭＯＳｆ５は“オフ”、ＮＭＯＳｆ６は“オン”、ＮＭＯＳｆ７は“オン”、ＮＭＯＳｆ８は“オフ”である。
【００４５】
この初期状態から、入力信号Ｄ、ＮＤの電位をそれぞれ反転させる。
【００４６】
すると、まず、スイッチ回路のＮＭＯＳｆ５が“オン”する。ここで、反転動作の初期の段階においては、相補出力ノードＮＱの電位はほぼ“Ｖｃｃ”を維持しているから、スイッチ回路のＮＭＯＳｆ６は“オン”したままである。
【００４７】
このようにＮＭＯＳｆ５、ｆ６がともに“オン”することにより、カレントミラー回路のＰＭＯＳｆ９、ｆ１０が“オン”し、カレントミラー回路が動作を開始する。カレントミラー回路が動作することによって、出力ノードＱが充電される。これを受けてレベルシフト回路のＰＭＯＳｆ２が“オフ”する。
【００４８】
このとき、レベルシフト回路のＮＭＯＳｆ１は“オン”しているので、相補出力ノードＮＱが放電され、相補出力ノードＮＱの電位は“Ｖｓｓ”に向かって低下する。これを受けて、レベルシフト回路のＰＭＯＳｆ４が“オン”し、出力ノードＱを充電する。これにより、ノードＱの電位は“Ｖｃｃ”に向かって上昇する。
【００４９】
さらに相補出力ノードＮＱの電位が、スイッチ回路のＮＭＯＳｆ６のしきい値以下に低下すると、このＮＭＯＳｆ６が“オフ”し、カレントミラー回路のＰＭＯＳｆ９、ｆ１０をそれぞれ“オフ”させる。これにより、カレントミラー回路の動作が停止する。
【００５０】
なお、上記動作説明では、入力信号Ｄの電位を“Ｖｓｓ”から“Ｖｄｄ”に反転した場合を想定したが、入力信号Ｄの電位を“Ｖｄｄ”から“Ｖｓｓ”に反転させた場合には、ＮＭＯＳｆ７、ｆ８から構成されたスイッチ回路が“オン”し、ＰＭＯＳｆ１１、ｆ１２から構成されたカレントミラー回路が動作し、相補出力ノードＮＱを“Ｖｃｃ”に充電する。そして、出力ノードＱの電位がスイッチ回路のＮＭＯＳｆ８のしきい値以下に低下すると、このＮＭＯＳｆ８が“オフ”し、ＰＭＯＳｆ１１、ｆ１２から構成されたカレントミラー回路の動作を停止させる。
【００５１】
このような第１実施形態に係るレベルシフト回路であると、反転動作の初期の段階において、カレントミラー回路により、出力ノードＱ、又は相補出力ノードＮＱを充電する。これにより、レベルシフト回路のＰＭＯＳｆ２、又はｆ４を“オフ”させる。これにより、レベルシフト前の電圧Ｖｄｄ−Ｖｓｓと、レベルシフト後の電圧Ｖｄｄ−Ｖｓｓとの電圧比“（Vcc−Vss）／（Vdd−Vss）”を大きくした場合でも、充分に動作させることが可能となる。
【００５２】
さらにカレントミラー回路は、出力ノードＱ、および相補出力ノードＮＱの電位がそれぞれ反転した後、スイッチ回路により、その動作が停止される。これにより、カレントミラー回路を設けたことによる消費電流の増加を、抑制することができる。
【００５３】
図２は、この発明の第１実施形態に係るレベルシフト回路の特性と、図２４、図２５に示した従来のレベルシフト回路の特性とを比較して示した図である。
【００５４】
図２に示すように、この発明に係るレベルシフト回路では、レベルシフト前の電圧Ｖｄｄ−Ｖｓｓを、ＮＭＯＳｆ１、ｆ３のしきい電圧近辺まで下げた場合でも、充分に動作する。
【００５５】
なお、本第１実施形態では、入力信号ＤをＮＭＯＳｆ１、ｆ５のゲートそれぞれに供給したが、ＮＭＯＳｆ１のゲートには入力信号Ｄを遅延させた遅延入力信号を供給するようにしても良い。同様にＮＭＯＳｆ３のゲートには相補入力信号ＮＤを遅延させた遅延相補入力信号を供給するようにしても良い。
【００５６】
これによる効果は、例えばスイッチ回路のＮＭＯＳｆ５、ｆ７の“オン”よりも、レベルシフト回路のＮＭＯＳｆ１、ｆ３の“オン”を遅らせることで、特に反転動作の初期の段階において、ＮＭＯＳｆ６、ｆ８をより確実に“オン”でき、カレントミラー回路をより確実に動作させることができることである。
【００５７】
また、入力信号Ｄおよび相補入力信号ＮＤの遅延において、ＶｓｓからＶｄｄに反転するまでの遅延時間を、ＶｄｄからＶｓｓに反転するまでの遅延時間よりも長くしても良い。
【００５８】
このようにすると、入力信号Ｄおよび相補入力信号ＮＤがそれぞれ同時にＶｓｓとなる期間が得られ、例えばＮＭＯＳｆ１、ｆ３が同時に“オフ”している期間を得ることができる。このため、例えばＮＭＯＳｆ１、ｆ３が同時に“オン”している期間を無くすことができ、この同時に“オン”している期間中に流れる貫通電流を減らすことができる。貫通電流が減ることにより、集積回路の消費電力の増加が抑制され、集積回路の低消費電力化に寄与する。
【００５９】
図３（Ａ）に、ＮＭＯＳｆ１、ｆ３が同時に“オン”する期間を持つレベルシフト回路の典型的な信号波形を示す。
【００６０】
図３（Ａ）に示すように、入力信号Ｄおよび相補入力信号ＮＤにはそれぞれ、遅延時間が無い、とする。このとき、ＮＭＯＳｆ１、ｆ３がそれぞれ、ターンオフ時間Ｔｏｆｆがターンオン時間Ｔｏｎよりも長い、という特性を有していると、ＮＭＯＳｆ１、ｆ３が同時に“オン”する期間が生じる。この期間に、貫通電流が流れ、無用な電流が消費されてしまう。
【００６１】
これに対し、図３（Ｂ）に示すように、入力信号Ｄおよび相補入力信号ＮＤに、ＶｓｓからＶｄｄに反転するまでの遅延時間ＴＤｏｎおよびＶｄｄからＶｓｓに反転するまでの遅延時間ＴＤｏｆｆをそれぞれ、下記の式を満足するように設定する。
【００６２】
ＴＤｏｎ＋Ｔｏｎ − （ＴＤｏｆｆ＋Ｔｏｆｆ） ＞ ０
このように、入力信号Ｄおよび相補入力信号ＮＤに遅延時間ＴＤｏｎ、ＴＤｏｆｆを設定することで、図３（Ｂ）に示すように、ＮＭＯＳｆ１、ｆ３が同時に“オン”する期間が無くすことができ、無用な電流の消費を抑制することができる。
【００６３】
（第２実施形態）
図４は、この発明の第２実施形態に係るレベルシフト回路を示す回路図である。
【００６４】
図４に示すように、第２実施形態が、図１に示した第１実施形態と異なるところは、スイッチ回路を構成するＮＭＯＳｆ５、ｆ６、ｆ７、ｆ８の接続状態である。第１実施形態では、ＮＭＯＳｆ５、ｆ７を低電位電源Ｖｓｓ側に接続したが、本第２実施形態のように、ＮＭＯＳｆ６、ｆ８を低電位電源Ｖｓｓ側に接続することも可能である。
【００６５】
このような第２実施形態においても、第１実施形態と同様の効果を得ることができる。
【００６６】
（第３実施形態）
図５は、この発明の第３実施形態に係るレベルシフト回路を示す回路図である。
【００６７】
図５に示すように、第３実施形態が図１に示した第１実施形態と異なるところは、トランジスタｆ１〜ｆ１２の導電型を全て変え、高電位電源ＶｃｃをＶｄｄに、低電位電源ＶｓｓをＶｂｂ（Ｖｂｂ＜Ｖｓｓ、Ｖｂｂは例えば負電位）としたことである。本例のレベルシフト回路は、Ｖｓｓ−Ｖｄｄレベルの振幅を持つ入力信号Ｄ、ＮＤを、Ｖｂｂ−Ｖｄｄレベルの振幅を持つ出力信号Ｑ、ＮＱにレベルシフトする。
【００６８】
具体的には図５に示すように、ＰＭＯＳｆ１のソースには高電位電源Ｖｄｄが供給され、そのゲートには入力信号Ｄが供給される。また、そのドレインは、相補出力ノードＮＱに電気的に接続されている。
【００６９】
ＰＭＯＳｆ３のソースには高電位電源Ｖｄｄが供給され、そのゲートには相補入力信号ＮＤが供給される。また、そのドレインは、出力ノードＱに電気的に接続されている。
【００７０】
ＮＭＯＳｆ２のソースには低電位電源Ｖｂｂが供給され、そのゲートは出力ノードＱに電気的に接続され、そのドレインは相補出力ノードＮＱに接続されている。
【００７１】
ＮＭＯＳｆ４のソースには低電位電源Ｖｂｂが供給され、そのゲートは相補出力ノードＮＱに電気的に接続され、そのドレインは出力ノードＱに接続されている。
【００７２】
ＮＭＯＳｆ９のソースには低電位電源Ｖｂｂが供給され、そのゲートとそのドレインとは互いに短絡されている。
【００７３】
ＮＭＯＳｆ１０のソースには低電位電源Ｖｂｂが供給され、そのゲートはＮＭＯＳｆ９のゲートに電気的に接続され、そのドレインは出力ノードＱに電気的に接続されている。
【００７４】
ＮＭＯＳｆ１１のソースには低電位電源Ｖｂｂが供給され、そのゲートとそのドレインとは互いに短絡されている。
【００７５】
ＮＭＯＳｆ１２のソースには低電位電源Ｖｂｂが供給され、そのゲートはＮＭＯＳｆ１１のゲートに電気的に接続され、そのドレインは相補出力ノードＮＱに電気的に接続されている。
【００７６】
ＰＭＯＳｆ５のソースには高電位電源Ｖｄｄが供給され、そのゲートには入力信号Ｄが供給される。
【００７７】
ＰＭＯＳｆ６のソースはＰＭＯＳｆ５のドレインに電気的に接続され、そのゲートは相補出力ノードＮＱに電気的に接続され、そのドレインは、ＮＭＯＳｆ９のドレインに電気的に接続されている。
【００７８】
ＰＭＯＳｆ７のソースには高電位電源Ｖｄｄが供給され、そのゲートには相補入力信号ＮＤが供給される。
【００７９】
ＰＭＯＳｆ８のソースはＰＭＯＳｆ７のドレインに電気的に接続され、そのゲートは出力ノードＱに電気的に接続され、そのドレインは、ＮＭＯＳｆ１１のドレインに電気的に接続されている。
【００８０】
次に、その基本的な動作を説明する。
【００８１】
まず、初期状態として、入力信号Ｄの電位が“Ｖｄｄ”、相補入力信号ＮＤの電位が“Ｖｓｓ”の状態を想定する。この初期状態では、レベルシフト回路のＰＭＯＳｆ１は“オフ”、ＰＭＯＳｆ３は“オン”である。このため、出力ノードＱの電位は“Ｖｄｄ”、相補出力ノードＮＱの電位は“Ｖｂｂ”となっている。また、スイッチ回路のＰＭＯＳｆ５は“オフ”、ＰＭＯＳｆ６は“オン”、ＰＭＯＳｆ７は“オン”、ＰＭＯＳｆ８は“オフ”である。
【００８２】
この初期状態から、入力信号Ｄ、ＮＤの電位をそれぞれ反転させる。
【００８３】
すると、まず、スイッチ回路のＰＭＯＳｆ５が“オン”する。ここで、反転動作の初期の段階においては、相補出力ノードＮＱの電位はほぼ“Ｖｂｂ”を維持しているから、スイッチ回路のＰＭＯＳｆ６は“オン”したままである。
【００８４】
このようにＰＭＯＳｆ５、ｆ６がともに“オン”することにより、カレントミラー回路のＰＭＯＳｆ９、ｆ１０が“オン”し、カレントミラー回路が動作を開始する。カレントミラー回路が動作することによって、出力ノードＱが放電される。これを受けてレベルシフト回路のＮＭＯＳｆ２が“オフ”する。
【００８５】
このとき、レベルシフト回路のＰＭＯＳｆ１は“オン”しているので、相補出力ノードＮＱが充電され、相補出力ノードＮＱの電位は“Ｖｄｄ”に向かって上昇する。これを受けて、レベルシフト回路のＮＭＯＳｆ４が“オン”し、出力ノードＱを放電する。これにより、ノードＱの電位は“Ｖｂｂ”に向かって低下する。
【００８６】
さらに相補出力ノードＮＱの電位が上昇し、スイッチ回路のＰＭＯＳｆ６のゲート〜ソース間電圧|Ｖｇｓ|が、このＰＭＯＳｆ６のしきい値の絶対値以下になると、ＰＭＯＳｆ６が“オフ”し、カレントミラー回路のＮＭＯＳｆ９、ｆ１０をそれぞれ“オフ”させる。これにより、カレントミラー回路の動作が停止する。
【００８７】
なお、上記動作説明では、入力信号Ｄの電位を“Ｖｄｄ”から“Ｖｓｓ”に反転した場合を想定したが、入力信号Ｄの電位を“Ｖｓｓ”から“Ｖｄｄ”に反転させた場合には、ＰＭＯＳｆ７、ｆ８から構成されたスイッチ回路が“オン”し、ＮＭＯＳｆ１１、ｆ１２から構成されたカレントミラー回路が動作し、相補出力ノードＮＱを“Ｖｂｂ”に放電する。そして、出力ノードＱの電位が上昇し、スイッチ回路のＰＭＯＳｆ８のゲート〜ソース間電圧|Ｖｇｓ|が、このＰＭＯＳｆ８のしきい値の絶対値以下になると、ＰＭＯＳｆ８が“オフ”し、ＮＭＯＳｆ１１、ｆ１２から構成されたカレントミラー回路の動作を停止させる。
【００８８】
このような第３実施形態に係るレベルシフト回路であると、反転動作の初期の段階において、カレントミラー回路により、出力ノードＱ、又は相補出力ノードＮＱを放電する。これにより、レベルシフト回路のＮＭＯＳｆ２、又はｆ４を“オフ”させる。これにより、レベルシフト前の電圧Ｖｓｓ−Ｖｄｄと、レベルシフト後の電圧Ｖｂｂ−Ｖｄｄとの電圧比“（Vbb−Vdd）／（Vss−Vdd）”を十分に大きくした場合でも、充分に動作させることが可能となる。
【００８９】
さらにカレントミラー回路は、出力ノードＱ、および相補出力ノードＮＱの電位がそれぞれ反転した後、スイッチ回路により、その動作が停止される。これにより、カレントミラー回路を設けたことによる消費電流の増加を、抑制することができる。
【００９０】
図６は、この発明の第３実施形態に係るレベルシフト回路の特性と、図２６に示す従来のレベルシフト回路（４トランジスタ型）、図２７に示す従来のレベルシフト回路（６トランジスタ型）の特性とを比較して示した図である。
【００９１】
図６に示すように、この発明に係るレベルシフト回路では、レベルシフト前の電圧|Ｖｓｓ−Ｖｄｄ|を、ＰＭＯＳｆ１、ｆ３のしきい値の絶対値近辺まで下げた場合でも、充分に動作する。
【００９２】
（第４実施形態）
図７は、この発明の第４実施形態に係るレベルシフト回路を示す回路図である。
【００９３】
図７に示すように、第４実施形態が、図５に示した第３実施形態と異なるところは、ＰＭＯＳｆ５、ｆ６、ｆ７、ｆ８の接続状態である。第３実施形態では、ＰＭＯＳｆ５、ｆ７を高電位電源Ｖｄｄ側に接続したが、本第４実施形態のように、ＰＭＯＳｆ６、ｆ８を高電位電源Ｖｄｄ側に接続することも可能である。
【００９４】
このような第４実施形態においても、第３実施形態と同様の効果を得ることができる。
【００９５】
（第５実施形態）
図８は、この発明の第５実施形態に係るレベルシフト回路を示す回路図である。
【００９６】
図８に示すように、第５実施形態が、図１に示した第１実施形態と異なるところは、ＰＭＯＳｆ９、ｆ１０を、ＰＮＰバイポーラトランジスタとしたことである。
【００９７】
このようにＰＭＯＳｆ９、ｆ１０を、ＰＮＰバイポーラトランジスタとした場合には、例えばカレントミラー回路の駆動能力が向上し、出力ノードＱの充電能力が向上する、という効果を期待できる。
【００９８】
（第６実施形態）
図９は、この発明の第６実施形態に係るレベルシフト回路を示す回路図である。
【００９９】
図９に示すように、第６実施形態が、図１に示した第１実施形態と異なるところは、ＰＭＯＳｆ９、ｆ１０、ｆ１１、ｆ１２を、ＰＮＰバイポーラトランジスタとしたことである。
【０１００】
この場合にも、第５実施形態と同様に、例えばカレントミラー回路の駆動能力が向上し、出力ノードＱ、相補出力ノードＮＱの充電能力が向上する、という効果を期待できる。
【０１０１】
（第７実施形態）
図１０は、この発明の第７実施形態に係るレベルシフト回路を示す回路図である。
【０１０２】
図１０に示すように、第７実施形態が、図５に示した第３実施形態と異なるところは、ＮＭＯＳｆ９、ｆ１０を、ＮＰＮバイポーラトランジスタとしたことである。
【０１０３】
このようにＮＭＯＳｆ９、ｆ１０を、ＮＰＮバイポーラトランジスタとした場合には、例えばカレントミラー回路の駆動能力が向上し、出力ノードＱの放電能力が向上する、という効果を期待できる。
【０１０４】
（第８実施形態）
図１１は、この発明の第８実施形態に係るレベルシフト回路を示す回路図である。
【０１０５】
図１１に示すように、第８実施形態が、図５に示した第３実施形態と異なるところは、ＮＭＯＳｆ９、ｆ１０、ｆ１１、ｆ１２を、ＮＰＮバイポーラトランジスタとしたことである。
【０１０６】
この場合にも、第７実施形態と同様に、例えばカレントミラー回路の駆動能力が向上し、出力ノードＱ、相補出力ノードＮＱの放電能力が向上する、という効果を期待できる。
【０１０７】
（第９実施形態）
図１２は、この発明の第９実施形態に係るレベルシフト回路を示す回路図である。
【０１０８】
図１２に示すように、第９実施形態が、図４に示した第２実施形態と異なるところは、ＰＭＯＳｆ９、ｆ１０を、ＰＮＰバイポーラトランジスタとしたことである。このようにしても勿論良い。
【０１０９】
（第１０実施形態）
図１３は、この発明の第１０実施形態に係るレベルシフト回路を示す回路図である。
【０１１０】
図１３に示すように、第１０実施形態が、図４に示した第２実施形態と異なるところは、ＰＭＯＳｆ９、ｆ１０、ｆ１１、ｆ１２を、ＰＮＰバイポーラトランジスタとしたことである。このようにしても勿論良い。
【０１１１】
（第１１実施形態）
図１４は、この発明の第１１実施形態に係るレベルシフト回路を示す回路図である。
【０１１２】
図１４に示すように、第１１実施形態が、図７に示した第４実施形態と異なるところは、ＮＭＯＳｆ９、ｆ１０を、ＮＰＮバイポーラトランジスタとしたことである。このようにしても勿論良い。
【０１１３】
（第１２実施形態）
図１５は、この発明の第１２実施形態に係るレベルシフト回路を示す回路図である。
【０１１４】
図１５に示すように、第１２実施形態が、図７に示した第４実施形態と異なるところは、ＮＭＯＳｆ９、ｆ１０、ｆ１１、ｆ１２を、ＮＰＮバイポーラトランジスタとしたことである。このようにしても勿論良い。
【０１１５】
（第１３実施形態）
図１６は、この発明の第１３実施形態に係るレベルシフト回路を示す回路図である。
【０１１６】
図１６に示すように、第１３実施形態が、図１に示した第１実施形態と異なるところは、ＮＭＯＳｆ５、ｆ６の接続状態である。第１実施形態では、ＮＭＯＳｆ５を低電位電源Ｖｓｓ側に接続したが、本第１３実施形態のように、ＮＭＯＳｆ６を低電位電源Ｖｓｓ側に接続することも可能である。
【０１１７】
（第１４実施形態）
図１７は、この発明の第１４実施形態に係るレベルシフト回路を示す回路図である。
【０１１８】
図１７に示すように、第１４実施形態が、図１６に示した第１３実施形態と異なるところは、ＰＭＯＳｆ９、ｆ１０を、ＰＮＰバイポーラトランジスタとしたことである。このようにしても勿論良い。
【０１１９】
（第１５実施形態）
図１８は、この発明の第１５実施形態に係るレベルシフト回路を示す回路図である。
【０１２０】
図１８に示すように、第１５実施形態が、図１６に示した第１３実施形態と異なるところは、ＰＭＯＳｆ１１、ｆ１２を、ＰＮＰバイポーラトランジスタとしたことである。このようにしても勿論良い。
【０１２１】
（第１６実施形態）
図１９は、この発明の第１６実施形態に係るレベルシフト回路を示す回路図である。
【０１２２】
図１９に示すように、第１６実施形態が、図１６に示した第１３実施形態と異なるところは、ＰＭＯＳｆ９、ｆ１０、ｆ１１、ｆ１２を、ＰＮＰバイポーラトランジスタとしたことである。このようにしても勿論良い。
【０１２３】
（第１７実施形態）
図２０は、この発明の第１７実施形態に係るレベルシフト回路を示す回路図である。
【０１２４】
図２０に示すように、第１７実施形態が、図５に示した第３実施形態と異なるところは、ＰＭＯＳｆ５、ｆ６の接続状態である。第３実施形態では、ＰＭＯＳｆ５を高電位電源Ｖｃｃ側に接続したが、本第１７実施形態のように、ＰＭＯＳｆ６を高電位電源Ｖｃｃ側に接続することも可能である。
【０１２５】
（第１８実施形態）
図２１は、この発明の第１８実施形態に係るレベルシフト回路を示す回路図である。
【０１２６】
図２１に示すように、第１８実施形態が、図２０に示した第１７実施形態と異なるところは、ＮＭＯＳｆ９、ｆ１０を、ＮＰＮバイポーラトランジスタとしたことである。このようにしても勿論良い。
【０１２７】
（第１９実施形態）
図２２は、この発明の第１９実施形態に係るレベルシフト回路を示す回路図である。
【０１２８】
図２２に示すように、第１９実施形態が、図２０に示した第１７実施形態と異なるところは、ＮＭＯＳｆ１１、ｆ１２を、ＮＰＮバイポーラトランジスタとしたことである。このようにしても勿論良い。
【０１２９】
（第２０実施形態）
図２３は、この発明の第２０実施形態に係るレベルシフト回路を示す回路図である。
【０１３０】
図２３に示すように、第２０実施形態が、図２０に示した第１７実施形態と異なるところは、ＮＭＯＳｆ９、ｆ１０、ｆ１１、ｆ１２を、ＮＰＮバイポーラトランジスタとしたことである。このようにしても勿論良い。
【０１３１】
以上、この発明を第１〜第２０実施形態により説明したが、この発明は、これら実施形態それぞれに限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【０１３２】
例えば上記実施形態では、カレントミラー回路を構成するトランジスタを、絶縁ゲート型ＦＥＴ、例えばＭＯＳＦＥＴから、バイポーラトランジスタに変更する例を示したが、その他のトランジスタを、バイポーラトランジスタに変更することも可能である。特に充分な駆動能力を必要とするレベルシフト回路のトランジスタｆ１、ｆ３や、スイッチ回路のｆ５、ｆ７をバイポーラトランジスタに変更することは有用である。これらのトランジスタｆ１、ｆ３、ｆ５、ｆ７の駆動能力を高めることで、レベルシフト前の電圧Ｖｄｄを低くしても、レベルシフト回路を十分に動作させる、という目的達成に有利に作用するからである。
【０１３３】
また、上記各実施形態は、単独、または適宜組み合わせて実施することも勿論可能である。
【０１３４】
さらに、上記各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【０１３５】
【発明の効果】
以上説明したように、この発明によれば、レベルシフト前の電圧と、レベルシフト後の電圧との電圧比が大きい場合でも、十分に動作することが可能なレベルシフト回路を備えた半導体集積回路装置を提供できる。
【図面の簡単な説明】
【図１】 図１はこの発明の第１実施形態に係るレベルシフト回路を示す回路図。
【図２】 図２はこの発明の第１実施形態に係るレベルシフト回路による効果を示す図。
【図３】 図３（Ａ）、図３（Ｂ）はそれぞれ信号波形図。
【図４】 図４はこの発明の第２実施形態に係るレベルシフト回路を示す回路図。
【図５】 図５はこの発明の第３実施形態に係るレベルシフト回路を示す回路図。
【図６】 図６はこの発明の第３実施形態に係るレベルシフト回路による効果を示す図。
【図７】 図７はこの発明の第４実施形態に係るレベルシフト回路を示す回路図。
【図８】 図８はこの発明の第５実施形態に係るレベルシフト回路を示す回路図。
【図９】 図９はこの発明の第６実施形態に係るレベルシフト回路を示す回路図。
【図１０】 図１０はこの発明の第７実施形態に係るレベルシフト回路を示す回路図。
【図１１】 図１１はこの発明の第８実施形態に係るレベルシフト回路を示す回路図。
【図１２】 図１２はこの発明の第９実施形態に係るレベルシフト回路を示す回路図。
【図１３】 図１３はこの発明の第１０実施形態に係るレベルシフト回路を示す回路図。
【図１４】 図１４はこの発明の第１１実施形態に係るレベルシフト回路を示す回路図。
【図１５】 図１５はこの発明の第１２実施形態に係るレベルシフト回路を示す回路図。
【図１６】 図１６はこの発明の第１３実施形態に係るレベルシフト回路を示す回路図。
【図１７】 図１７はこの発明の第１４実施形態に係るレベルシフト回路を示す回路図。
【図１８】 図１８はこの発明の第１５実施形態に係るレベルシフト回路を示す回路図。
【図１９】 図１９はこの発明の第１６実施形態に係るレベルシフト回路を示す回路図。
【図２０】 図２０はこの発明の第１７実施形態に係るレベルシフト回路を示す回路図。
【図２１】 図２１はこの発明の第１８実施形態に係るレベルシフト回路を示す回路図。
【図２２】 図２２はこの発明の第１９実施形態に係るレベルシフト回路を示す回路図。
【図２３】 図２３はこの発明の第２０実施形態に係るレベルシフト回路を示す回路図。
【図２４】 図２４は従来のレベルシフト回路（４トランジスタ型）を示す回路図。
【図２５】 図２５は従来のレベルシフト回路（６トランジスタ型）を示す回路図。
【図２６】 図２６は従来のレベルシフト回路（４トランジスタ型）を示す回路図。
【図２７】 図２７は従来のレベルシフト回路（６トランジスタ型）を示す回路図。
【符号の説明】
ｆ１〜ｆ１４…トランジスタ、
Ｄ…入力信号（Ｖｓｓ−Ｖｄｄレベル）、
ＮＤ…反転（相補）入力信号（Ｖｓｓ−Ｖｄｄレベル）、
Ｑ…出力信号（Ｖｓｓ−Ｖｃｃレベル）、
ＮＤ…反転（相補）出力信号（Ｖｓｓ−Ｖｃｃレベル）。

Claims (9)

1. 第１振幅を持つ入力信号が入力される入力ノード、前記入力信号に相補な相補入力信号が入力される相補入力ノード、前記第１振幅とは異なる第２振幅を持つ出力信号が出力される出力ノード、および前記出力信号に相補な相補出力信号が出力される相補出力ノードを有する、前記第１振幅を持つ前記入力信号を、前記第２振幅を持つ出力信号にレベルシフトするレベルシフト回路と、
   前記出力ノードを充電または放電する第１カレントミラー回路と、
   前記相補出力ノードを充電または放電する第２カレントミラー回路と、
   前記入力信号が反転してから前記相補出力信号が反転するまでの間、前記第１カレントミラー回路を動作させる第１スイッチ回路と、
   前記第１スイッチ回路と相補に動作するとともに、前記相補入力信号が反転してから前記出力信号が反転するまでの間、前記第２カレントミラー回路を動作させる第２スイッチ回路と、
   を具備することを特徴とする半導体集積回路装置。
2. 前記第１スイッチ回路は、
   前記入力信号の反転を検知してオンする第１スイッチと、
   前記相補出力信号の反転を検知してオフする第２スイッチとを含み、
   前記第２スイッチ回路は、
   前記相補入力信号が反転した後、オンする第３スイッチと、
   前記出力信号が反転した後、オフする第４スイッチとを含むことを特徴とする請求項１に記載の半導体集積回路装置。
3. 前記入力ノードには、前記入力信号を遅延させた遅延入力信号が入力され、前記相補入力ノードには、前記相補入力信号を遅延させた遅延相補入力信号が入力されることを特徴とする請求項１および請求項２いずれかに記載の半導体集積回路装置。
4. 第１電極に第１電位を受け、制御電極に前記第１電位とこの第１電位とは異なる第２電位との電位差を持つ入力信号またはこの入力信号を遅延させた遅延入力信号のいずれかを受け、第２電極を第１出力ノードに電気的に接続した第１導電型の第１トランジスタと、
   第１電極に前記第１電位を受け、制御電極に前記入力信号に相補な相補入力信号またはこの相補入力信号を遅延させた遅延相補入力信号のいずれかを受け、第２電極を第２出力ノードに電気的に接続した第１導電型の第２トランジスタと、
   第１電極に前記第２電位とは異なる第３電位を受け、制御電極を前記第１出力ノードに電気的に接続し、第２電極を前記第２出力ノードに電気的に接続した第２導電型の第３トランジスタと、
   第１電極に前記第３電位を受け、制御電極を前記第２出力ノードに電気的に接続し、第２電極を前記第１出力ノードに電気的に接続した第２導電型の第４トランジスタと、
   第１電極に前記第３電位を受け、制御電極と第２電極とを互いに短絡させた第２導電型の第５トランジスタと、
   第１電極に前記第３電位を受け、制御電極を前記第５トランジスタの制御電極に電気的に接続し、第２電極を前記第２出力ノードに接続した第２導電型の第６トランジスタと、
   第１電極に前記第３電位を受け、制御電極と第２電極とを互いに短絡させた第２導電型の第７トランジスタと、
   第１電極に前記第３電位を受け、制御電極を前記第７トランジスタの制御電極に電気的に接続し、第２電極を前記第１出力ノードに接続した第２導電型の第８トランジスタと、
   前記第１電位と前記第５トランジスタの第２電極との間に互いに直列に接続された、制御電極に前記入力信号を受ける第１導電型の第９トランジスタ、および制御電極に前記第１出力ノードの電位を受ける第１導電型の第１０トランジスタと、
   前記第１電位と前記第７トランジスタの第２電極との間に互いに直列に接続された、制御電極に前記相補入力信号を受ける第１導電型の第１１トランジスタ、および制御電極に前記第２出力ノードの電位を受ける第１導電型の第１２トランジスタと、
   を具備することを特徴とする半導体集積回路装置。
5. 前記第１乃至第１２トランジスタは、絶縁ゲート型ＦＥＴであることを特徴とする請求項４に記載の半導体集積回路装置。
6. 少なくとも前記第５、第６トランジスタの組か、前記第７、第８トランジスタの組のいずれか１組乃至両方をバイポーラトランジスタで構成したことを特徴とする請求項４に記載の半導体集積回路装置。
7. 少なくとも前記第１、第２、第９、第１１トランジスタのいずれか一つ以上をバイポーラトランジスタで構成したことを特徴とする請求項４乃至請求項６いずれか一項に記載の半導体集積回路装置。
8. 少なくとも前記第１０、第１２トランジスタのいずれか一つ以上をバイポーラトランジスタで構成したことを特徴とする請求項４、請求項６および請求項７いずれか一項に記載の半導体集積回路装置。
9. 前記入力ノードの信号の遅延において、第２電位から第１電位に変わる場合の遅延時間よりも第１電位から第２電位に変わる場合の遅延時間が大きいことを特徴とする請求項４、請求項６乃至請求項８いずれか一項に記載の半導体集積回路装置。

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