JP4502767B2

JP4502767B2 - レベルシフト回路

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Description

本発明は、所定の第１正側電源電圧と所定の負側電源電圧との間の振幅を有する２値の相反するレベルの一対の入力信号を、前記第１正側電源電圧よりも大きい所定の第２正側電源電圧と前記負側電源電圧との間の振幅を有する信号にそれぞれレベルシフトさせて２値の相反するレベルの一対の出力信号を生成して出力するレベルシフト回路に関する。

図６は、従来のレベルシフト回路を有するレベルシフト装置の構成例を示す回路図である。図６に示されたレベルシフト装置１０１は、所定の第１正側電源電圧ＶＤＤ１（例えば、１．２Ｖ）を電源として動作する内部回路１０２から出力された信号とその信号の信号レベルを反転させた信号とをそれぞれレベルシフトさせて生成した一対の信号を、第１正側電源電圧ＶＤＤ１よりも大きい第２正側電源電圧ＶＤＤ２（例えば、３．３Ｖ）を電源として動作する外部回路１０３に出力する。図６に示されるように、レベルシフト装置１０１は、内部回路１０２と同一の第１正側電源電圧ＶＤＤ１を電源として動作するインバータ回路１０４と、外部回路１０３と同一の第２電源電圧ＶＤＤ２を電源として動作するレベルシフト回路１０５とを備える。レベルシフト回路１０５は、レベルシフト回路部１０６と波形整形回路部１０７とを備える。レベルシフト回路部１０６には、内部回路１０２から出力された信号ＩＮＡと、インバータ回路１０４から出力された、信号ＩＮＡの信号レベルを反転させた信号ＩＮＢとが入力される。レベルシフト回路部１０６は、入力された信号ＩＮＡ，ＩＮＢをそれぞれレベルシフトさせて信号ＯＵＴＡ１，ＯＵＴＢ１としてそれぞれ出力し、波形整形回路部１０７は、レベルシフト回路部１０６からそれぞれ出力された信号ＯＵＴＡ１，ＯＵＴＢ１をそれぞれ波形整形して、信号ＯＵＴＡ，ＯＵＴＢとして外部回路１０３にそれぞれ出力する。

図６において、内部回路１０２からＬｏｗレベル（Ｌレベル）の信号ＩＮＡが入力されると、インバータ回路１０４から出力される信号ＩＮＢはＨｉｇｈレベル（Ｈレベル）となる。レベルシフト回路部１０６にＬレベルの信号ＩＮＡ及びＨレベルの信号ＩＮＢがそれぞれ入力されると、Ｐチャネル型ＭＯＳトランジスタ（以下、「ＰＭＯＳトランジスタ」という。）Ｐ１０４及びＮチャネル型ＭＯＳトランジスタ（以下、「ＮＭＯＳトランジスタ」という。）Ｎ３はそれぞれオフし、ＮＭＯＳトランジスタＮ１０２及びＰＭＯＳトランジスタＰ１０５はそれぞれオンする。ＮＭＯＳトランジスタＮ１０２がオンすることによりＰＭＯＳトランジスタＰ１０３はオンするので、出力信号ＯＵＴＡはＬレベルとなり、出力信号ＯＵＴＢはＨレベルになる。

次に、信号ＩＮＡがＬレベルからＨレベルに変化すると、インバータ回路１０４から出力される信号ＩＮＢはＨレベルからＬレベルとなる。レベルシフト回路部１０６にＨレベルの信号ＩＮＡ及びＬレベルの信号ＩＮＢがそれぞれ入力されると、ＮＭＯＳトランジスタＮ１０２及びＰＭＯＳトランジスタＰ１０５はそれぞれオフし、ＮＭＯＳトランジスタＮ１０３及びＰＭＯＳトランジスタＰ１０４はそれぞれオンする。ＮＭＯＳトランジスタＮ１０３がオンすると、ＰＭＯＳトランジスタＰ１０５とＮＭＯＳトランジスタＮ１０３との接続部の電圧レベルがＬレベルとなり、出力信号ＯＵＴＢ１がＬレベルに変化すると共にＰＭＯＳトランジスタＰ１０２がオンする。そして、ＰＭＯＳトランジスタＰ１０２がオンすると、ＰＭＯＳトランジスタＰ１０４がすでにオンしているので、ＰＭＯＳトランジスタＰ１０４とＮＭＯＳトランジスタＮ１０２との接続部の電圧レベルがＨレベルとなり、出力信号ＯＵＴＡ１はＨレベルになる。

さらに、信号ＩＮＡがＨレベルからＬレベルに変化すると、インバータ回路１０４から出力される信号ＩＮＢはＬレベルからＨレベルとなる。レベルシフト回路部１０６にＬレベルの信号ＩＮＡ及びＨレベルの信号ＩＮＢがそれぞれ入力されると、ＰＭＯＳトランジスタＰ１０４及びＮＭＯＳトランジスタＮ１０３はそれぞれオフし、ＮＭＯＳトランジスタＮ１０２及びＰＭＯＳトランジスタＰ１０５はそれぞれオンする。ＮＭＯＳトランジスタＮ１０２がオンすると、ＰＭＯＳトランジスタＰ１０４とＮＭＯＳトランジスタＮ１０２との接続部の電圧レベルがＬレベルとなり、出力信号ＯＵＴＡがＬレベルに変化すると共にＰＭＯＳトランジスタＰ１０３がオンする。そして、ＰＭＯＳトランジスタＰ１０３がオンすると、ＰＭＯＳトランジスタＰ１０５がすでにオンしているので、ＰＭＯＳトランジスタＰ１０５とＮＭＯＳトランジスタＮ１０３との接続部の電圧レベルがＨレベルとなり、出力信号ＯＵＴＢはＨレベルになる。

また、従来のレベルシフト装置には、レベルシフト回路に、第１正側電源電圧ＶＤＤ１よりも大きくかつ第２正側電源電圧ＶＤＤ２よりも小さい第３正側電源電圧ＶＤＤ３を電源として動作する第２のレベルシフト回路部を追加したものがある（例えば、特許文献１参照。）。図７は、そのような従来のレベルシフト回路の構成例を示す回路図である。図７に示されるように、レベルシフト回路１０５における第２のレベルシフト回路部２０２は、レベルシフト回路部１０６と同一の構成を有する。このレベルシフト装置２０１では、第２のレベルシフト回路部２０２によって、内部回路（図示せず）及びインバータ回路１０４からそれぞれ入力された第１正側電源電圧ＶＤＤ１と負側電源電圧との間の振幅Ａｍ１を有する信号を、一旦、第２正側電源電圧ＶＤＤ２よりも小さい第３正側電源電圧ＶＤＤ３と負側電源電圧との間の振幅Ａｍ２を有する信号に変換する。そして、その後、レベルシフト回路部１０６によって、振幅Ａｍ２の信号を、第２正側電源電圧ＶＤＤ２と負側電源電圧との間の振幅Ａｍ３を有する信号に変換して外部回路（図示せず）に出力する。

また、レベルシフト装置に用いられる従来のレベルシフト回路には、図８に示されるように、第１正側電源電圧ＶＤＤ１と負側電源電圧との間の振幅をそれぞれ有する入力信号ＩＮＡ，ＩＮＢがそれぞれ入力される入力端子ＩＮ１，ＩＮ２と、第２正側電源電圧ＶＤＤ２と負側電源電圧との間の振幅をそれぞれ有する出力信号ＯＵＴＡ，ＯＵＴＢがそれぞれ出力される出力端子ＯＵＴ１，ＯＵＴ２とを有するＮＭＯＳトランジスタＮ３０１，Ｎ３０２及びＰＭＯＳトランジスタＰ３０５，Ｐ３０６からなるレベルシフト回路部と、出力端子ＯＵＴ１，ＯＵＴ２をそれぞれ充電するＰＭＯＳトランジスタＰ３０１〜Ｐ３０４からなるカレントミラー回路部と、入力信号ＩＮＡ，ＩＮＢがそれぞれ反転してから出力信号ＯＵＴＡ，ＯＵＴＢがそれぞれ反転するまでの間、前記カレントミラー回路部を動作させる、ＮＭＯＳトランジスタＮ３０３〜Ｎ３０６からなるスイッチ回路部とを備えるものがある（例えば、特許文献２参照。）。

特開平９−１４８９１３号公報特開２００２−７６８８２号公報

図９は、図６に示されたレベルシフト装置１０１の動作例を示したタイミングチャートである。なお、波形整形回路部１０６は、入力された各信号ＯＵＴＡ１，ＯＵＴＢ１の電圧が所定のしきい値より大きい場合にＨレベルの信号ＯＵＴＡ，ＯＵＴＢをそれぞれ出力し、各信号ＯＵＴＡ１，ＯＵＴＢ１の電圧が上記しきい値以下の場合にＬレベルの信号ＯＵＴＡ，ＯＵＴＢをそれぞれ出力する。

図９に示されるように、内部回路１０２からレベルシフト回路１０５に入力される入力信号ＩＮＡ、及びインバータ回路１０４からレベルシフト回路１０５に入力される信号ＩＮＢは、信号のレベルが互いに相反する相補信号であり、各入力信号ＩＮＡ，ＩＮＢのデューティサイクルは５０％である。しかし、レベルシフト回路部１０６から出力される出力信号ＯＵＴＡ，ＯＵＴＢは、一方の出力信号がＬレベルになってから他方の出力信号がＨレベルになるため、その他方の出力信号の立ち上がりが緩やかになる。よって、出力信号ＯＵＴＡ，ＯＵＴＢを波形整形して得られる信号ＯＵＴＡ１，ＯＵＴＢ１は、相補信号でなくなり、デューティサイクル及び位相が入力信号ＩＮＡ，ＩＮＢと異なるものになる。すなわち、従来のレベルシフト回路では、入力信号ＩＮＡ，ＩＮＢと、出力信号ＯＵＴＡ１，ＯＵＴＢ１との間で、デューティサイクル及び位相がそれぞれ異なるという第１の問題があった。

また、図６において、１．２Ｖと３．３Ｖのように電源電圧ＶＤＤ１，ＶＤＤ２の差が大きい場合にレベルシフト回路１０５が十分に動作するためには、レベルシフト回路部１０６の各ＮＭＯＳトランジスタＮ１０２，Ｎ１０３のオン抵抗が、各ＮＭＯＳトランジスタＮ１０２，Ｎ１０３に対応して直列接続されるＰＭＯＳトランジスタのオン抵抗の和よりも小さいという条件を満たす必要がある。例えば、ＮＭＯＳトランジスタＮ１０２、ＰＭＯＳトランジスタＰ１０４、及びＰＭＯＳトランジスタＰ１０２のオン抵抗をそれぞれＲｎ１，Ｒｐ１，Ｒｐ２としたとき、Ｒｎ１＜Ｒｐ１＋Ｒｐ２の条件を満たす必要がある。この条件を満たすためには、各ＮＭＯＳトランジスタＮ１０２，Ｎ１０３の素子サイズを非常に大きくするか又は各ＰＭＯＳトランジスタＰ１０２〜Ｐ１０５の素子サイズを非常に小さくすることが考えられるが、前者ではレベルシフト回路１０５の大きさが非常に大きくなり、後者ではレベルシフト回路１０５の電圧レベルを変換する速度が非常に遅くなってしまうという第２の問題があった。

図７に示されたレベルシフト装置２０１のように、レベルシフト回路１０５に、電源電圧ＶＤＤ３を電源として動作する第２のレベルシフト回路部２０２を設けると、各レベルシフト回路部１０６，２０２の入力信号と出力信号の電圧レベルの差を小さくすることができ、レベルシフト回路１０５の各トランジスタの素子サイズを変えることなく、レベルシフト回路１０５を十分に動作させることができる。しかしながら、このレベルシフト回路１０５を用いると、新たに電圧ＶＤＤ３の電源電圧が必要になると共に、各レベルシフト回路部１０６，２０２の２つの出力信号は、一方の出力信号がＬレベルになってから他方の出力信号がＨレベルになるため、信号の立ち上がりが緩やかになる。すなわち、出力信号の立ち上がり時間と立ち下がり時間との間に差が生じるため、レベルシフト回路１０５への入力信号とレベルシフト回路１０５からの出力信号との間で、デューティサイクル及び位相がそれぞれ異なるものになる。さらに、これを解決しようとすると、レベルシフト回路部１０６，２０２のそれぞれで信号レベルの変換速度を速くする、つまり各レベルシフト回路部１０６，２０２におけるＰＭＯＳトランジスタとＮＭＯＳトランジスタの素子サイズの比を大きくする必要があり、結局第２の問題を解決できなくなる。すなわち、レベルシフト回路１０５は、上記第１及び第２の問題を同時に解決することができない。

また、図８に示されるレベルシフト回路１０５は、単一の回路で上記第２の問題を解決するが、このレベルシフト回路１０５でも、出力信号ＯＵＴＡ，ＯＵＴＢの一方の信号がＬレベルになってから他方の信号がＨレベルになるため、出力信号ＯＵＴＡ，ＯＵＴＢ、及びそれらの信号を波形整形して得られる信号は、相補信号でなくなり、デューティサイクル及び位相が入力信号ＩＮＡ，ＩＮＢと異なるものになる。すなわち、図８に示されたレベルシフト回路１０５も、上記第１及び第２の問題を同時に解決することができない。

本発明は、以上の問題を解決するためになされたものであり、入力信号と出力信号の電圧差が大きい場合であっても十分に動作し、かつ入力信号と出力信号との間で、デューティサイクル及び位相が同一であるレベルシフト回路を提供することを目的とする。

本発明に係るレベルシフト回路は、所定の第１正側電源電圧と所定の負側電源電圧との間の振幅を有する２値の相反するレベルの一対の入力信号を、前記の第１正側電源電圧よりも大きい所定の第２正側電源電圧と前記の負側電源電圧との間の振幅を有する信号にそれぞれレベルシフトさせて２値の相反するレベルの一対の出力信号を生成して出力するレベルシフト回路である。このレベルシフト回路は、前記の一対の入力信号の一方を、前記の第２正側電源電圧と前記の負側電源電圧との間の振幅を有する２値の信号にレベルシフトさせて出力する第１のレベルシフト回路部と、前記の一対の入力信号の他方を、前記の第２正側電源電圧と前記の負側電源電圧との間の振幅を有する２値の信号にレベルシフトさせて出力する第２のレベルシフト回路部と、前記の第１及び第２の各レベルシフト回路部からそれぞれ出力された信号のレベル変化のタイミングを調整するタイミング調整回路部とを備える。前記の第１及び第２の各レベルシフト回路部は、その一方がレベルシフト動作を停止すると、他方がレベルシフト動作を開始し、前記のタイミング調整回路部は、前記の第１及び第２の各レベルシフト回路部の一方がレベルシフト動作を停止してから他方がレベルシフト動作を停止するまでの時間をパルス幅とする、前記の第２正側電源電圧と負側電圧との間の振幅を有する２値の相反するレベルの前記の一対の出力信号を生成して出力するものであり、
更に前記タイミング調整回路部は、前記第１及び第２の各レベルシフト回路部の一方がレベルシフト動作を停止したときワンショットパルスを生成しそのワンショットパルスが生成されたときに前記一対の出力信号のレベルを変化させる。

好ましくは、前記のタイミング調整回路部は、前記の第１のレベルシフト回路部がレベルシフト動作を停止すると所定の第１のワンショットパルス信号を生成して出力し、前記の第２のレベルシフト回路部がレベルシフト動作を停止すると所定の第２のワンショットパルス信号を生成して出力するパルス生成回路部と、前記の第１のワンショットパルス信号が出力されてから前記の第２のワンショットパルス信号が出力されるまでの時間をパルス幅とする前記の一対の出力信号を生成して出力する出力回路部とを備える。

好ましくは、前記のパルス生成回路部は、前記の第１のレベルシフト回路部の出力信号がＬｏｗレベルになってレベルシフト動作を停止すると前記の第１のワンショットパルス信号を生成して出力する第１のパルス生成回路部と、前記の第２のレベルシフト回路部の出力信号がＬｏｗレベルになってレベルシフト動作を停止すると前記の第２のワンショットパルス信号を生成して出力する第２のパルス生成回路部とを備える。

好ましくは、前記の第１のパルス生成回路部は、前記の第１のレベルシフト回路部からの出力信号を所定の時間遅延させて出力する第１の遅延回路と、前記の第１のレベルシフト回路部からの出力信号とその第１の遅延回路からの出力信号とを入力とし、前記の第１のレベルシフト回路部の出力信号がＬｏｗレベルになってレベルシフト動作を停止するとその第１の遅延回路による前記の遅延時間をパルス幅とする前記の第１のワンショットパルス信号を生成して出力する第１の論理回路とを備え、前記の第２のパルス生成回路部は、前記の第２のレベルシフト回路部からの出力信号を前記の所定の時間遅延させて出力する第２の遅延回路と、前記の第２のレベルシフト回路部からの出力信号とその第２の遅延回路からの出力信号とを入力とし、前記の第２のレベルシフト回路部の出力信号がＬｏｗレベルになってレベルシフト動作を停止するとその第２の遅延回路による前記の遅延時間をパルス幅とする前記の第２のワンショットパルス信号を生成して出力する第２の論理回路とを備える。

好ましくは、前記の出力回路部は、ＲＳフリップフロップ回路である。

好ましくは、前記の第１及び第２の各遅延回路は、それぞれ少なくとも１つのインバータ回路が直列に接続されて構成され、前記の第１及び第２の各論路回路は、それぞれＮＡＮＤ回路であり、前記のＲＳフリップフロップ回路は、ＮＡＮＤ回路で構成されている。また、好ましくは、前記の第１及び第２の各遅延回路は、それぞれ少なくとも１つのインバータ回路が直列に接続されて構成され、前記の第１及び第２の各論路回路は、それぞれＡＮＤ回路であり、前記のＲＳフリップフロップ回路は、ＮＯＲ回路で構成されている。

好ましくは、前記のレベルシフト回路は、前記の第１のレベルシフト回路部からの出力信号を反転して前記の第１の遅延回路と前記の第１の論理回路に出力する第１のインバータ回路と、前記の第２のレベルシフト回路部からの出力信号を反転して前記の第２の遅延回路と前記の第２の論理回路に出力する第２のインバータ回路とを備える。前記の第１及び第２の各遅延回路は、それぞれ奇数個のインバータ回路が直列に接続されて構成される。

好ましくは、前記の第１のレベルシフト回路部は、前記の第２正側電源電圧と負側電源電圧との間に接続された、前記の第２のレベルシフト回路部の出力信号の電圧レベルに応じて動作する第１のＰチャネル型トランジスタと前記の一対の入力信号の一方の信号に応じて動作する第１のＮチャネル型トランジスタとが直列に接続されてなる第１の直列回路と、前記の第１のＮチャネル型トランジスタに並列に接続され、前記の第２のレベルシフト回路部の出力信号の電圧レベルに応じて動作する第２のＮチャネル型トランジスタとを備え、前記の第２のレベルシフト回路部は、前記の第２正側電源電圧と負側電源電圧との間に接続された、前記の第１のレベルシフト回路部の出力信号の電圧レベルに応じて動作する第２のＰチャネル型トランジスタと前記の一対の入力信号の他方の信号に応じて動作する第３のＮチャネル型トランジスタとが直列に接続されてなる第２の直列回路と、前記の第３のＮチャネル型トランジスタに並列に接続され、前記の第１のレベルシフト回路部の出力信号の電圧レベルに応じて動作する第４のＮチャネル型トランジスタとを備え、前記の第１のレベルシフト回路部は、前記の第１のＰチャネル型トランジスタと前記の第１のＮチャネルトランジスタとの接続部から出力信号を出力し、前記の第１のＰチャネル型トランジスタがオフするとレベルシフト動作を停止し、前記の第２のレベルシフト回路部は、前記の第２のＰチャネル型トランジスタと前記の第３のＮチャネルトランジスタとの接続部から出力信号を出力し、前記の第２のＰチャネル型トランジスタがオフするとレベルシフト動作を停止する。

本発明によるレベルシフト回路によれば、前記第１及び第２の各レベルシフト回路部は、その一方がレベルシフト動作を停止すると、他方がレベルシフト動作を開始し、前記タイミング調整回路部は、前記第１及び第２の各レベルシフト回路部の一方がレベルシフト動作を停止してから他方がレベルシフト動作を停止するまでの時間をパルス幅とする、前記第２正側電源電圧と負側電圧との間の振幅を有する２値の相反するレベルの前記一対の出力信号を生成して出力するので、小規模な回路構成で、入力信号と出力信号との電圧差が大きい場合であっても十分に動作することができ、かつ入力信号と出力信号との間でデューティサイクル及び位相を同一にすることができる。

以下に、添付の図面を参照して本発明の実施の形態について説明する。
（実施の形態１）
図１は、本発明によるレベルシフト回路を有するレベルシフト装置の構成例を示す回路図である。図１に示されるように、レベルシフト装置１は、所定の第１正側電源電圧ＶＤＤ１（例えば１．２Ｖ）を電源として動作するインバータ回路２と、第１正側電源電圧ＶＤＤ１よりも大きい所定の第２正側電源電圧ＶＤＤ２（例えば３．３Ｖ）を電源として動作するレベルシフト回路３とを備える。レベルシフト回路３は、レベルシフト回路部４とタイミング調整回路部５とを備える。インバータ回路２の入力端ＩＮには、電源電圧ＶＤＤ１を電源とした内部回路（図示せず）から出力された信号ＩＮＡが入力される。インバータ回路２は、入力された信号ＩＮＡを反転して、信号ＩＮＢとしてレベルシフト回路３に出力する。レベルシフト回路３には、内部回路及びインバータ回路２からそれぞれ出力された信号ＩＮＡ，ＩＮＢが入力される。レベルシフト回路部４は、入力信号ＩＮＡ、ＩＮＢをそれぞれレベルシフトして信号ＩＮＡ１，ＩＮＢ１を生成し、タイミング調整回路部５に出力する。タイミング調整回路部５は、レベルシフト回路部４からそれぞれ出力された各信号ＩＮＡ１，ＩＮＢ１のレベル変化のタイミングを調整して、出力信号ＯＵＴＡ，ＯＵＴＢとして、対応する出力端ＯＵＴ１，ＯＵＴ２にそれぞれ出力する。

図２は、図１に示されたレベルシフト装置の詳細な構成例を示す回路図である。図２に示されるように、インバータ回路２は、電源電圧ＶＤＤ１を電源としたインバータ回路を形成するＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とを備える。このインバータ回路２において、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１の各ゲートは接続され、その接続部は、入力端ＩＮをなす。この入力端ＩＮには、電源電圧ＶＤＤ１を電源とした内部回路（図示せず）から出力された信号ＩＮＡが入力される。

レベルシフト回路３におけるレベルシフト回路部４は、第１のレベルシフト回路部６と第２のレベルシフト回路部７とを備える。第１のレベルシフト回路部６は、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２，Ｎ３から構成され、第２のレベルシフト回路部７は、ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ４，Ｎ５から構成される。なお、ＰＭＯＳトランジスタＰ２は第１のＰチャネル型トランジスタを、ＮＭＯＳトランジスタＮ２は第１のＮチャネル型トランジスタを、ＮＭＯＳトランジスタＮ３は第２のＮチャネル型トランジスタをそれぞれなす。また、ＰＭＯＳトランジスタＰ３は第２のＰチャネル型トランジスタを、ＮＭＯＳトランジスタＮ４は第３のＮチャネル型トランジスタを、ＮＭＯＳトランジスタＮ５は第４のＮチャネル型トランジスタをそれぞれなす。

レベルシフト回路部４において、電源電圧ＶＤＤ２と接地電圧との間には、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ４とからなる直列回路、及びＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２とからなる直列回路が並列に接続されている。また、ＰＭＯＳトランジスタＰ３のゲートは、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２との接続部Ａに接続され、ＰＭＯＳトランジスタＰ２のゲートは、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ４との接続部Ｂに接続されている。さらに、接続部Ｂと接地電圧との間には、ＮＭＯＳトランジスタＮ５が接続され、接続部Ａと接地電圧との間には、ＮＭＯＳトランジスタＮ３が接続されている。ＮＭＯＳトランジスタＮ５のゲート、及びＮＭＯＳトランジスタＮ３のゲートは、接続部Ａ及び接続部Ｂにそれぞれ対応して接続されている。ＮＭＯＳトランジスタＮ４のゲートには、インバータ回路２からの出力信号ＩＮＢが入力される。トランジスタＮ２のゲートには、内部回路からの出力信号ＩＮＡが入力される。接続部Ａ及び接続部Ｂからは、レベルシフト回路部４の出力信号として、信号ＩＮＡ１，ＩＮＢ１がそれぞれ出力される。

なお、第１のレベルシフト回路部６は、信号ＩＮＢを入力として、信号ＩＮＡ１を出力する。また、第２のレベルシフト回路部は、信号ＩＮＡを入力として、信号ＩＮＢ１を出力する。

レベルシフト回路３におけるタイミング調整回路部５は、パルス生成回路８とリセット・セット・フリップフロップ（以下、「ＲＳフリップフロップ」という。）回路９とを備える。また、パルス生成回路８は、第１のパルス生成回路１０と第２のパルス生成回路１１とを有する。第１のパルス生成回路１０は、インバータ回路１２〜１５とＮＡＮＤ回路１６から構成され、第２のパルス生成回路１１は、インバータ回路１７〜２０及びＮＡＮＤ回路２１から構成される。インバータ回路１２，１７の各入力端は、レベルシフト回路部４の接続部Ａ，Ｂにそれぞれ接続される。インバータ回路１３〜１５は直列に接続され、インバータ回路１３の入力端は、インバータ回路１２の出力端に接続される。ＮＡＮＤ回路１６の入力端ＩＮ１には、インバータ回路１２の出力端が接続され、入力端ＩＮ２には、インバータ回路１５の出力端が接続される。一方、インバータ回路１８〜２０は直列に接続され、インバータ回路１８の入力端は、インバータ回路１７の出力端に接続される。ＮＡＮＤ回路２１の入力端ＩＮ３には、インバータ回路１７の出力端が接続され、ＮＡＮＤ回路２１の入力端ＩＮ４には、インバータ回路２０の出力端が接続される。なお、ＲＳフリップフロップ回路は、出力回路部をなす。また、ＮＡＮＤ回路１６は第１の論理回路を、ＮＡＮＤ回路２１は第２の論理回路を、インバータ回路１３〜１５が直列に接続された回路は第１の遅延回路を、インバータ回路１８〜２０が直列に接続された回路は第２の遅延回路をそれぞれなす。さらに、パルス生成回路８において、各遅延回路を構成するインバータ回路の個数は３個に限られず、奇数個であればよい。

インバータ回路１２，１７の各入力端には、レベルシフト回路部４から信号ＩＮＡ１，ＩＮＢ１がそれぞれ入力される。インバータ回路１２は、入力された信号ＩＮＡ１の信号レベルを反転して、信号ＩＮＡ２として出力する。信号ＩＮＡ２は、インバータ回路１３の入力端、及びＮＡＮＤ回路１６の入力端ＩＮ１にそれぞれ入力される。インバータ回路１３〜１５を直列接続した回路は、遅延回路として動作し、信号ＩＮＡ２が入力されてから所定の時間Ｔだけ遅れて、信号ＩＮＡ２の信号レベルを反転した信号をＮＡＮＤ回路１６の入力端ＩＮ２に出力する。すなわち、ＮＡＮＤ回路１６の入力端ＩＮ１に信号ＩＮＡ２が入力されてから時間Ｔだけ遅れて、入力端ＩＮ２に信号ＩＮＡ２の信号レベルを反転させた信号が入力される。このような場合に、信号ＩＮＡ１の信号レベルが変化すると、ＮＡＮＤ回路１６の入力端ＩＮ２に入力される信号は、入力端ＩＮ１に入力される信号よりも時間Ｔだけ信号レベルの変化が遅れるので、その時間Ｔだけ各入力端ＩＮ１，ＩＮ２に入力される各信号の信号レベルは同一になる。ＮＡＮＤ回路１６は、各入力端ＩＮ１，ＩＮ２に入力された信号がＨレベルで同じになるとき、Ｌレベルの信号を出力し、その他の場合はＨレベルの信号を出力する。なお、各入力端ＩＮ４，ＩＮ１に入力された信号がＨレベルで同じになるときとは、信号ＩＮＡ１がＨレベルからＬレベルに変化するときである。

同様に、インバータ回路１７は、信号ＩＮＢ１の信号レベルを反転して、信号ＩＮＢ２として出力する。信号ＩＮＢ２は、インバータ回路１８の入力端、及びＮＡＮＤ回路２１の入力端ＩＮ３にそれぞれ入力される。インバータ回路１８〜２０を直列接続した回路は、遅延回路として動作し、信号ＩＮＢ２が入力されてから所定の時間Ｔだけ遅れて、信号ＩＮＢ２の信号レベルを反転した信号をＮＡＮＤ回路２１の入力端ＩＮ４に出力する。ＮＡＮＤ回路２１は、各入力端ＩＮ３，ＩＮ４に入力された信号がＨレベルで同じになるとき、Ｌレベルの信号を出力し、その他の場合はＨレベルの信号を出力する。なお、各入力端ＩＮ３，ＩＮ４に入力された信号がＨレベルで同じになるときとは、信号ＩＮＢ１がＨレベルからＬレベルに変化するときである。

ＲＳフリップフロップ回路９は、ＮＡＮＤ回路２２，２１を用いた一般的なＲＳフリップフロップ回路である。ＲＳフリップフリップ回路のセット端子をなすＮＡＮＤ回路２２の一方の入力端には、ＮＡＮＤ回路１６から出力された信号が入力信号ＳＢとして入力され、ＲＳフリップフロップ回路のリセット端子をなすＮＡＮＤ回路２３の一方の入力端には、ＮＡＮＤ回路２１から出力された信号が入力信号ＲＢとして入力される。ＲＳフリップフロップ回路９は、入力信号ＳＢがＬレベル、入力信号ＲＢがＨレベルであるとき、それぞれＨレベル及びＬレベルである信号ＯＵＴＡ，ＯＵＴＢを出力し、入力信号ＳＢがＨレベル、入力信号ＲＢがＬレベルであるとき、それぞれＬレベル及びＨレベルである信号ＯＵＴＡ，ＯＵＴＢを出力する。また、入力信号ＳＢ，ＲＢが共にＨレベルであるとき、そのときの出力信号の信号レベルを保持する。なお、タイミング調整回路部５の全ての構成要素は、電源電圧ＶＤＤ２を電源として動作する。

以下に、上記レベルシフト回路３の動作について説明する。図３は、図２に示されたレベルシフト回路３の動作例を示したタイミングチャートである。図３において、Ｌレベルの信号ＩＮＡ、及びＨレベルの信号ＩＮＢが入力されると、ＮＭＯＳトランジスタＮ４がオンし、ＮＭＯＳトランジスタＮ２がオフする。ＮＭＯＳトランジスタＮ４がオンすると、接続部Ｂの電圧レベルがＬレベルとなり、出力信号ＩＮＢ１はＬレベルになる。接続部Ｂの電圧レベルがＬレベルになると、ＮＭＯＳトランジスタＮ３はオフし、ＰＭＯＳトランジスタＰ２はオンする。ＰＭＯＳトランジスタＰ２がオンすると、接続部Ａの電圧レベルはＨレベルになるので、出力信号ＩＮＡ１はＨレベルになる。

出力信号ＩＮＡ１及びＩＮＢ１が、それぞれＨレベル及びＬレベルであるとき、インバータ回路１２，１７によってそれぞれ反転された信号ＩＮＡ２及びＩＮＢ２は、それぞれ、Ｌレベル及びＨレベルになる。このとき、ＮＡＮＤ回路１６の端子ＩＮ１には、Ｌレベルの信号が入力され、端子ＩＮ２には、時間Ｔだけ遅延してＨレベルの信号が入力される。２つの入力信号がそれぞれＬレベル及びＨレベルであるとき、ＮＡＮＤ回路１６は、Ｈレベルの信号ＳＢを出力する。また、ＮＡＮＤ回路２１の端子ＩＮ３には、Ｈレベルの信号が入力され、端子ＩＮ４には、時間Ｔだけ遅延してＬレベルの信号が入力される。２つの入力信号がそれぞれＨレベル及びＬレベルであるとき、ＮＡＮＤ回路２１は、Ｈレベルの信号ＲＢを出力する。ＲＳフリップフロップ回路９は、入力信号ＳＢ，ＲＢがともにＨレベルであるとき、現在の出力信号ＯＵＴＡ，ＯＵＴＢのレベルを保持する。

次に、レベルシフト回路３に入力される信号ＩＮＡがＬレベルからＨレベル、信号ＩＮＢがＨレベルからＬレベルにそれぞれ変化すると、ＮＭＯＳトランジスタＮ４はオフし、ＮＭＯＳトランジスタＮ２はオンする。ＮＭＯＳトランジスタＮ２がオンすると、接続部Ａの電圧レベルはＬレベルとなり、出力信号ＩＮＡ１はＬレベルになる。接続部Ａの電圧レベルがＬレベルになると、ＮＭＯＳトランジスタＮ５はオフし、ＰＭＯＳトランジスタＰ３はオンする。ＰＭＯＳトランジスタＰ３がオンすると、接続部Ｂの電圧レベルはＨレベルになるので、出力信号ＩＮＢ１はＨレベルになる。しかし、ＰＭＯＳトランジスタＰ３は、信号ＩＮＡ１がＬレベルになってからオンするので、信号ＩＮＢ１のレベル変化は、信号ＩＮＡ１のレベル変化よりも遅く、図３に示されるように、波形の立ち上がりは緩やかである。

出力信号ＩＮＡ１がＨレベルからＬレベルになると、ＮＡＮＤ回路１６からＮＡＮＤ回路２２に入力される信号ＳＢは、所定の時間ＴだけＬレベルになる。具体的には、信号ＩＮＡ１がＨレベルからＬレベルになると、ＮＡＮＤ回路１６の端子ＩＮ１には、Ｈレベルの信号が入力され、端子ＩＮ４には、時間Ｔだけ遅延してＬレベルの信号が入力される。この時間Ｔの間、ＮＡＮＤ回路１６に入力される信号はともにＨレベルになる。２つの入力信号がともにＨレベルであるとき、ＮＡＮＤ回路１６は、Ｌレベルの信号ＳＢを出力する。一方、ＮＡＮＤ回路２１からＮＡＮＤ回路２３に入力される信号ＲＢは、Ｈレベルで保持される。ＲＳフリップフロップ回路９は、入力信号ＳＢがＬレベルであり、入力信号ＲＢがＨレベルであるとき、Ｈレベルの信号ＯＵＴＡ及びＬレベルの信号ＯＵＴＢをそれぞれ出力する。なお、その後、入力信号ＳＢ，ＲＢがともにＨレベルになると、出力信号ＯＵＴＡ，ＯＵＴＢのレベルはそのまま保持される。

さらに、レベルシフト回路３に入力される信号ＩＮＡがＨレベルからＬレベル、信号ＩＮＢがＬレベルからＨレベルにそれぞれ変化すると、ＮＭＯＳトランジスタＮ２はオフし、ＮＭＯＳトランジスタＮ４はオンする。ＮＭＯＳトランジスタＮ４がオンすると、接続部Ｂの電圧レベルはＬレベルとなり、出力信号ＩＮＢ１はＬレベルになる。接続部Ｂの電圧レベルがＬレベルになると、ＮＭＯＳトランジスタＮ３はオフし、ＰＭＯＳトランジスタＰ２はオンする。ＰＭＯＳトランジスタＰ２がオンすると、接続部Ａの電圧レベルはＨレベルになるので、出力信号ＩＮＡ１はＨレベルになる。しかし、ＰＭＯＳトランジスタＰ２は、信号ＩＮＢ１がＬレベルになってからオンするので、信号ＩＮＡ１のレベル変化は、信号ＩＮＢ１のレベル変化よりも遅く、図３に示されるように、波形の立ち上がりは緩やかである。

出力信号ＩＮＢ１がＨレベルからＬレベルになると、ＮＡＮＤ回路２１からＮＡＮＤ回路２３に入力される信号ＲＢは、所定の時間ＴだけＬレベルになる。具体的には、信号ＩＮＢ１がＨレベルからＬレベルになると、ＮＡＮＤ回路２１の端子ＩＮ３には、Ｈレベルの信号が入力され、端子ＩＮ４には、時間Ｔだけ遅延してＬレベルの信号が入力される。この時間Ｔの間、ＮＡＮＤ回路２１に入力される信号はともにＨレベルになる。２つの入力信号がともにＨレベルであるとき、ＮＡＮＤ回路２１は、Ｌレベルの信号ＲＢを出力する。一方、ＮＡＮＤ回路１６からＮＡＮＤ回路２２に入力される信号ＳＢは、Ｈレベルで保持される。ＲＳフリップフロップ回路９は、入力信号ＳＢがＨレベルであり、入力信号ＲＢがＬレベルであるとき、Ｌレベルの信号ＯＵＴＡ及びＨレベルの信号ＯＵＴＢをそれぞれ出力する。なお、その後、入力信号ＳＢ，ＲＢがともにＬレベルになると、出力信号ＯＵＴＡ，ＯＵＴＢのレベルはそのまま保持される。

図３に示されるように、本実施の形態１によるレベルシフト回路３は、入力信号ＩＮＡ，ＩＮＢと出力信号ＯＵＴＡ，ＯＵＴＢとの間で、デューティサイクル及び位相が同一になる。

従来のレベルシフト回路では、一方の出力信号がＨレベルからＬレベルに変化してから、他方の出力信号がＬレベルからＨレベルに変化するので、レベルシフト回路の各出力信号の立ち上がり時と立ち下がり時でレベル変化の速さが異なり、その結果、入力信号とそれぞれの出力信号との間で、デューティサイクル及び位相が異なっていた。これに対し、本実施の形態１によるレベルシフト回路３によれば、レベルシフト回路部４の後段にパルス生成回路８を設けることにより、第１及び第２の各レベルシフト回路部６の出力信号の一方がＨレベルからＬレベルに変化したときパルスが生成され、そのパルスが生成されたときに、出力信号ＯＵＴＡ，ＯＵＴＢのレベルを変化させるので、第１及び第２の各レベルシフト回路部６の出力信号がＬレベルからＨレベルになるのを待たずに、出力信号ＯＵＴＡ，ＯＵＴＢを変化させることができる。よって、本実施の形態１によるレベルシフト回路によれば、小規模な回路構成で、入力信号と出力信号の電圧差が大きい場合であっても十分に動作することができると共に、入力信号ＩＮＡ，ＩＮＢと出力信号ＯＵＴＡ，ＯＵＴＢとの間で、デューティサイクル及び位相を同一にすることができる。

なお、本実施の形態１によるレベルシフト回路３は、負側電源電圧である接地電圧と第１正側電源電圧ＶＤＤ１との間の振幅を有する２つの入力信号ＩＮＡ，ＩＮＢを、接地電圧と第２正側電源電圧ＶＤＤ２との間の振幅を有する２つの出力信号ＯＵＴＡ，ＯＵＴＢにそれぞれレベルシフトする。これらの各入出力信号の負側電源電圧の電圧レベルはともに等しいので、レベルシフト回路３は、正側電源電圧の電圧レベルのみをレベルシフトさせるとみなすことができる。すなわち、第１及び第２の各レベルシフト回路部６，７は、出力信号の信号レベルがＬレベルからＨレベルに変化するときに、レベルシフト動作を行って入力信号の第１正側電源電圧ＶＤＤ１の電圧レベルを第２正側電源電圧ＶＤＤ２の電圧レベルにレベルシフトさせ、出力信号の信号レベルがＨレベルからＬレベルに変化するときに、レベルシフト動作を停止するとみなすことができる。

なお、上述のレベルシフト回路３において、ＮＡＮＤ回路を用いたＲＳフリップフロップ回路を、ＮＯＲ回路を用いたＲＳフリップフロップ回路９で置き換えることができる。図４は、ＮＯＲ回路を用いたＲＳフリップフロップ回路９を有するレベルシフト回路を備えたレベルシフト装置の構成例を示す回路図である。図４において、図１に示された構成要素と同一の構成要素には、同一の符号を付し、説明を省略する。図４に示されたレベルシフト回路が、実施の形態１によるレベルシフト回路と異なる点は、パルス生成回路８のＮＡＮＤ回路がＡＮＤ回路で置き換えられ、ＲＳフリップフロップ回路９のＮＡＮＤ回路がＮＯＲ回路で置き換えられている点である。

図４に示されたレベルシフト回路において、パルス生成回路８は、第１のパルス生成回路１０と第２のパルス生成回路１１とを有する。第１のパルス生成回路１０は、インバータ回路１２〜１５とＡＮＤ回路３１から構成され、第２のパルス生成回路１１は、インバータ回路１７〜２０及びＡＮＤ回路３２から構成される。ＡＮＤ回路３１の入力端ＩＮ１にはインバータ回路１２の出力端が接続され、ＡＮＤ回路３１の入力端ＩＮ２にはインバータ回路１５の出力端が接続される。ＡＮＤ回路３１は、各入力端ＩＮ１，ＩＮ２に入力された信号がＨレベルで同じになるとき、Ｈレベルの信号を出力し、その他の場合はＬレベルの信号を出力する。なお、各入力端ＩＮ１，ＩＮ２に入力された信号がＨレベルで同じになるときとは、信号ＩＮＡ１がＨレベルからＬレベルに変化するときである。一方、ＡＮＤ回路３２の入力端ＩＮ３にはインバータ回路１７の出力端が接続され、ＡＮＤ回路３２の入力端ＩＮ４にはインバータ回路２０の出力端が接続される。ＡＮＤ回路３２は、各入力端ＩＮ３，ＩＮ４に入力された信号がＨレベルで同じになるとき、Ｈレベルの信号を出力し、その他の場合はＬレベルの信号を出力する。なお、各入力端ＩＮ３，ＩＮ４に入力された信号がＨレベルで同じになるときとは、信号ＩＮＢ１がＨレベルからＬレベルに変化するときである。

ＲＳフリップフロップ回路９は、ＮＯＲ回路３３，３４を備える。ＲＳフリップフロップ回路のリセット端子をなすＮＯＲ回路３３の一方の入力端には、ＡＮＤ回路３１から出力された信号が入力信号ＲＢとして入力され、ＲＳフリップフロップ回路のセット端子をなすＮＯＲ回路３４の一方の入力端には、ＡＮＤ回路３２から出力された信号が入力信号ＳＢとして入力される。ＲＳフリップフロップ回路９は、入力信号ＳＢ，ＲＢがそれぞれＬレベル及びＨレベルであるとき、それぞれＬレベル及びＨレベルである信号ＯＵＴＡ，ＯＵＴＢを出力し、入力信号ＳＢ，ＲＢがそれぞれＨレベル及びＬレベルであるとき、それぞれＨレベル及びＬレベルの信号ＯＵＴＡ，ＯＵＴＢを出力する。また、入力信号ＳＢ，ＲＢがともにＬレベルであるとき、そのときの出力信号ＯＵＴＡ，ＯＵＴＢのレベルを保持する。なお、ＡＮＤ回路３１は第１の論理回路を、ＡＮＤ回路３２は第２の論理回路をそれぞれなす。

以下に、図４に示されたレベルシフト回路３の動作について説明する。なお、インバータ回路２及びレベルシフト回路部４の動作については、図２に示されたレベルシフト回路におけるそれらの動作と同一であるので説明を省略する。図５は、図４に示されたレベルシフト回路３の動作例を示したタイミングチャートである。図５において、出力信号ＩＮＡ１がＨレベルからＬレベルになると、ＡＮＤ回路３１からＮＯＲ回路３３に入力される信号ＲＢは、所定の時間ＴだけＨレベルになる。具体的には、信号ＩＮＡ１がＨレベルからＬレベルになると、ＡＮＤ回路１８の端子ＩＮ１には、Ｈレベルの信号が入力され、端子ＩＮ４には、時間Ｔだけ遅延してＬレベルの信号が入力される。この時間Ｔの間、ＡＮＤ回路３１に入力される信号はともにＨレベルになる。２つの入力信号がともにＨレベルであるとき、ＡＮＤ回路３１は、Ｈレベルの信号ＲＢを出力する。一方、ＡＮＤ回路３２からＮＯＲ回路３４に入力される信号ＳＢは、Ｌレベルで保持される。ＲＳフリップフロップ回路９は、入力信号ＳＢがＬレベルであり、入力信号ＲＢがＨレベルであるとき、Ｌレベルの信号ＯＵＴＡ及びＨレベルの信号ＯＵＴＢをそれぞれ出力する。なお、その後、入力信号ＳＢ，ＲＢがともにＬレベルになると、出力信号ＯＵＴＡ，ＯＵＴＢのレベルはそのまま保持される。

さらに、レベルシフト回路３に入力される信号ＩＮＡがＨレベルからＬレベル、信号ＩＮＢがＬレベルからＨレベルに変化すると、出力信号ＩＮＢ１はＬレベルになる。そして、出力信号ＩＮＢ１がＬレベルになると、出力信号ＩＮＡ１はＨレベルになる。

出力信号ＩＮＢ１がＨレベルからＬレベルになると、ＡＮＤ回路３２からＮＯＲ回路３４に入力される信号ＳＢは、所定の時間ＴだけＨレベルになる。具体的には、信号ＩＮＢ１がＨレベルからＬレベルになると、ＡＮＤ回路３２の端子ＩＮ３には、Ｈレベルの信号が入力され、端子ＩＮ４には、時間Ｔだけ遅延してＬレベルの信号が入力される。この時間Ｔの間、ＡＮＤ回路３２に入力される信号はともにＨレベルになる。２つの入力信号がともにＨレベルであるとき、ＡＮＤ回路３２は、Ｈレベルの信号ＳＢを出力する。一方、ＡＮＤ回路３１からＮＯＲ回路３３に入力される信号ＲＢは、Ｌレベルで保持される。ＲＳフリップフロップ回路９は、入力信号ＳＢがＨレベルであり、入力信号ＲＢがＬレベルであるとき、Ｈレベルの信号ＯＵＴＡ及びＬレベルの信号ＯＵＴＢをそれぞれ出力する。なお、その後、入力信号ＳＢ，ＲＢがともにＬレベルになると、出力信号ＯＵＴＡ，ＯＵＴＢのレベルはそのまま保持される。

図５に示されるように、図４に示されたレベルシフト回路３は、入力信号ＩＮＡ，ＩＮＢと出力信号ＯＵＴＡ，ＯＵＴＢとの間で、デューティサイクル及び位相が同一になる。

図４に示されたレベルシフト回路３によれば、レベルシフト回路部４の後段にパルス生成回路８を設けることにより、第１及び第２の各レベルシフト回路部６，７の出力信号の一方がＨレベルからＬレベルに変化したときパルスが生成され、そのパルスが生成されたときに、出力信号ＯＵＴＡ，ＯＵＴＢのレベルを変化させるので、第１及び第２の各レベルシフト回路部６，７の出力信号がＬレベルからＨレベルになるのを待たずに、出力信号ＯＵＴＡ，ＯＵＴＢを変化させることができる。よって、小規模な回路構成で、入力信号と出力信号の電圧差が大きい場合であっても十分に動作することができると共に、入力信号ＩＮＡ，ＩＮＢと出力信号ＯＵＴＡ，ＯＵＴＢとの間で、デューティサイクル及び位相を同一にすることができる。

なお、パルス生成回路８におけるインバータ回路１２，１７は、省略されてもよい。その場合は、各遅延回路を構成するインバータ回路の個数は偶数である。

なお、本発明によるレベルシフト回路のレベルシフト回路部の構成は、図２及び図４に示されたものに限られず、２つのレベルシフト回路部を備え、一方のレベルシフト回路部がレベルシフト動作を停止すると、他方のレベルシフト回路部がレベルシフト動作を開始する構成を有するものであればよい。例えば、図６、図７及び図８にそれぞれ示されたレベルシフト回路１０５であってもよい。

本発明によるレベルシフト回路を有するレベルシフト装置の構成例を示す回路図である。本発明の実施の形態１によるレベルシフト回路を有するレベルシフト装置の詳細な構成例を示す回路図である。図２に示されたレベルシフト回路の動作例を示すタイミングチャートである。本発明の実施の形態１による他のレベルシフト回路を有するレベルシフト装置の詳細な構成例を示す回路図である。図４に示されたレベルシフト回路の動作例を示すタイミングチャートである。従来のレベルシフト回路を有するレベルシフト装置の構成例を示す回路図である。従来の他のレベルシフト回路を有するレベルシフト装置の構成例を示す回路図である。従来の他のレベルシフト回路の例を示す回路図である。図６に示されたレベルシフト回路の動作例を示すタイミングチャートである。

符号の説明

１インバータ装置
２インバータ回路
３レベルシフト回路
４レベルシフト回路部
５タイミング調整回路部
６第１のレベルシフト回路部
７第２のレベルシフト回路部
８パルス生成回路
９ＲＳフリップフロップ回路
１２〜１５、１７〜２０インバータ回路
１６、２１〜２３ＮＡＮＤ回路
３１、３２ＡＮＤ回路
３３、３４ＮＯＲ回路

Claims

所定の第１正側電源電圧と所定の負側電源電圧との間の振幅を有する２値の相反するレベルの一対の入力信号を、前記第１正側電源電圧よりも大きい所定の第２正側電源電圧と前記負側電源電圧との間の振幅を有する信号にそれぞれレベルシフトさせて２値の相反するレベルの一対の出力信号を生成して出力するレベルシフト回路において、
前記一対の入力信号の一方を、前記第２正側電源電圧と前記負側電源電圧との間の振幅を有する２値の信号にレベルシフトさせて出力する第１のレベルシフト回路部と、
前記一対の入力信号の他方を、前記第２正側電源電圧と前記負側電源電圧との間の振幅を有する２値の信号にレベルシフトさせて出力する第２のレベルシフト回路部と、
前記第１及び第２の各レベルシフト回路部からそれぞれ出力された信号のレベル変化のタイミングを調整するタイミング調整回路部と
を備え、
前記第１及び第２の各レベルシフト回路部は、その一方がレベルシフト動作を停止すると、他方がレベルシフト動作を開始し、
前記タイミング調整回路部は、前記第１及び第２の各レベルシフト回路部の一方がレベルシフト動作を停止してから他方がレベルシフト動作を停止するまでの時間をパルス幅とする、前記第２正側電源電圧と負側電圧との間の振幅を有する２値の相反するレベルの前記一対の出力信号を生成して出力するものであり、
更に前記タイミング調整回路部は、前記第１及び第２の各レベルシフト回路部の一方がレベルシフト動作を停止したときワンショットパルスを生成しそのワンショットパルスが生成されたときに前記一対の出力信号のレベルを変化させる
ことを特徴とするレベルシフト回路。
前記タイミング調整回路部は、
前記第１のレベルシフト回路部がレベルシフト動作を停止すると所定の第１のワンショットパルス信号を生成して出力し、前記第２のレベルシフト回路部がレベルシフト動作を停止すると所定の第２のワンショットパルス信号を生成して出力するパルス生成回路部と、
前記第１のワンショットパルス信号が出力されてから前記第２のワンショットパルス信号が出力されるまでの時間をパルス幅とする前記一対の出力信号を生成して出力する出力回路部と
を備えることを特徴とする請求項１に記載のレベルシフト回路。
前記パルス生成回路部は、
前記第１のレベルシフト回路部の出力信号がＬｏｗレベルになってレベルシフト動作を停止すると前記第１のワンショットパルス信号を生成して出力する第１のパルス生成回路部と、
前記第２のレベルシフト回路部の出力信号がＬｏｗレベルになってレベルシフト動作を停止すると前記第２のワンショットパルス信号を生成して出力する第２のパルス生成回路部と
を備えることを特徴とする請求項２に記載のレベルシフト回路。
前記第１のパルス生成回路部は、
前記第１のレベルシフト回路部からの出力信号を所定の時間遅延させて出力する第１の遅延回路と、
前記第１のレベルシフト回路部からの出力信号とその第１の遅延回路からの出力信号とを入力とし、前記第１のレベルシフト回路部の出力信号がＬｏｗレベルになってレベルシフト動作を停止するとその第１の遅延回路による前記遅延時間をパルス幅とする前記第１のワンショットパルス信号を生成して出力する第１の論理回路と
を備え、
前記第２のパルス生成回路部は、
前記第２のレベルシフト回路部からの出力信号を前記所定の時間遅延させて出力する第２の遅延回路と、
前記第２のレベルシフト回路部からの出力信号とその第２の遅延回路からの出力信号とを入力とし、前記第２のレベルシフト回路部の出力信号がＬｏｗレベルになってレベルシフト動作を停止するとその第２の遅延回路による前記遅延時間をパルス幅とする前記第２のワンショットパルス信号を生成して出力する第２の論理回路と
を備えることを特徴とする請求項３に記載のレベルシフト回路。
前記出力回路部は、ＲＳフリップフロップ回路であることを特徴とする請求項２から４のいずれかに記載のレベルシフト回路。
前記第１及び第２の各遅延回路は、それぞれ少なくとも１つのインバータ回路が直列に接続されて構成され、
前記第１及び第２の各論路回路は、それぞれＮＡＮＤ回路であり、
前記ＲＳフリップフロップ回路は、ＮＡＮＤ回路で構成されていることを特徴とする請求項５に記載のレベルシフト回路。
前記第１及び第２の各遅延回路は、それぞれ少なくとも１つのインバータ回路が直列に接続されて構成され、
前記第１及び第２の各論路回路は、それぞれＡＮＤ回路であり、
前記ＲＳフリップフロップ回路は、ＮＯＲ回路で構成されていることを特徴とする請求項５に記載のレベルシフト回路。
前記第１のレベルシフト回路部からの出力信号を反転して前記第１の遅延回路と前記第１の論理回路に出力する第１のインバータ回路と、
前記第２のレベルシフト回路部からの出力信号を反転して前記第２の遅延回路と前記第２の論理回路に出力する第２のインバータ回路と
を備え、
前記第１及び第２の各遅延回路は、それぞれ奇数個のインバータ回路が直列に接続されて構成されることを特徴とする請求項６又は７に記載のレベルシフト回路。
前記第１のレベルシフト回路部は、
前記第２正側電源電圧と負側電源電圧との間に接続された、前記第２のレベルシフト回路部の出力信号の電圧レベルに応じて動作する第１のＰチャネル型トランジスタと前記一対の入力信号の一方の信号に応じて動作する第１のＮチャネル型トランジスタとが直列に接続されてなる第１の直列回路と、
前記第１のＮチャネル型トランジスタに並列に接続され、前記第２のレベルシフト回路部の出力信号の電圧レベルに応じて動作する第２のＮチャネル型トランジスタと
を備え、
前記第２のレベルシフト回路部は、
前記第２正側電源電圧と負側電源電圧との間に接続された、前記第１のレベルシフト回路部の出力信号の電圧レベルに応じて動作する第２のＰチャネル型トランジスタと前記一対の入力信号の他方の信号に応じて動作する第３のＮチャネル型トランジスタとが直列に接続されてなる第２の直列回路と、
前記第３のＮチャネル型トランジスタに並列に接続され、前記第１のレベルシフト回路部の出力信号の電圧レベルに応じて動作する第４のＮチャネル型トランジスタと
を備え、
前記第１のレベルシフト回路部は、前記第１のＰチャネル型トランジスタと前記第１のＮチャネルトランジスタとの接続部から出力信号を出力し、前記第１のＰチャネル型トランジスタがオフするとレベルシフト動作を停止し、
前記第２のレベルシフト回路部は、前記第２のＰチャネル型トランジスタと前記第３のＮチャネルトランジスタとの接続部から出力信号を出力し、前記第２のＰチャネル型トランジスタがオフするとレベルシフト動作を停止することを特徴とする請求項１から８のいずれかに記載のレベルシフト回路。