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KR102673421B1 - 반도체 패키지의 제조 방법 - Google Patents

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KR102673421B1
KR102673421B1 KR1020190106468A KR20190106468A KR102673421B1 KR 102673421 B1 KR102673421 B1 KR 102673421B1 KR 1020190106468 A KR1020190106468 A KR 1020190106468A KR 20190106468 A KR20190106468 A KR 20190106468A KR 102673421 B1 KR102673421 B1 KR 102673421B1
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KR
South Korea
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semiconductor package
shield layer
groove
manufacturing
package substrate
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병득 장
영석 김
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가부시기가이샤 디스코
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Abstract

(과제) 소요 공수의 증가를 억제할 수 있는 반도체 패키지의 제조 방법을 제공하는 것.
(해결 수단) 반도체 패키지의 제조 방법은, 상면측으로부터 적어도 배선 기판에 구비되는 그라운드 라인을 가공 홈 내에 노출시키는 깊이 이상이고 반도체 패키지 기판을 완전 절단하지 않는 깊이까지 분할 예정 라인을 따라 제 1 절삭 블레이드로 절입하여, 봉지제의 적어도 상면에 제 1 폭을 갖는 가공 홈을 형성하는 홈 형성 공정과, 봉지제측 상방으로부터 도전성 재료로, 가공 홈의 측면 및 가공 홈의 바닥면 및 봉지제 상면에 실드층을 형성하는 실드층 형성 공정과, 실드층 형성 공정을 실시한 후에, 제 2 절삭 블레이드에 의해 가공 홈을 따라 측면에 형성된 실드층을 제거하지 않는 폭으로 절입하여, 반도체 패키지 기판을 분할하는 분할 공정을 포함한다.

Description

반도체 패키지의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR PACKAGE}
본 발명은, 반도체 패키지의 제조 방법에 관한 것이다.
반도체 패키지 기판은, 배선 기판 상에 반도체 칩이 마운트되고 그 반도체 칩이 수지 등의 봉지제에 의해 봉지된 것이 일반적이다 (예를 들어, 특허문헌 1 참조). 그러나, 최근, 배선 기판의 반도체 칩의 반대측에 접합하는 땜납 볼 옆의 스페이스를 유효 활용하기 위해 땜납 볼의 사이에 추가로 반도체 칩을 설치하고, 배선 기판의 양측을 봉지제로 봉지한다는 반도체 패키지 기판이 출현하고 있다.
일본 특허출원 2017-084105호
배선 기판의 양면에 반도체 칩을 설치하는 반도체 패키지 기판은, 통상, 개개의 반도체 패키지로 분할된 후에, 도전성의 실드층에 의해 피복된다. 도전성의 실드층은, 스퍼터링에 의해 반도체 패키지의 외표면 상에 형성된다. 전술한 바와 같이 실드층을 형성하는 종래의 반도체 패키지의 제조 방법은, 이하의 문제점이 있다.
개편화된 반도체 패키지에 실드층을 형성하는 경우, 반도체 패키지의 두께가 두꺼운 만큼, 보텀측에 충분한 두께의 실드층을 형성하기 어려움과 함께 보텀측의 실드층의 밀착력이 약한 경향이 있었다. 또, 스퍼터링시에 반도체 패키지를 지지하는 스퍼터링용 테이프에도 실드층의 성분이 달라붙음으로써, 스퍼터링 후에 반도체 패키지를 스퍼터링용 테이프로부터 픽업할 때에 실드층의 박리나 실드층에 버가 발생하는 등의 품질 불량을 일으킬 가능성이 있었다.
그러나, 배선 기판의 하측의 반도체 칩이, 다른 반도체 칩에 영향을 주는 전자파를 발생하지 않는 것이거나, 배선 기판 내의 금속으로 이루어지는 배선이나 실장용의 땜납 볼에 의해 차폐되는 주파수의 전자파를 발생시키는 것이라면, 배선 기판의 상면을 피복하여 배선 기판의 그라운드 라인에 접속하는 실드층까지 형성되어 있다면, 보텀측 전체에 반드시 실드층을 형성할 필요는 없다.
또, 전술한 바와 같이 스퍼터링에 의해 실드층을 형성하는 반도체 패키지의 제조 방법은, 개편화된 후의 반도체 패키지가, 스퍼터링 전에, 개편화할 때에 지지된 다이싱 테이프로부터 스퍼터링용 테이프로 옮겨 쌓는 것이 필요했기 때문에, 이 옮겨 쌓는 작업이, 개편화된 반도체 패키지를 1 개씩 옮겨 쌓을 필요가 있어, 소요 공수가 증가해 버린다. 따라서, 전술한 바와 같이 스퍼터링에 의해 실드층을 형성하는 반도체 패키지의 제조 방법은, 제조에 관련된 소요 공수가 증가해 버린다는 문제가 있었다. 또, 개편화된 반도체 패키지는, 도금 프로세스에 의해 실드층을 적용할 수 없다는 단점도 있었다.
따라서, 본 발명의 목적은, 소요 공수의 증가를 억제할 수 있는 반도체 패키지의 제조 방법을 제공하는 것이다.
본 발명에 의하면, 교차하는 복수의 분할 예정 라인으로 구획된 배선 기판의 상면에 복수의 반도체 칩이 마운트되고, 그 배선 기판의 하면에 복수의 땜납 볼이 마운트되고, 양면이 봉지제에 의해 봉지된 반도체 패키지 기판을 그 분할 예정 라인을 따라 분할하여 반도체 패키지를 제조하는 반도체 패키지의 제조 방법으로서, 그 상면측으로부터 적어도 그 배선 기판에 구비되는 그라운드 라인을 가공 홈 내에 노출시키는 깊이 이상이고 그 반도체 패키지 기판을 완전 절단하지 않는 깊이까지 그 분할 예정 라인을 따라 제 1 절삭 수단으로 절입하여, 그 봉지제의 적어도 상면에 제 1 폭을 갖는 가공 홈을 형성하는 홈 형성 공정과, 그 홈 형성 공정을 실시한 후, 그 봉지제측 상방으로부터 도전성 재료로, 그 가공 홈의 측면 및 그 가공 홈의 바닥면 및 그 봉지제 상면에 실드층을 형성하는 실드층 형성 공정과, 그 실드층 형성 공정을 실시한 후에, 제 2 절삭 수단에 의해 그 가공 홈을 따라 그 측면에 형성된 실드층을 제거하지 않는 폭으로 절입하여, 그 반도체 패키지 기판을 분할하는 분할 공정을 구비하는 것을 특징으로 하는, 반도체 패키지의 제조 방법이 제공된다.
바람직하게는, 그 홈 형성 공정에 있어서, 그 가공 홈은, 상면의 제 1 폭이 바닥면의 제 2 폭보다 크고 그 가공 홈의 측면에는 경사가 형성된다.
본원 발명은, 소요 공수의 증가를 억제할 수 있다는 효과를 발휘한다.
도 1 은, 제 1 실시형태에 관련된 반도체 패키지의 제조 방법에 의해 제조되는 반도체 패키지를 모식적으로 나타내는 단면도이다.
도 2 는, 제 1 실시형태에 관련된 반도체 패키지의 제조 방법에 의해 반도체 패키지로 분할되는 반도체 패키지 기판의 일부를 나타내는 평면도이다.
도 3 은, 도 2 중의 III-III 선을 따른 단면도이다.
도 4 는, 제 1 실시형태에 관련된 반도체 패키지의 제조 방법의 흐름을 나타내는 플로 차트이다.
도 5 는, 도 4 에 나타낸 반도체 패키지의 제조 방법의 홈 형성 공정에 있어서 다이싱 테이프로 반도체 패키지 기판을 지지한 상태를 모식적으로 나타내는 단면도이다.
도 6 은, 도 4 에 나타낸 반도체 패키지의 제조 방법의 홈 형성 공정을 모식적으로 나타내는 단면도이다.
도 7 은, 도 4 에 나타낸 반도체 패키지의 제조 방법의 홈 형성 공정 후의 반도체 패키지 기판을 모식적으로 나타내는 단면도이다.
도 8 은, 도 4 에 나타낸 반도체 패키지의 제조 방법의 홈 형성 공정에 있어서 스퍼터 테이프로 반도체 패키지 기판을 지지한 상태를 모식적으로 나타내는 단면도이다.
도 9 는, 도 4 에 나타낸 반도체 패키지의 제조 방법의 실드층 형성 공정 후의 반도체 패키지 기판을 모식적으로 나타내는 단면도이다.
도 10 은, 도 4 에 나타낸 반도체 패키지의 제조 방법의 분할 공정을 모식적으로 나타내는 단면도이다.
도 11 은, 도 4 에 나타낸 반도체 패키지의 제조 방법의 분할 공정 후의 반도체 패키지 기판을 모식적으로 나타내는 단면도이다.
도 12 는, 제 2 실시형태에 관련된 반도체 패키지의 제조 방법의 홈 형성 공정에 있어서 다이싱 테이프로 반도체 패키지 기판을 지지한 상태를 모식적으로 나타내는 단면도이다.
도 13 은, 제 2 실시형태에 관련된 반도체 패키지의 제조 방법의 분할 공정을 모식적으로 나타내는 단면도이다.
도 14 는, 제 2 실시형태에 관련된 반도체 패키지의 제조 방법의 분할 공정 후의 반도체 패키지 기판을 모식적으로 나타내는 단면도이다.
이하, 본 발명 실시형태에 대해, 도면을 참조하면서 상세하게 설명한다. 이하의 실시형태에 기재한 내용에 의해 본 발명이 한정되는 것은 아니다. 또, 이하에 기재한 구성 요소에는, 당업자가 용이하게 상정할 수 있는 것, 실질적으로 동일한 것이 포함된다. 또한, 이하에 기재한 구성은 적절히 조합하는 것이 가능하다. 또, 본 발명의 요지를 일탈하지 않는 범위에서 구성의 여러 가지의 생략, 치환 또는 변경을 실시할 수 있다.
〔제 1 실시형태〕
본 발명의 제 1 실시형태에 관련된 반도체 패키지의 제조 방법을 도면에 기초하여 설명한다. 도 1 은, 제 1 실시형태에 관련된 반도체 패키지의 제조 방법에 의해 제조되는 반도체 패키지를 모식적으로 나타내는 단면도이다. 도 2 는, 제 1 실시형태에 관련된 반도체 패키지의 제조 방법에 의해 반도체 패키지로 분할되는 반도체 패키지 기판의 일부를 나타내는 평면도이다. 도 3 은, 도 2 중의 III-III 선을 따른 단면도이다. 도 4 는, 제 1 실시형태에 관련된 반도체 패키지의 제조 방법의 흐름을 나타내는 플로 차트이다.
제 1 실시형태에 관련된 반도체 패키지의 제조 방법은, 도 1 에 나타내는 반도체 패키지를 제조하는 방법이다. 제 1 실시형태에 관련된 반도체 패키지의 제조 방법에 의해 제조되는 반도체 패키지 (1) 는, 이른바 EMI (Electro-Magnetic Interference) 로 차단을 필요로 하는 모든 패키지의 반도체 장치이고, 외면의 실드층 (7) 에 의해 주위로의 전자 노이즈의 누설을 억제하도록 구성되어 있다.
반도체 패키지 (1) 는, 도 1 에 나타내는 바와 같이, 배선 기판 (인터포저 기판이라고도 한다) (2) 과, 배선 기판 (2) 의 상면 (21) 에 마운트된 복수의 반도체 칩 (3) 과, 배선 기판 (2) 의 하면 (22) 에 마운트된 복수의 땜납 볼 (4) 과, 하면 (22) 에 마운트된 하면측 반도체 칩 (5) 과, 배선 기판 (2) 의 상면 (21) 및 하면 (22) 을 봉지한 봉지제 (6) 와, 실드층 (7) 을 구비한다.
배선 기판 (2) 은, 절연성의 절연판 (23) 과, 절연판 (23) 의 내부에 형성된 그라운드 라인 (24) 을 구비한다. 그라운드 라인 (24) 은, 배선 기판 (2) 의 절연판 (23) 의 내부에 매설되고, 도전성의 금속에 의해 구성되어 있다. 또, 배선 기판 (2) 의 상면 (21) 및 하면 (22) 에는, 반도체 칩 (3, 5) 에 접속되는 전극이나 각종 배선이 형성되어 있다.
반도체 칩 (3) 및 하면측 반도체 칩 (5) 은, IC (Integrated Circuit) 또는 LSI (Large Scale Integration) 등을 구비한다. 제 1 실시형태에서는, 반도체 칩 (3) 은, 배선 기판 (2) 의 상면 (21) 에 등간격으로 9 개 마운트되고, 하면측 반도체 칩 (5) 은, 배선 기판 (2) 의 하면 (22) 의 중앙에 1 개 마운트되어 있다. 또, 제 1 실시형태에 있어서, 반도체 칩 (3) 은, 하면에 형성된 도시되지 않은 전극을 배선 기판 (2) 의 상면 (21) 에 직접 접속하는 플립 칩 본딩에 의해 배선 기판 (2) 의 상면 (21) 에 마운트된다. 또, 제 1 실시형태에 있어서, 하면측 반도체 칩 (5) 은, 상면에 와이어 (8) 의 일단이 접속되고, 배선 기판 (2) 의 하면에 와이어 (8) 의 타단이 접속되는, 소위 와이어 본딩에 의해 배선 기판 (2) 의 하면 (22) 에 마운트된다. 땜납 볼 (4) 은, 도전성의 금속에 의해 구성되고, 배선 기판 (2) 의 하면 (22) 의 하면측 반도체 칩 (5) 의 주위에 복수 형성되어 있다. 땜납 볼 (4) 은, 하면측 반도체 칩 (5) 으로부터의 전자 노이즈의 주위로의 누설을 억제한다.
봉지제 (6) 는, 절연성의 합성 수지에 의해 구성되고, 반도체 칩 (3), 하면측 반도체 칩 (5), 와이어 (8) 및 땜납 볼 (4) 의 배선 기판 (2) 근처의 기단부를 봉지 (피복) 하고 있다. 봉지제 (6) 는, 에폭시 수지, 실리콘 수지, 우레탄 수지, 불포화 폴리에스테르 수지, 아크릴우레탄 수지, 또는 폴리이미드 수지 등에 의해 구성된다. 또, 땜납 볼 (4) 의 배선 기판 (2) 으로부터 떨어진 측의 선단부는, 봉지제 (6) 의 밖으로 노출되어 있다.
실드층 (7) 은, 구리, 티탄, 니켈, 금 등 중 하나 이상의 도전성의 금속에 의해 구성되고, 성막된 두께 수 ㎛ 이상의 다층막이다. 실드층 (7) 은, 배선 기판 (2) 의 상면 (21) 과 평행한 봉지제 (6) 의 상면 (61), 상면 (61) 에 이어지고 배선 기판 (2) 보다 상면 (61) 근처의 봉지제 (6) 의 외측면 (62), 및 배선 기판 (2) 의 외측면 (25) 상에 형성되고, 그라운드 라인 (24) 과 접속하고 있다. 외측면 (62) 은, 상면 (61) 으로부터 봉지제 (6) 의 하면 (63) 을 향함에 따라 서서히 반도체 패키지 (1) 의 외측을 향하는 방향으로 경사져 있다. 실드층 (7) 은, 배선 기판 (2) 보다 봉지제 (6) 의 하면 (63) 측에는 형성되어 있지 않다. 또, 제 1 실시형태에서는, 실드층 (7) 은, 배선 기판 (2) 의 외측면 (25) 상에 형성되어 있지만, 본 발명에서는, 그라운드 라인 (24) 에 접속되어 있으면, 배선 기판 (2) 의 그라운드 라인 (24) 보다 하면 (63) 측에 형성되어 있지 않아도 된다. 실드층 (7) 은, 반도체 칩 (3) 으로부터의 전자 노이즈의 주위로의 누설을 억제한다.
전술한 구성의 반도체 패키지 (1) 는, 도 2 및 도 3 에 나타낸 반도체 패키지 기판 (10) 이 분할 예정 라인 (11) 을 따라 분할됨과 함께 실드층 (7) 이 형성되어 제조된다. 반도체 패키지 기판 (10) 은, 도 2 및 도 3 에 나타내는 바와 같이, 복수의 분할 예정 라인 (11) 으로 구획된 배선 기판 (2) 의 상면 (21) 에 복수의 반도체 칩 (3) 이 마운트되고, 배선 기판 (2) 의 하면 (22) 에 복수의 땜납 볼 (4) 이 마운트되고, 상면 (21) 과 하면 (22) 의 양면이 봉지제 (6) 에 의해 봉지된 것이다. 제 1 실시형태에서는, 반도체 패키지 기판 (10) 은, 배선 기판 (2) 의 상면 (21) 의 복수의 분할 예정 라인 (11) 에 의해 구획된 각 영역에 반도체 칩 (3) 이 9 개 마운트되고, 복수의 분할 예정 라인 (11) 에 의해 구획된 각 영역의 하면 (22) 에 하면측 반도체 칩 (5) 이 1 개 마운트되어 있다. 또한, 도 2 및 도 3 에 나타낸 반도체 패키지 기판 (10) 은, 실드층 (7) 이 형성되어 있지 않다. 또, 제 1 실시형태에서는, 반도체 패키지 기판 (10) 은, 도 2 및 도 3 에 나타내는 바와 같이, 배선 기판 (2) 의 외연부를 노출한 상태로 봉지제 (6) 가 반도체 칩 (3) 등을 봉지하고 있고, 배선 기판 (2) 의 외연부의 상면 (21) 에 후술하는 홈 형성 공정 ST1 과 분할 공정 ST3 에 있어서 얼라이먼트하기 위한 얼라이먼트 마크 (26) 를 형성하고 있다. 또한, 제 1 실시형태에서는, 얼라이먼트 마크 (26) 는, 배선 기판 (2) 의 외연부의 상면 (21) 에 형성되어 있지만, 본 발명에서는, 배선 기판 (2) 의 외연부의 하면 (22) 에 형성되어도 되고, 배선 기판 (2) 의 외연부의 상면 (21) 과 하면 (22) 의 쌍방에 형성되어도 된다.
제 1 실시형태에 관련된 반도체 패키지의 제조 방법은, 도 2 및 도 3 에 나타내는 반도체 패키지 기판 (10) 을 분할 예정 라인 (11) 을 따라 분할하고 또한 실드층 (7) 을 형성하여, 반도체 패키지 (1) 를 제조하는 방법이다. 반도체 패키지의 제조 방법은, 도 4 에 나타내는 바와 같이, 홈 형성 공정 ST1 과, 실드층 형성 공정 ST2 와, 분할 공정 ST3 을 구비한다.
(홈 형성 공정)
도 5 는, 도 4 에 나타낸 반도체 패키지의 제조 방법의 홈 형성 공정에 있어서 다이싱 테이프로 반도체 패키지 기판을 지지한 상태를 모식적으로 나타내는 단면도이다. 도 6 은, 도 4 에 나타낸 반도체 패키지의 제조 방법의 홈 형성 공정을 모식적으로 나타내는 단면도이다. 도 7 은, 도 4 에 나타낸 반도체 패키지의 제조 방법의 홈 형성 공정 후의 반도체 패키지 기판을 모식적으로 나타내는 단면도이다.
홈 형성 공정 ST1 은, 상면 (21) 측으로부터 적어도 도 5 에 나타내는 배선 기판 (2) 에 구비되는 그라운드 라인 (24) 을 도 6 에 나타내는 가공 홈 (9) 내에 노출시키는 깊이 이상이고 반도체 패키지 기판 (10) 을 완전 분할하지 않는 깊이까지 분할 예정 라인 (11) 을 따라 제 1 절삭 수단인 제 1 절삭 블레이드 (101) 로 절입하여, 봉지제 (6) 의 적어도 상면 (61) 에 제 1 폭 (91) 인 가공 홈 (9) 을 형성하는 공정이다.
홈 형성 공정 ST1 에서 사용하는 제 1 절삭 블레이드 (101) 는, 절삭날 (102) 의 두께 방향의 중앙이 외주측으로 돌출되고 또한 외주를 향함에 따라 서서히 얇아지는 단면 사다리꼴형으로 형성되어 있다. 제 1 절삭 블레이드 (101) 의 절삭날 (102) 은, 선단 (103) 이 제 1 절삭 블레이드 (101) 의 축심을 따라 평탄하게 형성되고, 선단 (103) 으로부터 축심을 향함에 따라 서서히 제 1 절삭 블레이드 (101) 를 두껍게 하는 방향으로 경사져 있다.
제 1 실시형태에 있어서, 홈 형성 공정 ST1 에서는, 도 5 에 나타내는 바와 같이, 반도체 패키지 기판 (10) 의 평면형보다 큰 다이싱 테이프 (200) 를 봉지제 (6) 의 하면 (63) 에 첩착 (貼着) 하고, 다이싱 테이프 (200) 의 외주연에 환상 프레임 (201) 을 첩착한다. 홈 형성 공정 ST1 에서는, 절삭 장치 (100) 는, 도 6 에 나타내는 바와 같이, 척 테이블 (104) 의 유지면 (105) 에 다이싱 테이프 (200) 를 개재하여 반도체 패키지 기판 (10) 의 봉지제 (6) 의 하면 (63) 측을 흡인 유지한다. 홈 형성 공정 ST1 에서는, 절삭 장치 (100) 의 도시되지 않은 적외선 카메라가 반도체 패키지 기판 (10) 의 봉지제 (6) 의 상면 (61) 을 촬상하여, 반도체 패키지 기판 (10) 과 제 1 절삭 블레이드 (101) 의 위치 맞춤을 실시하는 얼라이먼트를 수행한다. 또한, 제 1 실시형태에 있어서, 얼라이먼트는, 배선 기판 (2) 의 상면 (21) 의 외연부에 형성되어 있는 얼라이먼트 마크 (26) 가 봉지제 (6) 로 봉지되지 않고 노출되어 있으므로, 얼라이먼트 마크 (26) 를 기준으로 실시한다.
홈 형성 공정 ST1 에서는, 절삭 장치 (100) 는, 도 6 에 나타내는 바와 같이, 반도체 패키지 기판 (10) 과 제 1 절삭 블레이드 (101) 를 분할 예정 라인 (11) 을 따라 상대적으로 이동시키면서 제 1 절삭 블레이드 (101) 를 상면 (61) 측으로부터 배선 기판 (2) 의 그라운드 라인 (24) 에 이를 때까지 절입시켜, 반도체 패키지 기판 (10) 의 봉지제 (6) 의 상면 (61) 에 단면 대략 V 자 형상의 가공 홈 (9) 을 형성한다. 제 1 실시형태의 홈 형성 공정 ST1 에서는, 절삭 장치 (100) 는, 제 1 절삭 블레이드 (101) 를 봉지제 (6) 의 상면 (61) 으로부터 배선 기판 (2) 을 분할하고, 또한 봉지제 (6) 의 배선 기판 (2) 보다 하면 (63) 측에는 절입하지 않는 깊이까지 절입시켜 가공 홈 (9) 을 형성한다.
제 1 실시형태에 있어서, 홈 형성 공정 ST1 에서는, 절삭 장치 (100) 는, 제 1 절삭 블레이드 (101) 를 배선 기판 (2) 을 분할하는 깊이까지 절입시키지만, 본 발명에서는, 배선 기판 (2) 의 그라운드 라인 (24) 을 가공 홈 (9) 내에 노출시키는 깊이까지 제 1 절삭 블레이드 (101) 를 절입시키면 되고, 반도체 패키지 기판 (10) 을 완전 분할하지 않으면 제 1 절삭 블레이드 (101) 를 봉지제 (6) 의 배선 기판 (2) 보다 하면 (63) 측에 절입시켜도 된다. 본 발명에서는, 반도체 패키지 기판 (10) 을 완전 분할하지 않는 제 1 절삭 블레이드 (101) 의 절입 깊이란, 제 1 절삭 블레이드 (101) 의 선단 (103) 이 하면 (63) 으로부터 노출되지 않고, 봉지제 (6) 내에 위치하는 깊이이다. 또한, 반도체 패키지 기판 (10) 의 분할 예정 라인 (11) 의 봉지제 (6) 에 가공 홈 (9) 이 형성되면, 가공 홈 (9) 의 측면 (94) 은, 전술한 외측면 (62) 과 외측면 (25) 으로 구성된다.
또한, 홈 형성 공정 ST1 에 있어서, 반도체 패키지 기판 (10) 은, 모든 분할 예정 라인 (11) 에 가공 홈 (9) 이 형성된다. 가공 홈 (9) 은, 도 7 에 나타내는 바와 같이, 제 1 절삭 블레이드 (101) 의 절삭날 (102) 의 외형을 따라 형성되고, 봉지제 (6) 의 상면 (61) 의 제 1 폭 (91) 이, 바닥면 (92) 의 제 2 폭 (93) 보다 크게 형성되고, 가공 홈 (9) 의 측면 (94) 에는, 상면 (61) 및 바닥면 (92) 에 대한 경사가 형성되어 있다. 반도체 패키지의 제조 방법은, 도 7 에 나타내는 바와 같이, 반도체 패키지 기판 (10) 의 모든 분할 예정 라인 (11) 의 봉지제 (6) 의 상면 (61) 측에 가공 홈 (9) 을 형성하면, 실드층 형성 공정 ST2 로 진행된다.
(실드층 형성 공정)
도 8 은, 도 4 에 나타낸 반도체 패키지의 제조 방법의 홈 형성 공정에 있어서 스퍼터 테이프로 반도체 패키지 기판을 지지한 상태를 모식적으로 나타내는 단면도이다. 도 9 는, 도 4 에 나타낸 반도체 패키지의 제조 방법의 실드층 형성 공정 후의 반도체 패키지 기판을 모식적으로 나타내는 단면도이다.
실드층 형성 공정 ST2 는, 봉지제 (6) 측 상방으로부터 도전성 재료인 금속으로, 가공 홈 (9) 의 측면 (94), 가공 홈 (9) 의 바닥면 (92) 및 봉지제 (6) 의 상면 (61) 에 실드층 (7) 을 형성하는 공정이다. 실드층 형성 공정 ST2 에서는, 다이싱 테이프 (200) 를 반도체 패키지 기판 (10) 의 봉지제 (6) 의 하면 (63) 으로부터 박리하고, 도 8 에 나타내는 바와 같이, 반도체 패키지 기판 (10) 의 평면형보다 큰 스퍼터 테이프 (210) 를 봉지제 (6) 의 하면 (63) 에 첩착하고, 스퍼터 테이프 (210) 의 외주연에 환상 프레임 (211) 을 첩착한다.
실드층 형성 공정 ST2 에서는, 용기 내에 반도체 패키지 기판 (10) 을 수용하고, 스퍼터링에 의해 금속을 봉지제 (6) 의 상면 (61) 측으로부터 반도체 패키지 기판 (10) 에 부착시켜 실드층 (7) 을 형성한다. 이와 같이, 제 1 실시형태에서는, 실드층 형성 공정 ST2 는, 소위 스퍼터링에 의해 실드층 (7) 을 형성하지만, 본 발명에서는, 전기 도금에 의해 실드층 (7) 을 형성해도 된다. 반도체 패키지의 제조 방법은, 도 9 에 나타내는 바와 같이, 실드층 (7) 을 형성하면, 분할 공정 ST3 으로 진행된다. 또한, 실드층 형성 공정 ST2 후에 있어서, 반도체 패키지 기판 (10) 은, 도 9 에 나타내는 바와 같이, 모든 분할 예정 라인 (11) 에 형성된 가공 홈 (9) 의 측면 (94), 바닥면 (92) 및 봉지제 (6) 의 상면 (61) 에 실드층 (7) 이 형성된다.
(분할 공정)
도 10 은, 도 4 에 나타낸 반도체 패키지의 제조 방법의 분할 공정을 모식적으로 나타내는 단면도이다. 도 11 은, 도 4 에 나타낸 반도체 패키지의 제조 방법의 분할 공정 후의 반도체 패키지 기판을 모식적으로 나타내는 단면도이다.
분할 공정 ST3 은, 실드층 형성 공정 ST2 를 실시한 후에, 제 2 절삭 수단인 제 2 절삭 블레이드 (111) 에 의해 가공 홈 (9) 을 따라 측면 (94) 에 형성된 실드층 (7) 을 제거하지 않는 폭으로 절입하여, 반도체 패키지 기판 (10) 을 개개의 반도체 패키지 (1) 로 분할하는 공정이다.
분할 공정 ST3 에서 사용하는 제 2 절삭 블레이드 (111) 는, 절삭날 (112) 의 선단 (113) 이 제 2 절삭 블레이드 (111) 의 축심을 따라 대략 평탄하게 형성되어 있다. 제 1 실시형태에 있어서, 제 2 절삭 블레이드 (111) 의 두께는, 가공 홈 (9) 의 바닥면 (92) 에 있어서의 서로 이웃하는 측면 (94) 상의 실드층 (7) 사이의 간격 (71) 과 동일하게 형성되어 있지만, 본 발명에서는, 가공 홈 (9) 의 측면 (94) 의 그라운드 라인 (24) 상의 실드층 (7) 사이의 간격 (72) 보다 얇으면 된다. 요컨대, 제 1 실시형태에서는, 실드층 (7) 을 제거하지 않는 폭은, 가공 홈 (9) 의 바닥면 (92) 에 있어서의 서로 이웃하는 측면 (94) 상의 실드층 (7) 사이의 간격 (71) 과 동일하지만, 본 발명에서는, 가공 홈 (9) 의 측면 (94) 의 그라운드 라인 (24) 상의 실드층 (7) 사이의 간격 (72) 이하이면 된다. 즉, 본 발명에서는, 실드층 (7) 을 제거하지 않는 폭은, 영을 초과하고 또한 가공 홈 (9) 의 측면 (94) 의 그라운드 라인 (24) 상의 실드층 (7) 사이의 간격 (72) 이하이고, 실드층 (7) 의 그라운드 라인 (24) 과 접속하는 부분이 분할 후에 잔존하는 폭이다.
제 1 실시형태에 있어서, 분할 공정 ST3 에서는, 도 10 에 나타내는 바와 같이, 절삭 장치 (110) 는, 척 테이블 (114) 의 유지면 (115) 에 스퍼터 테이프 (210) 를 개재하여 반도체 패키지 기판 (10) 의 봉지제 (6) 의 하면 (63) 측을 흡인 유지한다. 분할 공정 ST3 에서는, 절삭 장치 (110) 의 도시되지 않은 촬상 유닛이 반도체 패키지 기판 (10) 의 봉지제 (6) 의 상면 (61) 을 촬상하여, 반도체 패키지 기판 (10) 과 제 2 절삭 블레이드 (111) 의 위치 맞춤을 실시하는 얼라이먼트를 수행한다. 또한, 제 1 실시형태에 있어서, 얼라이먼트는, 배선 기판 (2) 의 상면 (21) 의 외연부에 형성되어 있는 얼라이먼트 마크 (26) 가 봉지제 (6) 로 봉지되지 않고 노출되어 있으므로, 얼라이먼트 마크 (26) 를 기준으로 실시한다. 또, 분할 공정 ST3 에서는, 스퍼터 테이프 (210) 가 다이싱에 적합하지 않은 경우에는 다이싱 테이프로 바꾸어 붙여도 된다.
분할 공정 ST3 에서는, 절삭 장치 (110) 는, 반도체 패키지 기판 (10) 과 제 2 절삭 블레이드 (111) 를 분할 예정 라인 (11) 을 따라 상대적으로 이동시키면서 제 2 절삭 블레이드 (111) 를 상면 (61) 측으로부터 스퍼터 테이프 (210) 에 이를 때까지 가공 홈 (9) 의 바닥면 (92) 에 절입시켜, 반도체 패키지 기판 (10) 을 개개의 반도체 패키지 (1) 로 분할한다. 반도체 패키지의 제조 방법은, 도 11 에 나타내는 바와 같이, 반도체 패키지 기판 (10) 의 모든 분할 예정 라인 (11) 의 가공 홈 (9) 의 바닥면 (92) 에 제 2 절삭 블레이드 (111) 를 절입시키면 종료된다. 또한, 개개의 분할된 반도체 패키지 (1) 는, 주지된 픽업 장치 등에 의해, 스퍼터 테이프 (210) 로부터 픽업된다.
제 1 실시형태에 관련된 반도체 패키지의 제조 방법은, 홈 형성 공정 ST1 에 있어서, 반도체 패키지 기판 (10) 을 완전 분할하지 않는 깊이까지 제 1 절삭 블레이드 (101) 를 절입하므로, 실드층 형성 공정 ST2 에 있어서의 실드층 (7) 을 형성하기 위한 소요 시간을 억제할 수 있음과 함께, 다이싱 테이프 (200) 로부터 스퍼터 테이프 (210) 로의 반도체 패키지 기판 (10) 의 바꾸어 붙임에 관련된 소요 공수를 억제할 수 있다. 그 결과, 반도체 패키지의 제조 방법은, 소요 공수의 증가를 억제할 수 있다는 효과를 발휘한다.
또, 제 1 실시형태에 관련된 반도체 패키지의 제조 방법은, 홈 형성 공정 ST1 에 있어서, 반도체 패키지 기판 (10) 을 완전 분할하지 않는 깊이까지 제 1 절삭 블레이드 (101) 를 절입하고, 실드층 형성 공정 ST2 에 있어서 실드층 (7) 을 형성하므로, 실드층 (7) 이 스퍼터 테이프 (210) 에 접촉하는 것을 억제할 수 있다. 그 결과, 반도체 패키지의 제조 방법은, 실드층 (7) 의 박리, 및 실드층 (7) 의 버의 발생을 억제할 수 있다.
또, 제 1 실시형태에 관련된 반도체 패키지의 제조 방법은, 홈 형성 공정 ST1 에 있어서, 반도체 패키지 기판 (10) 을 완전 분할하지 않는 깊이까지 제 1 절삭 블레이드 (101) 를 절입하고, 실드층 형성 공정 ST2 에 있어서 실드층 (7) 을 형성하므로, 실드층 (7) 을 하면 (63) 의 근방까지 형성하는 경우가 없다. 그 결과, 제 1 실시형태에 관련된 반도체 패키지의 제조 방법은, 실드층 (7) 의 두께가 특히 하면 (63) 근방에 있어서 얇아지는 것을 억제할 수 있어, 실드층 (7) 의 봉지제 (6) 에 대한 밀착력이 약해지는 것을 억제할 수 있다.
또한, 제 1 실시형태에 관련된 반도체 패키지의 제조 방법은, 하면 (63) 에 스퍼터 테이프 (210) 를 첩착한 상태로 분할 공정 ST3 을 실시했지만, 본 발명에서는, 하면 (63) 으로부터 스퍼터 테이프 (210) 를 박리한 후, 하면 (63) 에 다이싱 테이프를 첩착하여 분할 공정 ST3 을 실시해도 된다.
〔제 2 실시형태〕
본 발명의 제 2 실시형태에 관련된 반도체 패키지의 제조 방법을 도면에 기초하여 설명한다. 도 12 는, 제 2 실시형태에 관련된 반도체 패키지의 제조 방법의 홈 형성 공정에 있어서 다이싱 테이프로 반도체 패키지 기판을 지지한 상태를 모식적으로 나타내는 단면도이다. 도 13 은, 제 2 실시형태에 관련된 반도체 패키지의 제조 방법의 분할 공정을 모식적으로 나타내는 단면도이다. 도 14 는, 제 2 실시형태에 관련된 반도체 패키지의 제조 방법의 분할 공정 후의 반도체 패키지 기판을 모식적으로 나타내는 단면도이다. 또한, 도 12, 도 13 및 도 14 는, 제 1 실시형태와 동일 부분에 동일 부호를 붙여 설명을 생략한다.
제 2 실시형태에 관련된 반도체 패키지 기판의 제조 방법은, 분할 공정 ST3 이 상이하고, 반도체 패키지 기판 (10) 이, 봉지제 (6) 로 봉지되지 않고 노출된 배선 기판 (2) 의 외연부의 상면 (21) 과 하면 (22) 의 쌍방에 얼라이먼트 마크 (26) 가 형성되어 있는 것 이외에, 제 1 실시형태와 동일하다. 제 2 실시형태에 관련된 반도체 패키지 기판의 제조 방법의 분할 공정 ST3 에서는, 도 12 에 나타내는 바와 같이, 반도체 패키지 기판 (10) 의 평면형보다 큰 다이싱 테이프 (220) 를 봉지제 (6) 의 상면 (61) 측에 첩착하고, 다이싱 테이프 (220) 의 외주연에 환상 프레임 (221) 을 첩착함과 함께, 스퍼터 테이프 (210) 를 반도체 패키지 기판 (10) 의 봉지제 (6) 의 하면 (63) 으로부터 박리한다.
제 2 실시형태에 있어서, 분할 공정 ST3 에서는, 도 13 에 나타내는 바와 같이, 절삭 장치 (110) 는, 척 테이블 (114) 의 유지면 (115) 에 다이싱 테이프 (220) 를 개재하여 반도체 패키지 기판 (10) 의 봉지제 (6) 의 상면 (61) 측을 흡인 유지한다. 분할 공정 ST3 에서는, 절삭 장치 (110) 의 도시되지 않은 적외선 카메라가 반도체 패키지 기판 (10) 의 봉지제 (6) 의 하면 (63) 을 촬상하여, 반도체 패키지 기판 (10) 과 제 2 절삭 블레이드 (111) 의 위치 맞춤을 실시하는 얼라이먼트를 수행한다. 또한, 제 2 실시형태에 있어서, 얼라이먼트는, 배선 기판 (2) 의 하면 (22) 의 외연에 얼라이먼트 마크 (26) 가 형성되고, 그 얼라이먼트 마크 (26) 가 봉지제 (6) 로 봉지되지 않고 노출되어 있으므로, 얼라이먼트 마크 (26) 를 기준으로 실시한다.
분할 공정 ST3 에서는, 절삭 장치 (110) 는, 반도체 패키지 기판 (10) 과 제 2 절삭 블레이드 (111) 를 분할 예정 라인 (11) 을 따라 상대적으로 이동시키면서 제 2 절삭 블레이드 (111) 를 하면 (63) 측으로부터 가공 홈 (9) 의 바닥면 (92) 에 이를 때까지 절입시켜, 반도체 패키지 기판 (10) 을 개개의 반도체 패키지 (1) 로 분할한다. 반도체 패키지의 제조 방법은, 도 14 에 나타내는 바와 같이, 반도체 패키지 기판 (10) 의 모든 분할 예정 라인 (11) 의 가공 홈 (9) 의 바닥면 (92) 에 제 2 절삭 블레이드 (111) 를 절입시키면 종료된다. 또한, 개개의 분할된 반도체 패키지 (1) 는, 주지된 픽업 장치 등에 의해, 다이싱 테이프 (220) 로부터 픽업된다.
제 2 실시형태에 관련된 반도체 패키지의 제조 방법은, 홈 형성 공정 ST1 에 있어서, 반도체 패키지 기판 (10) 을 완전 분할하지 않는 깊이까지 제 1 절삭 블레이드 (101) 를 절입하므로, 실드층 형성 공정 ST2 에 있어서의 실드층 (7) 을 형성하기 위한 소요 시간을 억제할 수 있음과 함께, 다이싱 테이프 (200, 220) 와 스퍼터 테이프 (210) 사이에서 반도체 패키지 기판 (10) 의 바꾸어 붙임에 관련된 소요 공수를 억제할 수 있다. 그 결과, 반도체 패키지의 제조 방법은, 제 1 실시형태와 동일하게, 소요 공수의 증가를 억제할 수 있다는 효과를 발휘한다.
또, 제 2 실시형태에 관련된 반도체 패키지의 제조 방법은, 홈 형성 공정 ST1 에 있어서, 반도체 패키지 기판 (10) 을 완전 분할하지 않는 깊이까지 제 1 절삭 블레이드 (101) 를 절입하고, 실드층 형성 공정 ST2 에 있어서 실드층 (7) 을 형성하므로, 실드층 (7) 이 스퍼터 테이프 (210) 에 접촉하는 것을 억제할 수 있다. 그 결과, 반도체 패키지의 제조 방법은, 제 1 실시형태와 동일하게, 실드층 (7) 의 박리, 및 실드층 (7) 의 버의 발생을 억제할 수 있다.
또한, 본 발명은, 상기 실시형태 등에 한정되는 것은 아니다. 즉, 본 발명의 골자를 일탈하지 않는 범위에서 여러 가지 변형하여 실시할 수 있다. 예를 들어, 배선 기판 (2) 의 외연부의 상면 (21) 또는 하면 (22) 에 얼라이먼트 마크 (26) 가 형성되어 있지 않은 경우, 및 배선 기판 (2) 의 외연부를 포함하여 상면 (21) 및 하면 (22) 의 전체가 봉지제 (6) 에 봉지되어 얼라이먼트 마크 (26) 를 검출할 수 없는 경우에는, 절삭 장치 (100, 110) 는, 홈 형성 공정 ST1 및 분할 공정 ST3 에 있어서, 적외선 카메라 또는 촬상 유닛에 의해 반도체 패키지 기판 (10) 을 촬상하고, 분할 예정 라인 (11) 또는 가공 홈 (9) 의 바닥면 (92) 을 검출하여 얼라이먼트를 수행해도 된다.
1 : 반도체 패키지
2 : 배선 기판
3 : 반도체 칩
4 : 땜납 볼
6 : 봉지제
7 : 실드층
9 : 가공 홈
10 : 반도체 패키지 기판
11 : 분할 예정 라인
21 : 상면
22 : 하면
61 : 상면
91 : 제 1 폭
92 : 바닥면
93 : 제 2 폭
94 : 측면
101 : 제 1 절삭 블레이드 (제 1 절삭 수단)
111 : 제 2 절삭 블레이드 (제 2 절삭 수단)
ST1 : 홈 형성 공정
ST2 : 실드층 형성 공정
ST3 : 분할 공정

Claims (2)

  1. 교차하는 복수의 분할 예정 라인으로 구획된 배선 기판의 상면에 복수의 반도체 칩이 마운트되고, 그 배선 기판의 하면에 복수의 땜납 볼이 마운트되고, 양면이 봉지제에 의해 봉지된 반도체 패키지 기판을 그 복수의 분할 예정 라인을 따라 분할하여 반도체 패키지를 제조하는 반도체 패키지의 제조 방법으로서,
    그 배선 기판의 상면측으로부터 적어도 그 배선 기판에 구비되는 그라운드 라인을 가공 홈 내에 노출시키는 깊이 이상이고 그 반도체 패키지 기판을 완전 절단하지 않는 깊이까지 그 복수의 분할 예정 라인을 따라 제 1 절삭 수단으로 절입하여, 그 봉지제의 적어도 상면에 제 1 폭을 갖는 가공 홈을 형성하는 홈 형성 공정과,
    그 홈 형성 공정을 실시한 후, 그 봉지제측 상방으로부터 도전성 재료로, 그 가공 홈의 측면 및 그 가공 홈의 바닥면 및 그 봉지제 상면에 실드층을 형성하는 실드층 형성 공정과,
    그 실드층 형성 공정을 실시한 후에, 제 2 절삭 수단에 의해 그 가공 홈을 따라 그 가공 홈의 측면에 형성된 실드층을 제거하지 않는 폭으로 절입하여, 그 반도체 패키지 기판을 분할하는 분할 공정을 구비하는 것을 특징으로 하는, 반도체 패키지의 제조 방법.
  2. 제 1 항에 있어서,
    그 홈 형성 공정에 있어서,
    그 가공 홈은, 상면의 제 1 폭이 바닥면의 제 2 폭보다 크고 그 가공 홈의 측면에는 경사가 형성되어 있는 것을 특징으로 하는, 반도체 패키지의 제조 방법.
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