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KR102574453B1 - 우수한 열 방출 특성 및 전자기 차폐 특성을 갖는 반도체 패키지 - Google Patents

우수한 열 방출 특성 및 전자기 차폐 특성을 갖는 반도체 패키지 Download PDF

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KR102574453B1
KR102574453B1 KR1020180104781A KR20180104781A KR102574453B1 KR 102574453 B1 KR102574453 B1 KR 102574453B1 KR 1020180104781 A KR1020180104781 A KR 1020180104781A KR 20180104781 A KR20180104781 A KR 20180104781A KR 102574453 B1 KR102574453 B1 KR 102574453B1
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semiconductor chip
layer
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chip
via hole
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고지한
김영석
이정필
형수정
진화일
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삼성전자 주식회사
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Abstract

본 발명의 반도체 패키지는 배선 기판 상에 부착되며 상기 배선 기판과 전기적으로 접속된 제1 반도체 칩; 상기 제1 반도체 칩 상에 부착되고 상기 제1 반도체 칩의 전 표면을 커버하는 매개층; 상기 매개층 상에 부착되고 상기 배선 기판과 전기적으로 접속된 제2 반도체 칩; 상기 배선 기판 상에서 상기 제1 반도체 칩 및 제2 반도체 칩을 덮도록 형성되고, 상기 매개층의 일부 표면을 노출하는 몰드 비아홀을 갖는 몰드층; 상기 몰드 비아홀의 내부 및 상기 몰드층 상에 형성된 전자기 차폐층; 및 상기 몰드 비아홀 내의 상기 전자기 차폐층 상에 상기 몰드 비아홀을 매립하도록 형성된 열 방출층을 포함하되, 상기 몰드층은 상기 몰드 비아홀을 한정(defining)하는 내부 표면 및 상기 몰드 비아홀의 주위에 위치하는 상부 표면을 포함하고, 및 상기 전자기 차폐층은 상기 몰드층의 상기 내부 표면 및 상기 몰드층의 상기 상부 표면에 위치한다.

Description

우수한 열 방출 특성 및 전자기 차폐 특성을 갖는 반도체 패키지{semiconductor package having improved thermal emission and electromagnetic shielding characteristics}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 보다 상세하게는 우수한 열 방출 특성 및 전자기 차폐 특성을 갖는 반도체 패키지에 관한 것이다.
전자 기기의 고속화 및 고성능화 추세에 따라, 전자 기기에 포함되는 반도체 패키지의 열 방출 특성이 우수하여야 전자 기기의 동작 신뢰성이 향상될 수 있다. 더하여, 반도체 패키지는 전자기파(또는 전자파)로 인한 손상 또는 장애 문제가 발생하기 때문에, 반도체 패키지는 전자기 차폐 특성이 우수하여야 전자 기기의 동작 신뢰성이 향상될 수 있다.
본 발명의 기술적 사상이 해결하려는 과제는 우수한 열 방출 특성 및 전자기 차폐 특성을 갖는 반도체 패키지를 제공하는 데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지는 배선 기판 상에 부착되며 상기 배선 기판과 전기적으로 접속된 제1 반도체 칩; 상기 제1 반도체 칩 상에 부착되고 상기 제1 반도체 칩의 전 표면을 커버하는 매개층; 상기 매개층 상에 부착되고 상기 배선 기판과 전기적으로 접속된 제2 반도체 칩; 상기 배선 기판 상에서 상기 제1 반도체 칩 및 제2 반도체 칩을 덮도록 형성되고, 상기 매개층의 일부 표면을 노출하는 몰드 비아홀을 갖는 몰드층; 상기 몰드 비아홀의 내부 및 상기 몰드층 상에 형성된 전자기 차폐층; 및 상기 몰드 비아홀 내의 상기 전자기 차폐층 상에 상기 몰드 비아홀을 매립하도록 형성된 열 방출층을 포함하되, 상기 몰드층은 상기 몰드 비아홀을 한정(defining)하는 내부 표면 및 상기 몰드 비아홀의 주위에 위치하는 상부 표면을 포함하고, 및 상기 전자기 차폐층은 상기 몰드층의 상기 내부 표면 및 상기 몰드층의 상기 상부 표면에 위치한다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지는 배선 기판 상에 부착되며 상기 배선 기판과 전기적으로 접속되고 로직 칩으로 구성된 제1 반도체 칩; 상기 제1 반도체 칩 상에 부착되고 상기 제1 반도체 칩의 전 표면을 커버하는 매개층; 상기 매개층 상에 부착되고 상기 배선 기판과 전기적으로 접속되고 메모리 칩으로 구성된 제2 반도체 칩; 상기 매개층 상에 상기 제2 반도체 칩과 떨어져서 부착되고 상기 배선 기판과 전기적으로 접속되고 메모리 칩으로 구성된 제3 반도체 칩; 상기 배선 기판 상에서 상기 제1 반도체 칩, 제2 반도체 칩 및 제3 반도체 칩을 덮도록 형성되고, 상기 매개층의 일부 표면을 노출하는 몰드 비아홀을 갖는 몰드층; 상기 몰드 비아홀의 내부 및 상기 몰드층 상에 형성된 전자기 차폐층; 및 상기 몰드 비아홀 내의 상기 전자기 차폐층 상에 상기 몰드 비아홀을 매립하도록 형성된 열 방출층을 포함하되, 상기 몰드층은 상기 몰드 비아홀을 한정(defining)하는 내부 표면 및 상기 몰드 비아홀의 주위에 위치하는 상부 표면을 포함하고, 및 상기 전자기 차폐층은 상기 몰드층의 상기 내부 표면 및 상기 몰드층의 상기 상부 표면에 위치한다.
또한, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지는 배선 기판 상에 부착되며, 상기 배선 기판과 전기적으로 접속되고 발열원을 포함하는 로직 칩으로 구성된 제1 반도체 칩; 상기 제1 반도체 칩 상에 부착되고 상기 제1 반도체 칩의 전 표면을 커버하는 매개층; 상기 매개층 상에 부착되고 상기 배선 기판과 전기적으로 접속되고 메모리 칩으로 구성된 제2 반도체 칩; 상기 매개층 상에 상기 제2 반도체 칩과 떨어져서 부착되고 상기 배선 기판과 전기적으로 접속되고 메모리 칩으로 구성된 제3 반도체 칩; 상기 배선 기판 상에서 상기 제1 반도체 칩, 제2 반도체 칩 및 제3 반도체 칩을 덮도록 형성되고, 상기 제2 반도체 칩과 제3 반도체 칩 사이 부분, 및 상기 제2 반도체 칩 및 상기 제3 반도체 칩과 떨어져 상기 매개층의 모서리 부분에 상기 매개층의 일부 표면을 노출하게 구성된 복수개의 몰드 비아홀들을 갖는 몰드층; 상기 몰드 비아홀 각각의 내부 및 상기 몰드층 상에 형성된 전자기 차폐층; 및 상기 몰드 비아홀 각각의 상기 전자기 차폐층 상에 상기 몰드 비아홀들을 매립하도록 형성된 열 방출층을 포함하되, 상기 몰드층은 상기 몰드 비아홀들을 한정(defining)하는 내부 표면들 및 상기 몰드 비아홀들의 주위에 위치하는 상부 표면을 포함하고, 및 상기 전자기 차폐층은 상기 몰드층의 상기 내부 표면들 및 상기 몰드층의 상기 상부 표면에 위치한다.
본 발명의 반도체 패키지는 전자기 차폐층을 포함하여 반도체 칩들이 전자기파에 의한 영향을 받지 않을 수 있다. 더하여, 본 발명의 반도체 패키지는 매개층, 몰드 비아홀 및 열 방출층을 포함하여 열을 용이하게 방출하기 때문에 반도체 칩들의 동작 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 평면도이다.
도 2는 도 1의 반도체 패키지의 요부 단면도이다.
도 3은 도 1 및 도 2의 반도체 패키지의 발열원, 몰드 비아홀, 전자기 차폐층 및 열 방출층의 다양한 배치 상태를 설명하기 위하여 도시한 평면도이다.
도 4는 도 1 및 도 2의 반도체 패키지의 몰드 비아홀의 내벽에 컨포몰하게 형성된 전자기 차폐층을 도시한 요부 단면도이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 요부 단면도이다.
도 6은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 요부 단면도이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 요부 단면도이다.
도 8은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 평면도이다.
도 9는 도 8의 반도체 패키지의 요부 단면도이다.
도 10은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지 요부 단면도이다.
도 11 내지 도 14는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 제조 방법을 설명하기 위한 요부 단면도들이다.
도 15 내지 도 17은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 제조 방법을 설명하기 위한 요부 단면도들이다.
도 18은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 포함하는 전자 시스템의 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 본 발명의 실시예들은 어느 하나로만 구현될 수도 있고, 또한, 이하의 실시예들은 하나 이상을 조합하여 구현될 수도 있다.
따라서, 본 발명의 기술적 사상을 하나의 실시예에 국한하여 해석되지는 않는다. 첨부 도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물중 적어도 일부의 비례는 과장될 수도 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 평면도이고, 도 2는 도 1의 반도체 패키지의 요부 단면도이다.
구체적으로, 도 2는 도 1의 A-A'에 의한 요부 단면도일 수 있다. 도 2는 도 1의 A-A'측에서 바라본 요부 단면도일 수 있다. 반도체 패키지(10)는 시스템-인-패키지(system-in-package; SIP) 및 멀티 스택 패키지(multi stack package)일 수 있다. 반도체 패키지(10)는 복수개의 반도체 칩들(CH1, CG2, CG3)이 포함된 전자 시스템일 수 있다. 반도체 패키지(10)는 프로세서(Processor), 응용 프로세서(Application processor) 또는 모뎀 등일 수 있다.
반도체 패키지(10)는 배선 기판(102), 매개층(114), 제1 반도체 칩(CH1), 제2 반도체 칩(CG2), 제3 반도체 칩(CG3), 몰드층(116a, 116b), 전자기 차폐층(120a, 120b), 및 열 방출층(122a, 122b, 122c)을 포함할 수 있다. 도 1에서, 전자기 차폐층(120a, 120b)은 통칭하여 참조번호 120으로 표시한다.
본 실시예의 반도체 패키지(10)는 편의상 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)을 포함하는 것으로 도시되나. 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)중 어느 하나만 포함할 수 있다.
배선 기판(102)은 회로 패턴을 가지는 인쇄 회로 기판(PCB, print circuit board)일 수 있다. 배선 기판(102)은 X 방향, 및 X 방향과 수직한 Y 방향으로 일정 길이를 가질 수 있다. 일정한 면적을 배선 기판(102)의 하면에 외부 단자(104)가 배치될 수 있다. 외부 단자(104)는 전도성 물질을 포함하며 솔더볼의 형상을 가질 수 있다. 외부 단자(104)는 제1 반도체 칩(CH1), 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)을 외부 전기 장치(미도시)와 전기적으로 연결시킬 수 있다.
제1 반도체 칩(CH1)이 배선 기판(102) 상에 부착 및 배치될 수 있다. 제1 반도체 칩(CH1)은 배선 기판(102) 상에 X-Y 평면에 수직한 Z 방향으로 부착될 수 있다. 제1 반도체 칩(CH1)은 로직 칩일 수 있다. 제1 반도체 칩(CH1)은 중앙 처리 장치(CPU)를 포함할 수 있다. 제1 반도체 칩(CH1)은 집적 회로, 예를 들어, 메모리 회로, 로직 회로 혹은 이들의 조합을 포함할 수 있다. 제1 반도체 칩(CH1)에는 열이 발생하는 발열원(110a, 110b, 110c)이 포함될 수 있다.
발열원(110a, 110b, 110c)은 집적 회로를 구성하기 위해 필요한 기능을 하드 웨어 또는 소프트웨어 상태로 정리한 블록일 수 있다. 예를 들어, 발열원(110a, 110b, 110c)은 중앙 처리 장치(CPU) 또는 중앙 처리 장치(CPU)의 회로일 수 있다. 발열원(110a, 110b, 110c)은 제1 반도체 칩(CH1)의 회로 설계에 의해 정해질 수 있다. 발열원(110a, 110b, 110c)은 도 1에 도시한 바와 같이 평면상으로 제1 반도체 칩(CH1)의 모서리 부분에 서로 떨어져 배치될 수 있다.
제1 반도체 칩(CH1)의 하부에 접속 범프(108)가 배치될 수 있다. 접속 범프(108)는 배선 기판(102)과 제1 반도체 칩(CH1) 사이에 개재될 수 있다. 제1 반도체 칩(CH1)은 접속 범프(108)를 통해 배선 기판(102)과 전기적으로 접속될 수 있다. 접속 범프(108)는 제1 반도체 칩(CH1)과 배선 기판(102)을 전기적으로 연결하는 접속 단자일 수 있다. 접속 범프(108)는 전도성 물질로 형성할 수 있다.
제1 반도체 칩(CH1) 상에 접착층(112)을 이용하여 매개층(114)이 부착될 수 있다. 매개층(114)은 제1 반도체 칩(CH1)에서 발생하는 열을 전달하는 중간층일 수 있다. 매개층(114)은 제1 반도체 칩(CH1)의 전 표면을 커버할 수 있다. 매개층(114)은 히트 스프레더(heat spreader, HS)일 수 있다. 히트 스프레더(HS)는 제1 반도체 칩(CH1)에서 발생하는 열을 분산시키는 역할을 수행할 수 있다. 히트 스프레더(HS)는 금속, 금속 합금, 탄소 소재 등 열전도도가 높은 물질로 구성할 수 있다.
제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)이 매개층(114) 상에 부착될 수 있다. 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)은 매개층(114) 상에서 서로 떨어져 배치될 수 있다. 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)은 제1 반도체 칩(CH1)과 다른 종류의 칩일 수 있다.
제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)은 메모리 회로를 포함하는 메모리 칩, 예컨대 DRAM 칩일 수 있다. 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)은 각각 제1 반도체 칩(CH1)보다 작은 크기를 가질 수 있다.
제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)이 배선 기판(102)과 전기적으로 접속될 수 있다. 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)은 각각 본딩 와이어(115a, 115b)에 의해 배선 기판(102)과 전기적으로 접속될 수 있다.
제2 반도체 칩(CG2)은 매개층(114) 상에서 복수개의 서브 칩들(CH2a, CH2b)이 순차적으로 적층된 적층 칩일 수 있다. 제3 반도체 칩(CG3)은 매개층(114) 상에서 복수개의 서브 칩들(CH3a, CH3b)이 순차적으로 적층된 적층 칩일 수 있다. 제2 반도체 칩(CG2)을 구성하는 서브 칩들(CH2a, CH2b) 및 제3 반도체 칩(CG3)을 구성하는 서브 칩들(CH3a, CH3b)은 각각 본딩 와이어(115a, 115b)에 의해 배선 기판(102)과 전기적으로 접속될 수 있다.
몰드층(116a, 116b)은 배선 기판(102) 상에서 제1 반도체 칩(CH1), 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)을 덮도록 형성될 수 있다. 몰드층(116a)은 배선 기판(102)의 상부 및 매개층(114)의 하부에 형성될 수 있다. 몰드층(116b)은 매개층(114)의 상부 및 측벽에 형성될 수 있다. 몰드층(116a, 116b)은 에폭시 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다.
매개층(114) 상의 몰드층(116b)에는 몰드 비아홀(118a, 118b, 118c)이 형성될 수 있다. 몰드 비아홀(118a, 118b, 118c)은 매개층(114) 상에서 매개층(114)의 일부 표면을 노출할 수 있다. 도 1에 도시한 바와 같이 몰드 비아홀(118a, 118b, 118c)은 매개층(114) 상에서 평면적으로 일정한 면적을 갖는 몰드 비아 패턴일 수 있다. 몰드 비아홀(118a, 118b, 118c)은 Y 방향으로 연장된 몰드 비아 패턴일 수 있다.
몰드 비아홀(118a, 118b, 118c)은 상부 직경 및 하부 직경이 동일하여 내측벽이 수직한 형태로 도시되어 있으나, 상부 직경이 크고 하부 직경이 작거나 상부 직경이 작고 하부 직경이 커서 내측벽이 수직하지 않을 수도 있다. 몰드 비아홀(118a, 118b, 118c)은 몰드 트랜치라 명명될 수 있다. 몰드 비아홀(118a, 118b, 118c)은 몰드 관통 비아라 명명될 수 있다.
전자기 차폐층(120a, 120b)은 몰드 비아홀(118a, 118b, 118c)의 내부 및 몰드층(116a, 116b) 상에 형성될 수 있다. 전자기 차폐층(120a, 120b)은 제1 반도체 칩(CH1), 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)을 둘러싸도록 형성될 수 있다.
전자기 차폐층(120a)은 몰드 비아홀(118a, 118b, 118c)의 내부, 즉 바닥 및 내벽에 컨포몰하게(일정한 두께로) 형성될 수 있다. 전자기 차폐층(120b)은 몰드층(116a, 116b)의 표면이나 양측벽에 컨포몰하게 형성될 수 있다. 전자기 차폐층(120a, 120b)은 전도체 및 자성체를 포함하는 물질일 수 있다. 전자기 차폐층((120a, 120b)은 금속 물질에 자성 물질이 분산된 형태일 수 있다.
전자기 차폐층(120a, 120b)은 제1 반도체 칩(CH1), 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)을 둘러싸며 배선 기판(102)의 금속 배선(미도시)과 접지될 수 있다. 이에 따라, 반도체 패키지(10)는 외부로부터 전달되어 온 전자기파가 전자기 차폐층(120a, 120b)에 의해 차폐될 수 있다.
아울러서, 반도체 패키지(10)는 제1 반도체 칩(CH1), 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)에 의해 발생되는 전자기파는 전자기 차폐층(120a, 120b) 및 배선 기판(102)의 금속 배선(미도시)에 의해 접지되어 제거될 수 있다. 결과적으로, 전자기 차폐층(120a, 120b)으로 인해 제1 반도체 칩(CH1), 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)은 전자기파로 인한 손상 또는 장애를 받지 않을 수 있다.
열 방출층(122a, 122b, 122c)은 몰드 비아홀(118a, 118b, 118c) 내의 전자기 차폐층(120a) 상에 몰드 비아홀(118a, 118b, 118c)을 매립하도록 형성될 수 있다. 몰드 비아홀(118a, 118b, 118c) 및 열 방출층(122a, 122b, 122c)은 제1 반도체 칩(CH1)의 발열원(110a, 110b, 110c)에 대응하여 형성될 수 있다. 도 1 및 도 2에 도시한 바와 같이, 몰드 비아홀(118b)은 제2 반도체 칩(CG2)과 제3 반도체 칩(CG3) 사이의 매개층(114) 상에 형성될 수 있다.
몰드 비아홀(118a, 118c)은 제2 반도체 칩(CG2)의 일측과 이격된 매개층(114)의 모서리 부분 및 제3 반도체 칩(CG3)의 일측과 이격된 매개층(114)의 모서리 부분에 형성될 수 있다. 제1 반도체 칩(CH1)의 발열원(110a, 110b, 110c)에서 발생한 열은 화살표로 표시한 바와 같이 매개층(114), 전자기 차폐층(120a, 120b) 및 열 방출층(122a, 122b, 11c)을 통하여 외부로 용이하게 배출할 수 있다.
도 2에 도시한 바와 같이 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)의 상부레벨은 몰딩 영역(M1, M4), 칩 영역(M2, M3) 및 열 방출 영역(V1, V2, V3)을 가질 수 있다. 칩 영역(M2, M3)에서 제1 반도체 칩(CH1)은 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)과 중첩될수 있다.
열 방출 영역(V1, V2, V3)에서 제1 반도체 칩(CH1)은 제2 반도체 칩(CG2, CG3)과 중첩되지 않을 수 있다. 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)은 칩 영역(M2, M3)에 제공될 수 있다. 열 방출층(122a, 122b, 122c)은 열 방출 영역(V1, V2, V3)에 제공되어 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)과 중첩되지 않아 외부로 열을 용이하게 방출할 수 있다.
열 방출층(122a, 122b, 122c)은 열전도율이 높은 물질을 포함할 수 있다. 열 방출층(122a, 122b, 122c)은 몰드층(116a, 116b)보다 열전도율이 높은 물질일 수 있다. 열전도율이 높은 물질을 포함할 수 있다. 열 방출층(122a, 122b, 122c)은 열 전달층 또는 열 통로층이라 명명될 수 있다. 열 방출층(122a, 122b, 122c)은 도전성 물질, 예를 들어, 금속을 포함할 수 있다.
열 방출층(122a, 122b, 122c)은 알루미늄(Al), 주석(Sn), 구리(Cu), 은(Ag), 니켈(Ni), 알루미늄 산화물(Al2O3), 아연 산화물(ZnO), 실리콘 탄화물(SiC), 알루미늄 질화물(AlN), 질화붕소(BN), 다이아몬드, 및 이들의 조합 중에서 어느 하나를 포함할 수 있다. 열 방출층(122a, 122b, 122c)은 몰드층(116a, 116b)보다 높은 열전도율을 가질 수 있다. 열 방출층(122b)은 발열원(110b)과 중첩될 수 있다. 열 방출층(122a, 122c)은 발열원(110a, 110c)과 중첩되지 않을 수 있다.
제1 반도체 칩(CH1)은 매개층(114), 전자기 차폐층(120a, 120b), 및 열 방출층(122a, 122b, 122c)을 통하여 열을 용이하게 방출하기 때문에 동작 신뢰성이 향상될 수 있다. 제1 반도체 칩(CH1)에 발생된 열은 매개층(114), 전자기 차폐층(120a, 120b), 및 열 방출층(122a, 122b, 122c)을 통하여 열을 용이하게 방출하기 때문에 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)에 영향을 주지 않아 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)의 동작 신뢰성이 향상될 수 있다.
아울러서, 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)에서 발생한 열도 매개층(114), 전자기 차폐층(120a, 120b), 열 방출층(122a, 122b, 122c)을 통해 용이하게 외부로 방출하기 때문에 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)의 동작 신뢰성이 향상될 수 있다.
이상과 같이 반도체 패키지(10)는 전자기 차폐층(120a, 120b)을 포함하여 제1 반도체 칩(CH1), 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)이 전자기파에 의한 영향을 받지 않을 수 있다. 다시 말해, 반도체 패키지(10)는 전자기 차폐층(120a, 120b)을 포함하여 우수한 전자기 차폐 특성을 가질 수 있다.
더하여, 반도체 패키지(10)는 매개층(114), 몰드 비아홀(118a, 118b, 118c) 및 열 방출층(122a, 122b, 122c)을 포함하여 열을 용이하게 방출하기 때문에 제1 반도체 칩(CH1), 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)의 동작 신뢰성을 향상시킬 수 있다. 다시 말해, 반도체 패키지(10)는 매개층(114), 몰드 비아홀(118a, 118b, 118c) 및 열 방출층(122a, 122b, 122c)을 포함하여 우수한 열 방출 특성을 가질 수 있다.
도 3은 도 1 및 도 2의 반도체 패키지의 발열원, 몰드 비아홀, 전자기 차폐층 및 열 방출층의 다양한 배치 상태를 설명하기 위하여 도시한 평면도이다.
구체적으로, 반도체 패키지(도 1 및 도 2의 10)는 앞서 도 1의 평면도에서 설명한 바와 같이 매개층(114) 상에서 몰드 비아홀(도 1의 118)이 일방향, 즉 Y 방향으로 연장된 하나의 몰드 비아 패턴으로 형성되어 있다. 이외에도 도 3의 (a) 내지 (c)에 도시한 바와 같이 몰드 비아홀(118-1, 118-2, 118-3)이 다양하게 배치될 수 있다.
도 3의 (a)에 도시한 바와 같이 몰드 비아홀(118-1)이 Y 방향으로 연장되고 서로 이격된 복수개, 즉 4개의 몰드 비아 패턴들로 배치되어 있다. 몰드 비아홀(118-1) 내에는 전자기 차폐층(120-1) 및 열 방출층(122-1)이 배치되어 있다. 몰드 비아홀(118-1)과 중첩되어 발열원(110-1)이 배치될 수 있다.
도 3의 (b)에 도시한 바와 같이 몰드 비아홀(118-2)이 Y 방향으로 연장되고 서로 이격된 복수개, 즉 2개의 몰드 비아 패턴들로 배치되어 있다. 몰드 비아홀(118-2) 내에는 전자기 차폐층(120-2) 및 열 방출층(122-2)이 배치되어 있다. 몰드 비아홀(118-2)과 중첩되어 발열원(110-2)이 배치될 수 있다.
도 3의 (c)에 도시한 바와 같이 몰드 비아홀(118-3)이 Y 방향으로 연장되고 서로 이격된 복수개, 즉 2개의 몰드 비아 패턴들로 배치되어 있다. 몰드 비아홀(118-3) 내에는 전자기 차폐층(120-3) 및 열 방출층(122-3)이 배치되어 있다. 몰드 비아홀(118-3)과 중첩되지 않게 발열원(110-3)이 배치될 수 있다.
도 4는 도 1 및 도 2의 반도체 패키지의 몰드 비아홀의 내벽에 컨포몰하게 형성된 전자기 차폐층을 도시한 요부 단면도이다.
구체적으로, 전자기 차폐층(120a, 120b)은 도 4에 도시한 바와 같이 매개층(114) 상에서 몰드 비아홀(118)의 내벽 및 몰드층(116)의 표면에 컨포몰하게 형성될 수 있다. 전자기 차폐층(120a)은 몰드 비아홀(118)의 내벽에 형성될 수 있다. 전자기 차폐층(120b)은 몰드층(116)의 표면에 형성될 수 있다. 전자기 차폐층(120a, 120b)은 반도체 칩들(도 1 및 도 2의 CH1, CG2, CG3)을 전자기파로부터 보호하는 역할을 수행할 수 있다.
도 5는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 요부 단면도이다.
구체적으로, 반도체 패키지(20)는 도 1 및 도 2의 반도체 패키지(10)와 비교할 때 리세스부(124a, 124b, 124c)를 갖는 몰드 비아홀(118a-1, 118b-1, 118c-1)이형성된 것을 제외하고는 동일할 수 있다. 이에 따라, 도 5에서, 도 1 및 도 2와 동일한 내용은 간단히 설명하거나 생략한다.
반도체 패키지(20)는 제1 반도체 칩(CH1) 상에 부착된 매개층(114)을 포함할 수 있다. 매개층(114)은 히트 스프레더(heat spreader, HS)일 수 있다. 반도체 패키지(20)는 매개층(도 1 및 도 2의 114)의 표면으로부터 리세스된 리세스부(124a, 124b, 124c)를 갖는 몰드 비아홀(118a-1, 118b-1, 118c-1)을 포함한다.
반도체 패키지(20)는 리세스부(124a, 124b, 124c)가 형성된 몰드 비아홀(118a-1, 118b-1, 118c-1) 내에는 전자기 차폐층(120a)이 형성되어 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)을 전자기파로부터 더욱더 잘 보호할 수 있다.
아울러서, 반도체 패키지(20)는 리세스부(124a, 124b, 124c)가 형성된 몰드 비아홀(118a-1, 118b-1, 118c-1) 내에는 열 방출층(122a, 122b, 122c)이 형성되어 있다. 반도체 패키지(20)는 제1 반도체 칩(CH1)으로부터 열 방출층(122a, 122b, 122c)까지의 열 방출 경로는 줄일 수 있어 제1 반도체 칩(CH1)에서 발생하는 열을 열 방출층(122a, 122b, 122c)을 통해 더욱더 용이하게 방출할 수 있다.
도 6은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 요부 단면도이다.
구체적으로, 반도체 패키지(30)는 도 1 및 도 2의 반도체 패키지(10)와 비교할 때 매개층(114) 상의 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3) 사이에 몰드 비아홀(118b) 및 열 방출층(122b)이 형성된 것을 제외하고는 동일할 수 있다. 이에 따라, 도 6에서, 도 1 및 도 2와 동일한 내용은 간단히 설명하거나 생략한다.
반도체 패키지(30)는 매개층(114) 상의 몰드층(116b)에는 몰드 비아홀(118b)이 형성될 수 있다. 몰드 비아홀(118b)은 매개층(114) 상에서 매개층(114)의 일부 표면을 노출할 수 있다. 몰드 비아홀(118b)은 매개층(114) 상의 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3) 사이에 위치할 수 있다. 몰드 비아홀(118b)의 내부에는 전자기 차폐층(120a)이 형성될 수 있다. 몰드층(116a, 116b)의 표면에는 전자기 차폐층(120b)이 형성될 수 있다. 몰드 비아홀(118b) 내의 전자기 차폐층(120a) 상에는 열 방출층(122b)이 매립되어 형성될 수 있다.
반도체 패키지(30)는 전자기 차폐층(120a, 120b)으로 인하여 제1 반도체 칩(CH1), 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)을 전자기파로부터 보호할 수 있다. 반도체 패키지(30)는 제1 반도체 칩(CH1)의 중앙 부분에 발열원(110b)이 있을 경우, 발열원(110b) 상부의 매개층(114), 전자기 차폐층(120a) 및 열 방출층(122b)을 통하여 용이하게 열을 외부로 방출할 수 있다.
도 7은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 요부 단면도이다.
구체적으로, 반도체 패키지(40)는 도 1 및 도 2의 반도체 패키지(10)와 비교할 때 매개층(114)의 모서리 부분에 몰드 비아홀(118a, 118c) 및 열 방출층(122a, 122c)이 형성된 것을 제외하고는 동일할 수 있다. 이에 따라, 도 7에서, 도 1 및 도 2와 동일한 내용은 간단히 설명하거나 생략한다.
반도체 패키지(40)는 매개층(114) 상의 몰드층(116b)에는 몰드 비아홀(118a, 118c)이 형성될 수 있다. 몰드 비아홀(118a, 118c)은 매개층(114) 상에서 매개층(114)의 일부 표면을 노출할 수 있다. 몰드 비아홀(118a)은 제2 반도체 칩(CG2)의 일측과 이격된 매개층(114)의 모서리 부분에 형성될 수 있다. 몰드 비아홀(118c)은 제3 반도체 칩(CG3)의 일측과 이격된 매개층(114)의 모서리 부분에 형성될 수 있다.
몰드 비아홀(118a, 118c)의 내부에는 전자기 차폐층(120a)이 형성될 수 있다. 몰드층(116a, 116b)의 표면에는 전자기 차폐층(120b)이 형성될 수 있다. 몰드 비아홀(118a) 내의 전자기 차폐층(120a) 상에는 열 방출층(122a)이 매립되어 형성될 수 있다. 몰드 비아홀(118c) 내의 전자기 차폐층(120a) 상에는 열 방출층(122c)이 매립되어 형성될 수 있다.
반도체 패키지(40)는 전자기 차폐층(120a, 120b)으로 인하여 제1 반도체 칩(CH1), 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)을 전자기파로부터 보호할 수 있다. 반도체 패키지(40)는 제1 반도체 칩(CH1)의 모서리 부분에 발열원(110a, 110c)이 있을 경우, 발열원(110a, 110c) 상부의 매개층(114), 전자기 차폐층(120a, 120c) 및 열 방출층(122a, 122c)을 통하여 용이하게 열을 외부로 방출할 수 있다.
도 8은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 평면도이고, 도 9는 도 8의 반도체 패키지의 요부 단면도이다.
구체적으로, 도 9는 도 8의 B-B'에 의한 요부 단면도일 수 있다. 도 9는 도 8의 B-B'측에서 바라본 요부 단면도일 수 있다. 반도체 패키지(50)는 도 1 및 도 2의 반도체 패키지(10)와 비교할 때 매개층(114)을 인터포저 칩(IP)으로 구성하고, 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)과 배선 기판(102)간의 전기적 연결 관계가 다른 것을 제외하고는 동일할 수 있다. 이에 따라, 도 8 및 도 9에서, 도 1 및 도 2와 동일한 내용은 간단히 설명하거나 생략한다.
반도체 패키지(50)는 배선 기판(102) 상에 제1 반도체 칩(CH1)이 부착될 수 있다. 제1 반도체 칩(CH1) 상에는 매개층(114)이 탑재될 수 있다. 매개층(114)은 제1 반도체 칩(CH1)의 전 표면을 커버할 수 있다. 매개층(114)은 인터포저 칩(Interposer chip, IP)일 수 있다. 인터포저 칩(IP)은 제1 반도체 칩(CH1)에서 발생하는 열을 분산시키는 역할을 수행할 수 있다.
인터포저 칩(IP)은 실리콘 기판으로 구성할 수 있다. 인터포저 칩(IP)은 액티브 소자, 예컨대 트랜지스터등을 포함하지 않으며, 실리콘 기판의 표면 및 내부에 내부 배선층만을 포함할 수 있다. 인터포저 칩(IP)으로 구성된 매개층(114)의 표면에는 접속 패드(128)가 위치할 수 있다.
제2 반도체 칩(CG2)은 인터포저(IP)로 구성된 매개층(114) 상에서 복수개의 서브 칩들(CH2a, CH2b)이 순차적으로 적층된 적층 칩일 수 있다. 서브 칩(CH2b)은 본딩 와이어(115a)에 의해 배선 기판(102)과 전기적으로 접속될 수 있다. 서브 칩(CH2a)은 매개층(114) 상의 접속 패드(128)를 거쳐 본딩 와이어(115c)에 의해 배선 기판(102)과 전기적으로 접속될 수 있다.
제3 반도체 칩(CG3)은 매개층(114) 상에서 복수개의 서브 칩들(CH3a, CH3b)이 순차적으로 적층된 적층 칩일 수 있다. 서브 칩(CH3b)은 본딩 와이어(115b)에 의해 배선 기판(102)과 전기적으로 접속될 수 있다. 서브 칩(CH3a)은 매개층(114) 상의 접속 패드(128)를 거쳐 본딩 와이어(115d)에 의해 배선 기판(102)과 전기적으로 접속될 수 있다.
반도체 패키지(50)는 전자기 차폐층(120a, 120b)을 포함하여 제1 반도체 칩(CH1), 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)을 전자기파로부터 보호할 수 있다. 반도체 패키지(50)는 몰드 비아홀(118a, 118b, 118c) 내에 열 방출층(122a, 122b, 122c)을 포함하여 제1 반도체 칩(CH1)에서 발생하는 열을 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)으로 전달시키지 않고 외부로 배출할 수 있다.
더하여 반도체 패키지(50)는 매개층(114)을 인터포저 칩(IP)으로 구성하기 때문에 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)을 배선 기판(102)에 용이하게 접속할 수 있다. 반도체 패키지(50)는 배선 기판(102) 상에서 제1 반도체 칩(CH1), 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)의 회로 설계를 자유롭게 할 수 있다.
도 10은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지 요부 단면도이다.
구체적으로, 반도체 패키지(60)는 도 1 및 도 2의 반도체 패키지(10)와 비교할 때, 매개층(114)을 인터포저 칩(IP)으로 구성하고, 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)과 배선 기판(102)간의 전기적 연결 관계가 다른 것을 제외하고는 동일할 수 있다.
반도체 패키지(60)는 도 8 및 도 9의 반도체 패키지(50)와 비교할 때, 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)과 배선 기판(102)간의 전기적 연결 관계가 다른 것을 제외하고는 동일할 수 있다. 이에 따라, 도 10에서, 도 1, 도 2, 도 8, 및 도 9와 동일한 내용은 간단히 설명하거나 생략한다.
반도체 패키지(60)는 배선 기판(102) 상에 제1 반도체 칩(CH1)이 부착될 수 있다. 제1 반도체 칩(CH1) 상에는 매개층(114)이 탑재될 수 있다. 매개층(114)은 인터포저 칩(Interposer chip, IP)일 수 있다. 인터포저 칩(IP)은 실리콘 기판으로 구성하며, 실리콘 기판의 표면 및 내부에 내부 배선층을 포함할 수 있다. 인터포저 칩(IP)으로 구성된 매개층(114)의 표면에는 접속 패드(128)가 위치할 수 있다.
제2 반도체 칩(CG2)은 인터포저(IP)으로 구성된 매개층(114) 상에서 복수개의 서브 칩들(CH2a, CH2b)이 순차적으로 적층된 적층 칩일 수 있다. 서브 칩들(CH2a, CH2b)은 활성면이 마주 보게 위치하며, 서브 칩들(CH2a, CH2b) 사이에는 서로를 연결하는 칩 패드(130a)가 형성될 수 있다.
서브 칩(CH2b)은 서브 칩(CH2a)에 형성된 관통 비아(129a)를 통해 접속 패드(128)와 전기적으로 접속될 수 있다. 서브 칩(CH2a)은 매개층(114) 상의 접속 패드(128)로부터 본딩 와이어(115e)에 의해 배선 기판(102)과 전기적으로 접속될 수 있다.
제3 반도체 칩(CG3)은 매개층(114) 상에서 복수개의 서브 칩들(CH3a, CH3b)이 순차적으로 적층된 적층 칩일 수 있다. 서브 칩들(CH3a, CH3b)은 활성면이 마주 보게 위치하며, 서브 칩들(CH3a, CH3b) 사이에는 서로를 연결하는 칩 패드(130b)가 형성될 수 있다.
서브 칩(CH3b)은 서브 칩(CH3a)에 형성된 관통 비아(129b)를 통해 접속 패드(128)와 전기적으로 접속될 수 있다. 서브 칩(CH3a)은 매개층(114) 상의 접속 패드(128)로부터 본딩 와이어(115f)에 의해 배선 기판(102)과 전기적으로 접속될 수 있다.
반도체 패키지(60)는 서브 칩들(CH2a, CH2b) 및 서브 칩들(CH3a, CH3b)을 칩 패드(130a, 130b)를 통해 바로 연결하고, 매개층(114)을 구성하는 인터포저 칩(IP) 상의 접속 패드(130a, 130b)를 본딩 와이어를 이용하여 배선 기판(102)과 용이하게 접속할 수 있다. 따라서, 반도체 패키지(60)는 배선 기판(102) 상에서 제1 반도체 칩(CH1), 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)의 회로 설계를 자유롭게 할 수 있다.
도 11 내지 도 14는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 제조 방법을 설명하기 위한 요부 단면도들이다.
구체적으로, 도 11 내지 도 14는 도 1 및 도 2의 반도체 패키지(10)의 제조 방법을 설명하기 위하여 제공된다. 도 11 내지 도 14에서, 도 1 및 도 2와 동일한 참조번호는 동일한 부재를 나타내며, 도 1 및 도 2와 동일한 내용은 간단히 설명하거나 생략한다.
도 11을 참조하면, 하면에 외부 단자(104)가 형성된 배선 기판(102) 상에 제1 반도체 칩(CH1)을 부착한다. 배선 기판(102)과 제1 반도체 칩(CH1)은 접속 범프(108)를 이용하여 전기적으로 접속한다. 배선 기판(102) 상에서는 복수개의 제1 반도체 칩들(CH1)이 부착될 수 있다. 편의상 도 11에서는 2개의 제1 반도체 칩(CH1)들만 표시한다. 제1 반도체 칩들(CH1)은 서로 떨어져 배치된다.
제1 반도체 칩(CH1)은 로직 칩일 수 있다. 제1 반도체 칩(CH1)은 발열원(110a, 110b, 110c)을 포함할 수 있다. 발열원(110a, 110b, 110c)은 단면상으로 제1 반도체 칩(CH1)의 양측 모서리 부분 및 중앙 부분에 배치될 수 있다. 발열원(110a, 110b, 110c)은 칩 설계에 따라 다양한 위치에 형성될 수 있다.
제1 반도체 칩(CH1) 상에 접착층(112)을 이용하여 매개층(114)을 부착한다. 다시 말해, 제1 반도체 칩(CH1)들 각각의 상부에 접착층(112)을 이용하여 매개층들 (114)을 부착한다. 매개층(114)은 히트 스프레더(heat spreader, HS)일 수 있다. 매개층들(114)은 서로 떨어져 배치된다.
매개층들(114) 각각 상에 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)을 부착한다. 매개층(114) 상에서 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)은 서로 떨어져 배치한다. 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)은 메모리 칩일 수 있다.
제2 반도체 칩(CG2)은 복수개의 서브 칩들(CH2a, CH2b)이 순차적으로 적층된 적층 칩으로 구성한다. 제3 반도체 칩(CG3)은 복수개의 서브 칩들(CH3a, CH3b)이 순차적으로 적층된 적층 칩으로 구성한다. 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)은 제1 반도체 칩(CH1)과 다른 종류의 칩일 수 있다.
제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)을 각각 본딩 와이어(115a, 115b)를 이용하여 배선 기판(102)과 전기적으로 접속한다. 다시 말해, 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)은 각각 본딩 와이어(115a, 115b)에 의해 배선 기판(102)과 전기적으로 접속한다.
배선 기판(102) 상에서 제1 반도체 칩(CH1), 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)을 충분히 덮도록 몰드층(116a, 116b)을 형성한다. 몰드층(116a)은 배선 기판(102)의 상부 및 매개층(114)의 하부에 형성된다. 몰드층(116b)은 매개층(114)의 상부 및 측벽에 형성한다. 몰드층(116a, 116b)은 에폭시 몰딩 컴파운드와 같은 절연성 폴리머로 형성한다.
도 12를 참조하면, 매개층(114) 상에 위치하는 몰드층(116b)을 레이저 가공(laser machining)하여 매개층(114)의 표면을 노출하는 몰드 비아홀들(118a, 118b, 118c)을 형성한다. 몰드 비아홀들(118a, 118b, 118c)은 매개층(114) 상에서 서로 떨어져 위치할 수 있다.
몰드 비아홀(118a, 118c)은 제2 반도체 칩(CG2)의 일측과 이격된 매개층(114)의 모서리 부분 및 제3 반도체 칩(CG3)의 일측과 이격된 매개층(114)의 모서리 부분에 형성한다. 몰드 비아홀(118a, 118c)은 발열원(110a, 110b)과 대응하여 인접한 부분에 형성한다. 몰드 비아홀(118b)은 제2 반도체 칩(CG2)과 제3 반도체 칩(CG3) 사이의 매개층(114) 상에 형성한다. 몰드 비아홀(118b)은 발열원(110b)과 대응하여 발열원(110b) 상에서 중첩하여 형성한다.
몰드 비아홀들(118a, 118b, 118c)의 형성할 때 또는 몰드 비아홀들(118a, 118b, 118c)을 형성한 후에, 매개층들(114) 사이의 몰드층(116a, 116b)을 레이저 가공하여 배선 기판(102)을 노출하는 몰드 분리 비아홀(118d)을 형성한다. 몰드 분리 비아홀(118d)은 매개층들(114)을 서로 분리한다.
도 13을 참조하면, 몰드 비아홀들(118a, 118b, 118c) 및 몰드 분리 비아홀(118d)의 내벽 및 몰드층(116b)의 표면 및 측벽에 전자기 차폐층(120a, 120b)을 컨포몰하게(일정한 두께로) 형성한다. 전자기 차폐층(120a)은 몰드 비아홀(118a, 118b, 118c) 및 몰드 분리 비아홀(118d)의 내부, 즉 바닥 및 내벽에 컨포몰하게(일정한 두께로) 형성될 수 있다.
전자기 차폐층(120b)은 몰드층(116a, 116b)의 표면이나 양측벽에 컨포몰하게 형성될 수 있다. 전자기 차폐층(120a, 120b)은 제1 반도체 칩(CH1), 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)이 전자기파로 인한 손상 또는 장애를 받지 않게 위하여 형성될 수 있다.
전자기 차폐층(120a, 120b)은 전도체 및 자성체를 포함하는 물질일 수 있다. 전자기 차폐층((120a, 120b)은 금속 물질에 자성 물질이 분산된 형태일 수 있다. 전자기 차폐층(120a, 120b)은 몰드층(116a, 116b) 상에 전자기 차폐용 물질층을 압축(compression) 가공 또는 스프레이(spray) 코팅하여 형성할 수 있다.
도 14를 참조하면, 몰드 비아홀(118a, 118b, 118c) 내의 전자기 차폐층(120a) 상에 몰드 비아홀(118a, 118b, 118c)을 매립하도록 열 방출층(122a, 122b, 122c)을 형성한다. 열 방출층(122a, 122b, 122c)은 열전도율이 높은 물질로 형성한다.
열 방출층(122a, 122b, 122c)은 도전성 물질, 예를 들어, 금속으로 형성한다. 열 방출층(122a, 122b, 122c)은 몰드 비아홀(118a, 118b, 118c) 내에 전도성 물질, 예컨대 금속 페이스트 또는 금속 분말을 매립한 후 소결(sintering)하여 형성할 수 있다.
계속하여, 매개층들(114) 사이 및 몰드 분리 비아홀(118d)의 바닥에 형성된 전자기 차폐층(120b) 및 배선 기판(102)을 절단 라인(CUL)으로 절단하여 도 2에 도시한 반도체 패키지(10)를 완성한다.
도 15 내지 도 17은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 제조 방법을 설명하기 위한 요부 단면도들이다.
구체적으로, 도 15 내지 도 17은 도 5의 반도체 패키지(20)의 제조 방법을 설명하기 위하여 제공된다. 도 15 내지 도 17에서, 도 11 내지 도 14와 동일한 참조번호는 동일한 부재를 나타내며, 도 11 내지 도 14와 동일한 내용은 간단히 설명하거나 생략한다.
먼저, 도 11의 제조 공정을 진행한다. 이렇게 되면, 하면에 외부 단자(104)가 형성된 배선 기판(102)과 전기적으로 접속된 제1 반도체 칩들(CH1)이 부착된다. 제1 반도체 칩(CH1)들 각각의 상부에는 접착층(112)을 이용하여 매개층들(114)을 부착되어 있다.
매개층들(114) 각각 상에 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)을 부착되어 있다. 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)은 각각 본딩 와이어(115a, 115b)를 이용하여 배선 기판(102)과 전기적으로 접속된다. 배선 기판(102) 상에서 제1 반도체 칩(CH1), 제2 반도체 칩(CG2) 및 제3 반도체 칩(CG3)을 충분히 덮도록 몰드층(116a, 116b)이 형성되어 있다.
도 15를 참조하면, 매개층(114) 상에 위치하는 몰드층(116b)을 블레이드(blade) 가공하여 매개층(114)의 표면을 노출하는 몰드 비아홀들(118a-1, 118b-1, 118c-1)을 형성한다. 몰드 비아홀들(118a, 118b-1, 118c-1)의 바닥에는 매개층(114))의 표면으로부터 리세스된 리세스부(124a, 124b, 124c)가 형성될 수 있다.
몰드 비아홀들(118a-1, 118b-1, 118c-1)은 매개층(114) 상에서 서로 떨어져 위치할 수 있다. 몰드 비아홀(118a-1, 118c-1)은 발열원(110a, 110b)과 대응하여 인접한 부분에 형성한다. 몰드 비아홀(118b-1)은 제2 반도체 칩(CG2)과 제3 반도체 칩(CG3) 사이의 매개층(114) 상에 형성한다. 몰드 비아홀(118b-1)은 발열원(110b)과 대응하여 발열원(110b) 상에 중첩하여 형성한다.
몰드 비아홀들(118a-1, 118b-1, 118c-1)을 형성할 때 또는 몰드 비아홀들(118a-1, 118b-1, 118c-1)을 형성한 후에, 매개층들(114) 사이의 몰드층(116a, 116b)을 블레이드 가공(blade machining)하여 배선 기판(102)을 노출하는 몰드 분리 비아홀(118d-1)을 형성한다. 몰드 분리 비아홀(118d-1)은 매개층들(114)을 서로 분리한다.
도 16을 참조하면, 리세스부(124a, 124b, 124c)를 갖는 몰드 비아홀들(118a-1, 118b-1, 118c-1)의 내벽, 몰드 분리 비아홀(118d-1)의 내벽 및 몰드층(116b)의 표면 및 측벽에 전자기 차폐층(120a, 120b)을 컨포몰하게(일정한 두께로) 형성한다.
전자기 차폐층(120a)은 리세스부(124a, 124b, 124c)를 갖는 몰드 비아홀(118a-1, 118b-1, 118c-1)의 내부 및 몰드 분리 비아홀(118d)의 내부, 즉 바닥 및 내벽에 컨포몰하게(일정한 두께로) 형성될 수 있다.
전자기 차폐층(120b)은 몰드층(116a, 116b)의 표면이나 양측벽에 컨포몰하게 형성될 수 있다. 전자기 차폐층(120a, 120b)은 몰드층(116a, 116b) 상에 전자기 차폐용 물질층을 압축(compression) 가공 또는 스프레이(spray) 코팅하여 형성할 수 있다.
도 17을 참조하면, 리세스부(124a, 124b, 124c)를 갖는 몰드 비아홀(118a-1, 118b-1, 118c-1) 내의 전자기 차폐층(120a) 상에 몰드 비아홀(118a-1, 118b-1, 118c-1)을 매립하도록 열 방출층(122a, 122b, 122c)을 형성한다. 계속하여, 매개층들(114) 사이 및 몰드 분리 비아홀(118d-1)의 바닥에 형성된 전자기 차폐층(120b) 및 배선 기판(102)을 절단 라인(CUL)으로 절단하여 도 5에 도시한 반도체 패키지(20)를 완성한다.
도 18은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 포함하는 전자 시스템의 블록도이다.
구체적으로, 전자 시스템(200)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템중 어느 하나일 수 있다.
전자 시스템(200)은 공통 버스(260)를 통해 통신하는 프로세서(230), 랜덤 억세스 메모리(240. RAM), 유저 인터페이스(250), 모뎀(220) 및 저장 장치(210)을 포함할 수 있다. 상기 각 소자들은 공통 버스(260)를 통해 저장 장치(210)에 신호를 전송하고 저장 장치(210)로부터 신호를 수신한다. 프로세서(230)는 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 및 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다.
저장 장치(210)는 플래시 메모리(211)와 메모리 제어기(212)를 포함할 수 있다. 플래시 메모리(211)는 데이터를 저장할 수 있으며, 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 가질 수 있다. 저장 장치(210), 모뎀(220) 및 프로세서(230)는 앞서 설명한 본 발명의 반도체 패키지(10-60)를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
또한, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10-60: 반도체 패키지, 102: 배선 기판, 114: 매개층, CH1: 제1 반도체 칩, CG2: 제2 반도체 칩, CG3: 제3 반도체 칩, 116a, 116b: 몰드층, 120a, 120b: 전자기 차폐층, 122a, 122b, 122c: 전자기 차폐층

Claims (10)

  1. 배선 기판 상에 부착되며 상기 배선 기판과 전기적으로 접속된 제1 반도체 칩;
    상기 제1 반도체 칩 상에 부착되고 상기 제1 반도체 칩의 전 표면을 커버하는 매개층;
    상기 매개층 상에 부착되고 상기 배선 기판과 전기적으로 접속된 제2 반도체 칩;
    상기 배선 기판 상에서 상기 제1 반도체 칩 및 제2 반도체 칩을 덮도록 형성되고, 상기 매개층의 일부 표면을 노출하는 몰드 비아홀을 갖는 몰드층;
    상기 몰드 비아홀의 내부 및 상기 몰드층 상에 형성된 전자기 차폐층; 및
    상기 몰드 비아홀 내의 상기 전자기 차폐층 상에 상기 몰드 비아홀을 매립하도록 형성된 열 방출층을 포함하되,
    상기 몰드층은 상기 몰드 비아홀을 한정(defining)하는 내부 표면 및 상기 몰드 비아홀의 주위에 위치하는 상부 표면을 포함하고, 및
    상기 전자기 차폐층은 상기 몰드층의 상기 내부 표면 및 상기 몰드층의 상기 상부 표면에 위치하는 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서, 상기 제1 반도체 칩은 로직 칩이고,
    상기 제2 반도체 칩은 메모리 칩이고,
    상기 제1 반도체 칩은 발열원을 포함하고,
    상기 몰드 비아홀 및 상기 열 방출층은 상기 발열원과 대응하여 형성되는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서, 상기 매개층은 히트 스프레더 또는 인터포저 칩인 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서, 상기 몰드 비아홀의 바닥에는 상기 매개층의 표면으로부터 리세스된 리세스부가 형성되어 있는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서, 상기 전자기 차폐층은 상기 몰드 비아홀의 바닥 및 내벽, 및 상기 몰드층의 표면 및 양측벽에 컨포몰하게 형성되어 있는 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서, 상기 제2 반도체 칩의 상부 레벨은 상기 제1 반도체 칩 및 제2 반도체 칩이 중첩된 칩 영역, 및 상기 제1 반도체 칩 및 제2 반도체 칩이 중첩되지 않는 열 방출 영역을 포함하며,
    상기 열 방출 영역에는 상기 몰드 비아홀 및 상기 열 방출층이 형성되어 있는 것을 특징으로 하는 반도체 패키지.
  7. 배선 기판 상에 부착되며 상기 배선 기판과 전기적으로 접속되고 로직 칩으로 구성된 제1 반도체 칩;
    상기 제1 반도체 칩 상에 부착되고 상기 제1 반도체 칩의 전 표면을 커버하는 매개층;
    상기 매개층 상에 부착되고 상기 배선 기판과 전기적으로 접속되고 메모리 칩으로 구성된 제2 반도체 칩;
    상기 매개층 상에 상기 제2 반도체 칩과 떨어져서 부착되고 상기 배선 기판과 전기적으로 접속되고 메모리 칩으로 구성된 제3 반도체 칩;
    상기 배선 기판 상에서 상기 제1 반도체 칩, 제2 반도체 칩 및 제3 반도체 칩을 덮도록 형성되고, 상기 매개층의 일부 표면을 노출하는 몰드 비아홀을 갖는 몰드층;
    상기 몰드 비아홀의 내부 및 상기 몰드층 상에 형성된 전자기 차폐층; 및
    상기 몰드 비아홀 내의 상기 전자기 차폐층 상에 상기 몰드 비아홀을 매립하도록 형성된 열 방출층을 포함하되,
    상기 몰드층은 상기 몰드 비아홀을 한정(defining)하는 내부 표면 및 상기 몰드 비아홀의 주위에 위치하는 상부 표면을 포함하고, 및
    상기 전자기 차폐층은 상기 몰드층의 상기 내부 표면 및 상기 몰드층의 상기 상부 표면에 위치하는 것을 특징으로 하는 반도체 패키지.
  8. 제7항에 있어서, 상기 매개층은 히트 스프레더이고,
    상기 제1 반도체 칩은 상기 배선 기판과 접속 범프를 통해 접속되고,
    상기 제2 반도체 칩 및 제3 반도체 칩은 상기 배선 기판과 본딩 와이어로 접속되는 것을 특징으로 하는 반도체 패키지.
  9. 배선 기판 상에 부착되며, 상기 배선 기판과 전기적으로 접속되고 발열원을 포함하는 로직 칩으로 구성된 제1 반도체 칩;
    상기 제1 반도체 칩 상에 부착되고 상기 제1 반도체 칩의 전 표면을 커버하는 매개층;
    상기 매개층 상에 부착되고 상기 배선 기판과 전기적으로 접속되고 메모리 칩으로 구성된 제2 반도체 칩;
    상기 매개층 상에 상기 제2 반도체 칩과 떨어져서 부착되고 상기 배선 기판과 전기적으로 접속되고 메모리 칩으로 구성된 제3 반도체 칩;
    상기 배선 기판 상에서 상기 제1 반도체 칩, 제2 반도체 칩 및 제3 반도체 칩을 덮도록 형성되고, 상기 제2 반도체 칩과 제3 반도체 칩 사이 부분, 및 상기 제2 반도체 칩 및 상기 제3 반도체 칩과 떨어져 상기 매개층의 모서리 부분에 상기 매개층의 일부 표면을 노출하게 구성된 복수개의 몰드 비아홀들을 갖는 몰드층;
    상기 몰드 비아홀 각각의 내부 및 상기 몰드층 상에 형성된 전자기 차폐층; 및
    상기 몰드 비아홀 각각의 상기 전자기 차폐층 상에 상기 몰드 비아홀들을 매립하도록 형성된 열 방출층을 포함하되,
    상기 몰드층은 상기 몰드 비아홀들을 한정(defining)하는 내부 표면들 및 상기 몰드 비아홀들의 주위에 위치하는 상부 표면을 포함하고, 및
    상기 전자기 차폐층은 상기 몰드층의 상기 내부 표면들 및 상기 몰드층의 상기 상부 표면에 위치하는 것을 특징으로 하는 반도체 패키지.
  10. 제9항에 있어서, 상기 매개층은 인터포저 칩이고,
    상기 제1 반도체 칩은 상기 배선 기판과 접속 범프를 통해 접속되고,
    상기 제2 반도체 칩 및 제3 반도체 칩은 각각 복수개의 서브 칩들이 순차적으로 적층된 적층 칩이고, 각각의 서브 칩들은 관통 비아를 통해 서로 접속되고,
    상기 제2 반도체 칩 및 제3 반도체 칩은 상기 인터포저 칩을 통해 상기 배선 기판과 본딩 와이어로 접속되는 것을 특징으로 하는 반도체 패키지.
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