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KR102571085B1 - 디스플레이 장치 - Google Patents

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KR102571085B1
KR102571085B1 KR1020160041255A KR20160041255A KR102571085B1 KR 102571085 B1 KR102571085 B1 KR 102571085B1 KR 1020160041255 A KR1020160041255 A KR 1020160041255A KR 20160041255 A KR20160041255 A KR 20160041255A KR 102571085 B1 KR102571085 B1 KR 102571085B1
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South Korea
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thin film
layer
voltage line
film transistor
electrode
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김기훈
김득종
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삼성디스플레이 주식회사
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Priority to CN201710119965.6A priority patent/CN107275506B/zh
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Abstract

본 발명의 일 실시예는, 기판, 상기 기판 상에 배치되고, 박막 트랜지스터, 상기 박막 트랜지스터와 전기적으로 연결된 표시 소자, 및 상기 박막 트랜지스터와 상기 표시 소자 사이에 개재된 보호막과 평탄화층을 구비한 표시부 및 상기 표시부를 밀봉하는 박막 봉지층을 포함하고, 상기 표시부는, 표시 영역과, 상기 표시 영역의 외곽에 전압선이 배치된 비표시 영역을 포함하고, 상기 평탄화층은, 상기 평탄화층을 중앙부와 외곽부로 분할하는 분할영역을 포함하며, 상기 분할영역은 상기 표시 영역을 에워싸고, 상기 전압선은 일부가 상기 분할영역에 배치되고, 상기 보호막은 적어도 상기 분할영역에 배치된 상기 전압선의 측면을 덮는 디스플레이 장치를 개시한다.

Description

디스플레이 장치{Display device}
본 발명의 실시예들은, 디스플레이 장치에 관한 것이다.
각종 전기적 신호정보를 시각적으로 표현하는 디스플레이 분야가 급속도로 발전함에 따라, 박형화, 경량화, 저소비 전력화 등의 우수한 특성을 지닌 다양한 평판 디스플레이 장치들이 연구 및 개발되고 있다.
한편, 박형화 및 플렉서블한 특징을 가지는 디스플레이 장치는 외부로부터 수분이나 산소 등의 침투를 차단시키기 위해 박막 형태의 봉지층을 포함할 수 있다. 그러나, 박막 봉지막에 미세한 균열 등의 결함이 발생한 경우는 이를 통하여 외부의 수분 및/또는 산소가 디스플레이 장치 내로 침투하여 암점 등의 불량을 유발할 수 있다.
본 발명의 실시예들은, 박막 봉지층에 발생할 수 있는 결함을 최소화할 수 있는 디스플레이 장치를 제공한다.
본 발명의 일 실시예는, 기판, 상기 기판 상에 배치되고, 박막 트랜지스터, 상기 박막 트랜지스터와 전기적으로 연결된 표시 소자, 및 상기 박막 트랜지스터와 상기 표시 소자 사이에 개재된 보호막과 평탄화층을 구비한 표시부 및 상기 표시부를 밀봉하는 박막 봉지층을 포함하고, 상기 표시부는, 표시 영역과, 상기 표시 영역의 외곽에 전압선이 배치된 비표시 영역을 포함하고, 상기 평탄화층은, 상기 평탄화층을 중앙부와 외곽부로 분할하는 분할영역을 포함하며, 상기 분할영역은 상기 표시 영역을 에워싸고, 상기 전압선은 일부가 상기 분할영역에 배치되고, 상기 보호막은 적어도 상기 분할영역에 배치된 상기 전압선의 측면을 덮는 디스플레이 장치를 개시한다.
본 실시예에 있어서, 상기 전압선은, 서로 다른 전압이 인가되는 제1 전압선과 제2 전압선을 포함하고, 상기 제1 전압선은 상기 표시 영역의 일측에 대응하도록 배치된 제1 메인 전압선과, 상기 제1 메인 전압선으로부터 제1 방향을 따라 돌출되어 상기 분할영역을 가로지르는 제1 연결부를 포함하고, 상기 제2 전압선은, 상기 제1 메인 전압선의 양 단부들과 상기 표시 영역의 나머지 영역들을 에워싸는 제2 메인 전압선과, 상기 제2 메인 전압선으로부터 상기 제1 방향을 따라 돌출되어 상기 분할영역을 가로지르는 제2 연결부를 포함하며, 상기 제1 연결부와 상기 제2 연결부는 패드부와 연결될 수 있다.
본 실시예에 있어서, 상기 제1 연결부와 상기 제2 연결부는 서로 나란하고, 상기 제1 방향과 수직인 제2 방향을 따라 서로 이격 되며, 상기 보호막은 상기 제1 연결부의 양 측면과 상기 제2 연결부의 양 측면을 덮을 수 있다.
본 실시예에 있어서, 상기 보호막은 상기 제1 연결부와 상기 제2 연결부 사이에서 연속적으로 이루어질 수 있다.
본 실시예에 있어서, 상기 보호막은, 상기 제1 연결부의 상면 및 상기 제2 연결부의 상면을 노출하고, 상기 분할영역 내에서 노출된 상기 제1 연결부의 상면 및 상기 제2 연결부의 상면은 상기 박막 봉지층과 직접 접할 수 있다.
본 실시예에 있어서, 상기 제1 연결부 및 상기 제2 연결부는 제1 도전부재를 포함하고, 상기 제1 도전부재는 티타늄을 포함하는 제1 층, 알루미늄을 포함하는 제2 층 및 티타늄을 포함하는 제3 층의 적층 구조를 가질 수 있다.
본 실시예에 있어서, 상기 제1 연결부 및 상기 제2 연결부는 상기 제1 도전부재 상의 제2 도전부재를 더 포함하고, 상기 제2 도전부재는 상기 제1 도전부재와 동일한 적층 구조를 가질 수 있다.
본 실시예에 있어서, 상기 보호막은 상기 제1 도전부재의 측면을 덮는 제1 보호막과 상기 제2 도전부재의 측면을 덮는 제2 보호막을 포함할 수 있다.
본 실시예에 있어서, 상기 제2 도전부재의 외곽에서 상기 제1 보호막과 상기 제2 보호막은 서로 접할 수 있다.
본 실시예에 있어서, 상기 제1 보호막과 상기 제2 보호막은 무기물질을 포함할 수 있다.
본 실시예에 있어서, 상기 중앙부는 상기 제2 메인 전압선의 내측 가장자리와 중첩하여 접할 수 있다.
본 실시예에 있어서, 상기 제2 메인 전압선의 외측 가장자리와 중첩하여 접하는 댐부를 더 포함하고, 상기 댐부는 상기 분할영역 내에 위치할 수 있다.
본 실시예에 있어서, 상기 댐부는 상기 평탄화층과 동일한 재질을 포함할 수 있다.
본 실시예에 있어서, 상기 박막 봉지층은 적어도 하나의 유기막과 적어도 하나의 무기막을 포함하고, 상기 적어도 하나의 유기막은 상기 댐부의 내측에 위치하며, 상기 적어도 하나의 무기막은 상기 외곽부의 외측까지 연장될 수 있다.
본 실시예에 있어서, 상기 표시 소자는, 상기 박막 트랜지스터와 전기적으로 연결된 제1 전극, 상기 제1 전극과 대향하는 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 유기 발광층을 가지는 중간층을 포함하는 유기발광소자일 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 실시예들에 관한 디스플레이 장치는, 박막 봉지층에 발생할 수 있는 결함을 최소화하여, 암점 등의 불량이 발생하는 것을 최소화할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 관한 디스플레이 장치를 개략적으로 도시한 평면도이다.
도 2는 도 1의 일 화소의 등가회로의 일 예를 도시한 회로도이다.
도 3은 도 1의 I-I' 단면의 일 예를 개략적으로 도시한 단면도이다.
도 4는 도 1의 디스플레이 장치의 전압선과 평탄화층을 개략적으로 도시한 평면도이다.
도 5는 도 4의 II-II' 단면의 일 예를 개략적으로 도시한 단면도이다.
도 6은 도 4의 III-III' 단면의 일 예를 개략적으로 도시한 단면도이다.
도 7은 도 1의 일 화소의 등가회로의 다른 예를 도시한 회로도이다.
도 8은 도 1의 IV-IV'단면의 일 예를 개략적으로 도시한 단면도이다.
도 9는 도 4의 II-II' 단면의 다른 예를 개략적으로 도시한 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 각 도면에서, 구성요소는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
각 구성요소의 설명에 있어서, 상(on)에 또는 하(under)에 형성되는 것으로 기재되는 경우에 있어, 상(on)과 하(under)는 직접 또는 다른 구성요소를 개재하여 형성되는 것을 모두 포함하며, 상(on) 및 하(under)에 대한 기준은 도면을 기준으로 설명한다.
이하, 본 발명의 실시 예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 관한 디스플레이 장치를 개략적으로 도시한 평면도, 도 2는 도 1의 일 화소의 등가회로의 일 예를 도시한 회로도, 도 3은 도 1의 I-I' 단면의 일 예를 개략적으로 도시한 단면도, 도 4는 도 1의 디스플레이 장치의 전압선과 평탄화층을 개략적으로 도시한 평면도, 도 5는 도 4의 II-II' 단면의 일 예를 개략적으로 도시한 단면도, 그리고 도 6은 도 4의 III-III' 단면의 일 예를 개략적으로 도시한 단면도이다.
도 1 내지 도 6을 참조하면, 본 발명의 일 실시예에 관한 평판 디스플레이 장치(10)는 기판(101), 기판(101) 상에 위치하는 표시부(100) 및 표시부(100)를 밀봉하는 박막 봉지층(300)을 포함할 수 있다.
기판(101)은 다양한 소재를 포함할 수 있다. 예를 들어, 기판(101)은 SiO2를 주성분으로 하는 투명한 유리 재질로 이루어질 수 있다. 그러나, 기판(101)은 반드시 이에 한정되는 것은 아니며, 투명한 플라스틱 재질로 형성할 수도 있다. 플라스틱 재질은 폴리에테르술폰(PES, polyethersulphone), 폴리아크릴레이트(PAR, polyacrylate), 폴리에테르 이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethyelenen napthalate), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide), 폴리카보네이트(PC), 셀룰로오스 트리 아세테이트(TAC), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 등일 수 있다.
한편, 화상이 기판(101)방향으로 구현되는 배면 발광형인 경우에 기판(101)은 투명한 재질로 형성해야 한다. 그러나, 화상이 기판(101)의 반대 방향으로 구현되는 전면 발광형인 경우에 기판(101)은 반드시 투명한 재질로 형성할 필요는 없다. 이 경우 금속으로 기판(101)을 형성할 수 있다. 금속으로 기판(101)을 형성할 경우 기판(101)은 철, 크롬, 망간, 니켈, 티타늄, 몰리브덴, 스테인레스 스틸(SUS), Invar 합금, Inconel 합금, Kovar 합금 등을 포함할 수 있다.
표시부(100)는 기판(101) 상에 배치된다. 표시부(100)는 사용자가 인식할 수 있는 화상을 구현하는 표시 영역(DA)과, 표시 영역(DA)의 외곽에 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)에는 복수의 화소(P)들이 배치될 수 있다. 복수의 화소(P)들은 데이터 라인(DL)과 스캔 라인(SL)의 교차영역에 위치할 수 있으며, 비표시 영역(NDA)에는 표시 소자(100b) 등으로 전원을 공급하는 전압선(200)이 배치될 수 있다. 또한, 비표시 영역(NDA)에는 전원 공급장치(미도시) 또는 신호 생성장치(미도시)로부터 전기적 신호를 표시 영역(DA)으로 전달하는 패드부(150)가 배치될 수 있다.
도 2는 화소(P)의 등가 회로의 일 예를 도시한 도이다. 도 2를 참조하면, 화소(P)는 스캔 라인(SL) 및 데이터 라인(DL)에 연결된 화소 회로(PC)와 화소 회로(PC)에 연결된 표시 소자(100b), 예컨대 유기발광소자(OLED)를 포함할 수 있다.
화소 회로(PC)는 구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 스위칭 박막 트랜지스터(T2)는 스캔선(SL) 및 데이터선(DL)에 연결되며, 스캔선(SL)을 통해 입력되는 스캔 신호(Sn)에 따라 데이터선(DL)을 통해 입력된 데이터 신호(Dm)를 구동 박막 트랜지스터(T1)로 전달한다.
스토리지 커패시터(Cst)는 스위칭 박막 트랜지스터(T2) 및 제1 전압선(210)에 연결되며, 스위칭 박막 트랜지스터(T2)로부터 전달받은 전압과 제1 전압선(210)에 공급되는 제1 전원전압(ELVDD)의 차이에 해당하는 전압을 저장한다.
구동 박막 트랜지스터(T1)는 제1 전압선(210)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 제1 전압선(210)으로부터 유기발광소자(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기발광소자(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다. 다만, 본 발명은 이에 한하지 않으며, 화소(P)는 다양한 구성에 의해 구동될 수 있다.
이하에서는 도 3을 참조하여 표시부(100)의 구조를 보다 자세히 설명한다. 한편, 도 3에서는 설명의 편의상 도 2의 화소 회로(PC)에서 스위칭 박막 트랜지스터(T2)와 스토리지 커패시터(Cst)를 생략하고 구동 박막 트랜지스터(T1)만을 도시하고 있으며, 구동 박막 트랜지스터(T1)를 박막 트랜지스터(100a)로 지칭한다.
기판(101) 상에는 버퍼층(102)이 형성될 수 있다. 버퍼층(102)은 기판(101)의 상부에 평탄면을 제공할 수 있고, 기판(101)을 통하여 침투하는 이물 또는 습기를 차단할 수 있다. 예를 들어, 버퍼층(102)은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 알루미늄옥사이드, 알루미늄나이트라이드, 티타늄옥사이드 또는 티타늄나이트라이드 등의 무기물이나, 폴리이미드, 폴리에스테르, 아크릴 등의 유기물을 함유할 수 있고, 예시한 재료들 중 복수의 적층체로 형성될 수 있다.
기판(101) 상에는 박막 트랜지스터(100a) 및 박막 트랜지스터(100a)와 전기적으로 연결된 표시 소자(100b)가 위치할 수 있다.
박막 트랜지스터(100a)는 활성층(103), 게이트 전극(105), 소스 전극(107) 및 드레인 전극(108)을 포함할 수 있다. 이하에서는, 박막 트랜지스터(100a)가 활성층(103), 게이트 전극(105), 소스 전극(107) 및 드레인 전극(108)이 순차적으로 형성된 탑 게이트 타입(top gate type)인 경우를 설명한다. 그러나 본 실시예는 이에 한정되지 않고 바텀 게이트 타입(bottom gate type) 등 다양한 타입의 박막 트랜지스터(100a)가 채용될 수 있다.
활성층(103)은 비정질 실리콘(amorphous silicon) 또는 다결정 실리콘(poly crystalline silicon) 등과 같은 반도체 물질을 포함할 수 있다. 그러나 본 실시예는 이에 한정되지 않고 활성층(103)은 다양한 물질을 함유할 수 있다. 선택적 실시예로서 활성층(103)은 유기 반도체 물질 등을 함유할 수 있다. 또 다른 선택적 실시예로서, 활성층(103)은 산화물 반도체 물질을 함유할 수 있다. 예컨대, 활성층(103)은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 카드뮴(Cd), 게르마늄(Ge) 등과 같은 12, 13, 14족 금속 원소 및 이들의 조합에서 선택된 물질의 산화물을 포함할 수 있다.
게이트 절연막(104:gate insulating layer)은 활성층(103) 상에 형성된다. 게이트 절연막(104)은 실리콘산화물 및/또는 실리콘질화물 등의 무기 물질로 이루어진 막이 다층 또는 단층으로 형성될 수 있다. 게이트 절연막(104)은 활성층(103)과 게이트 전극(105)을 절연하는 역할을 한다. 게이트 절연막(104)은 표시 영역(DA)뿐만 아니라 비표시영역의 일부에까지 연장되어 형성될 수 있다.
게이트 전극(105)은 게이트 절연막(104)의 상부에 형성된다. 게이트 전극(105)은 박막 트랜지스터(100a)에 온/오프 신호를 인가하는 게이트 라인(미도시)과 연결될 수 있다.
게이트 전극(105)은 저저항 금속 물질로 이루어질 수 있다. 예를 들어, 게이트 전극(105)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다.
게이트 전극(105)상에는 층간 절연막(106)이 형성된다. 층간 절연막(106)은 소스 전극(107) 및 드레인 전극(108)과 게이트 전극(105)을 절연한다. 층간 절연막(106)은 표시 영역(DA)뿐만 아니라 비표시영역의 일부에까지 연장되어 형성될 수 있다.
층간 절연막(106)은 무기 물질로 이루어진 막이 다층 또는 단층으로 형성될 수 있다. 예컨대 무기 물질은 금속 산화물 또는 금속 질화물일 수 있으며, 구체적으로 무기 물질은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZrO2) 등을 포함할 수 있다.
층간 절연막(106) 상에는 제1 도전부재(MP1)가 형성된다. 제1 도전부재(MP1)는 소스 전극(107) 및 드레인 전극(108)을 형성할 수 있다. 소스 전극(107) 및 드레인 전극(108)은 활성층(103)의 영역과 접촉하도록 형성된다.
소스 전극(107) 및 드레인 전극(108)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다. 예를 들어, 소스 전극(107) 및 드레인 전극(108)은 티타늄(Ti), 알루미늄(Al), 및 티타늄(Ti)의 3층 적층 구조를 가질 수 있다.
박막트랜지스터(100a) 상에는 보호막(PVX)과 평탄화층(109)이 배치될 수 있다. 보호막(PVX)은 제조 공정 중 박막 트랜지스터(100a) 등을 불순물로부터 보호하는 역할을 할 수 있으며, 실리콘옥사이드, 실리콘나이트라이드 또는 실리콘옥시나이트라이드 등과 같은 무기물을 포함할 수도 있다.
평탄화층(109)은 박막 트랜지스터(100a)로부터 비롯된 단차를 해소하고 상면을 평탄하게 하여, 하부 요철에 의해 표시 소자(100b)에 불량이 발생하는 것을 방지한다. 평탄화층(109)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 유기 물질은 Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 또한, 평탄화층(109)은 무기 절연막과 유기 절연막의 복합 적층체로 형성될 수도 있다.
평탄화층(109)은 비표시 영역(NDA) 내에서 표시 영역(DA)을 에워싸는 분할영역(V)을 포함할 수 있다. 분할영역(V)은 평탄화층(109)이 제거된 영역으로, 외부로부터 수분이 유기 물질로 이루어진 평탄화층(109)을 따라 표시영역(DA) 내로 침투하는 것을 방지할 수 있다. 분할영역(V)에 의해 평탄화층(109)은 중앙부(109a)와 외곽부(109b)로 분할될 수 있으며, 중앙부(109a)는 표시 영역(DA)보다 큰 면적을 가질 수 있다.
평탄화층(109)상에는 표시 소자(100b)가 배치된다. 표시 소자(100b)는 일 예로 제1 전극(111), 제1 전극(111)과 대향하는 제2 전극(113), 및 제1 전극(111)과 제2 전극(113) 사이에 개재되는 중간층(112)을 구비한 유기발광소자일 수 있다.
제1 전극(111)은 평탄화층(109)상에 형성되고, 박막 트랜지스터(100a)와 전기적으로 연결될 수 있다. 제1 전극(111)은 다양한 형태를 가질 수 있는데, 예를 들면 아일랜드 형태로 패터닝되어 형성될 수 있다.
제1 전극(111) 일 예로, 반사 전극일 수 있다. 예를 들어, 제1 전극(111)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사막과, 반사막 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 및 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다.
제2 전극(113)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 투명 전극 형성용 물질로 보조 전극층이나 버스 전극을 더 형성할 수 있다. 따라서, 제2 전극(113)은 중간층(112)에 포함된 유기 발광층에서 방출된 광을 투과시킬 수 있다. 즉, 유기 발광층에서 방출되는 광은 직접 또는 반사 전극으로 구성된 제1 전극(111)에 의해 반사되어, 제2 전극(113) 측으로 방출될 수 있다.
그러나, 본 실시예의 표시부(100)는 전면 발광형으로 제한되지 않으며, 유기 발광층에서 방출된 광이 기판(101) 측으로 방출되는 배면 발광형일 수도 있다. 이 경우, 제1 전극(111)은 투명 또는 반투명 전극으로 구성되고, 제2 전극(113)은 반사 전극으로 구성될 수 있다. 또한, 본 실시예의 표시부(100)는 전면 및 배면 양 방향으로 광을 방출하는 양면 발광형일 수도 있다.
한편, 제1 전극(111)상에는 절연물로 화소 정의막(119)이 형성된다. 화소 정의막(119)은 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다. 화소 정의막(119)은 제1 전극(111)의 소정의 영역을 노출하며, 노출된 영역에 유기 발광층을 포함하는 중간층(112)이 위치한다. 즉, 화소 정의막(119)은 유기발광소자의 화소영역을 정의한다.
중간층(112)에 포함된 유기 발광층은 저분자 유기물 또는 고분자 유기물일 수 있으며, 중간층(112)은 유기 발광층 이외에 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층을 선택적으로 더 포함할 수 있다.
비표시 영역(NDA)에는 전압선(200)과, 평탄화층(109)을 중앙부(109a)와 외곽부(109b)로 분할하는 분할영역(V)이 배치될 수 있다. 전압선(200)은 적어도 일부가 분할영역(V)에 배치될 수 있다. 즉, 전압선(200)은 분할영역(V)에서 일부가 노출될 수 있다.
전압선(200)은 제1 전압선(210)과 제2 전압선(220)을 포함할 수 있다. 일 예로, 제1 전압선(210)은 제1 전원전압(ELVDD)선일 수 있으며, 제2 전압선(220)은 제2 전원전압(ELVSS)선일 수 있다. 제2 전압선(220)은 제2 전극(113)과 연결될 수 있다. 도 2에서는, 제2 전압선(220)과 제2 전극(113)이 배선(116)을 통해 접속된 예를 도시하고 있으나, 본 발명은 이에 한하지 않고 제2 전압선(220)과 제2 전극(113)은 직접 접할 수 있다.
제1 전압선(210)은 표시 영역(DA)의 일측에 대응하도록 배치된 제1 메인 전압선(212)과 제1 연결부(214)를 포함할 수 있다. 예를 들어, 표시부(DA)가 장방형인 경우, 제1 메인 전압선(212)은 표시 영역(DA)의 어느 하나의 변과 대응하도록 배치될 수 있다. 제1 전압선(212)은 어느 하나의 변과 나란하고, 어느 하나의 변 이상의 길이를 가질 수 있다. 제1 전압선(212)과 대응하는 어느 하나의 변은 패드부(150)와 인접한 변일 수 있다.
제1 연결부(214)는 제1 메인 전압선(212)으로부터 제1 방향을 따라 돌출되어 분할영역(V)을 가로지를 수 있다. 여기서 제1 방향은 표시 영역(DA)으로부터 패드부(150)를 향하는 방향으로, 제1 연결부(214)는 패드부(150)와 연결될 수 있다. 제1 메인 전압선(212)은 중앙부(109a)에 의해 덮일 수 있으나, 제1 연결부(214)는 분할영역(V)에서 노출될 수 있다.
제2 전압선(220)은 제1 메인 전압선(212)의 양단부들과 표시 영역(DA)의 나머지 영역들을 에워싸는 제2 메인 전압선(222)과 제2 메인 전압선(222)으로부터 제1 방향을 따라 돌출되어 분할영역(V)을 가로지르는 제2 연결부(224)를 포함할 수 있다. 제2 연결부(224)는 패드부(150)와 연결되며, 분할영역(V)에서 노출될 수 있다.
한편, 전압선(200)은 제1 도전부재(MP1)를 포함할 수 있다. 제1 도전부재(MP1)는 소스 전극(107) 및 드레인 전극(108)과 동일한 물질을 이용하여 형성할 수 있다. 예를 들어, 전압선(200)은 티타늄(Ti)을 포함하는 제1 층(200a), 알루미늄(Al)을 포함하는 제2 층(200b) 및 티타늄(Ti)을 포함하는 제3 층(200c)의 적층 구조를 가질 수 있다. 이때, 알루미늄(Al)은 티타늄(Ti)보다 식각률이 크기 때문에, 전압선(200)의 측면이 분할영역(V)에서 노출된 경우는, 공정 과정 중 예를 들어, 제1 전극(111)을 패터닝하는 과정 중, 제2 층(200b)의 과도한 에칭으로 인하여 제3 층(200c)에 불량이 발생할 수 있고, 전압선(200)의 스텝 커버리지가 저하되어, 분할영역(V)에서 이와 접하는 박막 봉지층(300)에 크랙 등의 손상이 발생할 수 있다. 이를 방지하기 위해 분할영역(V)에서 노출된 전압선(200)의 측면은 보호막(PVX)에 의해 덮일 수 있다.
보다 구체적으로, 도 5에 도시하는 바와 같이, 분할영역(V)에 의해 노출될 수 있는 제2 연결부(224)의 양 측면은 보호막(PVX)에 의해 덮임으로써, 알루미늄을 포함하는 제2 층(200b)이 에칭 환경에 노출되는 것을 방지할 수 있다. 따라서, 제2 연결부(224)의 스텝 커버리지가 향상되고, 이에 의해 제2 연결부(224)와 접하는 박막 봉지층(300)에 손상이 일어나는 것을 방지할 수 있다. 이와 마찬가지로, 제1 연결부(214)의 양측면도 보호막(PVX)에 의해 덮여 보호될 수 있다.
한편, 보호막(PVX)은, 제1 연결부(214)의 상면 및 제2 연결부(224)의 상면을 노출하고, 분할영역(V) 내에서 노출된 제1 연결부(214)의 상면 및 제2 연결부(224)의 상면은 박막 봉지층(300)과 직접 접할 수 있다. 또한, 도 6에 도시하는 바와 같이, 제1 연결부(214)와 제2 연결부(224)는 서로 나란하고, 제1 방향과 수직인 제2 방향을 따라 서로 이격 되는데, 이때 보호막(PVX)은 제1 연결부(214)와 제2 연결부(224) 사이에서 연속적으로 이루어질 수 있다.
다시 도 3을 참조하면, 분할영역(V) 내에는 댐부(109c)가 형성될 수 있다. 댐부(109c)는 표시부(100)를 밀봉하기 위한 박막 봉지층(300)의 유기막(330)의 형성시, 유기물이 기판(101)의 가장자리 방향으로 흐르는 것을 차단하여, 유기막(330)의 에지 테일이 형성되는 것을 방지할 수 있다.
댐부(109c)는 제2 메인 전압선(222)의 외측 가장자리와 중첩하여 접함으로써, 제2 메인 전압선(222)의 외측면을 커버할 수 있다. 또한, 중앙부(109a)는 제2 메인 전압선(222)의 내측 가장자리와 중첩하여 접함으로써, 제2 메인 전압선(222)의 내측면을 커버할 수 있다. 따라서, 제2 메인 전압선(222)의 양측면이 에칭 환경에 노출되는 것을 방지할 수 있다. 또한, 보호막(PVX)은 제2 메인 전압선(222)의 양측면을 덮도록 형성되어, 제2 메인 전압선(222)의 양측면이 에칭 환경에 노출되는 것을 더욱 확실히 방지할 수 있다.
댐부(109c)는 평탄화층(109)과 동일한 층에 동일한 재질로 형성될 수 있다. 다만, 이에 한정되는 것은 아니며, 댐부(109c)는 두 층 이상으로 구성될 수도 있다. 예를 들어, 댐부(109c)가 이층 구조를 가지는 경우, 하부층은 평탄화층(109)과 동일한 재질로 이루어질 수 있고, 상부층은 화소 정의막(119)과 동일한 재질로 이루어질 수 있다. 또한, 댐부(109c)는 두 개 이상의 복수 개로 구성될 수 있다. 댐부(109c)가 복수 개로 구성되는 경우, 기판(101)의 외곽으로 갈수록 댐부(109c)의 높이가 증가할 수 있다.
박막 봉지층(300)은 표시부(100)를 밀봉하여 외부의 산소 및 수분 등이 표시부(100)로 침투하는 것을 방지할 수 있다. 박막 봉지층(300)은 적어도 하나의 무기막(310, 320)과 적어도 하나의 유기막(330)을 포함할 수 있다. 도 3에서는, 박막 봉지층(300)이 서로 교번적으로 적층된 두 개의 무기막들(310, 320)과 한 개의 유기막(330)을 포함하는 예를 도시하고 있으나, 본 발명은 이에 한하지 않는다. 즉, 박막 봉지층(300)은 교대로 배치된 복수 개의 추가적인 무기 봉지막 및 유기 봉지막을 더 포함할 수 있으며, 무기 봉지막 및 유기 봉지막의 적층 횟수는 제한되지 않는다.
유기막(330)은 예컨대, 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지 및 페릴렌계 수지로 이루어진 군으로부터 선택된 하나 이상의 물질을 포함할 수 있다.
무기막들(310, 320)은 예컨대, 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 티타늄 산화물, 주석 산화물, 세륨 산화물 및 실리콘 산화질화물(SiON)로 이루어진 군으로부터 선택된 하나 이상의 물질을 포함할 수 있다.
한편, 댐부(109c)는 유기막(330)의 형성시, 유기물이 기판(101)의 가장자리 방향으로 흐르는 것을 차단하므로, 유기막(330)은 댐부(109c)의 내측에 위치하게 된다. 이에 반해, 무기막들(310, 320)은 유기막(330) 보다 크게 형성되며, 외곽부(109b)를 덮도록 형성될 수 있다. 따라서, 분할영역(V)은 무기막들(310, 320)에 의해 덮이게 된다. 이때, 상술한 바와 같이 분할영역(V) 내에서 노출된 전압선(200)은 적어도 측면이 보호막(PVX)에 의해 커버됨으로써 스텝 커버리지가 향상되어, 상부에 형성되는 무기막들(310, 320)에 불량이 발생하는 것을 방지할 수 있다. 이에 의해 외부의 수분이나 산소 등이 표시 소자로 침투하는 것이 방지되어, 암점 등의 불량의 발생을 최소화할 수 있다.
무기막들(310, 320)은 외곽부(109b)의 외측으로 연장될 수 있고, 외곽부(109b)의 외측에서 무기막들(310, 320)은 서로 접할 수 있다. 또한, 무기막들(310, 320) 중 적어도 하나는 외곽부(109b)의 외측에서 보호막(PVX)과 접할 수 있다. 따라서, 측면을 통한 외부 투습을 방지하고, 박막 봉지층(300)의 접합력이 향상될 수 있다.
도 7은 도 1의 일 화소의 등가회로의 다른 예를 도시한 회로도, 도 8은 도 1의 IV-IV'단면의 일 예를 개략적으로 도시한 단면도, 그리고 도 9는 도 4의 II-II' 단면의 다른 예를 개략적으로 도시한 단면도이다.
먼저, 도 7을 참조하면, 일 화소(P)는 화소 회로(PC)와 표시 소자를 포함할 수 있다. 화소 회로(PC)는, 일 예로 복수의 박막 트랜지스터(T1 내지 T7)와 적어도 하나의 스토리지 커패시터(storage capacitor, Cst)를 포함할 수 있다. 화소 회로(PC)는 표시 소자와 전기적으로 연결되며, 표시 소자는 화소 회로(PC)를 통해 구동 전류를 전달받아 발광할 수 있다. 표시 소자는 일 예로, 유기발광소자(OLED)일 수 있다. 한편, 도 7은 화소(P)를 구동하는 회로의 일 예를 도시할 뿐이며, 유기발광소자(OLED)는 다양한 다른 회로 구성에 의해 동작될 수 있다.
복수의 박막 트랜지스터(T1 내지 T7)는 구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 제1 초기화 박막 트랜지스터(T4), 제1 발광 제어 박막 트랜지스터(T5), 제2 발광 제어 박막 트랜지스터(T6) 및 제2 초기화 박막 트랜지스터(T7)를 포함할 수 있다.
화소 회로(PC)에는 스위칭 박막 트랜지스터(T2) 및 보상 박막 트랜지스터(T3)에 제1 스캔 신호(Sn)를 전달하는 제1 스캔 라인(SLn), 제1 초기화 박막 트랜지스터(T4)에 제2 스캔 신호(Sn-1)를 전달하는 제2 스캔 라인(SLn-1), 제2 초기화 박막 트랜지스터(T7)에 제3 스캔 신호(Sn+1)를 전달하는 제3 스캔 라인(SLn+1), 제1 발광 제어 박막 트랜지스터(T5) 및 제2 발광 제어 박막 트랜지스터(T6)에 발광 제어 신호(En)를 전달하는 발광 제어선(EL), 데이터 신호(Dm)를 전달하는 데이터 라인(DL), 제1 전원전압(ELVDD)을 전달하는 제1 전압선(210), 구동 박막 트랜지스터(T1)를 초기화하는 초기화 전압(VINT)을 전달하는 초기화 전압선(VL)이 포함될 수 있다.
구동 박막 트랜지스터(T1)의 드레인 전극은 제2 발광 제어 박막 트랜지스터(T6)를 경유하여 유기발광소자(OLED)와 전기적으로 연결될 수 있다. 구동 박막 트랜지스터(T1)는 스위칭 박막 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(Dm)를 전달받아 유기발광소자(OLED)에 구동 전류를 공급할 수 있다.
스위칭 박막 트랜지스터(T2)의 게이트 전극은 제1 스캔 라인(SLn)과 연결될 수 있다. 스위칭 박막 트랜지스터(T2)의 소스 전극은 데이터 라인(DL)과 연결될 수 있다. 스위칭 박막 트랜지스터(T2)의 드레인 전극은 구동 박막 트랜지스터(T1)의 소스 전극과 연결되어 있으면서 제1 발광 제어 박막 트랜지스터(T5)를 경유하여 제1 전압선(210)과 연결될 수 있다.
스위칭 박막 트랜지스터(T2)는 제1 스캔 라인(SLn)을 통해 전달받은 제1 스캔 신호(Sn)에 따라 턴 온 되어 데이터 라인(DL)으로 전달된 데이터 신호(Dm)를 구동 박막 트랜지스터(T1)의 소스 전극으로 전달하는 스위칭 동작을 수행한다.
보상 박막 트랜지스터(T3)의 게이트 전극은 제1 스캔 라인(SLn)에 연결될 수 있다. 보상 박막 트랜지스터(T3)의 소스 전극은 구동 박막 트랜지스터(T1)의 드레인 전극과 연결되어 있으면서 제2 발광 제어 박막 트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 제1 전극(도 8의 111)과 연결될 수 있다. 보상 박막 트랜지스터(T3)의 드레인 전극은 스토리지 커패시터(Cst)의 제1 전극(도 8의 C1), 제1 초기화 박막 트랜지스터(T4)의 소스 전극 및 구동 박막 트랜지스터(T1)의 게이트 전극과 함께 연결되어 있다. 보상 박막 트랜지스터(T3)는 제1 스캔 라인(SLn)을 통해 전달받은 제1 스캔 신호(Sn)에 따라 턴 온(turn on)되어 구동 박막 트랜지스터(T1)의 게이트 전극과 드레인 전극을 서로 연결하여 구동 박막 트랜지스터(T1)를 다이오드 연결(diode-connection)시킨다.
제1 초기화 박막 트랜지스터(T4)의 게이트 전극은 제2 스캔 라인(SLn-1)과 연결될 수 있다. 제1 초기화 박막 트랜지스터(T4)의 드레인 전극은 초기화 전압선(VL)과 연결될 수 있다. 제1 초기화 박막 트랜지스터(T4)의 소스 전극은 스토리지 커패시터(Cst)의 제1 전극(도 8의 C1), 보상 박막 트랜지스터(T3)의 드레인 전극 및 구동 박막 트랜지스터(T1)의 게이트 전극과 함께 연결될 수 있다. 제1 초기화 박막 트랜지스터(T4)는 제2 스캔 라인(SLn-1)을 통해 전달받은 제2 스캔 신호(Sn-1)에 따라 턴 온 되어 초기화 전압(VINT)을 구동 박막 트랜지스터(T1)의 게이트 전극에 전달하여 구동 박막 트랜지스터(T1)의 게이트 전극의 전압을 초기화시키는 초기화 동작을 수행할 수 있다.
제1 발광 제어 박막 트랜지스터(T5)의 게이트 전극은 발광 제어선(EL)과 연결될 수 있다. 제1 발광 제어 박막 트랜지스터(T5)의 소스 전극은 제1 전압선(210)과 연결될 수 있다. 제1 발광 제어 박막 트랜지스터(T5)의 드레인 전극은 구동 박막 트랜지스터(T1)의 소스 전극 및 스위칭 박막 트랜지스터(T2)의 드레인 전극과 연결되어 있다.
제2 발광 제어 박막 트랜지스터(T6)의 게이트 전극은 발광 제어선(EL)과 연결될 수 있다. 제2 발광 제어 박막 트랜지스터(T6)의 소스 전극은 구동 박막 트랜지스터(T1)의 드레인 전극 및 보상 박막 트랜지스터(T3)의 소스 전극과 연결될 수 있다. 제2 발광 제어 박막 트랜지스터(T6)의 드레인 전극은 유기발광소자(OLED)의 제1 전극(도 8의 111)과 전기적으로 연결될 수 있다. 제1 발광 제어 박막 트랜지스터(T5) 및 제2 발광 제어 박막 트랜지스터(T6)는 발광 제어선(EL)을 통해 전달받은 발광 제어 신호(En)에 따라 동시에 턴 온 되어 제1 전원전압(ELVDD)이 유기발광소자(OLED)에 전달되어 유기발광소자(OLED)에 구동 전류가 흐르게 된다.
제2 초기화 박막 트랜지스터(T7)의 게이트 전극은 제3 스캔 라인(SLn+1)에 연결될 수 있다. 제2 초기화 박막 트랜지스터(T7)의 소스 전극은 유기발광소자(OLED)의 제1 전극(도 8의 111)과 연결될 수 있다. 제2 초기화 박막 트랜지스터(T7)의 드레인 전극은 초기화 전압선(VL)과 연결될 수 있다. 제2 초기화 박막 트랜지스터(T7)는 제3 스캔 라인(SLn+1)을 통해 전달받은 제3 스캔 신호(Sn+1)에 따라 턴 온 되어 유기발광소자(OLED)의 제1 전극(도 8의 111)을 초기화시킬 수 있다.
스토리지 커패시터(Cst)의 제2 전극(도 8의 C2)은 제1 전압선(210)과 연결될 수 있다. 스토리지 커패시터(Cst)의 제1 전극(도 8의 C1)은 구동 박막 트랜지스터(T1)의 게이트 전극, 보상 박막 트랜지스터(T3)의 드레인 전극 및, 제1 초기화 박막 트랜지스터(T4)의 소스 전극에 함께 연결될 수 있다.
유기발광소자(OLED)의 제2 전극(도 8의 113)은 제2 전원전압(ELVSS)과 연결될 수 있다. 유기발광소자(OLED)는 구동 박막 트랜지스터(T1)로부터 구동 전류를 전달받아 발광할 수 있다.
도 8은 화소(P)의 단면의 일 예를 개략적으로 도시한 단면도로써, 도 8에서는 설명의 편의상 구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 및 스토리지 커패시터(Cst)만을 화소 회로(PC)에 도시하고 있다.
도 8을 참조하면, 기판(101) 상에는 버퍼층(102)이 위치할 수 있으며, 버퍼층(102)상에는 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)가 위치할 수 있다.
제1 박막 트랜지스터(T1)는 구동 박막 트랜지스터일 수 있으며, 활성층(A1), 게이트전극(G1), 소스전극(S1), 드레인전극(D1)을 포함할 수 있다. 제2 박막 트랜지스터(T2)는 스위칭 박막 트랜지스터일 수 있으며, 활성층(A2), 게이트전극(G2), 소스전극(S2), 드레인전극(D2)을 포함할 수 있다. 도 8에서는 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)의 게이트 전극들(G1, G2)이 각각 게이트 절연막(104)을 가운데 두고 활성층들(A1, A2) 상에 배치된 탑 게이트(top gate) 타입인 예를 도시하고 있으나, 본 발명은 이에 한하지 않으며 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)는 바텀 게이트(bottom gate) 타입일 수도 있다.
제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)의 활성층들(A1, A2)은 비정질 실리콘을 포함하거나, 다결정 실리콘을 포함할 수 있다. 다른 실시예로, 활성층들(A1, A2)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 활성층들(A1, A2)은 채널영역과 불순물이 도핑된 소스 영역 및 드레인 영역을 포함할 수 있다.
활성층들(A1, A2) 상에는 게이트 절연막(104)이 위치할 수 있으며, 게이트 절연막(104) 상에는 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)의 게이트 전극들(G1, G2)이 위치할 수 있다. 한편, 제1 박막 트랜지스터(T1)의 게이트 전극(G1)은 스토리지 커패시터(Cst)의 제1 전극(C1)을 이룰 수 있다.
게이트 전극들(G1, G2) 상의 제1 층간 절연막(106a)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 제1 층간 절연막(106a) 상에는 제1 전극(C1)과 중첩하도록 스토리지 커패시터(Cst)의 제2 전극(C2)이 위치한다. 제1 전극(C1)은 제1 박막 트랜지스터(T1)의 게이트 전극(G1)과 동일한 전극이므로, 스토리지 커패시터(Cst)는 제1 박막 트랜지스터(T1)와 중첩되게 위치할 수 있다.
제2 전극(C2) 상에는 제2 층간 절연막(106b)이 위치하며, 제2 층간 절연막(106b) 상에는 제1 도전부재(MP1)가 배치된다. 제1 도전부재(MP1)는 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)의 소스 전극들(S1, S2)과 드레인 전극들(D1, D2) 그리고 데이터 라인(DL)을 형성할 수 있다. 제1 도전부재(MP1)는 티타늄을 포함하는 제1 층, 알루미늄을 포함하는 제2 층 및 티타늄을 포함하는 제3 층의 적층 구조를 가질 수 있다.
제1 도전부재(MP1) 상에는 제1 보호막(PVX1)과 제1 평탄화층(109a)이 형성될 수 있다. 제1 보호막(PVX1)과 제1 평탄화층(109a)은 도 3에서 도시하고 설명한 보호막(PVX) 및 평탄화층(109)과 각각 동일할 수 있다. 제1 평탄화층(109a) 상에는 제2 도전부재(MP2)가 형성될 수 있다. 제2 도전부재(MP2)는 제1 도전부재(MP1)와 동일하게 티타늄을 포함하는 제1 층, 알루미늄을 포함하는 제2 층 및 티타늄을 포함하는 제3 층의 적층 구조를 가질 수 있다.
제2 도전부재(MP2)는 적어도 제1 박막 트랜지스터(T1)의 게이트 전극(G1) 및 제1 전극(111) 사이에 개재되어, 제1 박막 트랜지스터(T1)의 게이트 전극(G1)과 제1 전극(111) 사이의 기생 커패시턴스의 발생을 감소시킬 수 있다.
제2 도전부재(MP2) 상에는 제2 보호막(PVX2)과 제2 평탄화층(109b)이 형성될 수 있다. 제2 보호막(PVX2)과 제2 평탄화층(109b)은 도 3에서 도시하고 설명한 보호막(PVX) 및 평탄화층(109)과 각각 동일할 수 있다.
제2 평탄화층(109b) 상에는 유기발광소자(OLED)가 위치할 수 있다. 유기발광소자(OLED)는 제1 전극(111), 제2 전극(113) 및 제1 전극(111)과 제2 전극(113) 사이에 개재되는 중간층(112)을 구비할 수 있다.
한편, 분할영역(도 3의 V)은 제1 평탄화층(109a)과 제2 평탄화층(109b)을 중앙부(도 3의 109a)와 외곽부(도 3의 109b)로 분할하며, 이때, 적어도 제2 보호막(PVX2)는 분할영역(도 3의 V)에 의해 제1 평탄화층(109a) 및 제2 평탄화층(109b)과 함께 분할될 수 있다.
제1 전극(111)은 제2 발광 제어 박막 트랜지스터(도 7의 T6)를 경유하여 제1 박막 트랜지스터(T1)의 드레인 전극(D1)과 전기적으로 연결될 수 있으며, 제2 전극(113)은 제2 전압선(도 4의 220)과 전기적으로 연결될 수 있다.
한편, 전압선(도 4의 200)은 제1 도전부재(MP1)와 제2 도전부재(MP2)의 적층 구조를 가질 수 있으며, 이에 의해 전압선(도 4의 200)의 저항을 낮출 수 있다. 또한, 분할영역(도 4의 V) 내에서 노출된 제1 연결부(도 4의 214)와 제2 연결부(도 4의 224)의 측면은 제1 보호막(PVX1)과 제2 보호막(PVX2)에 의해 커버되어, 제1 도전부재(MP1)와 제2 도전부재(MP2)의 측면이 에칭 환경에 노출되는 것을 방지할 수 있다.
보다 구체적으로, 제1 연결부(도 4의 214)와 제2 연결부(도 4의 224)에 포함된 제1 도전부재(MP1)의 양측면은 제1 보호막(PVX1)에 의해 덮이며, 제1 연결부(도 4의 214)와 제2 연결부(도 4의 224)에 포함된 제2 도전부재(MP2)의 양측면은 제2 보호막(PVX2)에 의해 덮일 수 있다. 이때, 제1 보호막(PVX1)은 제1 도전부재(MP1)의 상면을 노출하고, 제2 도전부재(MP2)는 노출된 상면을 통해 제1 도전부재(MP1)과 접할 수 있다. 또한, 제2 보호막(PVX2)은 제2 도전부재(MP2)의 상면을 노출하도록 형성될 수 있다. 또한, 제2 도전부재(Mp2)의 외곽에서 제1 보호막(PVX1)과 제2 보호막(PVX2)은 서로 접할 수 있으며, 도 6에 도시된 바와 같이, 제1 연결부(도 6의 214)와 제2 연결부(도 6의 224)의 사이에서, 제1 보호막(PVX1)과 제2 보호막(PVX2)는 연속적으로 형성될 수 있다.
제2 전극(113) 상에는 형성된 박막 봉지층(300)은 적어도 하나의 무기막(310, 320)과 적어도 하나의 유기막(330)을 포함하며, 분할영역(도 4의 V)에서 제1 연결부(도 4의 214) 및 제2 연결부(도 4의 224)와 직접 접하도록 형성된다. 이때, 상술한 바와 같이, 제1 연결부(도 4의 214)와 제2 연결부(도 4의 224)는 측면들이 제1 보호막(PVX1) 및 제2 보호막(PVX2)에 의해 커버됨으로써, 제1 연결부(도 4의 214)와 제2 연결부(도 4의 224)의 스텝 커버리지가 개선되어 상부에 형성되는 무기막들(도 3의 310, 320)에 불량이 발생하는 것을 방지할 수 있다. 이에 의해 외부의 수분이나 산소 등이 표시 소자로 침투하는 것이 방지되어, 암점 등의 불량의 발생을 최소화할 수 있다.
이상에서는 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (15)

  1. 기판;
    상기 기판 상에 배치되고, 박막 트랜지스터, 상기 박막 트랜지스터와 전기적으로 연결된 표시 소자, 및 상기 박막 트랜지스터와 상기 표시 소자 사이에 개재된 보호막과 상기 보호막 상에 배치된 평탄화층을 구비한 표시부; 및
    상기 표시부를 밀봉하는 박막 봉지층;을 포함하고,
    상기 표시부는, 표시 영역과, 상기 표시 영역의 외곽에 전압선이 배치된 비표시 영역을 포함하고,
    상기 평탄화층은 중앙부, 분할영역에 의해 상기 중앙부와 이격된 외곽부, 및 상기 외곽부와 이격된 댐부를 포함하고, 상기 분할영역은 상기 표시 영역을 에워싸고,
    상기 전압선은 일부가 상기 분할영역에 배치되고,
    상기 보호막은 제1 부분은 상기 전압선의 제1 측면과 상기 댐부 사이에 배치되고, 상기 보호막의 제2 부분은 상기 전압선의 제2 측면과 상기 중앙부 사이에 배치된, 디스플레이 장치.
  2. 제1항에 있어서,
    상기 전압선은, 서로 다른 전압이 인가되는 제1 전압선과 제2 전압선을 포함하고,
    상기 제1 전압선은 상기 표시 영역의 일측에 대응하도록 배치된 제1 메인 전압선과, 상기 제1 메인 전압선으로부터 제1 방향을 따라 돌출되어 상기 분할영역을 가로지르는 제1 연결부를 포함하고,
    상기 제2 전압선은, 상기 제1 메인 전압선의 양 단부들과 상기 표시 영역의 나머지 영역들을 에워싸는 제2 메인 전압선과, 상기 제2 메인 전압선으로부터 상기 제1 방향을 따라 돌출되어 상기 분할영역을 가로지르는 제2 연결부를 포함하며,
    상기 제1 연결부와 상기 제2 연결부는 패드부와 연결된 디스플레이 장치.
  3. 제2항에 있어서,
    상기 제1 연결부와 상기 제2 연결부는 서로 나란하고, 상기 제1 방향과 수직인 제2 방향을 따라 서로 이격 되며,
    상기 보호막은 상기 제1 연결부의 양 측면과 상기 제2 연결부의 양 측면을 덮는 디스플레이 장치.
  4. 제3항에 있어서,
    상기 보호막은 상기 제1 연결부와 상기 제2 연결부 사이에서 연속적으로 이루어진 디스플레이 장치.
  5. 제3항에 있어서,
    상기 보호막은, 상기 제1 연결부의 상면 및 상기 제2 연결부의 상면을 노출하고, 상기 분할영역 내에서 노출된 상기 제1 연결부의 상면 및 상기 제2 연결부의 상면은 상기 박막 봉지층과 직접 접하는 디스플레이 장치.
  6. 제3항에 있어서,
    상기 제1 연결부 및 상기 제2 연결부는 제1 도전부재를 포함하고,
    상기 제1 도전부재는 티타늄을 포함하는 제1 층, 알루미늄을 포함하는 제2 층 및 티타늄을 포함하는 제3 층의 적층 구조를 가지는 디스플레이 장치.
  7. 제6항에 있어서,
    상기 제1 연결부 및 상기 제2 연결부는 상기 제1 도전부재 상의 제2 도전부재를 더 포함하고, 상기 제2 도전부재는 상기 제1 도전부재와 동일한 적층 구조를 가지는 디스플레이 장치.
  8. 제7항에 있어서,
    상기 보호막은 상기 제1 도전부재의 측면을 덮는 제1 보호막과 상기 제2 도전부재의 측면을 덮는 제2 보호막을 포함하는 디스플레이 장치.
  9. 제8항에 있어서,
    상기 제2 도전부재의 외곽에서 상기 제1 보호막과 상기 제2 보호막은 서로 접하는 디스플레이 장치.
  10. 제8항에 있어서,
    상기 제1 보호막과 상기 제2 보호막은 무기물질을 포함하는 디스플레이 장치.
  11. 제3항에 있어서,
    상기 중앙부는 상기 제2 메인 전압선의 내측 가장자리와 중첩하여 접하는 디스플레이 장치.
  12. 제11항에 있어서,
    상기 댐부는 상기 제2 메인 전압선의 외측 가장자리와 중첩하는 디스플레이 장치.
  13. 제12항에 있어서,
    상기 댐부는 상기 평탄화층과 동일한 재질을 포함하는 디스플레이 장치.
  14. 제12항에 있어서,
    상기 박막 봉지층은 적어도 하나의 유기막과 적어도 하나의 무기막을 포함하고,
    상기 적어도 하나의 유기막은 상기 댐부의 내측에 위치하며,
    상기 적어도 하나의 무기막은 상기 외곽부의 외측까지 연장된 디스플레이 장치.
  15. 제1항에 있어서,
    상기 표시 소자는, 상기 박막 트랜지스터와 전기적으로 연결된 제1 전극, 상기 제1 전극과 대향하는 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 유기 발광층을 가지는 중간층을 포함하는 유기 발광 소자인 디스플레이 장치.
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