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KR102508978B1 - 감지 유닛 및 이를 포함하는 표시 장치 - Google Patents

감지 유닛 및 이를 포함하는 표시 장치 Download PDF

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KR102508978B1
KR102508978B1 KR1020170148967A KR20170148967A KR102508978B1 KR 102508978 B1 KR102508978 B1 KR 102508978B1 KR 1020170148967 A KR1020170148967 A KR 1020170148967A KR 20170148967 A KR20170148967 A KR 20170148967A KR 102508978 B1 KR102508978 B1 KR 102508978B1
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sensing
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electrodes
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김지선
전무경
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삼성디스플레이 주식회사
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Priority to US17/973,441 priority patent/US12079432B2/en
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Abstract

표시 장치는 영상을 표시하는 표시 영역 및 상기 영상을 비표시하는 비표시 영역이 정의되는 표시 패널, 및 복수의 감지 전극들, 상기 복수의 감지 전극들에 일대일 대응하는 복수의 감지 회로들, 및 상기 복수의 감지 전극들 및 상기 복수의 감지 회로들을 일대일로 서로 연결하는 복수의 감지 라인들을 포함하는 감지 유닛을 포함하고, 상기 복수의 감지 전극들은 상기 표시 영역과 중첩하는 영역에 배치되고, 상기 복수의 감지 회로들은 상기 비표시 영역과 중첩하는 영역에 배치될 수 있다.

Description

감지 유닛 및 이를 포함하는 표시 장치 {SENSING UNIT AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 사용자의 지문을 인식할 수 있는 감지 유닛 및 표시 장치에 관한 것이다.
표시 장치는 화면에 접촉하는 사람의 손가락 등을 감지 유닛을 통해 인식할 수 있다. 감지 유닛에서의 터치 검출 방식은 저항막 방식, 광학 방식, 정전 용량 방식, 초음파 방식 등 여러 가지가 있으며, 이 중 정전용량 방식은 표시 장치의 화면에 터치 발생 수단이 접촉할 때 변화하는 정전용량을 이용하여 터치 발생 여부를 검출한다.
한편, 최근 보안 관련문제가 대두되면서 스마트폰, 태블릿 PC 등 개인휴대기기에 대한 보안이 화두가 되고 있다. 사용자들의 휴대기기 사용빈도가 증가하면서 휴대기기를 통한 전자상거래 등에 있어서의 보안이 요구되고, 이러한 요구에 따라 지문과 같은 생체 정보를 이용하고 있다.
본 발명은 사용자의 지문을 인식할 수 있는 감지 유닛 및 표시 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시 장치는 영상을 표시하는 표시 영역 및 상기 영상을 비표시하는 비표시 영역이 정의되는 표시 패널, 및 복수의 감지 전극들, 상기 복수의 감지 전극들에 일대일 대응하는 복수의 감지 회로들, 및 상기 복수의 감지 전극들 및 상기 복수의 감지 회로들을 일대일로 연결하는 복수의 감지 라인들을 포함하는 감지 유닛을 포함하고, 상기 복수의 감지 전극들은 상기 표시 영역과 중첩하는 영역에 배치되고, 상기 복수의 감지 회로들은 상기 비표시 영역과 중첩하는 영역에 배치될 수 있다.
상기 표시 패널은 상기 표시 영역에 배치된 복수의 화소 전극들, 및 상기 표시 영역에 배치되며 상기 복수의 화소 전극들에 일대일 대응하여 전기적으로 연결된 복수의 화소 회로들을 포함할 수 있다.
상기 표시 패널은 단면 상에서 베이스층, 상기 베이스층 위에 배치되며, 상기 복수의 화소 회로들 및 상기 복수의 감지 회로들을 포함하는 회로층, 상기 회로층 위에 배치된 발광소자층, 및 상기 발광소자층을 커버하는 박막 봉지층을 포함할 수 있다.
상기 복수의 감지 전극들은 상기 박막 봉지층 위에 배치될 수 있다.
상기 복수의 감지 전극들은 상기 발광소자층 및 상기 박막 봉지층 사이에 배치될 수 있다.
상기 복수의 감지 회로들 위에 배치된 절연층을 더 포함하고, 상기 복수의 감지 라인들 각각은 상기 절연층을 관통하여 상기 복수의 감지 회로들 각각에 전기적으로 연결될 수 있다.
상기 절연층은 상기 박막 봉지층일 수 있다.
상기 표시 영역은 상기 복수의 감지 전극들이 배치된 감지 영역 및 상기 복수의 감지 전극들이 배치되지 않은 비감지 영역으로 구분될 수 있다.
상기 감지 유닛은 상기 비감지 영역에 배치되는 더미 패턴을 더 포함하고, 상기 더미 패턴은 상기 복수의 감지 전극들과 동일한 층 위에 배치될 수 있다.
상기 더미 패턴에는 일정한 레벨의 전압이 제공될 수 있다.
동일한 계조를 표시할 때, 상기 감지 영역에 배치된 화소 전극들에 제공되는 구동 전압과 상기 비감지 영역에 배치된 화소 전극들에 제공되는 구동 전압은 서로 상이할 수 있다.
상기 복수의 감지 전극들, 상기 복수의 감지 회로들, 및 상기 복수의 화소 전극들 각각은 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 매트리스 형태로 배열되고, 평면 상에서 상기 복수의 감지 전극들 중 하나의 감지 전극은 상기 복수의 화소 전극들 중 둘 이상의 화소 전극과 중첩하고, 상기 제1 방향으로 배열된 상기 복수의 감지 전극들의 피치를 제1 피치, 상기 제1 방향으로 배열된 상기 복수의 감지 회로들의 피치를 제2 피치, 상기 제1 방향으로 배열된 상기 복수의 화소 전극들의 피치를 제3 피치, 상기 제2 방향으로 배열된 상기 복수의 감지 전극들의 피치를 제4 피치, 상기 제2 방향으로 배열된 상기 복수의 감지 회로들의 피치를 제5 피치, 및 상기 제2 방향으로 배열된 상기 복수의 화소 전극들의 피치를 제6 피치라고 정의하고, 상기 제1 피치는 상기 제2 피치 및 상기 제3 피치보다 크고, 상기 제3 피치는 상기 제2 피치보다 크고, 상기 제4 피치는 상기 제5 피치보다 크거나 같고, 상기 제5 피치는 상기 제6 피치보다 클 수 있다.
평면 상에서 상기 복수의 감지 전극들 중 하나의 감지 전극이 배치된 영역의 제1 면적은 상기 복수의 감지 회로들 중 하나의 감지 회로가 배치된 영역의 제2 면적 및 상기 복수의 화소 전극들 중 하나의 화소 전극이 배치된 영역의 제3 면적보다 크고, 상기 제3 면적은 상기 제2 면적보다 클 수 있다.
상기 감지 유닛 위에 배치되는 터치 감지 유닛을 더 포함할 수 있다.
상기 표시 패널 위에 배치되며 복수의 터치 감지 전극들을 포함하는 터치 감지 유닛을 더 포함하고, 상기 복수의 터치 감지 전극들은 상기 복수의 감지 전극들과 동일한 층 상에 배치될 수 있다.
상기 복수의 감지 전극들은 평면상에서 상기 표시 영역의 전 영역에 배치될 수 있다.
상기 복수의 감지 회로들 중 제1 감지 회로와 상기 복수의 감지 전극들 중 상기 제1 감지 회로와 연결된 제1 감지 전극이 연결된 노드의 전압 값은 상기 제1 감지 회로에 의해 제어되고, 상기 제1 감지 전극은 외부의 물체와 정전 용량을 형성하여 상기 노드 값을 변화시킬 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역이 정의된 표시 패널, 및 상기 표시 영역과 중첩하는 영역에 배치된 감지 전극 및 평면 상에서 상기 비표시 영역과 중첩하는 영역에 배치되며 상기 감지 전극과 연결된 노드, 스캔 라인 및 리드아웃 라인과 전기적으로 연결된 복수의 감지 트랜지스터들을 포함하는 감지 회로를 포함하는 감지 유닛을 포함하고, 상기 노드의 전압 값은 상기 스캔 라인에 인가되는 스캔 신호에 의해 제어되고, 상기 감지 전극은 외부의 물체와 정전 용량을 형성하여 상기 노드의 전압 값을 변화시키며, 감지 신호를 상기 리드 아웃 라인을 통해 출력할 수 있다.
상기 표시 패널은 베이스층, 베이스층 위에 배치된 회로층, 상기 회로층 위에 배치된 발광소자층, 및 상기 발광소자층 위에 배치된 박막 봉지층을 포함하고, 상기 감지 전극은 상기 박막 봉지층 위에 배치되고, 상기 감지 회로는 상기 베이스층 위에 배치되어, 상기 회로층과 동일한 층에 배치될 수 있다.
본 발명의 일 실시예에 따른 감지 유닛은 활성화 영역 및 비활성화 영역을 포함하는 베이스층, 상기 비활성화 영역에 배치되며, 복수의 감지 트랜지스터들을 포함하는 감지 회로, 상기 감지 회로를 커버하며 상기 베이스층 위에 배치된 절연층, 상기 절연층 위에 배치되고 상기 활성화 영역에 배치된 감지 전극, 및 상기 비활성화 영역에서 상기 절연층을 관통하여 상기 감지 전극과 상기 감지 회로를 전기적으로 연결하는 감지 라인을 포함하고, 상기 감지 회로와 상기 감지 전극이 연결된 노드의 전압값은 상기 복수의 감지 구동 트랜지스터들에 의해 제어될 수 있다.
본 발명에 따르면, 감지 전극이 박막 봉지층 위에 배치되기 때문에 감지 유닛의 센싱 감도가 향상될 수 있다. 또한, 감지 회로가 비표시 영역에 배치되기 때문에, 박막 봉지층 위에 배치된 감지 전극을 감지 회로에 연결하기 위하여 표시 영역과 중첩하는 박막 봉지층 및 캐소드를 패터닝하는 공정이 생략될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 단면 중 일부를 도시한 것이다.
도 3은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 4는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 5는 본 발명의 일 실시예에 따른 감지 유닛의 평면도이다.
도 6은 본 발명의 일 실시예에 따른 감지 회로의 등가회로도이다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 일부 구성을 도시한 평면도이다.
도 8은 본 발명의 일 실시예에 따른 감지 회로의 일부분을 확대 도시한 평면도이다.
도 9a는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 9b는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 9c는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 10은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 11은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 12는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 13은 본 발명의 일 실시예에 따른 감지 유닛의 평면도이다.
도 14는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 15는 본 발명의 일 실시예에 따른 통합 감지 유닛의 평면도이다.
도 16은 도 15의 I-I' 및 도 15의 II-II`을 따라 절단한 단면도이다.
도 17은 본 발명의 일 실시예에 따른 감지 유닛의 평면도이다.
도 18은 본 발명의 일 실시예에 따른 감지 유닛의 일부를 확대하여 도시한 평면도이다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다. 본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합 된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 1을 참조하면, 표시 장치(DD)는 표시면(IS)을 통해 이미지(IM)를 표시할 수 있다. 도 1에서는 표시면(IS)이 제1 방향(DR1) 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)이 정의하는 면을 갖는 것으로 도시하였다. 하지만, 이는 예시적인 것으로, 다른 실시예에서 표시 장치(미도시)의 표시면(미도시)은 휘어진 형상을 가질 수 있다.
표시면(IS)의 법선 방향, 즉 표시 장치(DD)의 두께 방향은 제3 방향(DR3)이 지시한다. 각 부재들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)에 의해 구분된다. 그러나, 제1 내지 제3 방향들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다. 이하, 제1 내지 제3 방향들은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향으로 동일한 도면 부호를 참조한다.
도 1에서 표시 장치(DD)로 휴대용 전자 기기를 예시적으로 도시하였다. 하지만, 표시 장치(DD)는 텔레비전, 모니터, 또는 외부 광고판과 같은 대형 전자장치를 비롯하여, 퍼스널 컴퓨터, 노트북 컴퓨터, 개인 디지털 단말기, 자동차 네비게이션 유닛, 게임기, 스마트폰, 태블릿, 및 카메라와 같은 중소형 전자 장치 등에 사용될 수도 있다. 또한, 이것들은 단지 실시예로서 제시된 것들로서, 본 발명의 개념에서 벗어나지 않은 이상 다른 전자 기기에도 채용될 수 있음은 물론이다.
표시면(IS)은 이미지(IM)가 표시되는 표시 영역(DD-DA) 및 표시 영역(DD-DA)에 인접한 비표시 영역(DD-NDA)을 포함한다. 비표시 영역(DD-NDA)은 이미지가 표시되지 않는 영역이다. 도 1에는 이미지(IM)의 일 예로 어플리케이션 아이콘들을 도시하였다. 일 예로써, 표시 영역(DD-DA)은 사각형상일 수 있다. 비표시 영역(DD-NDA)은 표시 영역(DD-DA)을 에워쌀 수 있다. 다만, 이에 제한되지 않고, 표시 영역(DD-DA)의 형상과 비표시 영역(DD-NDA)의 형상은 상대적으로 디자인될 수 있다.
표시 장치(DD)는 사용자 손가락(FG)의 지문(FP)을 인식할 수 있다. 표시 영역(DD-DA)에 사용자 손가락(FG)의 지문(FP)이 접촉하게 되면, 표시 장치(DD)는 이를 인식할 수 있다. 표시 장치(DD)는 사용자의 지문(FP)을 인식하여 정당한 사용자인지 여부를 판단할 수 있다. 사용자의 지문(FP)은 휴대기기 보안, 금융거래, 또는 시스템 제어 등을 위해서 사용될 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 단면 중 일부를 도시한 것이다. 도 2에서는 표시 장치의 구성 중 설명에 필요한 일부 구성만을 도시하였다.
표시 장치(DD)는 표시 패널(DP), 윈도우(WM), 및 감지 유닛(FPS)을 포함할 수 있다.
표시 패널(DP)은 복수의 발광소자들을 포함할 수 있다. 표시 패널(DP)은 입력된 영상 데이터에 대응하는 이미지(IM, 도 1 참조)를 생성한다. 표시 패널(DP)을 제조하는 공정은 LTPS(Low Temperature Polycrystaline Silicon) 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 포함할 수 있다. 윈도우(WM)는 표시 패널(DP) 위에 배치되며 외부 충격으로부터 윈도우(WM) 아래에 배치된 모듈들을 보호하고 사용자에게 감지면을 제공할 수 있다. 도 1에서 도시된 표시면(IS, 도 1 참조)은 외부 입력을 감지하기 위한 감지면일 수 있다.
외부 입력은 사용자 신체의 일부, 스타일러스 펜, 광, 열, 또는 압력 등 다양한 형태의 외부 입력들을 포함한다. 또한, 사용자의 손 등 신체의 일부가 접촉하는 터치는 물론, 근접하거나 인접하는 공간 터치(예를 들어, 호버링)도 감지할 수 있다. 또한, 외부 입력은 사용자의 지문일 수 있고, 감지면은 손가락의 지문(FP)을 인식하기 위한 지문 인식면일 수 있다.
지문(FP) 인식을 위한 감지 유닛(FPS)은 윈도우(WM) 아래에 배치될 수 있다. 감지 유닛(FPS)의 일부 구성들은 표시 패널(DP)을 제조하는 공정 중 LTPS(Low Temperature Polycrystaline Silicon) 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 동시에 형성될 수 있다.
지문 인식에 대해 설명하기 위해 손가락의 지문(FP)을 예시적으로 도시하였다. 지문(FP)은 융선(FP-R) 및 골(FP-V)을 포함한다. 융선(FP-R)은 감지 유닛(FPS)과 제1 정전용량(Cap1)을 형성하고, 골(FP-V)은 감지 유닛(FPS)과 제2 정전용량(Cap2)을 형성할 수 있다. 제1 정전용량(Cap1)과 제2 정전용량(Cap2)은 서로 상이한 값을 갖는다. 감지 유닛(FPS)은 제1 정전용량(Cap1)과 제2 정전용량(Cap2)의 차이를 이용하여 지문(FP)을 인식할 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 3을 참조하면, 표시 패널(DP)은 평면상에서 표시 영역(DA)과 비표시 영역(NDA)을 포함한다. 상기 평면상에서라는 의미는 표시 패널(DP)의 두께 방향에서 바라보았을 때를 의미할 수 있다. 표시 패널(DP)의 표시 영역(DA) 및 비표시 영역(NDA)은 표시 장치(DD, 도 1)의 표시 영역(DD-DA, 도 1) 및 비표시 영역(DD-NDA, 도 1)에 각각 대응한다.
표시 패널(DP)의 표시 영역(DA) 및 비표시 영역(NDA)은 표시 장치(DD, 도 1)의 표시 영역(DD-DA, 도 1) 및 비표시 영역(DD-NDA, 도 1)과 반드시 동일할 필요는 없고, 표시 패널(DP)의 구조/디자인에 따라 변경될 수 있다.
표시 패널(DP)은 복수 개의 신호 라인들(SGL), 복수 개의 화소들(PX), 및 패드부(PD-DP)를 포함한다.
복수 개의 화소들(PX)이 배치된 영역이 표시 영역(DA)으로 정의된다. 본 실시예에서 비표시 영역(NDA)은 표시 영역(DA)의 테두리를 따라 정의될 수 있다.
복수의 화소들(PX) 각각은 화소 전극(AE) 및 화소 회로(PXC)를 포함할 수 있다. 하나의 화소 회로(PXC)는 하나의 화소 전극(AE)에 전기적으로 연결되어, 하나의 화소 전극(AE)에 소정의 전압을 제공할 수 있다. 화소 회로(PXC)는 복수의 화소 트랜지스터들을 포함할 수 있다.
복수 개의 신호 라인들(SGL)은 게이트 라인들(GL), 데이터 라인들(DL), 전원 라인(PL), 및 제어신호 라인(CSL)을 포함한다. 게이트 라인들(GL)은 복수 개의 화소들(PX) 중 대응하는 화소(PX)에 연결되고, 데이터 라인들(DL)은 복수 개의 화소들(PX) 중 대응하는 화소(PX)에 연결된다. 전원 라인(PL)은 복수 개의 화소들(PX)에 연결된다. 비표시 영역(NDA)의 일측에는 게이트 라인들(GL)과 연결된 게이트 구동회로들(DCV1, DCV2)이 배치될 수 있다. 제어신호 라인(CSL)은 게이트 구동회로들(DCV1, DCV2)에 제어신호들을 제공할 수 있다.
도 3에서는 게이트 구동회로들(DCV1, DCV2)이 비표시 영역(NDA)의 일 측 및 비표시 영역(NDA)의 타 측에 배치되어, 표시 영역(DA)을 사이에 두고 서로 마주하는 구성에 대해 예시적으로 도시하였다. 하지만, 본 발명의 다른 실시예에서 게이트 구동회로는 비표시 영역(NDA)의 일 측에만 배치될 수 있다. 예를 들어, 게이트 구동회로(DCV1)만이 배치되고, 게이트 구동회로(DCV2)는 생략될 수 있다.
패드부(PD-DP)는 데이터 라인들(DL), 전원 라인(PL), 및 제어신호 라인(CSL) 각각의 말단에 연결될 수 있다. 패드부(PD-DP)는 외부의 구동회로(미도시)로부터 전기적 신호를 제공받아 데이터 라인들(DL), 전원 라인(PL), 및 제어신호 라인(CSL)로 전달할 수 있다.
패드부(PD-DP)는 화소 회로(PXC)와 동일한 공정에서 형성될 수 있다. 예를 들어, LTPS(Low Temperature Polycrystaline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 패드부(PD-DP)와 화소 회로(PXC)가 포함하는 복수의 화소 트랜지스터들은 동시에 형성될 수 있다.
도 4는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 4에는 어느 하나의 게이트 라인(GL)과 어느 하나의 데이터 라인(DL), 및 전원 라인(PL)에 연결된 화소(PX)를 예시적으로 도시하였다. 화소(PX)의 구성은 이에 제한되지 않고 변형될 수 있다.
화소(PX)는 표시소자로써 발광소자(LM)를 포함한다. 발광소자(LM)는 전면 발광형 다이오드이거나, 배면 발광형 다이오드일 수 있다. 또는, 발광소자(LM)는 양면 발광형 다이오드일 수 있다. 발광소자(LM)는 유기발광 다이오드(Organic　Light　Emitting　Diode)일 수 있다. 발광소자(LM)는 화소 전극(AE, 도 3 참조)을 포함한다. 예를 들어, 화소 전극(AE, 도 3 참조)은 발광소자(LM)의 애노드 전극일 수 있다.
화소 회로(PXC)는 발광소자(LM)를 구동하기 위한 복수의 화소 트랜지스터들 및 커패시터(CP)를 포함할 수 있다. 복수의 화소 트랜지스터들은 스위칭 트랜지스터(TFT-S) 및 구동 트랜지스터(TFT-D)를 포함할 수 있다. 발광소자(LM)는 화소 회로(PXC)로부터 제공되는 전기적 신호의 의해 광을 생성한다.
스위칭 트랜지스터(TFT-S)는 게이트 라인(GL)에 인가된 주사 신호에 응답하여 데이터 라인(DL)에 인가된 데이터 신호를 출력한다. 커패시터(CP)는 스위칭 트랜지스터(TFT-S)로부터 수신한 데이터 신호에 대응하는 전압을 충전한다.
구동 트랜지스터(TFT-D)는 발광소자(LM)에 연결된다. 구동 트랜지스터(TFT-D)는 커패시터(CP)에 저장된 전하량에 대응하여 발광소자(LM)에 흐르는 구동전류를 제어한다. 발광소자(LM)는 구동 트랜지스터(TFT-D)의 턴-온 구간 동안 발광할 수 있다.
전원 라인(PL)은 화소(PX)에 제1 전원전압(VDD1)을 제공할 수 있다.
도 5는 본 발명의 일 실시예에 따른 감지 유닛의 평면도이다.
도 5를 참조하면, 감지 유닛(FPS)은 평면상에서 활성화 영역(ADA)과 비활성화 영역(ANDA)을 포함한다. 이는 앞서 도 3에서 설명한 표시 패널(DP, 도 3)의 표시 영역(DA) 및 비표시 영역(NDA)에 각각 대응된다.
감지 유닛(FPS)은 감지 전극들(SE), 감지 회로들(SC), 감지 라인들(SEL), 신호 라인들(SGLs), 및 감지 패드부(PD-SN)를 포함할 수 있다.
본 발명의 실시예에 따르면, 하나의 소자는 하나의 감지 전극(SE)과 하나의 감지 회로(SC)를 포함하는 것으로 정의되고, 하나의 감지 회로(SC)는 복수의 감지 트랜지스터들을 포함할 수 있다. 능동 소자인 복수의 감지 트랜지스터들을 포함하는 감지 회로(SC)에 의해 소자들이 각각 구동되는 능동 셀프 캡(active self cap, ASC) 방식의 감지 유닛(FPS)에서, 감지 전극들(SE)과 감지 회로들(SC)은 서로 이격 되어 배치된다.
구체적으로, 감지 전극들(SE)은 활성화 영역(ADA)에 배치되고, 감지 회로들(SC)은 비활성화 영역(ANDA)에 배치될 수 있다. 즉, 평면상에서 감지 전극들(SE)은 표시 영역(DA, 도 3 참조)과 중첩하는 영역에 배치되고, 감지 회로들(SC)은 비표시 영역(NDA, 도 3)과 중첩하는 영역에 배치될 수 있다. 감지 라인들(SEL)은 활성화 영역(ADA)에 배치된 감지 전극들(SE)과 비활성화 영역(ANDA)에 배치된 감지 회로들(SC)을 각각 연결할 수 있다.
도 5에서, 감지 전극들(SE)은 활성화 영역(ADA)의 일부분에 배치될 수 있다. 따라서, 평면상에서 표시 영역(DA, 도 3 참조) 및 활성화 영역(ADA)은 감지 전극들(SE)이 배치된 감지 영역(SA) 및 감지 전극들(SE)이 배치되지 않은 비감지 영역(NSA)으로 구분될 수 있다. 도 3에도 감지 영역(SA) 및 비감지 영역(NSA)을 표시하였다.
도 3 및 도 5를 참조하면, 동일한 계조 영상을 표시할 때, 감지 전극(SE)이 배치된 감지 영역(SA)과 감지 전극(SE)이 배치되지 않은 비감지 영역(NSA)에서는 휘도 차가 발생할 수 있다. 따라서, 휘도 차를 감소시키기 위해 감지 영역(SA)에 배치된 화소들(PX) 및 비감지 영역(NSA)에 배치된 화소들(PX)의 구동 전압은 조절될 수 있다. 예를 들어, 화소들(PX)이 동일한 계조를 표시할 때, 감지 영역(SA)에 배치된 화소 전극들(AE) 및 비감지 영역(NSA)에 배치된 화소 전극들(AE)에 제공되는 구동 전압은 서로 상이할 수 있다. 구체적으로, 감지 영역(SA)에 배치된 화소 전극들(AE)의 구동 전압이 비감지 영역(NSA)에 배치된 화소 전극들(AE)에 제공되는 구동 전압보다 높을 수 있다. 따라서, 감지 영역(SA)에 배치된 화소(PX)들이 비감지 영역(NSA)에 배치된 화소 전극들(AE)보다 높은 휘도를 갖더라도, 상부에 배치된 감지 전극들(SE)에 의해 휘도가 감소되어 감지 영역(SA)과 비감지 영역(NSA) 사이의 휘도 차를 감소시킬 수 있다.
다시 도 5를 참조하면, 감지 전극들(SE)은 투명한 전도성 산화물(transparent conductive oxide)을 포함할 수 있다. 예를 들어, 감지 전극들(SE)은 인듐아연 산화물(IZO), 인듐주석 산화물(ITO), 인듐갈륨 산화물(IGO), 인듐아연갈륨 산화물(IGZO), 및 이들의 혼합물/화합물 중 적어도 어느 하나를 포함할 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 감지 전극들(SE)은 메탈 메쉬 구조를 포함할 수도 있다. 이에 대해서는 도 18에 예시적으로 도시하였다.
감지 라인들(SEL)은 감지 전극들(SE)과 동일한 물질을 포함할 수 있다. 하지만, 이와 달리 감지 라인들(SEL)과 감지 전극들(SE)은 상이한 물질을 포함할 수도 있다. 예를 들어, 감지 라인들(SEL)은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 다만, 이는 예시적인 것으로 감지 라인들(SEL)을 구성하는 물질이 상기 예에 제한되는 것은 아니다.
신호 라인들(SGLs)은 스캔 라인들(SL), 전원 라인(VCL), 및 리드아웃 라인들(RXL), 제어신호 라인(CSLs)을 포함한다. 신호 라인들(SGLs)은 비활성화 영역(ANDA)에 배치될 수 있다.
스캔 라인들(SL) 각각은 복수 개의 감지 회로들(SC) 중 대응하는 감지 회로들(SC)에 연결되고, 전원 라인(VCL)은 복수 개의 감지 회로들(SC)에 연결된다. 리드아웃 라인들(RXL) 각각은 복수 개의 감지 회로들(SC) 중 대응하는 감지 회로들(SC)에 연결된다.
비활성화 영역(ANDA)의 감지 회로들(SC)이 배치된 영역(S-ML)과 인접한 일 측 및 타 측에는 스캔 라인들(SL)이 연결된 스캔 구동회로들(SCV1, SCV2)이 배치될 수 있다. 제어신호 라인(CSLs)은 스캔 구동회로들(SCV1, SCV2)에 제어신호들을 제공할 수 있다. 본 발명의 다른 실시예에서 스캔 구동회로들(SCV1, SCV2) 중 어느 하나는 생략될 수 있다.
감지 패드부(PD-SN)는 리드아웃 라인들(RXL), 전원 라인(VCL), 및 제어신호 라인(CSLs) 각각의 말단에 연결될 수 있다. 감지 패드부(PD-SN)는 외부의 구동회로(미도시)로부터 전기적 신호를 제공받아 리드아웃 라인들(RXL), 전원 라인(VCL), 및 제어신호 라인(CSLs)로 전달하거나, 감지 영역(SA)에서 발생된 감지 신호를 구동회로로 전달할 수 있다.
도 6은 본 발명의 일 실시예에 따른 감지 회로의 등가회로도이다. 도 6은 하나의 감지 전극(SE, 도 5 참조)에 연결된 하나의 감지 회로(SC)의 등가 회로도를 도시한 것이다.
도 6에서는 두 개의 스캔 라인(SLn-1, SLn), 하나의 리드아웃 라인(RXL), 전원 라인(VCL), 및 하나의 감지 라인(SEL)에 연결된 감지 회로(SC)를 예시적으로 도시하였다. 감지 회로(SC)의 구성은 이에 제한되지 않고 변형될 수 있다.
감지 회로(SC)는 복수의 감지 트랜지스터들 및 커패시터(Cref)를 포함할 수 있다. 구체적으로, 복수의 감지 트랜지스터들은 제1 및 제2 스위칭 트랜지스터들(STFT-S1, STFT-S2), 및 구동 트랜지스터(STFT-D)를 포함할 수 있다.
제1 스위칭 트랜지스터(STFT-S1)는 제1 입력 전극, 제1 출력 전극, 및 제1 제어 전극을 포함한다. 제1 제어 전극은 n-1 번째 스캔 라인(SLn-1)에 연결되고, 제1 입력 전극은 전원 라인(VCL)과 연결되어 공통전압(Vcom)을 제공 받을 수 있다. 제1 출력 전극은 제1 노드(ND)에 연결된다. 제1 노드(ND)는 감지 회로(SC)와 감지 전극(SE, 도 5 참조)을 연결하는 감지 라인(SEL)이 연결된 노드이다.
n-1 번째 스캔 라인(SLn-1)에 스캔 신호가 인가되면, 제1 스위칭 트랜지스터(STFT-S1)는 턴-온 되고, 제1 노드(ND)는 공통전압(Vcom)에 의해 초기화될 수 있다.
제2 스위칭 트랜지스터(STFT-S2)는 제2 입력 전극, 제2 출력 전극, 및 제2 제어 전극을 포함하고, 구동 트랜지스터(STFT-D)는 제3 입력 전극, 제3 출력 전극, 및 제3 제어 전극을 포함할 수 있다.
제2 제어 전극은 n 번째 스캔 라인(SLn)에 연결되고, 제2 입력 전극은 전원 라인(VCL)과 연결되어 공통전압(Vcom)을 제공 받을 수 있다. 제2 출력 전극은 구동 트랜지스터(STFT-D)의 제3 입력 전극에 연결될 수 있다. 제3 제어 전극은 제1 노드(ND)에 연결되고, 제3 출력 전극은 리드아웃 라인(RXL)에 연결될 수 있다.
커패시터(Cref)는 제1 전극(C1) 및 제2 전극(C2)을 포함한다. 제1 전극(C1)은 n 번째 스캔 라인(SLn)에 연결되고, 제2 전극(C2)은 제1 노드(ND)에 연결될 수 있다.
n 번째 스캔 라인(SLn)에 스캔 신호가 인가되면, 제2 스위칭 트랜지스터(STFT-S2)는 턴-온되고, 제2 출력 전극과 제3 입력 전극이 연결된 노드는 공통전압(Vcom)에 의해 초기화될 수 있다. 또한, 제1 노드(ND)의 전압이 커패시터(Cref) 및 감지 라인(SEL)에 연결된 감지 전극(SE, 도 5 참조)과 손(예를 들어, 지문의 융 또는 골)이 생성한 정전 용량의 비율에 따라 변화될 수 있다.
제1 노드(ND)의 전압에 따라 구동 트랜지스터(STFT-D)를 통해 흐르는 전류가 결정되고, 리드아웃 라인(RXL)으로 감지 신호가 출력될 수 있다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 일부 구성을 도시한 평면도이고, 도 8은 본 발명의 일 실시예에 따른 감지 회로의 일부분을 확대 도시한 평면도이다.
도 7은 설명의 편의를 위해 화소 전극들(AE), 감지 전극들(SE), 및 감지 회로들(SC)을 간략하게 도시한 개념도이다. 즉, 화소 전극들(AE) 및 감지 전극들(SE)의 모양은 직사각 형상에 제한되는 것이 아니다. 화소 전극들(AE) 및 감지 전극들(SE)의 형상은 다양하게 변형될 수 있다. 또한, 감지 회로들(SC)은 복수의 감지 트랜지스터들 및 커패시터로 구성되기 때문에 상기 구성들이 배치된 영역을 블록으로 간단하게 도시한 것이다. 도 8에서는 도 7에서 블록으로 도시된 감지 회로들(SC)에 대한 구체적 설명을 위해 감지 회로들(SC)의 일부를 확대하여 도시하였다.
도 7 및 도 8을 참조하면, 화소 전극들(AE), 감지 전극들(SE) 및 감지 회로들(SC) 각각은 제1 방향(DR1) 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 매트리스 형태로 배열될 수 있다. 화소 전극들(AE) 및 감지 전극들(SE)은 표시 영역(DA)(또는 활성화 영역(ADA)으로 명칭 됨)에 배치된다. 따라서, 화소 전극들(AE) 및 감지 전극들(SE)은 평면상에서 서로 중첩한다. 감지 회로들(SC)은 비표시 영역(NDA)(또는 비활성화 영역(ANDA)으로 명칭 됨)에 배치된다. 따라서, 감지 전극들(SE)과 감지 회로들(SC)은 제1 방향(DR1)으로 이격 되어 배치될 수 있다.
감지 전극들(SE)의 크기는 화소 전극들(AE)보다 클 수 있다. 따라서, 하나의 감지 전극(SE)은 복수의 화소 전극들(AE)과 중첩할 수 있다.
제1 방향(DR1)으로 배열된 감지 전극들(SE)의 피치를 제1 피치(PC1), 제1 방향(DR1)으로 배열된 감지 회로들(SC)의 피치를 제2 피치(PC2), 및 제1 방향(DR1)으로 배열된 화소 전극들(AE)의 피치를 제3 피치(PC3)라 정의 한다.
제1 피치(PC1) 및 제3 피치(PC3)는 감지 전극들(SE) 및 화소 전극들(AE) 각각의 동일한 지점 사이의 거리일 수 있다. 감지 전극들(SE)을 예로 들어 설명하면, 감지 전극들(SE) 중 하나의 제1 감지 전극의 최외곽 변 및 상기 제1 감지 전극과 가장 인접한 제2 감지 전극의 최외곽 변 사이의 거리일 수 있다. 평면상에서 상기 제2 감지 전극을 상기 제1 감지 전극과 중첩시켰을 때, 상기 제1 감지 전극의 최외곽 변과 상기 제2 감지 전극의 최외곽 변은 서로 중첩할 수 있다.
제2 피치(PC2)에 대해서는 도 8을 참조하여 설명한다. 감지 회로들(SC)의 제2 피치(PC2)는 감지 회로들(SC) 각각의 동일한 구성 사이의 거리일 수 있다. 예를 들어, 제2 피치(PC2)는 n번째 스캔 라인(SLn)과 n 번째 스캔 라인(SLn)과 인접한 n-1번째 스캔 라인(SLn-1) 또는 n+1번째 스캔 라인(SLn+1) 사이의 거리에 대응될 수 있다.
본 발명의 실시예에서, 제1 피치(PC1)는 제2 피치(PC2) 및 제3 피치(PC3)보다 크고, 제3 피치(PC3)는 제2 피치(PC2)보다 클 수 있다. 즉, 제2 피치(PC2)가 가장 작을 수 있다. 따라서, 감지 회로들(SC)을 비표시 영역(NDA)에 배치되더라도 확장되는 데드 스페이스 면적이 크지 않을 수 있다.
제2 방향(DR2)으로 배열된 감지 전극들(SE)의 피치를 제4 피치(PC4), 제2 방향(DR2)으로 배열된 감지 회로들(SC)의 피치를 제5 피치(PC5), 및 제2 방향(DR2)으로 배열된 화소 전극들(AE)의 피치를 제6 피치(PC6)라 정의 한다.
도 8을 참조하면, 감지 회로들(SC)의 제5 피치(PC5)는 n번째 전원 라인(VCLn)과 n번째 전원 라인(VCLn)과 인접한 n-1번째 전원 라인(VCLn-1) 사이의 거리에 대응될 수 있다.
제4 피치(PC4)는 제5 피치(PC5)와 같거나 제5 피치(PC5)보다 크고, 제5 피치(PC5)는 제6 피치(PC6)보다 클 수 있다.
감지 전극들(SE) 중 하나의 감지 전극이 배치된 영역의 제1 면적은 제1 방향(DR1)의 폭(WT1a)에 제2 방향(DR2)의 폭(WT1b)을 곱한 값일 수 있고, 감지 회로(SC)가 배치된 영역의 제2 면적은 감지 회로의 제1 방향(DR1)의 폭(WT2a)에 제2 방향(DR2)의 폭(WT2b)을 곱한 값일 수 있고, 화소 전극(AE)이 배치된 영역의 제3 면적은 화소 전극의 제1 방향(DR1)의 폭(WT3a)에 제2 방향(DR2)의 폭(WT3b)을 곱한 값일 수 있다.
상기 폭들(WT1a, WT1b, WT3a WT3b)은 감지 전극들(SE) 및 화소 전극들(AE)의 제1 방향(DR1) 및 제2 방향(DR2) 각각에서 최대 폭을 갖는 값으로 정의될 수 있다.
상기 폭들(WT2a, WT2b)은 하나의 감지 회로(SC)에서 최외곽에 배치된 구성들 사이의 거리에 대응될 수 있다. 예를 들어, 감지 회로(SC)의 제1 방향(DR1)의 폭(WT2a)은 n번째 스캔 라인과 n+1번째 스캔 라인 사이의 거리에 대응될 수 있고, 제2 방향(DR2)의 폭(WT2b)은 n-1번째 전원 라인(VCLn-1)과 n-1번째 리드아웃 라인(RXLn-1) 사이의 거리에 대응될 수 있다.
감지 전극(SE)의 제1 면적은 감지 회로(SC)의 제2 면적 및 화소 전극(AE)의 제3 면적보다 크고, 화소 전극(AE)의 제3 면적은 감지 회로(SC)의 제2 면적보다 클 수 있다. 즉, 감지 회로(SC)의 제2 면적이 가장 작을 수 있다. 따라서, 감지 회로들(SC)이 비표시 영역(NDA)에 배치되더라도 확장되는 데드 스페이스 면적이 크지 않을 수 있다.
도 9a는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 9a를 참조하면, 표시 패널(DP)은 베이스층(SUB), 회로층(CL), 발광소자층(ELL) 및 박막 봉지층(TFE)을 포함할 수 있다.
베이스층(SUB)은 플라스틱 기판, 유리 기판, 메탈 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다. 플라스틱 기판은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
베이스층(SUB)은 활성화 영역(ADA, 도 5 참조) 및 비활성화 영역(ANDA, 도 5 참조)이 정의될 수 있다. 활성화 영역(ADA, 도 5 참조)은 도 9a에 도시된 표시 영역(DA)과 대응하고, 비활성화 영역(ANDA, 도 5 참조)은 도 9a에 도시된 비표시 영역(NDA)과 대응된다.
회로층(CL)은 베이스층(SUB) 위에 배치된다. 회로층(CL)은 복수 개의 절연층들, 복수 개의 도전층들 및 반도체층을 포함할 수 있다. 예를 들어, 회로층(CL)은 유기/무기층들(BR, BF, 12, 14, 16), 감지 회로(SC, 도 6 참조) 및 화소 회로(PXC, 도 4 참조)를 포함할 수 있다. 여기서, 화소 회로(PXC, 도 4 참조)는 표시 영역(DA)에 배치되고, 감지 회로(SC, 도 6 참조)는 비표시 영역(NDA)에 배치될 수 있다.
유기/무기층들(BR, BF, 12, 14, 16)은 기능층(BR, BF), 제1 절연층(12), 제2 절연층(14), 및 제3 절연층(16)을 포함할 수 있다. 기능층(BR, BF)은 베이스층(SUB)의 일면 상에 배치될 수 있다. 기능층(BR, BF)은 배리어층(BR) 또는 버퍼층(BF) 중 적어도 어느 하나를 포함한다.
화소 회로(PXC, 도 4 참조)는 스위칭 트랜지스터(TFT-S, 도 4 참조), 구동 트랜지스터(TFT-D) 및 커패시터(CP, 도 4 참조)를 포함할 수 있다. 도 9a에서는 구동 트랜지스터(TFT-D)에 대해서만 도시하였다.
구동 트랜지스터(TFT-D)의 반도체 패턴(ALD)은 배리어층(BR) 또는 버퍼층(BF) 상에 배치될 수 있다. 반도체 패턴(ALD)은 아몰포스 실리콘, 폴리 실리콘, 금속 산화물 반도체에서 서로 동일하게 또는 서로 다르게 선택될 수 있다.
베이스층(SUB) 상에는 반도체 패턴(ALD)을 커버하는 제1 절연층(12)이 배치된다. 제1 절연층(12)은 유기층 및/또는 무기층을 포함한다. 특히, 제1 절연층(12)은 복수 개의 무기 박막들을 포함할 수 있다. 복수 개의 무기 박막들은 실리콘 나이트라이드층 및 실리콘 옥사이드층을 포함할 수 있다.
제1 절연층(12) 상에 구동 트랜지스터(TFT-D)의 제어전극(GED)이 배치된다. 제1 절연층(12) 상에 제어전극(GED)을 커버하는 제2 절연층(14)이 배치된다. 제2 절연층(14)은 유기층 및/또는 무기층을 포함한다. 특히, 제2 절연층(14)은 복수 개의 무기 박막들을 포함할 수 있다. 복수 개의 무기 박막들은 실리콘 나이트라이드층 및 실리콘 옥사이드층을 포함할 수 있다.
제2 절연층(14) 상에 구동 트랜지스터(TFT-D)의 입력 전극(SED) 및 출력전극(DED)이 배치된다. 입력 전극(SED)과 출력전극(DED)은 제1 절연층(12) 및 제2 절연층(14)을 관통하는 제1 관통홀(CH1)과 제2 관통홀(CH2)을 통해 반도체 패턴(ALD)에 각각 연결된다. 한편, 본 발명의 다른 실시예에서 구동 트랜지스터(TFT-D)는 바텀 게이트 구조로 변형되어 실시될 수 있다.
제2 절연층(14) 상에 입력 전극(SED), 출력전극(DED)을 커버하는 제3 절연층(16)이 배치된다. 제3 절연층(16)은 유기층 및/또는 무기층을 포함한다. 특히, 제3 절연층(16)은 평탄면을 제공하기 위해서 유기물질을 포함할 수 있다.
제1 절연층(12), 제2 절연층(14), 및 제3 절연층(16) 중 어느 하나는 화소의 회로 구조에 따라 생략될 수 있다. 제1 절연층(12), 제2 절연층(14) 및 제3 절연층(16) 각각은 층간 절연층(interlayer)으로 정의될 수 있다. 층간 절연층은 층간 절연층을 기준으로 하부에 배치된 도전패턴과 상부에 배치된 도전패턴의 사이에 배치되어 도전패턴들을 절연시킨다.
제3 절연층(16) 상에 발광소자층(ELL)이 배치된다. 발광소자층(ELL)은 화소 정의막(PXL) 및 발광소자(LM)를 포함한다. 제3 절연층(16) 상에 화소 전극(AE)이 배치된다. 화소 전극(AE)은 애노드로 명칭될 수도 있다. 화소 전극(AE)은 제3 절연층(16)을 관통하는 제3 관통홀(CH3)을 통해 구동 트랜지스터(TFT-D)의 출력전극(DED)에 연결된다. 화소 정의막(PXL)에는 개구부(OP)가 정의된다. 화소 정의막(PXL)의 개구부(OP)는 화소 전극(AE)의 일부분을 노출시킨다.
발광소자층(ELL)은 발광영역(PXA)과 발광영역(PXA)에 인접한 비발광 영역(NPXA)을 포함한다. 비발광 영역(NPXA)은 발광영역(PXA)을 둘러쌀 수 있다. 본 실시예에서 발광영역(PXA)은 개구부(OP)에 의해 노출된 화소 전극(AE)의 일부 영역에 대응하게 정의될 수 있다. 그러나, 발광영역(PXA)은 이에 제한되지 않고, 광이 발생되는 영역으로 정의되면 충분하다.
정공 제어층(HCL)은 발광영역(PXA)과 비발광 영역(NPXA)에 공통으로 배치될 수 있다. 별도로 도시되지 않았으나, 정공 제어층(HCL)과 같은 공통층은 복수 개의 화소들(PX, 도 4 참조)에 공통으로 형성될 수 있다.
정공 제어층(HCL) 상에 발광층(EML)이 배치된다. 발광층(EML)은 유기물 또는 무기물을 포함할 수 있다. 발광층(EML)은 복수 개의 화소들(PX) 각각에 분리되어 형성될 수 있다.
발광층(EML) 상에 전자 제어층(ECL)이 배치된다. 전자 제어층(ECL) 상에 캐소드(CE)가 배치된다. 캐소드(CE)는 복수 개의 화소들(PX)에 공통적으로 배치될 수 있다.
본 실시예에서 패터닝된 발광층(EML)을 예시적으로 도시하였으나, 발광층(EML)은 복수 개의 화소들(PX)에 공통적으로 배치될 수 있다. 이때, 발광층(EML)은 백색 광을 생성할 수 있다. 이 경우, 표시 패널(DP)은 컬러 필터(미도시)를 더 포함할 수 있다. 또한, 발광층(EML)은 다층구조를 가질 수 있다.
본 실시예에서 박막 봉지층(TFE)은 캐소드(CE)를 직접 커버한다. 본 발명의 일 실시예에서, 캐소드(CE)를 커버하는 캡핑층이 더 배치될 수 있다. 이 경우 박막 봉지층(TFE)은 캡핑층을 직접 커버할 수 있다. 박막 봉지층(TFE)은 유기물을 포함하는 유기층 및 무기물을 포함하는 무기층이 번갈아 적층되는 복수의 층들을 포함할 수 있다.
감지 유닛(FPS)은 감지 전극(SE), 감지 회로(SC, 도 5 참조), 및 감지 라인(SEL)을 포함할 수 있다. 본 발명의 실시예에서, 감지 전극(SE)은 박막 봉지층(TFE) 위에 배치된다. 감지 회로(SC, 도 6 참조) 및 화소 회로(PXC, 도 4 참조)는 LTPS(Low Temperature Polycrystaline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정 등을 통해 동시에 형성될 수 있다.
감지 회로(SC, 도 6 참조)는 제1 스위칭 트랜지스터(STFT-S1), 제2 스위칭 트랜지스터(S-TFT-S2, 도 6 참조), 구동 트랜지스터(STFT-D, 도 6 참조), 및 커패시터(Cref)를 포함할 수 있다. 도 9a에서는 제1 스위칭 트랜지스터(STFT-S1) 및 커패시터(Cref)에 대해서만 도시하였다.
제1 스위칭 트랜지스터(STFT-S1)는 반도체 패턴(SALD), 제1 제어 전극(SGED), 제1 입력 전극(SSED) 및 제1 출력 전극(SDED)을 포함할 수 있다.
반도체 패턴(SALD)은 배리어층(BR) 또는 버퍼층(BF) 상에 배치될 수 있다. 제1 제어 전극(SGED)은 반도체 패턴(SALD)을 커버하는 제1 절연층(12) 상에 배치될 수 있다. 제1 입력 전극(SSED) 및 제1 출력 전극(SDED)은 제1 제어 전극(SGED)을 커버하는 제2 절연층(14) 상에 배치될 수 있다. 제1 입력 전극(SSED)과 제1 출력전극(SDED)은 제1 절연층(12) 및 제2 절연층(14)을 관통하는 제4 관통홀(CH4)과 제5 관통홀(CH5)을 통해 반도체 패턴(SALD)에 각각 연결된다.
커패시터(Cref)의 제1 전극(C1)은 제1 제어 전극(SGED)과 동일한 층 상에 배치되고, 커패시터(Cref)의 제2 전극(C2)은 제1 입력 전극(SSED) 및 제1 출력 전극(SDED)을 커버하는 제3 절연층(16) 상에 배치될 수 있다. 제2 전극(C2)은 제3 절연층(16)을 관통하는 제6 관통홀(CH6)을 통해 제1 출력 전극(SDED)에 연결된다. 하지만, 이는 예시적인 것으로 제2 전극(C2)은 제1 입력 전극(SSED) 및 제1 출력 전극(SDED)과 동일한 층 상에 배치될 수도 있다.
제2 전극(C2) 위에는 제2 전극(C2)을 커버하는 제4 절연층(18)이 배치될 수 있다.
박막 봉지층(TFE) 위에는 버퍼층(20)이 배치될 수 있다. 버퍼층(20)은 무기층 또는 유기층일 수 있다. 무기층은 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 실리콘 옥사이드, 티타늄옥사이드 또는 알루미늄옥사이드 중 적어도 어느 하나를 포함할 수 있다. 유기층은 고분자, 예를 들어 아크릴 계열 유기층을 포함할 수 있다. 다만, 이는 예시적인 것으로 이에 제한되는 것은 아니다.
본 발명의 실시예에서, 제2 전극(C2)을 커버하는 제4 절연층(18)은 화소 정의막(PXL)과 동일한 공정을 통해 형성된 층일 수도 있고, 버퍼층(20)과 동일한 공정을 통해 형성된 층일 수도 있다. 또한, 제4 절연층(18)은 복수의 층으로 제공되어, 화소 정의막(PXL)과 동일한 공정을 통해 형성된 층 및 버퍼층(20)과 동일한 공정을 통해 형성된 층을 모두 포함할 수도 있다.
제4 절연층(18) 및 버퍼층(20) 위에는 감지 라인(SEL)이 배치된다. 감지 라인(SEL)은 표시 영역(DA)으로부터 비표시 영역(NDA)으로 연장된다. 감지 라인(SEL)은 제4 절연층(18)을 관통하는 제7 관통홀(CH7)을 통해 커패시터(Cref)의 제2 전극(C2)에 연결될 수 있다.
또한, 앞서 설명된 바와 같이, 제2 전극(C2)은 제1 입력 전극(SSED) 및 제1 출력 전극(SDED)과 동일한 층 상에 배치된 경우, 제4 절연층(18)은 생략될 수 있다. 이 경우, 감지 라인(SEL)은 제3 절연층(16) 위에 배치될 수 있고, 제3 절연층(16)을 관통하는 관통홀을 통해 커패시터(Cref)의 제2 전극(C2)에 연결될 수 있다.
감지 라인(SEL) 위에는 제5 절연층(22) 이 배치될 수 있다. 제5 절연층(22) 위에는 감지 전극(SE)이 배치될 수 있다. 감지 전극(SE)은 제5 절연층(22)을 관통하는 제8 관통홀(CH8)을 통해 감지 라인(SEL)에 전기적으로 연결될 수 있다. 또한, 도 9a에서는 제5 절연층(22)이 표시 영역(DA)에만 배치된 것을 예시적으로 도시하였으나, 제5 절연층(22)은 비표시 영역(NDA)까지 연장되어, 비표시 영역(NDA)에 배치된 감지 라인(SEL)까지 커버할 수도 있다.
본 발명의 실시예에 따르면, 감지 전극(SE) 및 감지 회로(SC, 도 6 참조)가 일대일 대응하여 연결되어 구동되는 능동 셀프 캡 방식의 감지 유닛(FPS)에서 감지 전극(SE)은 박막 봉지층(TFE) 위에 배치되고, 감지 회로(SC, 도 6 참조)는 표시 패널(DP)의 회로층(CL)과 동일한 층에 배치된다.
즉, 감지 회로(SC, 도 6 참조)와 화소 회로(PXC, 도 4 참조)는 LTPS(Low Temperature Polycrystaline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정 등을 통해 동시에 형성되기 때문에, 감지 회로(SC, 도 6 참조)를 화소 회로(PXC, 도 4 참조)와 별개로 생성하는 것보다 마스크 수가 감소되어 원가 절감의 효과가 있다.
감지 전극(SE)이 박막 봉지층(TFE) 위에 배치되기 때문에, 감지 유닛(FPS)의 센싱 감도가 보다 향상될 수 있다. 또한, 감지 회로(SC, 도 6 참조)가 비표시 영역(NDA)에 배치되기 때문에, 박막 봉지층(TFE) 위에 배치된 감지 전극(SE)을 감지 회로(SC, 도 6 참조)에 연결하기 위하여 표시 영역(DA)에 배치된 박막 봉지층(TFE) 및 캐소드(CE)를 패터닝하는 공정이 생략될 수 있다.
도 9b는 본 발명의 일 실시예에 따른 표시 장치의 단면도이고, 도 9c는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다. 도 9b 및 도 9c에서는 도 9a와의 차이점에 대해 중점적으로 설명하고, 앞서 도 9a에서 설명된 구성요소에 대해서는 동일한 부호를 병기하고 이에 대한 설명은 생략된다.
감지 라인(SEL)과 감지 전극(SE)의 위치 관계는 도 9a에 도시된 위치에 한정되는 것은 아니고, 다양하게 변경될 수 있다. 이하에서 몇 가지 예를 들어 설명한다.
도 9b를 참조하면, 감지 전극(SE)이 버퍼층(20)과 제5 절연층(22) 사이에 배치되고, 감지 라인(SEL)이 제5 절연층(22) 위에 배치될 수도 있다. 즉, 도 9a와 비교하였을 때, 감지 라인(SEL)과 감지 전극(SE)의 위치가 서로 바뀔 수 있다.
또한, 도 9c를 참조하면, 감지 라인(SEL)과 감지 전극(SE)은 동일한 층 상에 배치될 수 있다. 즉, 감지 라인(SEL) 및 감지 전극(SE)은 모두 버퍼층(20) 위에 배치될 수 있다.
감지 라인(SEL) 및 감지 전극(SE)은 동일한 공정을 통해 동시에 형성될 수 있다. 이 경우, 동일한 층 상에서 일 영역은 감지 전극(SE)으로 다른 일 영역은 감지 라인(SEL)으로 지칭될 수 있다. 다만, 이에 제한되는 것은 아니고, 감지 라인(SEL) 및 감지 전극(SE)은 서로 상이한 물질로 서로 상이한 공정을 통해 형성될 수도 있다. 도 10은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 10에서는 도 9a와의 차이점에 대해 중점적으로 설명하고, 앞서 도 9a에서 설명된 구성요소에 대해서는 동일한 부호를 병기하고 이에 대한 설명은 생략된다.
도 10을 참조하면, 박막 봉지층(TFE)이 감지 회로들(SC, 도 6 참조)이 배치된 영역(S-ML)까지 연장될 수 있다. 이 경우, 박막 봉지층(TFE) 위에 배치된 감지 전극(SE)을 감지 회로(SC, 도 6 참조)에 연결하기 위하여 비표시 영역(NDA)에 배치된 박막 봉지층(TFE)만을 관통시키면 되고, 표시 영역(DA)에 배치된 박막 봉지층(TFE) 및 캐소드(CE)를 패터닝하는 공정이 생략될 수 있다.
도 11은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 11에서는 도 9a와의 차이점에 대해 중점적으로 설명하고, 앞서 도 9a에서 설명된 구성요소에 대해서는 동일한 부호를 병기하고 이에 대한 설명은 생략된다.
도 11을 참조하면, 감지 전극(SE)은 발광소자층(ELL) 및 박막 봉지층(TFE) 사이에 배치될 수 있다. 이 때, 발광소자층(ELL)위에는 절연층(24)이 더 배치되고, 감지 전극(SE)은 절연층(24) 위에 배치될 수 있다.
본 발명의 실시예에서, 제2 전극(C2)을 커버하는 제4 절연층(18-1)은 화소 정의막(PXL)과 동일한 공정을 통해 형성된 층일 수도 있고, 또는 절연층(24)과 동일한 공정을 통해 형성된 층일 수도 있다. 또한, 제4 절연층(18-1)은 복수의 층으로 제공되어, 화소 정의막(PXL)과 동일한 공정을 통해 형성된 층 및 절연층(24)과 동일한 공정을 통해 형성된 층을 모두 포함할 수도 있다.
이 경우, 박막 봉지층(TFE) 아래에 배치된 감지 전극(SE)을 감지 회로(SC, 도 6 참조)에 연결하기 위하여 비표시 영역(NDA)에 배치된 제4 절연층(18-1) 만을 관통시키면 되고, 표시 영역(DA)에 배치된 캐소드(CE)를 패터닝하는 공정이 생략될 수 있다.
도 12는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 12를 참조하면, 표시 장치(DDa)는 표시 패널(DP), 감지 유닛(FPS), 터치 감지 유닛(TSU) 및 윈도우(WM)를 포함할 수 있다. 앞서 설명된 바와 같이, 표시 패널(DP) 및 감지 유닛(FPS)은 연속된 공정을 통해 제조될 수 있다. 터치 감지 유닛(TSU)은 감지 유닛(FPS)과 별도로 제공되며 외부 입력을 감지하는 터치 전극들을 포함할 수 있다.
터치 감지 유닛(TSU)과 윈도우(WM) 사이에는 제1 접착 부재(ADH1)가 배치되고, 일체로 형성된 표시 패널(DP) 및 감지 유닛(FPS)과 터치 감지 유닛(TSU) 사이에는 제2 접착 부재(ADH2)가 배치될 수 있다. 제1 및 제2 접착 부재들(ADH1, ADH2)은 광학투명접착필름(OCA, Optically Clear Adhesive film), 광학투명접착수지(OCR, Optically Clear Resin), 또는 감압접착필름(PSA, Pressure Sensitive Adhesive film)과 같은 유기 접착층일 수 있다. 유기 접착층은 폴리우레탄계, 폴리아크릴계, 폴리에스테르계, 폴리에폭시계, 또는 폴리초산비닐계 등의 접착물질을 포함할 수 있다.
도 13은 본 발명의 일 실시예에 따른 감지 유닛의 평면도이다. 도 13에서는 도 5와의 차이점에 대해 중점적으로 설명하고, 앞서 도 5에서 설명된 구성요소에 대해서는 동일한 부호를 병기하고 이에 대한 설명은 생략된다.
도 12 및 도 13을 참조하면, 터치 감지 유닛(TSU)은 표시 영역(DA)의 전면에 배치된 터치 전극들(미도시)을 포함할 수 있다. 따라서, 감지 전극(SE)이 배치된 감지 영역(SA)과 감지 전극(SE)이 배치되지 않은 비감지 영역(NSA)에는 휘도 차가 발생할 수 있다.
이를 보상하기 위해, 감지 유닛(FPSa)은 비감지 영역(NSA)에 배치되는 더미 패턴(DMP)을 더 포함할 수 있다. 감지 유닛(FPSa)이 더미 패턴(DMP)을 더 포함하기 때문에, 감지 영역(SA)과 비감지 영역(NSA)의 휘도 차는 감소될 수 있다.
더미 패턴(DMP)은 외부에서 별도의 전기적 신호가 인가되지 않는 부유 전극들(floating electrodes)일 수 있다. 또한, 이에 제한되는 것은 아니고, 더미 패턴(DMP)에는 일정한 레벨의 직류 전압이 제공될 수도 있고, 더미 패턴(DMP)은 그라운드 상태로 제어될 수도 있다.
도 13에서는 더미 패턴(DMP)이 비감지 영역(NSA)에 하나로 배치되는 통 전극 형태로 도시되었으나, 본 발명이 이에 제한되는 것은 아니다. 예컨대, 더미 패턴(DMP)은 감지 전극(SE)과 동일한 형태로 제공될 수도 있다.
도 14는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 14를 참조하면, 표시 장치(DDb)는 표시 패널(DP), 감지 유닛(FPS), 터치 감지 유닛(TSUa) 및 윈도우(WM)를 포함할 수 있다.
앞서 설명된 바와 같이, 표시 패널(DP) 및 감지 유닛(FPS)은 연속된 공정을 통해 제조될 수 있다. 이에 추가로, 표시 패널(DP) 및 터치 감지 유닛(TSUa) 역시 연속된 공정을 통해 제조될 수 있다. 터치 감지 유닛(TSUa)과 감지 유닛(FPS)의 감지 전극(SE, 도 5 참조)는 동일한 공정을 통해 동시에 형성될 수 있다. 이하에서, 터치 감지 유닛(TSUa)과 감지 유닛(FPS)을 통합하여 통합 감지 유닛(SU)이라 명칭한다.
통합 감지 유닛(SU)과 윈도우(WM) 사이에는 접착 부재(ADH)가 배치될 수 있다. 접착 부재(ADH)는 광학투명접착필름(OCA, Optically Clear Adhesive film), 광학투명접착수지(OCR, Optically Clear Resin), 또는 감압접착필름(PSA, Pressure Sensitive Adhesive film)과 같은 유기 접착층일 수 있다. 유기 접착층은 폴리우레탄계, 폴리아크릴계, 폴리에스테르계, 폴리에폭시계, 또는 폴리초산비닐계 등의 접착물질을 포함할 수 있다. 하지만, 이는 예시적인 것으로 접착 부재(ADH)는 생략될 수도 있다.
도 15는 본 발명의 일 실시예에 따른 통합 감지 유닛의 평면도이다.
도 15를 참조하면, 터치 감지 유닛(TSUa)은 제1 터치 전극들(TE1), 제2 터치 전극들(TE2), 제1 연결 전극들(BE1), 제2 연결 전극들(BE2), 제1 라인들(TSL1), 제2 라인들(TSL2), 및 터치 패드부(PD-TSU)를 포함할 수 있다. 표시 영역(DA) 중 제1 영역(SA1)에는 감지 전극들(SE)이 배치되고, 제2 영역(SA2)에는 제1 및 제2 터치 전극들(TE1, TE2)이 배치될 수 있다.
제1 터치 전극들(TE1) 각각은 제2 방향(DR2)을 따라 배열되고, 제2 방향(DR2)으로 이격된 제1 터치 전극들(TE1)은 제1 연결 전극(BE1)에 의해 서로 전기적으로 연결될 수 있다.
제2 터치 전극들(TE2) 각각은 제1 방향(DR1)을 따라 배열되고, 제1 방향(DR1)으로 이격된 제2 터치 전극들(TE2)은 제2 연결 전극(BE2)에 의해 서로 전기적으로 연결될 수 있다.
제1 라인들(TSL1)은 제1 터치 전극들(TE1)에 연결되고, 제2 라인들(TSL2)은 제2 터치 전극들(TE2)에 연결될 수 있다.
터치 패드부(PD-TSU)는 제1 라인들(TSL1), 및 제2 라인들(TSL2)에 전기적으로 연결될 수 있다. 터치 패드부(PD-TSU)는 외부의 구동회로(미도시)로부터 전기적 신호를 제공받아 제1 라인들(TSL1), 및 제2 라인들(TSL2)로 전달하거나, 제2 영역(SA2)에서 발생된 외부 터치 감지 신호를 구동회로로 전달할 수 있다.
터치 패드부(PD-TSU)와 감지 패드부(PD-SN) 각각은 별개의 구동 회로에 연결될 수 있다. 하지만, 본 발명은 이에 제한되는 것은 아니다. 예를 들어, 본 발명의 다른 일 실시예에서는 터치 패드부(PD-TSU)와 감지 패드부(PD-SN)는 서로 인접한 영역에 배치되어 동일한 구동 회로에 연결될 수도 있다.
도 16은 도 15의 I-I' 및 도 15의 II-II`을 따라 절단한 단면도이다.
도 15 및 도 16을 참조하면, 제1 터치 전극들(TE1), 제2 터치 전극들(TE2), 제1 연결 전극들(BE1) 및 제2 연결 전극들(BE2) 중 일부는 버퍼층(20)과 제5 절연층(22) 사이에 배치되고, 다른 일부는 제5 절연층(22) 위에 배치될 수 있다.
이 경우, 버퍼층(20)과 제5 절연층(22) 사이에 배치된 구성은 감지 라인(SEL)과 동일한 공정을 통해 형성되고, 제5 절연층(22) 위에 배치된 구성은 감지 전극(SE)과 동일한 공정을 통해 형성될 수 있다.
도 16에서는 제1 연결 전극(BE1)이 버퍼층(20)과 제5 절연층(22) 사이에 배치되고, 제1 터치 전극들(TE1), 제2 터치 전극들(TE2), 및 제2 연결 전극들(BE2)이 제5 절연층(22) 위에 배치된 것을 예시적으로 도시하였다. 감지 라인(SEL)과 제1 연결 전극(BE1)은 동일한 공정을 통해 형성될 수 있고, 제1 터치 전극들(TE1), 제2 터치 전극들(TE2), 및 제2 연결 전극들(BE2)과 감지 전극(SE)은 동일한 공정을 통해 형성될 수 있다. 다만, 도 16에서 도시된 층 배치는 예시적으로 도시한 것으로, 본 발명이 이에 제한되는 것은 아니다.
도 17은 본 발명의 일 실시예에 따른 감지 유닛의 평면도이다. 도 17에서는 도 5와의 차이점에 대해 중점적으로 설명하고, 앞서 도 5에서 설명된 구성요소에 대해서는 동일한 부호를 병기하고 이에 대한 설명은 생략된다.
도 17을 참조하면, 감지 유닛(FPSc)의 감지 전극들(SEc)은 표시 영역(DA)(또는 활성화 영역(ADA))의 전 영역에 배치될 수 있다. 표시 영역(DA)의 전 영역에 배치된 감지 유닛(FPSc)은 전 영역에서 지문 및 터치를 인식할 수 있다. 따라서, 앞서 도 도 12에서 설명된 터치 감지 유닛(TSU) 및 도 14에서 설명된 터치 감지 유닛(TSUa)은 생략될 수 있다.
도 18은 본 발명의 일 실시예에 따른 감지 유닛의 일부를 확대하여 도시한 평면도이다.
도 18을 참조하면, 감지 전극(SE-1)은 메탈 메쉬 구조를 포함할 수 있다. 따라서, 감지 전극(SE-1)이 불투명한 물질로 구성되더라도, 감지 전극(SE-1)이 외부에서 시인될 가능성이 감소될 수 있다. 감지 전극(SE-1)은 복수의 메쉬선들(MSL1, MSL2)을 포함하고, 메쉬선들(MSL1, MLS2)은 개구부들(FPS-OP)이 정의되도록 서로 교차되어 배치될 수 있다. 개구부들(FPS-OP)은 발광영역들(PXA)과 대응하는 위치에 정의될 수 있고, 발광영역들(PXA) 각각의 면적보다 큰 면적을 갖도록 정의될 수도 있다.
발광영역들(PXA)은 제1 발광영역(PXA1), 제2 발광영역(PXA2), 및 제3 발광영역(PXA3)을 포함할 수 있다.
본 발명의 일 실시예에서, 제1 발광영역(PXA1)은 제1 파장을 갖는 제1 광을 방출하고, 제2 발광영역(PXA2)은 제2 파장을 갖는 제2 광을 방출하며, 제3 발광영역(PXA3)은 제3 파장을 갖는 제3 광을 방출할 수 있다. 제1 파장은 제2 파장보다 짧고, 제2 파장은 제3 파장보다 짧을 수 있다. 예를들어, 제1 광은 청색광이고, 제2 광은 녹색광이며, 제3 광은 적색광일 수 있다.
앞서 도 5 내지 도 17을 통해 설명된 감지 전극들은 통 전극을 갖는 형태로 도시하였으나, 모두 메탈 메쉬 구조로 치환될 수도 있다. 또한, 도 18에서는 외곽 라인이 사각형인 감지 전극(SE-1)에 대해서 도시하였으나, 이에 제한되는 것은 아니고, 다양한 형태로 변형될 수 있을 것이다.
실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
DD: 표시 장치 DP: 표시 패널
SUB: 베이스층 CL: 회로층
ELL: 발광소자층 TFE: 박막 봉지층
AE: 화소 전극 PXC: 화소 회로
FPS: 감지 유닛 SE: 감지 전극
SC: 감지 회로

Claims (20)

  1. 영상을 표시하는 표시 영역 및 상기 영상을 비표시하는 비표시 영역이 정의되는 표시 패널; 및
    복수의 감지 전극들, 상기 복수의 감지 전극들에 일대일 대응하는 복수의 감지 회로들, 및 상기 복수의 감지 전극들 및 상기 복수의 감지 회로들을 일대일로 연결하는 복수의 감지 라인들을 포함하는 감지 유닛을 포함하고,
    상기 복수의 감지 전극들은 상기 표시 영역과 중첩하는 영역에 배치되고, 상기 복수의 감지 회로들은 상기 비표시 영역과 중첩하는 영역에 배치되고,
    상기 복수의 감지 회로들 각각은 제1 스위칭 트랜지스터, 제2 스위칭 트랜지스터, 구동 트랜지스터, 및 커패시터를 포함하고, 상기 커패시터는 상기 복수의 감지 라인들 중 대응하는 감지 라인에 연결된 표시 장치.
  2. 제1 항에 있어서,
    상기 표시 패널은 상기 표시 영역에 배치된 복수의 화소 전극들, 및 상기 표시 영역에 배치되며 상기 복수의 화소 전극들에 일대일 대응하여 전기적으로 연결된 복수의 화소 회로들을 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 표시 패널은 단면 상에서
    베이스층;
    상기 베이스층 위에 배치되며, 상기 복수의 화소 회로들 및 상기 복수의 감지 회로들을 포함하는 회로층;
    상기 회로층 위에 배치된 발광소자층; 및
    상기 발광소자층을 커버하는 박막 봉지층을 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 복수의 감지 전극들은 상기 박막 봉지층 위에 배치되는 표시 장치.
  5. 제3 항에 있어서,
    상기 복수의 감지 전극들은 상기 발광소자층 및 상기 박막 봉지층 사이에 배치되는 표시 장치.
  6. 제3 항에 있어서,
    상기 복수의 감지 회로들 위에 배치된 절연층을 더 포함하고,
    상기 복수의 감지 라인들 각각은 상기 절연층을 관통하여 상기 복수의 감지 회로들 각각에 전기적으로 연결되는 표시 장치.
  7. 제6 항에 있어서,
    상기 절연층은 상기 박막 봉지층인 표시 장치.
  8. 제2 항에 있어서,
    상기 표시 영역은 상기 복수의 감지 전극들이 배치된 감지 영역 및 상기 복수의 감지 전극들이 배치되지 않은 비감지 영역으로 구분되는 표시 장치.
  9. 제8 항에 있어서,
    상기 감지 유닛은 상기 비감지 영역에 배치되는 더미 패턴을 더 포함하고,
    상기 더미 패턴은 상기 복수의 감지 전극들과 동일한 층 위에 배치되는 표시 장치.
  10. 제9 항에 있어서,
    상기 더미 패턴에는 일정한 레벨의 전압이 제공되는 표시 장치.
  11. 제10 항에 있어서,
    동일한 계조를 표시할 때, 상기 감지 영역에 배치된 화소 전극들에 제공되는 구동 전압과 상기 비감지 영역에 배치된 화소 전극들에 제공되는 구동 전압은 서로 상이한 표시 장치.
  12. 제2 항에 있어서,
    상기 복수의 감지 전극들, 상기 복수의 감지 회로들, 및 상기 복수의 화소 전극들 각각은 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 매트리스 형태로 배열되고,
    평면 상에서 상기 복수의 감지 전극들 중 하나의 감지 전극은 상기 복수의 화소 전극들 중 둘 이상의 화소 전극과 중첩하고,
    상기 제1 방향으로 배열된 상기 복수의 감지 전극들의 피치를 제1 피치;
    상기 제1 방향으로 배열된 상기 복수의 감지 회로들의 피치를 제2 피치;
    상기 제1 방향으로 배열된 상기 복수의 화소 전극들의 피치를 제3 피치;
    상기 제2 방향으로 배열된 상기 복수의 감지 전극들의 피치를 제4 피치;
    상기 제2 방향으로 배열된 상기 복수의 감지 회로들의 피치를 제5 피치; 및
    상기 제2 방향으로 배열된 상기 복수의 화소 전극들의 피치를 제6 피치라고 정의하고,
    상기 제1 피치는 상기 제2 피치 및 상기 제3 피치보다 크고, 상기 제3 피치는 상기 제2 피치보다 크고, 상기 제4 피치는 상기 제5 피치보다 크거나 같고, 상기 제5 피치는 상기 제6 피치보다 큰 표시 장치.
  13. 제2 항에 있어서,
    평면 상에서 상기 복수의 감지 전극들 중 하나의 감지 전극이 배치된 영역의 제1 면적은 상기 복수의 감지 회로들 중 하나의 감지 회로가 배치된 영역의 제2 면적 및 상기 복수의 화소 전극들 중 하나의 화소 전극이 배치된 영역의 제3 면적보다 크고, 상기 제3 면적은 상기 제2 면적보다 큰 표시 장치.
  14. 제1 항에 있어서,
    상기 감지 유닛 위에 배치되는 터치 감지 유닛을 더 포함하는 표시 장치.
  15. 제1 항에 있어서,
    상기 표시 패널 위에 배치되며 복수의 터치 감지 전극들을 포함하는 터치 감지 유닛을 더 포함하고,
    상기 복수의 터치 감지 전극들은 상기 복수의 감지 전극들과 동일한 층 상에 배치되는 표시 장치.
  16. 제1 항에 있어서,
    상기 복수의 감지 전극들은 평면상에서 상기 표시 영역의 전 영역에 배치되는 표시 장치.
  17. 제1 항에 있어서,
    상기 복수의 감지 회로들 중 제1 감지 회로와 상기 복수의 감지 전극들 중 상기 제1 감지 회로와 연결된 제1 감지 전극이 연결된 노드의 전압 값은 상기 제1 감지 회로에 의해 제어되고, 상기 제1 감지 전극은 외부의 물체와 정전 용량을 형성하여 상기 노드의 전압 값을 변화시키는 표시 장치.
  18. 표시 영역 및 비표시 영역이 정의된 표시 패널; 및
    상기 표시 영역과 중첩하는 영역에 배치된 감지 전극 및 평면 상에서 상기 비표시 영역과 중첩하는 영역에 배치되며 상기 감지 전극과 연결된 노드, 스캔 라인 및 리드아웃 라인과 전기적으로 연결된 감지 회로를 포함하는 감지 유닛을 포함하고,
    상기 노드의 전압 값은 상기 스캔 라인에 인가되는 스캔 신호에 의해 제어되고, 상기 감지 전극은 외부의 물체와 정전 용량을 형성하여 상기 노드의 전압 값을 변화시키며, 감지 신호를 상기 리드 아웃 라인을 통해 출력하고,
    상기 감지 회로는 제1 스위칭 트랜지스터, 제2 스위칭 트랜지스터, 구동 트랜지스터, 및 커패시터를 포함하고, 상기 커패시터는 상기 노드에 연결된 표시 장치.
  19. 제18 항에 있어서,
    상기 표시 패널은 베이스층, 베이스층 위에 배치된 회로층, 상기 회로층 위에 배치된 발광소자층, 및 상기 발광소자층 위에 배치된 박막 봉지층을 포함하고,
    상기 감지 전극은 상기 박막 봉지층 위에 배치되고, 상기 감지 회로는 상기 베이스층 위에 배치되어, 상기 회로층과 동일한 층에 배치되는 표시 장치.
  20. 활성화 영역 및 비활성화 영역을 포함하는 베이스층;
    상기 비활성화 영역에 배치되며, 제1 스위칭 트랜지스터, 제2 스위칭 트랜지스터, 구동 트랜지스터, 및 커패시터를 포함하는 감지 회로;
    상기 감지 회로를 커버하며 상기 베이스층 위에 배치된 절연층;
    상기 절연층 위에 배치되고 상기 활성화 영역에 배치된 감지 전극; 및
    상기 비활성화 영역에서 상기 절연층을 관통하여 상기 감지 전극과 상기 감지 회로를 전기적으로 연결하는 감지 라인을 포함하고,
    상기 감지 회로의 상기 커패시터와 상기 감지 전극이 연결된 노드의 전압 값은 상기 복수의 감지 구동 트랜지스터들에 의해 제어되는 감지 유닛.
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JP2017182348A (ja) * 2016-03-29 2017-10-05 株式会社ジャパンディスプレイ タッチ検出装置及びタッチ検出機能付き表示装置

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