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KR102480481B1 - 표시 장치 및 그 구동 방법 - Google Patents

표시 장치 및 그 구동 방법 Download PDF

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KR102480481B1
KR102480481B1 KR1020170122524A KR20170122524A KR102480481B1 KR 102480481 B1 KR102480481 B1 KR 102480481B1 KR 1020170122524 A KR1020170122524 A KR 1020170122524A KR 20170122524 A KR20170122524 A KR 20170122524A KR 102480481 B1 KR102480481 B1 KR 102480481B1
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signal
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Abstract

본 발명의 한 실시예에 따르면 표시 장치는, 구동 트랜지스터, 데이터 라인으로부터 상기 구동 트랜지스터의 게이트 전극으로 연결되는 제1 경로에 위치하는 N형 트랜지스터, 및 상기 제1 경로에 위치하는 P형 트랜지스터를 포함하는 화소 회로; 상기 N형 트랜지스터에 제1 스캔 신호를 공급하는 제1 주사 구동부; 및 상기 P형 트랜지스터에 제2 스캔 신호를 공급하는 제2 주사 구동부를 포함하고, 상기 제1 스캔 신호의 하이 레벨 구간의 폭은 상기 제2 스캔 신호의 로우 레벨 구간의 폭보다 넓고, 상기 제2 스캔 신호의 로우 레벨 구간은 상기 제1 스캔 신호의 하이 레벨 구간과 중첩된다.

Description

표시 장치 및 그 구동 방법{DISPLAY DEVICE AND DRIVING METHOD THEREOF}
본 발명은 표시 장치 및 그 구동 방법에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시 장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display Device), 유기 전계 발광 표시 장치(Organic Light Emitting Display Device), 플라즈마 디스플레이 패널(Plasma Display Panel) 등과 같은 표시 장치의 사용이 증가하고 있다.
표시 장치 중 유기 전계 발광 표시장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 유기 발광 다이오드를 이용하여 영상을 표시하는 것으로, 이는 빠른 응답속도를 가짐과 동시에 낮은 소비전력으로 구동되는 장점이 있다.
유기 전계 발광 표시 장치는 각 화소에 목적하는 계조를 표현할 수 있는 데이터 전압을 기입하고, 데이터 전압에 대응하여 유기 발광 다이오드를 발광시킴으로써 목적하는 화상을 사용자에게 표시한다.
하지만 종래의 유기 전계 발광 표시 장치는 데이터 전압에 따라 화소 회로의 트랜지스터와 게이트 라인 간의 기생 커패시턴스의 크기가 결정되기 때문에, 특정 화소 회로에 높은 데이터 전압이 인가되면 특정 화소 회로에 대응하는 게이트 라인의 스캔 신호의 위상이 변동될 수 있다.
위상이 변동된 스캔 신호는 주위 화소 회로의 보상 시간을 변동시키고, 따라서 주위 화소 회로에 데이터 전압이 충분히 기입되지 못하여 목적하는 계조와 다른 계조가 표시되는, 수평 크로스토크(horizontal crosstalk) 문제가 발생하게 된다.
해결하고자 하는 기술적 과제는, 보상 시간을 충분히 확보할 수 있어 수평 크로스토크에 강인한 표시 장치 및 그 구동 방법을 제공하는 데 있다.
본 발명의 한 실시예에 따른 표시 장치는, 구동 트랜지스터, 데이터 라인으로부터 상기 구동 트랜지스터의 게이트 전극으로 연결되는 제1 경로에 위치하는 N형 트랜지스터, 및 상기 제1 경로에 위치하는 P형 트랜지스터를 포함하는 화소 회로; 상기 N형 트랜지스터에 제1 스캔 신호를 공급하는 제1 주사 구동부; 및 상기 P형 트랜지스터에 제2 스캔 신호를 공급하는 제2 주사 구동부를 포함하고, 상기 제1 스캔 신호의 하이 레벨 구간의 폭은 상기 제2 스캔 신호의 로우 레벨 구간의 폭보다 넓고, 상기 제2 스캔 신호의 로우 레벨 구간은 상기 제1 스캔 신호의 하이 레벨 구간과 중첩된다.
상기 제1 스캔 신호의 상승 천이 시점은 상기 제2 스캔 신호의 하강 천이 시점과 일치할 수 있다.
상기 제1 스캔 신호의 하강 천이 시점은 상기 제2 스캔 신호의 상승 천이 시점보다 후속할 수 있다.
상기 P형 트랜지스터는 상기 데이터 라인과 상기 구동 트랜지스터의 일단 사이에서 연결되고, 상기 N형 트랜지스터는 상기 구동 트랜지스터의 타단과 상기 구동 트랜지스터의 게이트 전극 사이에서 연결될 수 있다.
상기 표시 장치는 제1 구동 클록 신호 및 제2 구동 클록 신호를 각각 상기 제1 주사 구동부 및 상기 제2 주사 구동부에 공급하는 타이밍 제어부를 더 포함하고, 상기 제1 주사 구동부는 상기 제1 구동 클록 신호의 일부를 상기 제1 스캔 신호로 공급하고, 상기 제2 주사 구동부는 상기 제2 구동 클록 신호의 일부를 상기 제2 스캔 신호로 공급할 수 있다.
상기 타이밍 제어부는 제1 제어 클록 신호를 상기 제1 주사 구동부에 더 공급하고, 상기 제1 제어 클록 신호의 주기는 상기 제1 구동 클록 신호의 일부의 하이 레벨 구간의 폭의 허용 범위를 결정할 수 있다.
상기 제1 제어 클록 신호의 하강 천이 시점은 상기 허용 범위의 최대치일 수 있다.
상기 타이밍 제어부는 각 프레임마다 독립적으로 하이 레벨 구간의 폭이 결정된 상기 제1 구동 클록 신호를 공급할 수 있다.
상기 타이밍 제어부는 한 프레임 중에서 상기 데이터 라인에 인가되는 최대 데이터 전압에 대응하여 상기 제1 구동 클록 신호의 하이 레벨 구간의 폭을 결정할 수 있다.
상기 타이밍 제어부는 상기 최대 데이터 전압이 높을수록 상기 제1 구동 클록 신호의 하이 레벨 구간의 폭을 증가시킬 수 있다.
본 발명의 한 실시예에 따른 표시 장치의 구동 방법은 구동 트랜지스터, 데이터 라인으로부터 상기 구동 트랜지스터의 게이트 전극으로 연결되는 제1 경로에 위치하는 N형 트랜지스터, 및 상기 제1 경로에 위치하는 P형 트랜지스터를 포함하는 화소 회로를 포함하는 표시 장치의 구동 방법에 있어서, 상기 데이터 라인에 특정 전압을 인가하는 단계; 상기 N형 트랜지스터의 게이트 전극에 하이 레벨의 제1 스캔 신호를 인가하는 단계; 및 상기 P형 트랜지스터의 게이트 전극에 로우 레벨의 제2 스캔 신호를 인가하는 단계를 포함하고, 상기 제1 스캔 신호의 하이 레벨 구간의 폭은 상기 제2 스캔 신호의 로우 레벨 구간의 폭보다 넓고, 상기 제2 스캔 신호의 로우 레벨 구간은 상기 제1 스캔 신호의 하이 레벨 구간과 중첩될 수 있다.
상기 제1 스캔 신호의 상승 천이 시점은 상기 제2 스캔 신호의 하강 천이 시점과 일치할 수 있다.
상기 제1 스캔 신호의 하강 천이 시점은 상기 제2 스캔 신호의 상승 천이 시점보다 후속할 수 있다.
상기 구동 방법은 상기 제1 스캔 신호의 하이 레벨 구간의 폭은 각 프레임마다 독립적으로 결정되는 단계를 더 포함할 수 있다.
상기 제1 스캔 신호의 하이 레벨 구간의 폭은 한 프레임 중에서 상기 데이터 라인에 인가되는 최대 데이터 전압에 대응하여 결정될 수 있다.
상기 최대 데이터 전압이 높을수록 상기 제1 스캔 신호의 하이 레벨 구간의 폭이 증가될 수 있다.
본 발명에 따른 표시 장치 및 그 구동 방법은 보상 시간을 충분히 확보할 수 있어 수평 크로스토크에 강인하다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 한 실시예에 따른 제1 주사 구동부를 설명하기 위한 도면이다.
도 3은 도 2의 제1 주사 구동부의 예시적인 타이밍 다이어그램이다.
도 4는 본 발명의 한 실시예에 따른 제2 주사 구동부를 설명하기 위한 도면이다.
도 5는 도 4의 제2 주사 구동부의 예시적인 타이밍 다이어그램이다.
도 6은 본 발명의 한 실시예에 따른 화소를 설명하기 위한 도면이다.
도 7은 도 6의 화소를 구동하기 위한 예시적인 타이밍 다이어그램이다.
도 8은 도 6의 화소에 존재하는 기생 커패시턴스를 설명하기 위한 도면이다.
도 9는 도 8의 기생 커패시턴스의 크기 변화를 설명하기 위한 도면이다.
도 10은 기생 커패시턴스로 인한 제1 및 제2 스캔 신호의 위상 변동을 설명하기 위한 도면이다.
도 11은 본 발명의 제1 실시예에 따른 표시 장치의 제1 스캔 신호를 설명하기 위한 도면이다.
도 12는 도 11의 제1 및 제2 스캔 신호의 위상 변동 시를 설명하기 위한 도면이다.
도 13은 본 발명의 제2 실시예에 따른 표시 장치의 제1 스캔 신호를 설명하기 위한 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 또한 각 도면을 설명하면서 동일한 참조부호를 동일할 수 있는 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 한 실시예에 따른 표시 장치는 화소부(16), 제1 주사 구동부(11), 및 제2 주사 구동부(12)를 포함한다. 표시 장치는, 실시예에 따라, 타이밍 제어부(15), 데이터 구동부(13), 발광 제어 구동부(14), 및 복수의 전원(VINT, ELVDD, ELVSS)을 선택적으로 더 포함할 수 있다.
타이밍 제어부(15)는 외부로부터 공급되는 동기 신호들에 대응하여 데이터 구동 제어 신호 및 제1 및 제2 주사 구동 제어 신호를 생성한다. 타이밍 제어부(15)는 데이터 구동 제어 신호를 데이터 구동부(13)에 공급하고, 제1 및 제2 주사 구동 제어 신호를 제1 및 제2 주사 구동부(11, 12)에 각각 공급한다. 또한, 타이밍 제어부(15)는 외부로부터 공급되는 데이터(data)를 데이터 구동부(13)의 사양에 맞게 재배치하여 데이터 구동부(13)로 공급한다.
제1 주사 구동부(11)는 타이밍 제어부(15)로부터 제1 주사 구동 제어 신호를 수신한다. 제1 주사 구동 제어 신호를 공급받은 제1 주사 구동부(11)는 제1 스캔 신호를 생성하고, 생성된 제1 스캔 신호를 제1 스캔 라인(S11, S12, S13, ..., S1n, S1n+1)으로 공급한다. 한 실시예에 따라, 제1 주사 구동부(11)는 제1 스캔 라인들(S11, S12, S13, ..., S1n, S1n+1)로 하이 레벨(high level)의 제1 스캔 신호를 순차적으로 공급할 수 있다. 제1 주사 구동 제어 신호는 스캔 스타트 펄스(SSP1), 제1 구동 클록 신호(CLK1, CLK2), 및 제어 클록 신호(EM_CLK1, EM_CLK2)를 포함할 수 있다(도 2 참조).
제2 주사 구동부(12)는 타이밍 제어부(15)로부터 제2 주사 구동 제어 신호를 수신한다. 제2 주사 구동 제어 신호를 공급받은 제2 주사 구동부(12)는 제2 스캔 신호를 생성하고, 생성된 제2 스캔 신호를 제2 스캔 라인(S21, S22, ..., S2n)으로 공급한다. 한 실시예에 따라, 제2 주사 구동부(12)는 제2 스캔 라인들(S21, S22, ..., S2n)로 로우 레벨(low level)의 제2 스캔 신호를 순차적으로 공급할 수 있다. 제2 주사 구동 신호는 스캔 스타트 펄스(SSP2) 및 제2 구동 클록 신호(CLK3, CLK4)를 포함할 수 있다(도 4 참조).
발광 제어 구동부(14)는 타이밍 제어부(15)에서 공급되는 제어 신호에 따라 발광 제어 신호(EM)를 각 화소로 공급할 수 있다. 발광 제어 신호(EM)가 온 레벨(ON level)이면 대응하는 화소의 발광 제어 트랜지스터가 도통되어 유기 발광 다이오드에 전류가 공급되므로 대응 화소가 발광하게 된다. 온 레벨의 발광 제어 신호(EM)는 전 화소에 동일하게 동시에 공급될 수도 있고, 스캔 라인 단위로 순차적으로 공급될 수도 있다.
데이터 구동부(13)는 타이밍 제어부(15)로부터 데이터 구동 제어 신호 및 데이터를 수신한다. 데이터 구동부(13)는 데이터 구동 제어 신호를 이용하여 데이터를 아날로그 데이터 전압으로 변환하고, 데이터 전압을 제1 및 제2 스캔 신호와 동기되도록 데이터 라인들(D1, D2, ..., Dm)로 공급한다.
화소부(16)는 복수의 화소 회로(PX11, PX12, ..., PX1m, PX21, PX22, ..., PX2m, ..., PXn1, PXn2, ..., PXnm)를 포함한다. 각각의 화소 회로는 대응하는 데이터 라인과 제1 및 제2 스캔 라인에 연결되어 있다. 또한 각각의 화소 회로는 복수의 전원(VINT, ELVDD, ELVSS)을 인가받고, 발광 제어 구동부(14)로부터 발광 제어 신호(EM)를 인가받는다. 각각의 화소 회로는 제1 및 제2 스캔 신호, 발광 제어 신호, 및 데이터 전압에 기초하여 목표하는 계조로 발광하게 된다. 복수의 화소 회로(PX11, PX12, ..., PX1m, PX21, PX22, ..., PX2m, ..., PXn1, PXn2, ..., PXnm)의 화소 회로 구조는 동일하므로, 이하에선 화소 회로(PX11)를 이용하여 설명한다.
도 2는 본 발명의 한 실시예에 따른 제1 주사 구동부를 설명하기 위한 도면이고, 도 3은 도 2의 제1 주사 구동부의 예시적인 타이밍 다이어그램이다. 도 3의 각 세로 점선 간 간격은 1 수평 주기에 대응할 수 있다.
도 2를 참조하면 본 발명의 한 실시예에 따른 제1 주사 구동부(11)는 복수의 스테이지(ST11, ST12, ...)를 포함한다. 각 스테이지는 회로 구성이 동일하므로, 도 2에서는 최초 스테이지(ST11)를 기준으로 설명한다. 나머지 스테이지(ST12, ...)들은 최초 스테이지(ST11)로부터 쉬프트 레지스터(shift register) 형태로 연결될 수 있다. 예시적으로 두 번째 스테이지(ST12)가 최초 스테이지(ST11)로부터 연결된 형태가 도시되어 있다.
스테이지(ST11)는 복수의 트랜지스터(N1, N2, N3, N4, N5, N6, N7, N8, N9, N10, N11) 및 복수의 커패시터(C11, C12, C13)를 포함할 수 있다. 복수의 트랜지스터(N1, N2, N3, N4, N5, N6, N7, N8, N9, N10, N11)는 P형 트랜지스터로 도시되었으나, 당업자라면 N형 트랜지스터로 동일한 기능을 수행하는 회로를 도출할 수도 있을 것이다.
트랜지스터(N11)는 일단에 스캔 스타트 펄스(SSP1)가 인가되고, 게이트 전극에 제1 구동 클록 신호(CLK1)가 인가된다.
트랜지스터(N1)는 일단이 트랜지스터(N11)의 타단에 연결되고, 게이트 전극에 제어 클록 신호(EM_CLK2)가 인가된다.
트랜지스터(N2)는 일단에 제어 클록 신호(EM_CLK2)가 인가되고, 게이트 전극이 트랜지스터(N1)의 타단에 연결된다.
트랜지스터(N3)는 일단이 저전압 전원(VGL)과 연결되고, 게이트 전극이 트랜지스터(N2)의 일단에 연결되고, 타단이 트랜지스터(N2)의 타단과 연결된다.
트랜지스터(N4)는 게이트 전극이 트랜지스터(N1)의 타단과 연결되고, 일단에 제어 클록 신호(EM_CLK1)가 인가된다.
커패시터(C11)는 트랜지스터(N4)의 게이트 전극과 타단을 연결한다.
트랜지스터(N5)는 일단이 트랜지스터(N4)의 타단과 연결되고, 게이트 전극이 트랜지스터(N2)의 타단에 연결되고, 타단이 고전압 전원(VGH)에 연결된다.
트랜지스터(N6)는 게이트 전극이 트랜지스터(N2)의 타단에 연결되고, 일단에 제어 클록 신호(EM_CLK1)가 인가된다.
커패시터(C12)는 트랜지스터(N6)의 게이트 전극과 타단을 연결한다.
트랜지스터(N7)는 게이트 전극에 제어 클록 신호(EM_CLK1)가 인가되고, 일단이 트랜지스터(N6)의 타단에 연결된다.
트랜지스터(N9)는 일단이 제1 스캔 라인(S11)과 연결되고, 타단에 제1 구동 클록 신호(CLK1)가 인가되고, 게이트 전극이 트랜지스터(N7)의 타단에 연결된다.
커패시터(C13)는 트랜지스터(N9)의 게이트 전극과 타단을 연결한다.
트랜지스터(N8)는 일단이 트랜지스터(N9)의 게이트 전극과 연결되고, 타단이 트랜지스터(N9)의 타단과 연결되고, 게이트 전극이 트랜지스터(N1)의 타단과 연결된다.
트랜지스터(N10)는 일단이 저전압 전원(VGL)에 연결되고, 타단이 제1 스캔 라인(S11)과 연결되고, 게이트 전극이 트랜지스터(N1)의 타단과 연결된다.
이하에서 도 3을 참조하여, 스테이지(ST11)의 구동 방법을 설명한다.
스테이지(ST11)에 스캔 스타트 펄스(SSP1)가 로우 레벨로 인가되는 동안은 제어 클록 신호(EM_CLK1, EM_CLK2)의 레벨 변화와 무관하게 트랜지스터(N8, N10)가 온 상태를 유지한다. 이때, 저전압 전원(VGL)이 트랜지스터(N10)를 통해 제1 스캔 라인(S11)과 연결되므로, 제1 스캔 라인(S11)에는 로우 레벨의 전압이 유지된다. 트랜지스터(N9)는 온 상태의 트랜지스터(N8)로 인해 제1 스캔 라인(S11)으로부터 제1 구동 클록 신호(CLK1) 방향으로 다이오드 연결되므로, 제1 구동 클록 신호(CLK1)는 제1 스캔 라인(S11)으로 전달되지 못한다.
다음으로, 타이밍 제어부(15)에 의해 하이 레벨의 스캔 스타트 펄스(SSP1), 로우 레벨의 제어 클록 신호(EM_CLK2), 하이 레벨의 제어 클록 신호(EM_CLK1), 및 로우 레벨의 제1 구동 클록 신호(CLK1)가 각각 스테이지(ST11)에 인가된다. 이때, 트랜지스터(N8, N10)의 게이트 전극에 하이 레벨의 소스 스타트 펄스(SSP1)가 전달되므로, 트랜지스터(N8, N10)는 오프 상태(OFF state)가 된다. 트랜지스터(N9)는 다이오드 상태는 아니지만 커패시터(C13)를 통해 로우 레벨의 전압이 게이트 전극에 인가되므로 오프 상태가 된다. 따라서, 제1 스캔 라인(S11)은 플로팅 상태가 되어 로우 레벨의 전압이 유지된다.
다음으로, 타이밍 제어부(15)에 의해 로우 레벨의 스캔 스타트 펄스(SSP1), 하이 레벨의 제어 클록 신호(EM_CLK2), 로우 레벨의 제어 클록 신호(EM_CLK1), 및 하이 레벨의 제1 구동 클록 신호(CLK1)가 각각 스테이지(ST11)에 공급된다. 이때, 트랜지스터(N8, N10)의 게이트 전극에는 고전압 전원(VGH)의 하이 레벨 전압이 트랜지스터(N5)를 통해 인가되므로 여전히 턴오프 상태이다. 트랜지스터(N9)의 게이트 전극은 트랜지스터(N7, N6)를 통해서 로우 레벨인 제어 클록 신호(EM_CLK1)를 인가받으므로, 온 상태가 된다. 따라서, 제1 스캔 신호선(S11)은 트랜지스터(N9)를 통해 하이 레벨의 제1 구동 클록 신호(CLK1)를 제1 스캔 신호로서 출력하게 된다.
다음으로, 타이밍 제어부(15)에 의해 로우 레벨의 스캔 스타트 펄스(SSP1), 로우 레벨의 제어 클록 신호(EM_CLK2), 하이 레벨의 제어 클록 신호(EM_CLK1), 및 로우 레벨의 제1 구동 클록 신호(CLK1)가 각각 스테이지(ST11)에 공급된다. 이때, 로우 레벨의 제어 클록 신호(EM_CLK2) 및 제1 구동 클록 신호(CLK1)에 의해 턴온된 트랜지스터(N1, N11)가 로우 레벨의 스캔 스타트 펄스(SSP1)를 트랜지스터(N8, N10)의 게이트 전극에 인가시키므로, 트랜지스터(N8, N10)는 턴온된다. 따라서, 제1 스캔 신호선(S11)은 트랜지스터(N10)를 통해서 저전압 전원(VGL)에 연결되므로 로우 레벨의 제1 스캔 신호가 출력된다.
제1 스캔 라인(S11)의 하이 레벨의 제1 스캔 신호는 두 번째 스테이지의 트랜지스터(N11)의 일단에 인가된다. 마치 스캔 스타트 펄스가 인가된 것처럼, 두 번째 스테이지(ST12)는 전술한 첫 번째 스테이지(ST11)와 동일한 과정으로 동작하게 된다. 따라서 제1 스캔 라인(S12)을 통해 하이 레벨의 제1 스캔 신호가 순차적으로 출력될 수 있다.
도 4는 본 발명의 한 실시예에 따른 제2 주사 구동부를 설명하기 위한 도면이고, 도 5는 도 4의 제2 주사 구동부의 예시적인 타이밍 다이어그램이다. 도 5의 각 세로 점선 간 간격은 1 수평주기에 대응할 수 있다.
도 4를 참조하면 본 발명의 한 실시예에 따른 제2 주사 구동부(12)는 복수의 스테이지(ST21, ST22, ...)를 포함한다. 각 스테이지는 회로 구성이 동일하므로, 도 4에서는 최초 스테이지(ST21)를 기준으로 설명한다. 나머지 스테이지(ST22, ...)들은 최초 스테이지(ST21)로부터 쉬프트 레지스터 형태로 연결될 수 있다. 예시적으로 두 번째 스테이지(ST22)가 최초 스테이지(ST21)로부터 연결된 형태가 도시되어 있다.
스테이지(ST21)는 복수의 트랜지스터(M1, M2, M3, M4, M5, M6, M7, M8) 및 복수의 커패시터(C21, C22)를 포함할 수 있다. 복수의 트랜지스터(M1, M2, M3, M4, M5, M6, M7, M8)는 P형 트랜지스터로 도시되었으나, 당업자라면 N형 트랜지스터로 동일한 기능을 수행하는 회로를 도출할 수도 있을 것이다.
트랜지스터(M1)는 일단에 스캔 스타트 펄스(SSP2)가 인가되고, 게이트 전극에 제2 구동 클록 신호(CLK4)가 인가된다.
트랜지스터(M3)는 일단이 트랜지스터(M1)의 타단에 연결되고, 게이트 전극에 제2 구동 클록 신호(CLK3)가 인가된다.
트랜지스터(M2)는 일단이 트랜지스터(M3)의 타단에 연결되고, 타단이 고전압 전원(VGH)에 연결된다.
트랜지스터(M4)의 일단에 제2 구동 클록 신호(CLK4)가 인가되고, 게이트 전극이 트랜지스터(M1)의 타단에 연결되고, 타단이 트랜지스터(M2)의 게이트 전극에 연결된다.
트랜지스터(M5)는 일단이 저전압 전원(VGL)에 연결되고, 게이트 전극에 제2 구동 클록 신호(CLK4)가 인가되고, 타단이 트랜지스터(M2)의 게이트 전극에 연결된다.
트랜지스터(M6)는 일단이 제2 스캔 라인(S21)에 연결되고, 타단이 고전압 전원(VGH)에 연결된다.
커패시터(C21)는 트랜지스터(M6)의 게이트 전극과 타단을 연결한다.
트랜지스터(M8)는 일단이 트랜지스터(M1)의 타단에 연결되고, 게이트 전극이 저전압 전원(VGL)에 연결된다.
트랜지스터(M7)는 일단에 제2 구동 클록 신호(CLK3)가 인가되고, 게이트 전극이 트랜지스터(M8)의 타단과 연결되고, 타단이 제2 스캔 라인(S21)과 연결된다.
커패시터(C22)는 트랜지스터(M7)의 게이트 전극과 타단을 연결한다.
이하에서, 도 5를 참조하여 스테이지(ST21)의 구동 방법을 설명한다.
타이밍 제어부(15)가 하이 레벨의 스캔 스타트 펄스(SSP2)를 유지하는 동안, 제2 구동 클록 신호(CLK3, CLK4)의 레벨 변화와 무관하게 트랜지스터(M6)는 온 상태를 유지하여 고전압 전원(VGH)이 제2 스캔 신호선(S21)과 연결된다. 따라서, 제2 스캔 라인(S21)은 하이 레벨의 제2 스캔 신호를 출력한다.
타이밍 제어부(15)가 로우 레벨의 스캔 스타트 펄스(SSP2), 하이 레벨의 제2 구동 클록 신호(CLK3), 로우 레벨의 제2 구동 클록 신호(CLK4)를 공급하는 경우, 트랜지스터(M6, M7)가 동시에 온 상태로 존재하며, 고전압 전원(VGH) 및 제2 구동 클록 신호(CLK3)로부터 하이 레벨의 전압이 제2 스캔 신호(S21)에 인가된다. 따라서, 제2 스캔 라인(S21)은 하이 레벨의 제2 스캔 신호를 출력한다.
다음으로, 타이밍 제어부(15)가 로우 레벨의 스캔 스타트 펄스(SSP2), 로우 레벨의 제2 구동 클록 신호(CLK3), 하이 레벨의 제2 구동 클록 신호(CLK4)를 공급하는 경우, 트랜지스터(M7)의 게이트 전극은 플로팅 상태로서 제2 구동 클록 신호(CLK3)의 하강에 의해 로우 레벨 보다 더 낮은 레벨로 부스팅된다. 따라서, 턴온 상태를 유지하는 트랜지스터(M7)를 통해서 로우 레벨의 제2 구동 클록 신호(CLK3)가 제2 스캔 라인(S21)에 인가된다. 따라서, 제2 스캔 라인(S21)은 로우 레벨의 제2 스캔 신호를 출력한다.
다음으로, 타이밍 제어부(15)가 하이 레벨의 스캔 스타트 펄스(SSP2), 하이 레벨의 제2 구동 클록 신호(CLK3), 로우 레벨의 제2 구동 클록 신호(CLK4)를 공급하는 경우, 하이 레벨의 스캔 스타트 펄스(SSP2)가 게이트 전극에 인가된 트랜지스터(M7)는 오프 상태가 되고, 저전압 전원(VGL)이 게이트 전극에 연결된 트랜지스터(M6)는 온 상태가 된다. 따라서, 고전압 전원(VGH)이 제2 스캔 라인(S21)에 연결되며, 제2 스캔 라인(S21)은 하이 레벨의 제2 스캔 신호를 출력한다.
제2 스캔 라인(S21)의 로우 레벨의 제2 스캔 신호는 두 번째 스테이지(ST22)의 트랜지스터(M1)의 일단에 인가된다. 마치 스캔 스타트 펄스가 인가된 것처럼, 두 번째 스테이지(ST22)는 전술한 첫 번째 스테이지(ST21)와 동일한 과정으로 동작하게 된다. 따라서 제2 스캔 라인(S22)을 통해 로우 레벨의 제2 스캔 신호가 순차적으로 출력될 수 있다.
도 6은 본 발명의 한 실시예에 따른 화소를 설명하기 위한 도면이고, 도 7은 도 6의 화소를 구동하기 위한 예시적인 타이밍 다이어그램이다.
도 6을 참조하면, 본 발명의 한 실시예에 따른 화소(PX11)는 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7), 스토리지 커패시터(Cst), 및 유기 발광 다이오드(OLED)를 포함한다. 트랜지스터(T1, T2, T5, T6)는 P형 트랜지스터이고, 트랜지스터(T3, T4, T7)은 N형 트랜지스터로 예시적으로 구성된다. 당업자라면 트랜지스터의 형태를 일부 달리하여 동일한 기능을 수행하는 화소 회로를 구성할 수도 있을 것이다.
트랜지스터(T2)는 일단이 데이터 라인(D1)과 연결되고, 게이트 전극이 제2 스캔 라인(S21)과 연결된다.
유기 발광 다이오드(OLED)는 캐소드가 저전압 전원(ELVSS)에 연결되고, 애노드가 트랜지스터(T6)의 일단에 연결된다.
트랜지스터(T6)는 게이트 전극에 발광 제어 신호(EM)가 인가되고, 타단이 트랜지스터(T1)의 일단에 연결된다.
트랜지스터(T1)는 타단이 트랜지스터(T2)의 타단에 연결된다. 트랜지스터(T1)는 게이트 전압과 소스 전압의 차이에 따라 흐르는 전류를 달리하여 목적하는 계조로 유기 발광 다이오드(OLED)를 발광시키므로, 구동 트랜지스터라고도 한다.
트랜지스터(T3)는 트랜지스터(T1)의 일단과 게이트 전극을 연결한다. 실시예에 따라, 트랜지스터(T3)는 2 개 이상의 서브 트랜지스터(T3_1, T3_2)로 구성될 수도 있다. 이는 통해 누설 전류를 효과적으로 방지할 수 있다.
스토리지 커패시터(Cst)는 트랜지스터(T1)의 게이트 전극과 고전압 전원(ELVDD)을 연결한다. 스토리지 커패시터(Cst)는 목적하는 계조에 대응하는 데이터 전압을 저장하여, 트랜지스터(T1)의 게이트 전극에 지속적으로 인가하는 역할을 수행한다.
트랜지스터(T4)는 일단이 초기화 전원(VINT)과 연결되고, 타단이 트랜지스터(T1)의 게이트 전극에 연결된다. 실시예에 따라, 트랜지스터(T4)는 2 개 이상의 서브 트랜지스터(T4_1, T4_2)로 구성될 수도 있다. 이를 통해 누설 전류를 효과적으로 방지할 수 있다. 초기화 전원(VINT)의 전압은 가장 낮은 데이터 전압보다 더 낮도록 설정될 수 있다.
트랜지스터(T7)는 일단이 초기화 전원(VINT)과 연결되고, 타단이 유기 발광 다이오드(OLED)의 애노드에 연결되고, 게이트 전극이 제1 스캔 라인(S11)에 연결될 수 있다.
트랜지스터(T5)는 일단이 제1 트랜지스터(T1)의 타단에 연결되고, 게이트 전극에 발광 제어 신호(EM)가 인가되고, 타단이 고전압 전원(ELVDD)에 연결될 수 있다.
이하에서, 도 6을 참조하여 화소 회로(PX11)의 구동 방법을 설명한다. 제1 스캔 라인(S11, S12)의 제1 스캔 신호와 제2 스캔 라인(S21)의 제2 스캔 신호의 생성 방법에 대해서는 도 2 내지 5를 통해 전술하였다.
먼저, 해당 화소의 발광을 종료하기 위하여 시점(t1)에서 발광 제어 신호(EM)가 하이 레벨이 됨으로써, 트랜지스터(T5, T6)가 오프 상태가 된다. 이에 따라 유기 발광 다이오드(OLED)에 공급되는 전류가 중단되고, 화소 회로(PX11)의 발광은 종료된다.
다음으로, 시점(t2)에서 제1 스캔 라인(S11)의 제1 스캔 신호가 하이 레벨이 되어 트랜지스터(T4, T7)이 턴온된다. 따라서, 트랜지스터(T1)의 게이트 전극에 남아있던 전하와 유기 발광 다이오드(OLED)의 애노드에 남아있던 전하가 초기화 전원(VINT)을 통해 빠져나가는 초기화가 수행된다.
시점(t3)에서 제1 스캔 라인(S11)의 제1 스캔 신호가 로우 레벨이 되어 초기화가 종료되고, 시점(t4)에서 제1 스캔 라인(S12)의 제1 스캔 신호가 하이 레벨이 되고, 제2 스캔 라인(S21)의 제2 스캔 신호가 로우 레벨이 된다. 제1 스캔 라인(S12)의 제1 스캔 신호에 따라 트랜지스터(T3)가 온 상태가 되어 트랜지스터(T1)는 자신의 게이트 전극 방향으로 다이오드 연결 상태가 된다. 또한, 제2 스캔 라인(S21)의 제2 스캔 신호에 따라 트랜지스터(T2)가 온 상태가 된다. 이때, 데이터 라인(D1)에는 미리 목적하는 계조의 데이터 전압이 인가되어 있을 수 있다. 이러한 데이터 전압은 제1 경로(PATH1)를 통해서 트랜지스터(T1)의 게이트 전극에 인가되며, 스토리지 커패시터(Cst)에 그 값이 저장되게 된다. 이를 통해 각 화소 회로마다 서로 다른 트랜지스터(T1)의 임계 전압 값이 보상되고, 목적하는 데이터 전압이 스토리지 커패시터(Cst)에 기입되는, 보상 및 데이터 기입 단계가 수행된다.
시점(t5)에서 제1 스캔 라인(S12)의 제1 스캔 신호가 로우 레벨이 되고, 제2 스캔 라인(S21)의 제2 스캔 신호가 하이 레벨이 됨으로써 제1 경로(PATH1)가 닫히면서, 보상 및 데이터 기입 단계가 종료된다.
시점(t6)에서 발광 제어 신호(EM)가 로우 레벨이 됨으로써, 트랜지스터(T5, T6)가 턴온된다. 이에 따라 고전압 전원(ELVDD)으로부터 트랜지스터(T1)를 통해 유기 발광 다이오드(OLED)로 전류가 공급된다. 이때, 공급 전류는 스토리지 커패시터(Cst)에 기간(t4~t5)에 저장된 전압 값에 기초한다.
도 8은 도 6의 화소에 존재하는 기생 커패시턴스를 설명하기 위한 도면이고, 도 9는 도 8의 기생 커패시턴스의 크기 변화를 설명하기 위한 도면이고, 도 10은 기생 커패시턴스로 인한 제1 및 제2 스캔 신호의 위상 변동을 설명하기 위한 도면이다.
트랜지스터는 전기적으로 게이트 전극과 일단 및 타단은 유전체를 사이에 두고 있으므로, 그 구조상 기생 커패시턴스가 존재하게 된다. 본 실시예에서는 수평 크로스토크 현상을 발생시키는 트랜지스터(T2)의 기생 커패시턴스(Cpar1)와 트랜지스터(T3, T3_1, T3_2)의 기생 커패시턴스(Cpar2)에 대해서만 설명한다. 기생 커패시턴스(Cpar1, Cpar2)는 각각 제2 스캔 라인(S21)과 제1 스캔 라인(S12)과 전기적으로 연결되어 있다.
도 9를 참조하면, 게이트 전압과 소스 전압 차에 따른 트랜지스터(T2)의 기생 커패시턴스(Cpar1) 값이 실선 화살표로 도시되어 있으며, 트랜지스터(T3, T3_1, T3_2)의 기생 커패시턴스(Cpar2) 값이 일점 쇄선 화살표로 도시되어 있다.
트랜지스터(T2)는 P형 트랜지스터로서, 기생 커패시턴스(Cpar1)는 데이터 전압이 높을수록(블랙 계조에 가까울수록) 증가하며 데이터 전압이 낮을수록(화이트 계조에 가까울수록) 감소한다.
반면, 트랜지스터(T3, T3_1, T3_2)는 N형 트랜지스터로서, 기생 커패시턴스(Cpar2)는 데이터 전압이 높을수록(블랙 계조에 가까울수록) 감소하며 데이터 전압이 낮을수록(화이트 계조에 가까울수록) 증가한다.
즉, 유형이 서로 다른 트랜지스터(T2) 및 트랜지스터(T3, T3_1, T3_2)는 데이터 전압의 크기에 따라 기생 커패시턴스의 증감 방향이 서로 다르게 된다. 이로 인해 도 10과 같은 문제가 발생한다.
도 10은 블랙 계조와 같이 높은 데이터 전압이 데이터 라인(D1)에 인가된 경우를 가정한다. 이때 기생 커패시턴스(Cpar1)는 증가하고, 기생 커패시턴스(Cpar2)는 감소하게 된다.
도 10을 참조하면, 증가한 기생 커패시턴스(Cpar1)에 의해 전압 변화가 늦어져 제2 스캔 라인(S21)의 제2 스캔 신호의 천이가 지연됨이 도시된다. 또한, 감소한 기생 커패시턴스(Cpar2)에 의해 전압 변화가 빨라져 제1 스캔 라인(S12)의 제1 스캔 신호의 천이가 빨라짐이 도시된다.
이로 인해, 제1 스캔 라인(S12)의 제1 스캔 신호의 하이 레벨 구간과 제2 스캔 라인(S21)의 제2 스캔 신호의 로우 레벨 구간이 충분히 중첩되지 못하여, 인접 화소의 스토리지 커패시터(Cst)의 보상 및 데이터 기입 기간이 감소하게 된다. 즉, 제1 경로(PATH1)가 이상적인 시간보다 더 짧은 시간만 도통되게 된다.
이로 인해, 인접 화소 회로의 스토리지 커패시터(Cst)에 목적하는 전압이 기입되지 못하게 되며, 이는 곧 해당 스캔 라인이 연결된 화소행의 전체 화소 회로가 목적하는 계조로 발광하지 못하는 수평 크로스토크 문제로 이어지게 된다.
도 11은 본 발명의 제1 실시예에 따른 표시 장치의 제1 스캔 신호를 설명하기 위한 도면이다.
도 10에서 설명한 문제점을 해결하기 위해, 본 발명의 제1 실시예에서는 제1 스캔 라인(S12)의 제1 스캔 신호의 하이 레벨 구간의 폭은 제2 스캔 라인(S21)의 제2 스캔 신호의 로우 레벨 구간의 폭보다 넓고, 제2 스캔 라인(S21)의 제2 스캔 신호의 로우 레벨 구간은 제1 스캔 라인(S12)의 제1 스캔 신호의 하이 레벨 구간과 중첩되도록 한다. 이를 위해 타이밍 제어부(15)로부터 제1 주사 구동부(11)로 공급되는 제1 구동 클록 신호(CLK1, CLK2)의 폭을 조정할 수 있다.
도 11의 실시예에서는, 도 7과 비교했을 때, 제1 스캔 라인(S12)의 제1 스캔 신호의 하이 레벨 구간의 폭을 증가시키는 방향으로 제1 실시예를 구현하였다. 하지만 다른 실시예에서는, 도 7과 비교했을 때, 제2 스캔 라인(S21)의 제2 스캔 신호의 로우 레벨 구간의 폭을 감소시키는 방향으로 제1 실시예를 구현할 수도 있을 것이다. 즉, 이때는 타이밍 제어부(15)로부터 제2 주사 구동부(12)로 공급되는 제2 구동 클록 신호(CLK3, CLK4)의 폭을 조정할 수 있을 것이다.
도 12는 도 11의 제1 및 제2 스캔 신호의 위상 변동 시를 설명하기 위한 도면이다.
도 12를 참조하면, 도 11의 제1 실시예에 따라 표시 장치를 구동하였을 경우, 기생 커패시턴스(Cpar1, Cpar2)에 의해 제1 및 제2 스캔 라인(S12, S21)의 각 신호 위상이 변경된 경우에도 제2 스캔 라인(S21)의 제2 스캔 신호의 로우 레벨 구간은 제1 스캔 라인(S12)의 제1 스캔 신호의 하이 레벨 구간과 충분히 중첩되므로, 인접 화소의 스토리지 커패시터(Cst)의 보상 및 데이터 기입 기간을 기존과 같이 확보할 수 있게 된다.
도 13은 본 발명의 제2 실시예에 따른 표시 장치의 제1 스캔 신호를 설명하기 위한 도면이다.
도 13을 참조하면, 본 발명의 제2 실시예에 따르는 경우, 제1 스캔 라인(S12)의 제1 스캔 신호의 상승 천이 시점이 제2 스캔 라인(S21)의 제2 스캔 신호의 하강 천이 시점과 일치하고, 제1 스캔 신호(S12)의 하강 천이 시점이 제2 스캔 신호(S21)의 상승 천이 시점보다 후속하도록 할 수 있다. 즉, 도 7과 비교했을 때, 제1 스캔 신호의 하강 천이 시점을 늦추도록 제1 스캔 신호를 생성할 수 있다.
이러한 경우 제2 실시예의 마진(mg2)이 제1 실시예의 마진(mg1)에 비해 더 크게 확보될 수 있으므로(도 11 참조), 제1 스캔 라인(S12)의 제1 스캔 신호의 상승 천이 시점이 기생 커패시턴스에 의해 앞당겨지더라도, 전단의 제1 스캔 라인(S11)의 제1 스캔 신호와 중첩되어 문제될 확률이 줄어들게 되는 장점이 있다.
또한, 도 10의 제1 스캔 신호와 제2 스캔 신호의 기생 커패시턴스에 의한 이동 방향을 참조하였을 때, 제1 실시예와 마찬가지로, 제2 스캔 라인(S21)의 제2 스캔 신호의 로우 레벨 구간은 제1 스캔 라인(S12)의 제1 스캔 신호의 하이 레벨 구간과 충분히 중첩되므로, 인접 화소의 스토리지 커패시터(Cst)의 보상 및 데이터 기입 기간을 기존과 같이 확보할 수 있게 된다.
제2 실시예를 구현하기 위한 예시적인 방법을 설명하기 위해 도 3을 다시 참조한다.
도 3 및 그 구동 방법에 관한 설명을 참조하면, 제1 제어 클록 신호(EM_CLK2)의 주기는 제1 구동 클록 신호(CLK1)의 하이 레벨 구간 폭의 허용 범위(AP)를 결정한다. 즉, 제1 제어 클록 신호(EM_CLK2)의 하강 천이 시점은 허용 범위(AP)의 최대치일 수 있다.
본 발명의 제3 실시예에 따르면 타이밍 제어부(15)는 각 프레임마다 독립적으로 하이 레벨 구간의 폭이 결정된 제1 구동 클록 신호(CLK1, CLK2)를 공급할 수 있다. 구체적으로, 타이밍 제어부(15)는 한 프레임 중에서 데이터 라인(D1, D2, ..., Dm)에 인가되는 최대 데이터 전압에 대응하여 제1 구동 클록 신호(CLK1, CLK2)의 하이 레벨 구간의 폭을 결정할 수 있다. 이때, 타이밍 제어부(15)는 최대 데이터 전압이 높을수록 제1 구동 클록 신호(CLK1, CLK2)의 하이 레벨 구간의 폭을 증가시킬 수 있다.
본 발명의 제3 실시예에 따르면, 특정 프레임의 최대 데이터 전압이 높은 경우에는 본 발명의 제1 및 제2 실시예에 따라 제1 스캔 신호의 하이 레벨 구간의 폭을 크게 증가시키고, 다른 특정 프레임의 최대 데이터 전압이 낮은 경우에는 본 발명의 제1 및 제2 실시예에 따라 제1 스캔 신호의 하이 레벨 구간의 폭을 소폭 증가시키거나 증가시키지 않음으로써 전단 및 후단의 스캔 신호와의 마진을 더 확보할 수 있는 장점이 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
11: 제1 주사 구동부
12: 제2 주사 구동부
13: 데이터 구동부
14: 발광 제어 구동부
15: 타이밍 제어부
16: 화소부

Claims (16)

  1. 구동 트랜지스터, 데이터 라인과 상기 구동 트랜지스터의 일단 사이에 연결되는 P형 트랜지스터, 및 상기 구동 트랜지스터의 타단과 상기 구동 트랜지스터의 게이트 전극 사이에 연결되는 N형 트랜지스터를 포함하는 화소 회로;
    상기 N형 트랜지스터에 제1 스캔 신호를 공급하는 제1 주사 구동부; 및
    상기 P형 트랜지스터에 제2 스캔 신호를 공급하는 제2 주사 구동부를 포함하고,
    상기 N형 트랜지스터를 턴-온시키는 상기 제1 스캔 신호의 하이 레벨 구간의 폭은 상기 P형 트랜지스터를 턴-온시키는 상기 제2 스캔 신호의 로우 레벨 구간의 폭보다 넓고, 상기 제2 스캔 신호의 로우 레벨 구간은 상기 제1 스캔 신호의 하이 레벨 구간과 중첩되는,
    표시 장치.
  2. 제1 항에 있어서,
    상기 제1 스캔 신호의 상승 천이 시점은 상기 제2 스캔 신호의 하강 천이 시점과 일치하는,
    표시 장치.
  3. 제2 항에 있어서,
    상기 제1 스캔 신호의 하강 천이 시점은 상기 제2 스캔 신호의 상승 천이 시점보다 후속하는,
    표시 장치.
  4. 삭제
  5. 제1 항에 있어서,
    제1 구동 클록 신호 및 제2 구동 클록 신호를 각각 상기 제1 주사 구동부 및 상기 제2 주사 구동부에 공급하는 타이밍 제어부를 더 포함하고,
    상기 제1 주사 구동부는 상기 제1 구동 클록 신호의 일부를 상기 제1 스캔 신호로 공급하고,
    상기 제2 주사 구동부는 상기 제2 구동 클록 신호의 일부를 상기 제2 스캔 신호로 공급하는,
    표시 장치.
  6. 제5 항에 있어서,
    상기 타이밍 제어부는 제1 제어 클록 신호를 상기 제1 주사 구동부에 더 공급하고,
    상기 제1 제어 클록 신호의 주기는 상기 제1 구동 클록 신호의 일부의 하이 레벨 구간의 폭의 허용 범위를 결정하는,
    표시 장치.
  7. 제6 항에 있어서,
    상기 제1 제어 클록 신호의 하강 천이 시점은 상기 허용 범위의 최대치인,
    표시 장치.
  8. 제5 항에 있어서,
    상기 타이밍 제어부는 각 프레임마다 독립적으로 하이 레벨 구간의 폭이 결정된 상기 제1 구동 클록 신호를 공급하는,
    표시 장치.
  9. 제8 항에 있어서,
    상기 타이밍 제어부는 한 프레임 중에서 상기 데이터 라인에 인가되는 최대 데이터 전압에 대응하여 상기 제1 구동 클록 신호의 하이 레벨 구간의 폭을 결정하는,
    표시 장치.
  10. 제9 항에 있어서,
    상기 타이밍 제어부는 상기 최대 데이터 전압이 높을수록 상기 제1 구동 클록 신호의 하이 레벨 구간의 폭을 증가시키는,
    표시 장치.
  11. 구동 트랜지스터, 데이터 라인과 상기 구동 트랜지스터의 일단 사이에 연결되는 P형 트랜지스터, 및 상기 구동 트랜지스터의 타단과 상기 구동 트랜지스터의 게이트 전극 사이에 연결되는 N형 트랜지스터를 포함하는 화소 회로를 포함하는 표시 장치의 구동 방법에 있어서,
    상기 데이터 라인에 특정 전압을 인가하는 단계;
    상기 N형 트랜지스터의 게이트 전극에 하이 레벨의 제1 스캔 신호를 인가하는 단계; 및
    상기 P형 트랜지스터의 게이트 전극에 로우 레벨의 제2 스캔 신호를 인가하는 단계를 포함하고,
    상기 N형 트랜지스터를 턴-온시키는 상기 제1 스캔 신호의 하이 레벨 구간의 폭은 상기 P형 트랜지스터를 턴-온시키는 상기 제2 스캔 신호의 로우 레벨 구간의 폭보다 넓고, 상기 제2 스캔 신호의 로우 레벨 구간은 상기 제1 스캔 신호의 하이 레벨 구간과 중첩되는,
    표시 장치의 구동 방법.
  12. 제11 항에 있어서,
    상기 제1 스캔 신호의 상승 천이 시점은 상기 제2 스캔 신호의 하강 천이 시점과 일치하는,
    표시 장치의 구동 방법.
  13. 제12 항에 있어서,
    상기 제1 스캔 신호의 하강 천이 시점은 상기 제2 스캔 신호의 상승 천이 시점보다 후속하는,
    표시 장치의 구동 방법.
  14. 제11 항에 있어서,
    상기 제1 스캔 신호의 하이 레벨 구간의 폭은 각 프레임마다 독립적으로 결정되는 단계를 더 포함하는
    표시 장치의 구동 방법.
  15. 제14 항에 있어서,
    상기 제1 스캔 신호의 하이 레벨 구간의 폭은 한 프레임 중에서 상기 데이터 라인에 인가되는 최대 데이터 전압에 대응하여 결정되는,
    표시 장치의 구동 방법.
  16. 제15 항에 있어서,
    상기 최대 데이터 전압이 높을수록 상기 제1 스캔 신호의 하이 레벨 구간의 폭이 증가되는,
    표시 장치의 구동 방법.
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