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KR102416870B1 - 반도체 기판 및 반도체 기판의 검사 방법 - Google Patents

반도체 기판 및 반도체 기판의 검사 방법 Download PDF

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KR102416870B1
KR102416870B1 KR1020177014968A KR20177014968A KR102416870B1 KR 102416870 B1 KR102416870 B1 KR 102416870B1 KR 1020177014968 A KR1020177014968 A KR 1020177014968A KR 20177014968 A KR20177014968 A KR 20177014968A KR 102416870 B1 KR102416870 B1 KR 102416870B1
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다이키 야마모토
겐지 가사하라
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스미또모 가가꾸 가부시키가이샤
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Abstract

Si 기판 상에 에피택셜 성장법을 사용하여 III족 질화물 반도체층을 형성하는 경우에 있어서, 당해 III족 질화물 반도체층에 요구되는 내전압 등의 특성을 충족하고, 또한 시트 저항 등 물성값의 면내 균일성을 확보하면서, 휨량이 작은 반도체 기판을 제공한다. 실리콘 기판 상의 질화물 결정층이, 실리콘 원자와 III족 원자의 반응을 억제하는 반응 억제층과, 압축 응력을 발생하는 응력 발생층과, 전자 소자가 형성되는 활성층을 갖고, 반응 억제층, 응력 발생층 및 활성층이 실리콘 기판의 측으로부터, 반응 억제층, 응력 발생층, 활성층의 순서대로 배치되고, 응력 발생층이, 벌크 결정 상태에 있어서의 격자 상수가 a1인 제1 결정층과, 제1 결정층의 활성층측에 접하여 위치하고, 벌크 결정 상태에 있어서의 격자 상수가 a2(a1<a2)인 제2 결정층을 갖는 반도체 기판을 제공한다.

Description

반도체 기판 및 반도체 기판의 검사 방법{SEMICONDUCTOR SUBSTRATE AND METHOD FOR INSPECTING SEMICONDUCTOR SUBSTRATE}
본 발명은 반도체 기판 및 반도체 기판의 검사 방법에 관한 것이다.
Si 기판 상에 III족 질화물 반도체를 결정 성장하는 기술이 검토되고 있다. 예를 들어, 특허문헌 1은, 디바이스화의 공정에서 발생하는 깨짐의 억제를 목적으로서 이루어진 III족 질화물 에피택셜 기판을 개시한다. 당해 III족 질화물 에피택셜 기판은 Si 기판과, 해당 Si 기판과 접하는 초기층과, 해당 초기층 상에 형성되고, Al 조성비가 0.5 초과 1 이하의 AlGaN을 포함하는 제1층 및 Al 조성비가 0 초과 0.5 이하의 AlGaN을 포함하는 제2층을 순차 갖는 적층체를 복수조 갖는 초격자 적층체를 갖고, 상기 제2층의 Al 조성비가 상기 기판으로부터 이격될수록 점감하는 것을 특징으로 하고 있다.
예를 들어, 특허문헌 2는, 질화물 반도체층의 깨짐(크랙)이나 결정 결함, 휨의 발생을 억제하고, 또한 생산성의 향상이 가능한 화합물 반도체 기판을 개시한다. 당해 화합물 반도체 기판은, 결정면 방위가 (111)면인 실리콘 단결정 기판과, 상기 실리콘 단결정 기판 상에 형성되고, AlxGa1 - xN 단결정(0<x≤1)으로 구성된 제1 버퍼층과, 상기 제1 버퍼층 상에 형성되고, 두께가 250nm 이상 350nm 이하의 AlyGa1-yN 단결정(0≤y<0.1)으로 구성된 제1 단층과, 두께가 5.0nm 이상 20nm 이하의 AlzGa1 - zN 단결정(0.9<z≤1)으로 구성된 제2 단층이 교대로 복수 적층된 제2 버퍼층과, 상기 제2 버퍼층 상에 형성되고, 적어도 1층 이상의 질화물계 반도체 단결정층을 포함하는 반도체 소자 형성 영역을 구비한다.
예를 들어, 특허문헌 3은, 웨이퍼의 휨을 억제하면서, 누설 전류를 한층 저감시킬 수 있는 반도체 전자 디바이스를 개시한다. 당해 반도체 전자 디바이스는, 기판 상에 버퍼층을 개재하여 적층된 화합물 반도체층을 구비하는 반도체 전자 디바이스이며, 상기 버퍼층은, Al 조성이 0.2 이하의 질화물계 화합물 반도체를 사용하여 형성된 제1층 상에, Al 조성이 0.8 이상의 질화물계 화합물 반도체를 사용하여 형성된 제2층이 적층된 복합층을 갖는다.
비특허문헌 1 내지 3에는, Si 기판 상에 AlN층을 형성하는 기술이 기재되어 있다. 당해 비특허문헌 1 내지 3에는, Si 기판 상에 형성한 AlN층의 표면을 현미 관찰한 화상이 개시되어 있고, 당해 화상으로부터, AlN층에는 다수의 구멍이 형성되어 있는 것이 인정된다.
비특허문헌 4에는, 「GaN과 AlN을 교대로 적층시켜서 GaN 상의 AlN은 완화시키고, AlN 상의 GaN에는 압축 응력이 남는 것과 같은 성장이 가능하면 GaN/AlN의 히즈미 주기 구조(Strained Layer Super-lattice라고 호칭된다. 이하 SLS)를 사용하여 막 전체에 압축 응력을 갖도록 하는 것이 가능하다고 예상된다. SLS 이외에도 위에 적층시키는 막일수록 격자 상수가 확대된 조합으로도 압축 응력을 추가하는 것이 가능하다고 생각된다.」라는 기재가 있다.
일본 특허 공개 제2013-021124호 공보 일본 특허 공개 제2010-232322호 공보 일본 특허 공개 제2008-171843호 공보
Y. Ohba. R. Sato, J. Crystal Growth 221, 258(2000). G. Sarusi 등, J. Electron. Mater. 35, L15(2006). M. Tungare 등, J. Appl. Phys. 113, 163108(2013). K. Matsumoto 등, J. Vac. Soc. Jpn. 54, 6(2011), p376-380.
Si 기판 상에 III족 질화물 반도체층을 형성하는 경우, Si와 III족 질화물 반도체 결정과의 열팽창 계수의 차이에 기인하여 기판의 휨이나 III족 질화물 반도체층의 깨짐(크랙)이 발생한다. 이로 인해, 상기한 특허문헌 및 비특허문헌에 기재되어 있는 바와 같이, 내부 압축 응력을 발생하는 층(응력 발생층)을 형성하고, 당해 압축 응력과 열팽창 계수의 상위에 기인하여 질화물 결정층에 발생하는 인장 응력이 균형을 이루어, 실온으로 복귀된 상태에서의 반도체 기판의 휨을 억제하고, III족 질화물 반도체층의 깨짐을 방지하도록 하고 있다.
그러나, 응력 발생층을 사용한 반도체 기판의 휨 억제에 있어서는, 기판 온도가 실온으로 복귀된 상태에서의 휨이 작아지도록 설계하는 점에서, 기판이 고온 상태에 있는 에피택셜 성장 중에는, 기판에 휨이 발생하고 있다. 기판이 휜 상태에서는, 미크로인 성장 조건을 기판 표면의 전역에 걸쳐서 균일하게 제어하는 것은 곤란하고, 또한 미크로인 성장 조건은 결정 품질 및 시트 저항 등의 특성에 크게 영향을 끼치는 점에서, 실온에서의 기판의 휨을 저감함과 함께, 결정 품질 등의 특성을 기판 면 내의 전역에 걸쳐서 균일하게 유지하는 것은 곤란하다. 특히, 6인치 등 큰 Si 기판을 사용하는 경우, 에피택셜 성장 중의 휨량도 커지기 때문에, 실온으로 되돌렸을 때의 휨량을 낮게 억제하고, 또한 결정 품질 등의 균일성을 유지하는 것은, 보다 곤란해진다.
또한, Si 기판 상에 III족 질화물 반도체층을 형성하는 경우, Si 기판을 구성하는 Si 원자와 III족 원자에 포함되는 Ga 원자와의 반응을 억제하는 목적으로, Si 기판과 응력 발생층 사이에 반응 억제층이 배치된다. 그러나, 당해 반응 억제층은, Si 원자와 Ga 원자의 반응을 억제하는 기능을 갖는 것 외에, Si 기판과의 계면의 상태에 따라서 기판의 휨에 크게 영향을 미치는 것을 본 발명자들은 실험 검토에 의해 파악하고 있다. 따라서, Si 기판 표면의 효율적인 보호와 함께 기판의 휨을 적정하게 억제하기 위해서는, 적절한 반응 억제층의 성장 제어가 필요하다.
본 발명의 목적은, Si 기판 상에 에피택셜 성장법을 사용하여 III족 질화물 반도체층을 형성하는 경우에 있어서, 당해 III족 질화물 반도체층에 요구되는 내전압 등의 특성을 충족하고, 또한 시트 저항 등 물성값의 면내 균일성을 확보하면서, 휨량이 작은 반도체 기판을 제공하는 데 있다. 특히, 6인치 이상의 큰 Si 기판을 사용한 경우에도, 상기한 요구 특성 및 면내 균일성이 확보되고, 또한 휨량이 작은 반도체 기판을 제공하는 데 있다. 또한 본 발명의 목적은, Si 기판의 표면을 효율적으로 보호하면서, 상기한 요구 특성, 면내 균일성의 확보 및 휨의 억제가 가능한 반도체 기판을 제공하는 데 있다.
상기 과제를 해결하기 위해서, 본 발명의 제1 형태에 있어서는, 실리콘 기판과, 상기 실리콘 기판 상의 질화물 결정층을 갖는 반도체 기판이며, 상기 질화물 결정층이, 실리콘 원자와 III족 원자의 반응을 억제하는 반응 억제층과, 압축 응력을 발생하는 응력 발생층과, 전자 소자가 형성되는 활성층을 갖고, 상기 반응 억제층, 상기 응력 발생층 및 상기 활성층이, 상기 실리콘 기판의 측으로부터, 상기 반응 억제층, 상기 응력 발생층, 상기 활성층의 순서대로 배치되고, 상기 응력 발생층이, 벌크 결정 상태에 있어서의 격자 상수가 a1인 제1 결정층과, 상기 제1 결정층의 활성층측에 접하여 위치하고, 벌크 결정 상태에 있어서의 격자 상수가 a2(a1<a2)인 제2 결정층을 갖는 반도체 기판을 제공한다.
상기 제1 결정층이 2×1018cm-3 이하의 탄소 원자를 포함하는 부분을 가져도 되고, 또한 상기 제1 결정층이 1×1018cm-3 이하의 탄소 원자를 포함하는 부분을 가져도 된다. 상기 제1 결정층의 두께가 5.0nm를 초과하고 20nm 미만인 경우, 상기 제1 결정층은 5×1018cm-3 이하의 탄소 원자를 포함하는 부분을 가져도 된다. 상기 제2 결정층이 1×1018cm-3 이상의 탄소 원자를 포함하는 부분을 가져도 되고, 또한 상기 제2 결정층이 5×1018cm-3 이상의 탄소 원자를 포함하는 부분을 가져도 된다.
상기 제1 결정층의 두께가 5.0nm를 초과하고 20nm 미만인 것이 바람직하고, 이 경우, 상기 제2 결정층의 두께가 10nm 이상 300nm 이하인 것이 바람직하다. 제2 결정층의 두께가 300nm를 초과하면, 반도체 기판이 위로 볼록하게 휘는 경향이 강해지기 때문에, 제2 결정층의 두께는 300nm 이하인 것이 바람직하지만, 보다 바람직하게는 200nm 이하, 더욱 바람직하게는 100nm인 것이 바람직하다. 또한, 상기 제1 결정층의 두께는 5.0nm를 초과하고 10nm 미만인 것이 보다 바람직하고, 6.0nm를 초과하고 10nm 미만인 것이 더욱 바람직하고, 6.0nm를 초과하고 9nm 미만인 것이 특히 바람직하다.
상기 반응 억제층의 상기 응력 발생층 측의 면에, 1×108개/㎠ 이상 또한 1×109개/㎠ 이하의 밀도로 7×10-12㎠ 이상의 면적의 구멍을 가져도 되고, 이 경우, 상기 반응 억제층에 갖는 상기 구멍의 면적의 전체 면적에 대한 비가 4％ 이하인 것이 바람직하다.
상기 질화물 결정층의 X선 역 격자 맵핑에 의한 상기 반응 억제층의 회절면(-1-14)에 있어서의 Qx값이 -0.6427을 초과하고 -0.63977 미만으로 할 수 있고, 이 경우, 상기 반응 억제층을 구성하는 결정의 역 격자 좌표에 있어서의 X선 피크 반값폭이 0.006 내지 0.009rlu(역 격자 공간 단위)의 범위로 하는 것이 바람직하다. 여기서, 회절면(-1-14)은, X선의 회절면을 미러 지수로 표기한 것이고, 미러 지수에 의한 면(hkl)의 표기에 있어서의 h=-1, k=-1, l=4의 경우를 말한다. 또한 지수 -1은 1 위에 가로선을 그은 기호(바 1)로서 표기되는 경우가 있다.
상기 제1 결정층이 AlxGa1 - xN(0.9≤x≤1)이고, 상기 제2 결정층이 AlyGa1 - yN(0≤y≤0.3) 이어도 된다.
상기 응력 발생층이, 상기 제1 결정층 및 상기 제2 결정층을 포함하는 2층 적층을 복수 갖는 것이어도 된다. 상기 응력 발생층이, 상기 제2 결정층의 활성층측에 접하여 위치하고, 벌크 결정 상태에 있어서의 격자 상수가 a3(a2<a3)인 제3 결정층을 더 가져도 된다. 상기 응력 발생층이, 상기 제2 결정층보다 상기 활성층의 측에 위치하는 제n 결정층의 활성층측에 접하여 위치하고, 벌크 결정 상태에 있어서의 격자 상수 a4가 상기 제n 결정층의 격자 상수보다 큰 제4 결정층을 더 가져도 된다. 상기 응력 발생층이, 벌크 결정 상태에 있어서의 격자 상수가 a5인 제5 결정층과, 상기 제5 결정층의 활성층측에 접하여 위치하고, 벌크 결정 상태에 있어서의 격자 상수가 a6(a5<a6)인 제6 결정층을 더 가져도 된다.
상기 질화물 결정층이, 상기 반응 억제층과 상기 응력 발생층 사이에, 상기 반응 억제층에 접하여 위치하고, 벌크 결정 상태에 있어서의 격자 상수가 상기 반응 억제층의 격자 상수보다 큰 중간층을 더 가져도 된다. 상기 질화물 결정층의 두께가 500nm 이상 13000nm 이하여도 된다. 상기 응력 발생층이 1×1019cm-3 이상의 탄소 원자를 포함해도 된다.
상기 반응 억제층의 두께가 30nm 이상 300nm 이하이고, 상기 실리콘 기판의 두께가 400㎛ 이상이고, 상기 실리콘 기판의 직경이 100mm 이상, 바람직하게는 150mm 이상이어도 된다. 또한, 상기 실리콘 기판의 직경이 200mm 이상이어도 된다. 상기 활성층의 표면이 경면이어도 된다.
본 발명의 제2 형태에 있어서는, 실리콘 기판과, 상기 실리콘 기판 상의 질화물 결정층을 갖고, 상기 질화물 결정층이, 실리콘 원자와 III족 원자의 반응을 억제하는 반응 억제층과, 압축 응력을 발생하는 응력 발생층과, 전자 소자가 형성되는 활성층을 갖고, 상기 반응 억제층, 상기 응력 발생층 및 상기 활성층이, 상기 실리콘 기판의 측으로부터, 상기 반응 억제층, 상기 응력 발생층, 상기 활성층의 순서대로 배치된 반도체 기판의 검사 방법이며, 상기 질화물 결정층의 X선 역 격자 맵핑에 의한 상기 반응 억제층의 Qx값이, -0.6427을 초과하고 -0.63977 미만인 경우에 합격이라고 판정하는 반도체 기판의 검사 방법을 제공한다.
상기 Qx값이 -0.6427을 초과하고 -0.63977 미만인 경우에 더하여, 추가로 상기 반응 억제층을 구성하는 결정의 역 격자 좌표에 있어서의 X선 피크 반값폭이 0.006 내지 0.009rlu의 범위인 경우에 합격으로 판정해도 된다.
본 발명의 제3 형태에 있어서는, 실리콘 기판과, 상기 실리콘 기판 상의 질화물 결정층을 갖는 반도체 기판이며, 상기 질화물 결정층이, 실리콘 원자와 III족 원자의 반응을 억제하는 반응 억제층과, 압축 응력을 발생하는 응력 발생층과, 전자 소자가 형성되는 활성층을 갖고, 상기 반응 억제층, 상기 응력 발생층 및 상기 활성층이, 상기 실리콘 기판의 측으로부터, 상기 반응 억제층, 상기 응력 발생층, 상기 활성층의 순서대로 배치되고, 상기 응력 발생층이, 벌크 결정 상태에 있어서의 격자 상수가 a1이고, 두께가 5.0nm를 초과하고 20nm 미만인 제1 결정층과, 상기 제1 결정층의 활성층측에 접하여 위치하고, 벌크 결정 상태에 있어서의 격자 상수가 a2(a1<a2)인 제2 결정층을 갖는 반도체 기판을 제공한다. 반도체 기판은, 상기의 제1 양태와 동일하게, 추가의 구성을 더 구비해도 된다.
본 발명의 제4 형태에 있어서는, 실리콘 기판과, 상기 실리콘 기판 상의 질화물 결정층을 갖는 반도체 기판이며, 상기 질화물 결정층이, 실리콘 원자와 III족 원자의 반응을 억제하는 반응 억제층과, 압축 응력을 발생하는 응력 발생층과, 전자 소자가 형성되는 활성층을 갖고, 상기 반응 억제층, 상기 응력 발생층 및 상기 활성층이 상기 실리콘 기판의 측으로부터, 상기 반응 억제층, 상기 응력 발생층, 상기 활성층의 순서대로 배치되고, 상기 반응 억제층의 상기 응력 발생층의 측의 면에, 1×108개/㎠ 이상 또한 1×109개/㎠ 이하의 밀도로 7×10-12㎠ 이상의 면적의 구멍을 갖는 반도체 기판을 제공한다. 반도체 기판은, 상기의 제1 양태와 마찬가지로, 추가의 구성을 더 구비해도 된다.
본 발명의 제5 형태에 있어서는, 실리콘 기판과, 상기 실리콘 기판 상의 질화물 결정층을 갖는 반도체 기판이며, 상기 질화물 결정층이, 실리콘 원자와 III족 원자의 반응을 억제하는 반응 억제층과, 압축 응력을 발생하는 응력 발생층과, 전자 소자가 형성되는 활성층를 갖고, 상기 반응 억제층, 상기 응력 발생층 및 상기 활성층이, 상기 실리콘 기판의 측으로부터, 상기 반응 억제층, 상기 응력 발생층, 상기 활성층의 순서대로 배치되어, 상기 질화물 결정층의 X선역 격자 맵핑에 의한 상기 반응 억제층의 회절면(-1-14)에 있어서의 Qx값이, -0.6427을 초과하고 -0.63977 미만인 반도체 기판을 제공한다. 반도체 기판은, 상기의 제1 양태와 마찬가지로, 추가의 구성을 더 구비해도 된다.
본 발명의 제6 형태에 있어서는, 실리콘 기판과, 상기 실리콘 기판 상의 질화물 결정층을 갖는 반도체 기판이며, 상기 질화물 결정층이, 실리콘 원자와 III족 원자와의 반응을 억제하는 반응 억제층과, 압축응력을 발생하는 응력 발생층과, 전자 소자가 형성되는 활성층을 갖고, 상기 반응 억제층, 상기 응력 발생층 및 상기 활성층이, 상기 실리콘 기판의 측으로부터, 상기 반응 억제층, 상기 응력 발생층, 상기 활성층의 순서대로 배치되고, 상기 응력 발생층이, 벌크 결정 상태에 있어서의 격자 상수가 a1인 제1 결정층과, 상기 제1 결정층의 활성층측에 접하여 위치하고, 벌크 결정 상태에 있어서의 격자 상수가 a2(a1<a2)인 제2 결정층을 갖고, 상기 제1 결정층이 2×1018cm-3 이하의 탄소 원자를 포함하는 부분을 갖는 반도체 기판을 제공한다. 반도체 기판은 상기의 제1 양태와 마찬가지로, 추가의 구성을 더 구비해도 된다.
(일반적 개시)
반도체 기판은 실리콘 기판과, 상기 실리콘 기판 상의 질화물 결정층을 가져도 된다. 상기 질화물 결정층은 적어도, 실리콘 원자와 III족 원자의 반응을 억제하는 반응 억제층, 압축 응력을 발생하는 응력 발생층, 및 전자 소자가 형성되는 활성층으로부터 선택된 어느 하나의 층을 가져도 된다. 일 예에서는, 상기 질화물 결정층은 상기 반응 억제층, 상기 응력 발생층 및 상기 활성층의 모두를 가져도 된다. 다른 예에서는, 상기 질화물 결정층은 상기 반응 억제층 및 상기 응력 발생층을 가져도 된다. 다른 예에서는, 상기 질화물 결정층은 상기 반응 억제층 및 상기 활성층을 가져도 된다. 다른 예에서는, 상기 질화물 결정층은 상기 응력 발생층 및 상기 응력 발생층을 가져도 된다.
상기 반응 억제층, 상기 응력 발생층 및 상기 활성층은, 상기 실리콘 기판의 측으로부터, 상기 반응 억제층, 상기 응력 발생층, 상기 활성층의 순서대로 배치되어도 된다. 상기 응력 발생층은 적어도, 벌크 결정 상태에 있어서의 격자 상수가 a1인 제1 결정층과, 상기 제1 결정층의 활성층측에 접하여 위치해도 되고, 벌크 결정 상태에 있어서의 격자 상수가 a2(a1<a2)인 제2 결정층 중 어느 것을 가져도 된다. 일 예에서는, 상기 응력 발생층은 상기 제1 결정층 및 상기 제2 결정층의 양쪽을 가져도 된다.
상기 제1 결정층이 2×1018cm-3 이하의 탄소 원자를 포함하는 부분을 가져도 된다. 상기 제1 결정층이 1×1018cm-3 이하의 탄소 원자를 포함하는 부분을 가져도 된다. 상기 제1 결정층의 두께가 5.0nm를 초과하고 20nm 미만이어도 된다. 상기 제2 결정층의 두께가 10nm 이상 300nm 이하이면 된다. 상기 반응 억제층의 상기 응력 발생층 측의 면에, 1×108개/㎠ 이상 또한 1×109개/㎠ 이하의 밀도로 7×10-12㎠ 이상의 면적의 구멍을 가져도 된다. 상기 반응 억제층에 갖는 상기 구멍의 면적의 전체 면적에 대한 비가 4％ 이하여도 된다. 상기 질화물 결정층의 X선 역 격자 맵핑에 의한 상기 반응 억제층의 회절면(-1-14)에 있어서의 Qx값이, -0.6427을 초과해도 되고 -0.63977 미만이어도 된다. 상기 반응 억제층을 구성하는 결정의 역 격자 좌표에 있어서의 X선 피크 반값폭이 0.006 내지 0.009rlu(역 격자 공간 단위)의 범위이면 된다. 상기 제1 결정층이 5×1018cm-3 이하의 탄소 원자를 포함하는 부분을 가져도 된다. 상기 제2 결정층이 1×1018cm-3 이상의 탄소 원자를 포함하는 부분을 가져도 된다. 상기 제2 결정층이 5×1018cm-3 이상의 탄소 원자를 포함하는 부분을 가져도 된다. 상기 제1 결정층이 AlxGa1 - xN(0.9≤x≤1)이면 된다. 상기 제2 결정층이 AlyGa1 - yN(0≤y≤0.3)이면 된다. 상기 응력 발생층이, 상기 제1 결정층 및 상기 제2 결정층을 포함하는 2층 적층을 복수 가져도 된다. 상기 응력 발생층이, 상기 제2 결정층의 활성층측에 접하여 위치해도 되고, 벌크 결정 상태에 있어서의 격자 상수가 a3(a2<a3)인 제3 결정층을 가져도 된다. 상기 응력 발생층이, 상기 제2 결정층보다 상기 활성층의 측에 위치하는 제n 결정층의 활성층측에 접하여 위치해도 되고, 벌크 결정 상태에 있어서의 격자 상수 a4가 상기 제n 결정층의 격자 상수보다 큰 제4 결정층을 가져도 된다. 상기 응력 발생층이 적어도, 벌크 결정 상태에 있어서의 격자 상수가 a5인 제5 결정층과, 상기 제5 결정층의 활성층측에 접하여 위치하고, 벌크 결정 상태에 있어서의 격자 상수가 a6(a5<a6)인 제6 결정층 중 어느 것을 가져도 된다. 일 예에서는, 상기 응력 발생층이 상기 제5 결정층 및 상기 제6 결정층의 양쪽도 가져도 된다. 상기 질화물 결정층이, 상기 반응 억제층과 상기 응력 발생층 사이에, 상기 반응 억제층에 접하여 위치해도 되고, 벌크 결정 상태에 있어서의 격자 상수가 상기 반응 억제층의 격자 상수보다 큰 중간층을 가져도 된다. 상기 질화물 결정층의 두께가 500nm 이상 13000nm 이하이면 된다. 상기 응력 발생층이 1×1019cm-3 이상의 탄소 원자를 포함해도 된다. 상기 반응 억제층의 두께가 30nm 이상 300nm 이하이면 된다. 상기 실리콘 기판의 두께가 400㎛ 이상이면 된다. 상기 실리콘 기판의 직경이 100mm 이상이면 된다. 상기 활성층의 표면이 경면이면 된다.
상기에서 설명한 반도체 기판의 검사 방법이며, 상기 질화물 결정층의 X선 역 격자 맵핑에 의한 상기 반응 억제층의 Qx값이, -0.6427을 초과하고 -0.63977 미만인 경우에 합격이라고 판정해도 된다. 상기 Qx값이 -0.6427을 초과하고 -0.63977 미만인 경우에 더하여, 추가로 상기 반응 억제층을 구성하는 결정의 역 격자 좌표에 있어서의 X선 피크 반값폭이 0.006 내지 0.009rlu의 범위인 경우에 합격이라고 판정해도 된다.
도 1은 반도체 기판(100)의 단면도이다.
도 2는 반도체 기판(100)의 변경예를 나타낸 단면도이다.
도 3은 반도체 기판(200)의 단면도이다.
도 4는 반도체 기판(300)의 단면도이다.
도 5는 반도체 기판(400)의 단면도이다.
도 6은 반도체 기판(500)의 단면도이다.
도 7은 제1 결정층(106a)의 두께에 대한 휨량을 플롯한 그래프이다.
도 8은 제1 결정층(106a)의 두께에 대한 표면 조도를 플롯한 그래프이다.
도 9는 제1 결정층(106a)의 두께에 대한 파괴 전압을 플롯한 그래프이다.
도 10은 제1 결정층(106a)의 두께에 대한 시트 저항의 변동을 플롯한 그래프이다.
도 11은 반응 억제층(104)의 표면을 관찰했을 때의 AFM상이다.
도 12는 휨의 모습을 나타낸 그래프이다.
도 13은 휨과 구멍 밀도의 관계를 나타내는 그래프이다.
도 14는 휨과 면적비의 관계를 나타내는 그래프이다.
도 15는 회절면(-1-14)에 있어서의 X선 역 격자 맵핑의 결과를 도시하는 도면이다.
도 16은 휨과 Qx의 관계를 나타내는 그래프이다.
도 17은 휨과 X선 피크 반값 폭의 관계를 나타내는 그래프이다.
도 18은 탄소 원자의 농도를 SIMS에 의한 깊이 프로파일로서 나타낸 그래프이다.
(실시 형태 1)
도 1은, 반도체 기판(100)의 단면도이다. 반도체 기판(100)은, 실리콘 기판(102)과, 실리콘 기판(102) 상의 질화물 결정층을 갖는다. 실리콘 기판(102)은, 질화물 결정층을 지지하는 지지 기판이다. 지지 기판으로서 실리콘 기판(102)을 사용함으로써, 재료 가격을 내릴 수 있다. 또한, 지지 기판으로서 실리콘 기판(102)을 사용함으로써, 종래의 실리콘 프로세스에서 사용되고 있는 반도체 제조 장치를 이용할 수 있다. 이에 의해, 비용 경쟁력을 높일 수 있다. 또한, 지지 기판으로서 실리콘 기판(102)을 사용함으로써, 직경 150mm 이상의 대형의 기판을 저렴하게 또한 공업적으로 이용할 수 있게 된다.
질화물 결정층은 반응 억제층(104)과, 응력 발생층(106)과, 활성층(108)을 갖고, 반응 억제층(104), 응력 발생층(106) 및 활성층(108)은, 실리콘 기판(102)의 측으로부터, 반응 억제층(104), 응력 발생층(106), 활성층(108)의 순서대로 배치되어 있다.
반응 억제층(104)은, 실리콘 원자와 III족 원자의 반응을 억제하는 것이어도 된다. 즉, 반응 억제층(104)에 의해 상층의 III족 질화물 반도체층에 포함되는 Ga와 실리콘 기판(102)에 포함되는 Si의 합금화를 방지할 수 있다. 반응 억제층(104)으로서, Alx1Ga1 - x1N(0<x1≤1)을 들 수 있고, 대표적으로는 AlN층을 들 수 있다. 반응 억제층(104)에 의해, 실리콘 기판(102)의 표면을 보호하고, 질화물 결정층의 지지를 확실하게 할 수 있다. 또한, 반응 억제층(104)은, 실리콘 기판(102) 상에 형성되는 질화물 결정층의 초기 핵을 형성한다.
본 발명의 반도체 기판에서는, 실리콘 기판 상의 질화물 결정층의 최초의 질화물층이 반응 억제층(104)이고, 이 반응 억제층(104)의 결정 특성이, 그 후 코히런트로 성장하는 질화물 결정층의 결정 특성에 크게 영향을 미친다.
반응 억제층(104)의 응력 발생층(106)의 측면에는, 1×108개/㎠ 이상 또한 1×109개/㎠ 이하의 밀도로 7×10-12㎠ 이상의 면적의 구멍을 가져도 된다. 반응 억제층(104)에 구멍이 형성될 수 있는 것은, 비특허문헌 1 내지 3에 기재된 대로이고, 실리콘 기판(102)의 표면 처리나 반응 억제층(104)의 성막 조건에 의해, 구멍의 면적이나 밀도가 바뀔 수 있다. 그러나, 본 발명자들은, 상기한 구멍의 밀도 및 면적의 조건을 충족하는 한에 있어서, 실리콘 기판(102)의 표면을 효과적으로 보호하면서, 반도체 기판(100)의 휨량을 작게 제어할 수 있고, 또한 적절한 균일성을 확보할 수 있는 것을 발견한 것이다. 또한, 반응 억제층(104)에 갖는 구멍의 면적의 전체 면적에 대한 비는 4％ 이하로 할 수 있다.
반응 억제층(104)은, 질화물 결정층의 회절면(-1-14)에 있어서의 X선 역 격자 맵핑에 의한 Qx값이, -0.6427을 초과하고 -0.63977 미만인 것이 바람직하다. Qx값이 상기 수치 범위에 있는 반응 억제층(104)으로 함으로써, 실리콘 기판(102)의 표면을 효과적으로 보호하면서, 반도체 기판(100)의 휨량을 작게 제어할 수 있고, 또한 적절한 균일성을 확보할 수 있다. 또한, 반응 억제층(104)을 구성하는 결정의 역 격자 좌표에 있어서의 X선 피크 반값폭은, 0.006 내지 0.009rlu(역 격자 공간 단위)의 범위인 것이 바람직하다. X선 피크 반값폭이 상기 수치 범위에 있는 반응 억제층(104)으로 함으로써, 마찬가지의 효과가 얻어진다.
응력 발생층(106)은, 제1 결정층(106a)과 제2 결정층(106b)을 포함하는 2층 적층(106c)을 포함한다. 제1 결정층(106a)은, 2×1018cm-3 이하의 탄소 원자를 포함하는 부분을 갖는다. 제1 결정층의 탄소 농도를 2×1018cm-3 이하로 함으로써, 제1 결정층(106a) 자체의 결정성이 향상되고, 내전압, 시트 저항 등의 전기적 특성, 음향 특성 등의 기계적 특성, 불순물과의 반응 등의 화학적 특성 등, 제1 결정층(106a)의 특성을 향상시킬 수 있다. 또한, 제1 결정층(106a)의 결정성이 향상됨으로써, 제1 결정층(106a) 상에 형성하는 상층, 예를 들어 활성층(108)의 결정성이 향상되고, 당해 상층의 전기적, 기계적, 화학적 특성이 향상된다. 당해 상층이 활성층(108)인 경우, 활성층(108)의 이동도를 향상시킬 수 있다. 즉, 기판의 휨을 저감하면서, 활성층(108)의 내압, 이동도 등의 특성을 향상시킬 수 있다.
제1 결정층(106a)은, 1×1018cm-3 이하의 탄소 원자를 포함하는 부분을 가져도 된다. 이 경우, 제1 결정층(106a) 및 그의 상층의 결정성 또는 특성을 보다 향상시킬 수 있다.
제1 결정층(106a)은, 벌크 결정 상태에 있어서의 격자 상수가 a1이고 두께가 5.0nm를 초과하고 20nm 미만인 것이 바람직하다. 제2 결정층(106b)은, 제1 결정층(106a)의 활성층(108)측에 접하여 위치하고 벌크 결정 상태에 있어서의 격자 상수가 a2(a1<a2)인 것이 바람직하다.
제1 결정층(106a)은, 예를 들어 AlxGa1 - xN(0.9≤x≤1)을 포함하고, 대표적으로는 AlN층이다. 제1 결정층(106a)의 두께를 5.0nm를 초과하는 것으로 함으로써, 응력 발생층(106)의 내전압을 크게 할 수 있다. 또한, 제1 결정층(106a)의 두께를 크게 하면, 막의 평탄성이 손상되는 경향이 있기 때문에, 제1 결정층(106a)의 두께는, 5.0nm를 초과하고 10nm 미만이 바람직하고, 6.0nm를 초과하고 10nm 미만이 보다 바람직하고, 6.0nm를 초과하고 9nm 미만이 특히 바람직하다.
제2 결정층(106b)은, 예를 들어 AlyGa1 - yN(0≤y≤0.3)을 포함한다. 제2 결정층(106b)의 두께는, 10nm 이상 300nm 이하로 할 수 있다. 제2 결정층(106b)의 두께가 300nm를 초과하면, 반도체 기판(100)이 위로 볼록하게 휘는 경향이 강해지기 때문에, 제2 결정층(106b)의 두께는 300nm 이하인 것이 바람직하다. 제2 결정층(106b)의 두께는, 보다 바람직하게는 200nm 이하, 더욱 바람직하게는 100nm이다. 제2 결정층(106b)은, 제1 결정층(106a)과의 헤테로 접합면에 있어서, 이상적으로는 결정 격자가 제1 결정층(106a)의 결정 격자에 대하여 코히런트로 연속하도록 형성된다. 상기한 바와 같이, 제2 결정층(106b)의 벌크 상태에 있어서의 격자 상수 a2는 제1 결정층(106a)의 벌크 상태에 있어서의 격자 상수 a1보다 크기 때문에, 제2 결정층(106b)이 제1 결정층(106a)에 대하여 코히런트라면, 제2 결정층(106b)에는 제1 결정층(106a)에 대한 압축 응력이 축적된다. 이에 의해, 응력 발생층(106)에 압축 응력이 발생한다.
제1 결정층(106a)은 5×1018cm-3 이하, 바람직하게는 2×1018cm-3 이하의 탄소 원자를 포함하는 부분을 가져도 된다. 제1 결정층의 탄소 농도를 5×1018cm-3 이하로 함으로써, 제1 결정층(106a) 자체의 결정성이 향상되고, 내전압, 시트 저항 등의 전기적 특성, 음향 특성 등의 기계적 특성, 불순물과의 반응 등의 화학적 특성 등, 제1 결정층(106a)의 특성을 향상시킬 수 있다. 또한, 제1 결정층(106a)의 결정성이 향상됨으로써, 제1 결정층(106a) 상에 형성되는 상층, 예를 들어 활성층(108)의 결정성이 향상되고, 당해 상층의 전기적, 기계적, 화학적 특성이 향상된다. 당해 상층이 활성층(108)인 경우, 활성층(108)의 이동도를 향상시킬 수 있다. 즉, 기판의 휨을 저감하면서, 활성층(108)의 내압, 이동도 등의 특성을 향상시킬 수 있다.
제2 결정층(106b)은 1×1018cm-3 이상의 탄소 원자를 포함하는 부분을 가져도 된다. 제2 결정층(106b)이 1×1018cm-3 이상의 탄소 원자를 포함함으로써, 제2 결정층(106b)의 내전압을 향상시키고, 나아가서는 응력 발생층(106)의 내전압을 향상시킬 수 있다. 제2 결정층(106b)은 5×1018cm-3 이상의 탄소 원자를 포함하는 부분을 갖는 것이 보다 바람직하다. 이 경우, 제2 결정층(106b) 및 응력 발생층(106)의 내전압을 더욱 향상시킬 수 있다.
일반적으로, 질화물층의 내전압을 향상시키기 위해서, 탄소 도프에 의한 n형 불순물의 보상을 시도할 수 있는 경우가 있지만, 본 발명자들이 검토한 결과, 탄소 도프에 의해 반드시 충분한 내전압이 얻어지는 것은 아니고, 반대로 제1 결정층(106a)의 탄소 도프량을 저감시킴으로써, 충분한 내전압을 얻는 것을 알 수 있었다. 제1 결정층(106a)의 탄소 도프량을 저감시킴으로써 충분한 내전압이 얻어진 메커니즘에 관한 상세는 불분명하지만, 탄소 도프에 의한 보상 효과보다도, 제1 결정층(106a)의 결정성의 향상에 의한 저항률 향상 효과의 쪽이, 600V라고 하는 고전압 영역에서는 결과적으로 효과가 높다고 추정하고 있다.
또한, 제1 결정층(106a)과 제2 결정층(106b)의 헤테로 계면은, 이상적인 코히런트 계면이 아니고, 실제로는 일부에 결함을 갖고, 당해 결함 부분에서 격자 완화되는 것과 같은 계면이라고 생각된다. 현실의 헤테로 계면에는, 코히런트로 성장된 부분과 결함에 의해 격자 완화된 부분이 혼재한다고 생각되고, 제1 결정층(106a)과 제2 결정층(106b)의 헤테로 계면에 있어서는, 코히런트의 부분이 지배적으로 되고 있다고 생각된다.
응력 발생층(106)이 압축 응력을 발생함으로써, 당해 압축 응력과, 열팽창 계수의 상위에 기인하여 질화물 결정층에 발생하는 인장 응력이 균형을 이루어, 반도체 기판(100)의 휨을 저감할 수 있다. 또한, 제1 결정층(106a)의 두께를 5.0nm를 초과하고 20nm 미만으로 함으로써, 내전압을 높이고, 시트 저항 등의 물성값의 면 내 변동을 낮게 억제할 수 있다. 즉, 실리콘 기판(102) 상에 형성하는 질화물 결정층의 균일성을 높일 수 있다.
제1 결정층과 제2 결정층은, 코히런트로 연속하도록 형성되지만, 결정의 격자 상수는 서로 상이한 값을 가진다. 이렇게 격자 상수가 상이한 경우, 격자 상수 차가 커지고, 막 두께가 커지는 경우, 성장함에 따라서 막 내에 응력 왜곡이 축적되고, 성장 막 두께가 임계 막 두께를 초과하면, 왜곡의 완화를 위하여 다수의 결함이 발생하는 경우가 있다. 다수의 결함이 발생한 후에 성장을 계속하면, 코히런트한 성장은 바랄 수 없고, 3차원 성장하고, 최종적으로는 경면이 아닌, 백탁된 반도체 기판이 얻어지게 된다.
상기와 같은 성장상의 문제점이 있기 때문에, 제1 결정층(106a) 및 제2 결정층(106b)과 같은 헤테로의 적층 구조인 경우, 제1 결정층(106a)을 5nm 이상으로 하면, 양호한 특성을 얻는 것은 곤란하다. 본 발명에 있어서도, 제1 결정층(106a)의 두께를 크게 하면 막의 평탄성이 손상되는 경향이 있지만, 적절히 성장 조건 등을 조정함으로써, 질화물 결정층 또는 반도체 기판의 표면(활성층(108)의 표면)이 경면이 된다. 예를 들어, 성장로의 히터 이상으로 성장 온도가 900℃ 이하로 되었을 때에는, 질화물 결정층이 3차원 성장하고, 반도체 기판이 백탁되어, 표면이 경면이 아니게 되었다. 이 표면이 경면이 아닌 반도체 기판에서는 시트 저항이 매우 크고, 디바이스로서는 동작하지 않았다.
질화물 결정층(예를 들어 응력 발생층(106))의 두께에 대해서는, 일반적으로 두껍게 할수록 저항이 높아지는, 즉 내전압이 높아지는 것이 기대된다. 본 발명에 있어서는, 제1 결정층(106a)이 5nm 이상이고, 또한 표면이 경면인 기판을 사용한 경우, 내전압에 대해서는 유지한 채, 휨의 개선과 함께, 의외로 이동도의 균일성이 향상된다는 효과가 얻어졌다. 여기서 「표면이 경면인」이란, 통상의 형광등 조명 아래(1000 내지 5000럭스)에서, 백탁이 없는 것을 말한다. 이들, 서로 무관계라고 생각되는 특성 파라미터가, 밸런스 좋게 향상되는 메커니즘에 대해서는 불분명하지만, 발명자들은 성장 과정에서의 휨의 상태가 영향을 미치고 있다고 추측하고 있다.
활성층(108)은, 예를 들어 Alx4Ga1 - x4N(0≤x4<1)을 포함하고, 대표적으로는 GaN층이다. 활성층(108)은, AlInGaN층이어도 된다. 활성층(108)은, 후에 전자 소자가 형성되는 층이다. 활성층(108)은, 2층으로 나눌 수 있고, 상층은 탄소 원자 등의 불순물 농도를 최대한 적게 한 고순도층으로 하고, 하층은 탄소 원자를 포함하는 층으로 할 수 있다. 하층에 탄소 원자를 포함함으로써 내전압을 높일 수 있고, 상층의 순도를 높임으로써 불순물 원자에 의한 캐리어의 산란을 적게 하고, 이동도를 높일 수 있다.
질화물 결정층의 두께는, 500nm 이상 13000nm 이하로 하는 것이 바람직하다. 질화물 결정층의 두께를 당해 범위로 함으로써, 반도체 기판(100)의 휨량을 작게 할 수 있다. 실리콘 기판(102)의 두께가 400㎛ 이상이고, 실리콘 기판(102)의 직경이 100mm 이상인 경우, 반응 억제층(104)의 두께는 30nm 이상 300nm 이하로 하는 것이 바람직하다. 실리콘 기판(102) 및 반응 억제층(104)을 당해 범위로 함으로써, 반도체 기판(100)의 휨량을 작게 할 수 있다.
상기한 질화물 결정층은, 실리콘 기판(102)보다 열팽창 계수가 크고, 에피택셜 성장 시의 높은 온도로부터 실온에까지 온도가 내려가면, 질화물 결정층은 실리콘 기판(102)보다 크게 수축하고, 그 결과 질화물 결정층에 인장 응력이 발생한다. 그러나, 본 실시 형태의 반도체 기판(100)에서는, 응력 발생층(106)에 의해 압축 응력이 발생되므로, 당해 압축 응력을 질화물 결정층의 강온에 의한 인장 응력과 균형시켜, 반도체 기판(100)의 휨을 억제할 수 있다. 또한, 본 실시 형태의 반도체 기판(100)에서는, 제1 결정층(106a)의 두께가 5.0nm를 초과하므로, 내전압을 높게 할 수 있고, 시트 저항 등의 막 물성의 면내 균일성을 높일 수 있다.
또한, 응력 발생층(106)에 제1 결정층(106a) 및 제2 결정층(106b)을 포함하는 2층 적층(106c)을 포함하는 한, 응력 발생층(106)의 기타의 층 구성은 임의이다. 예를 들어, 응력 발생층(106)을 구성하는 결정층이 깊이 방향으로 조성이 연속적으로 변화하는, 소위 그레이티드형의 결정층이어도 된다. 이 경우, 표면에 가까워짐에 따라서 Ga 조성비가 오르도록 구성되어도 된다. 단, 2층 적층(106c)이 발생하는 압축 응력을 상쇄 또는 감쇄하는 것과 같은 층 구성은 바람직하지 않다.
반응 억제층(104)과 응력 발생층(106)의 사이, 또는 응력 발생층(106)과 활성층(108)의 사이, 활성층(108)의 상층에는, 임의의 층이 배치될 수 있다. 예를 들어 도 2에 도시한 바와 같이, 반응 억제층(104)과 응력 발생층(106)의 사이에 중간층(110)을 형성해도 되고, 활성층(108)의 상층에 쇼트키층(112)을 형성해도 된다.
중간층(110)은, 반응 억제층(104)과 응력 발생층(106) 사이에 반응 억제층(104)에 접하여 위치하고, 벌크 결정 상태에 있어서의 격자 상수가 반응 억제층(104)의 격자 상수보다 큰 층이다. 중간층(110)은, 예를 들어 Alx2Ga1 - x2N(0<x2<1)을 포함한다. 중간층(110)은 반응 억제층(104)과의 헤테로 접합면에 있어서, 이상적으로는, 결정격자가 반응 억제층(104)의 결정 격자에 대하여 코히런트로 연속하고 있도록 형성할 수 있다. 이에 의해, 중간층(110)은, 반응 억제층(104)과의 격자 상수 차에 기인하여 압축 응력을 발생한다. 또한, 중간층(110)은, 반응 억제층(104)에서 형성된 초기 핵을 확대하고, 상층에 형성하는 응력 발생층(106)의 하지면을 형성한다.
또한, 중간층(110)과 반응 억제층(104)의 헤테로 계면이 코히런트로 연속하고 있다고 하는 것은, 어디까지나 이상적인 상태를 말하는 것이고, 실제로는 결함 등에 의한 격자 완화도 혼재하고 있고, 코히런트 성장된 영역이 지배적인 것에 지나지 않는다는 것은, 제1 결정층(106a) 및 제2 결정층(106b)의 헤테로 계면에 있어서의 경우와 동일하다.
쇼트키층(112)은, 예를 들어 Alx5Ga1 - x5N(0<x5<1)이다. 활성층(108) 및 쇼트키층(112)의 헤테로 계면에는 2차원 전자 가스(2DEG)가 생성되고, 트랜지스터의 채널층으로서 기능시킬 수 있다. 쇼트키층(112)은, 형성하는 트랜지스터의 구조에 따라서 적절히 변경하는 것이 가능하다.
(실시 형태 2)
도 3은 반도체 기판(200)의 단면도이다. 반도체 기판(200)은, 반도체 기판(100)과 동일하게, 실리콘 기판(102) 상에 질화물 결정층을 갖고, 질화물 결정층에는 반응 억제층(104), 응력 발생층(106) 및 활성층(108)을 갖는다. 단, 반도체 기판(200)의 응력 발생층(106)에는 2층 적층(106c)을 복수 갖는다. 반도체 기판(200)의 기타의 구성은, 반도체 기판(100)과 동일하다.
복수의 2층 적층(106c)은, 다수의 2층 적층(106c)이 반복하여 적층된 다층 적층 구조, 소위 초격자 구조를 구성해도 된다. 2층 적층(106c)의 반복수는, 예를 들어 2 내지 500으로 할 수 있다. 2층 적층(106c)을 다수 적층함으로써, 응력 발생층(106)이 발생하는 압축 응력을 크게 할 수 있다. 또한, 2층 적층(106c)의 적층수에 의해 응력 발생층(106)이 발생하는 압축 응력의 크기를 용이하게 제어할 수 있다. 또한, 2층 적층(106c)을 다수 적층함으로써, 제1 결정층(106a)에 의한 내전압의 향상을 보다 높일 수 있다.
(실시 형태 3)
도 4는 반도체 기판(300)의 단면도이다. 반도체 기판(300)은, 반도체 기판(100)과 동일하게, 실리콘 기판(102) 상에 질화물 결정층을 갖고, 질화물 결정층에는, 반응 억제층(104), 응력 발생층(106) 및 활성층(108)을 갖는다. 단, 반도체 기판(300)의 응력 발생층(106)에는, 제2 결정층(106b)의 활성층(108)측에 접하여 위치하고, 벌크 결정 상태에 있어서의 격자 상수가 a3(a2<a3)인 제3 결정층(106d)을 더 갖는다. 반도체 기판(300)의 기타의 구성은, 반도체 기판(100)과 동일하다.
제3 결정층(106d)은, 예를 들어 AlyGa1 - yN(0≤y<1)을 포함하고, 대표적으로는 AlGaN층이다. 제3 결정층(106d)의 두께는 임의이다. 제3 결정층(106d)은, 제2 결정층(106b)과의 헤테로 접합면에 있어서, 이상적으로는 결정 격자가 제2 결정층(106b)의 결정 격자에 대하여 코히런트로 연속하도록 형성된다. 제3 결정층(106d)의 벌크 상태에 있어서의 격자 상수 a3은 제2 결정층(106b)의 벌크 상태에 있어서의 격자 상수 a2보다 크기 때문에, 제3 결정층(106d)에는 제2 결정층(106b)에 대한 압축 응력이 축적된다. 따라서, 제1 결정층(106a) 및 제2 결정층(106b)에 의해 발생되는 압축 응력에, 제3 결정층(106d) 및 제2 결정층(106b)에 의한 압축 응력이 중첩되어, 응력 발생층(106)에 의해 큰 압축 응력이 발생한다.
또한, 제3 결정층(106d)과 제2 결정층(106b)의 헤테로 계면이 코히런트로 연속하고 있다고 하는 것은, 어디까지나 이상적인 상태를 말하는 것이고, 실제로는 결함 등에 의한 격자 완화도 혼재하고 있고, 코히런트 성장된 영역이 지배적인 것에 지나지 않는다는 것은, 제1 결정층(106a) 및 제2 결정층(106b)의 헤테로 계면에 있어서의 경우와 동일하다.
(실시 형태 4)
도 5는 반도체 기판(400)의 단면도이다. 반도체 기판(400)은 반도체 기판(100)과 동일하게, 실리콘 기판(102) 상에 질화물 결정층을 갖고, 질화물 결정층에는, 반응 억제층(104), 응력 발생층(106) 및 활성층(108)을 갖는다. 단, 반도체 기판(400)의 응력 발생층(106)에는, 제2 결정층(106b)보다 활성층(108)의 측에 위치하는 제n 결정층(106n)의 활성층(108)측에 접하여 위치하고, 벌크 결정 상태에 있어서의 격자 상수 a4가 제n 결정층(106n)의 격자 상수보다 큰 제4 결정층(106e)을 더 갖는다. 반도체 기판(400)의 기타의 구성은, 반도체 기판(100)과 동일하다. 제n 결정층(106n)이 반도체 기판(300)에 있어서의 제3 결정층(106d)인 경우, 제1 결정층(106a), 제2 결정층(106b), 제3 결정층(106d) 및 제4 결정층(106e)이 순차 적층되어, 제1 결정층(106a)으로부터 제4 결정층(106e)으로 진행함에 따라서 벌크 결정 상태에 있어서의 격자 상수가 커지는 구성이 된다.
제4 결정층(106e)은, 예를 들어 AlyGa1 - yN(0≤y<1)을 포함하고, 대표적으로는 AlGaN층이다. 제4 결정층(106e)의 두께는 임의이다. 제4 결정층(106e)은, 제n 결정층(106n)과의 헤테로 접합면에 있어서, 이상적으로는, 결정 격자가 제n 결정층(106n)의 결정 격자에 대하여 코히런트로 연속하도록 형성된다. 제4 결정층(106e)의 벌크 상태에 있어서의 격자 상수는 제n 결정층(106n)의 벌크 상태에 있어서의 격자 상수보다 크기 때문에, 제4 결정층(106e)에는 제n 결정층(106n)에 대한 압축 응력이 축적된다. 따라서, 제1 결정층(106a) 및 제2 결정층(106b)에 의해 발생되는 압축 응력에, 제4 결정층(106e) 및 제n 결정층(106n)에 의한 압축 응력이 중첩되어, 응력 발생층(106)에 의해 큰 압축 응력이 발생한다.
또한, 제4 결정층(106e)과 제n 결정층(106n)의 헤테로 계면이 코히런트로 연속하고 있다고 하는 것은, 어디까지나 이상적인 상태를 말하는 것이고, 실제로는 결함 등에 의한 격자 완화도 혼재하고 있고, 코히런트 성장된 영역이 지배적인 것에 지나지 않는다는 것은, 제1 결정층(106a) 및 제2 결정층(106b)의 헤테로 계면에 있어서의 경우와 동일하다.
(실시 형태 5)
도 6은 반도체 기판(500)의 단면도이다. 반도체 기판(500)은, 반도체 기판(100)과 동일하게, 실리콘 기판(102) 상에 질화물 결정층을 갖고, 질화물 결정층에는, 반응 억제층(104), 응력 발생층(106) 및 활성층(108)을 갖는다. 단, 반도체 기판(500)의 응력 발생층(106)에는, 벌크 결정 상태에 있어서의 격자 상수가 a5인 제5 결정층(106f)과, 제5 결정층(106f)의 활성층(108)측에 접하여 위치하고, 벌크 결정 상태에 있어서의 격자 상수가 a6(a5<a6)인 제6 결정층(106g)을 더 갖는다. 반도체 기판(500)의 기타의 구성은, 반도체 기판(100)과 동일하다.
제5 결정층(106f)은, 예를 들어 AlyGa1 - yN(0<y≤1)을 포함하고, 대표적으로는 AlGaN층이다. 제5 결정층(106f)의 두께는 임의이고, 5nm 이하여도 된다. 제6 결정층(106g)은, 예를 들어 AlyGa1 - yN(0≤y<1)을 포함하고, 대표적으로는 AlGaN층이다. 제6 결정층(106g)의 두께는 임의이다. 제6 결정층(106g)은, 제5 결정층(106f)과의 헤테로 접합면에 있어서, 이상적으로는 결정 격자가 제5 결정층(106f)의 결정 격자에 대하여 코히런트로 연속하도록 형성된다. 상기한 바와 같이, 제6 결정층(106g)의 벌크 상태에 있어서의 격자 상수 a6은 제5 결정층(106f)의 벌크 상태에 있어서의 격자 상수 a5보다 크기 때문에, 제6 결정층(106g)이 제5 결정층(106f)에 대하여 코히런트라면, 제6 결정층(106g)에는 제5 결정층(106f)에 대한 압축 응력이 축적된다. 따라서, 제1 결정층(106a) 및 제2 결정층(106b)에 의해 발생되는 압축 응력에, 제5 결정층(106f) 및 제6 결정층(106g)에 의한 압축 응력이 중첩되어, 응력 발생층(106)에 의해 큰 압축 응력이 발생한다.
또한, 제5 결정층(106f)과 제6 결정층(106g)의 헤테로 계면이 코히런트로 연속하고 있다고 하는 것은, 어디까지나 이상적인 상태를 말하는 것이고, 실제로는 결함 등에 의한 격자 완화도 혼재하고 있고, 코히런트 성장된 영역이 지배적인 것에 지나지 않는다는 것은, 제1 결정층(106a) 및 제2 결정층(106b)의 헤테로 계면에 있어서의 경우와 동일하다. 또한, 도 6에 있어서는, 제5 결정층(106f) 및 제6 결정층(106g)이, 2층 적층(106c)보다 기판측에 배치되어 있지만, 2층 적층(106c)보다 활성층(108)측에 배치되어도 된다.
이상 실시 형태 2 내지 5에서 설명한 각 층 구성은, 그의 조합이 발명의 취지와 모순되지 않는 한, 임의로 조합하는 것이 가능하다. 또한, 실시 형태 1 내지 5에서 설명한 각 결정층의 조성 및 층 내에서의 분포는, 명시한 조건을 충족하는 한 임의이다. 예를 들어, 각 결정층에 있어서의 두께 방향의 조성 분포가, 균일해도 되고, 그레이티드로 변화하고 있는 것이어도 된다. 또한, 실시 형태 1 내지 5에서 설명한 각 결정층의 두께는, 명시한 조건을 충족하는 한 임의이다. 각 결정층에 있어서의 조성 분포 및 두께의 조합도, 명시한 조건을 충족하는 한 임의로 조합할 수 있다.
실시 형태 1 내지 5에서 설명한 각 결정층은, 일반적인 에피택셜 성장법, 예를 들어 MOCVD(Metal Organic Chemical Vapor Deposition)법에 의해 형성할 수 있다. MOCVD법에 사용하는 원료 가스, 제조 장치, 제막 온도 등의 제조 조건에 대해서도 주지의 재료, 장치, 조건을 적용할 수 있다. 단, 반도체 기판(100 내지 500)의 제조 방법에 있어서, 제1 결정층(106a)의 두께 t를 수 1에 나타내는 식을 따라 결정하고, 결정한 두께 t로 제1 결정층(106a)을 형성할 수 있다.
(수 1) t=0.00050×T+3.5(nm)
단, T는 질화물 결정층의 합계 두께이다.
당해 방법에 의하면, 휨이 작고, 또한 내전압이 큰 반도체 기판(100) 등을 제조할 수 있다.
상기한 실시 형태 1 내지 5에 있어서, 제1 결정층(106a)보다 실리콘 기판(102)의 측에 위치하는 하층 결정층과, 제1 결정층(106a)과의 헤테로 접합면에서는, 제1 결정층(106a)의 결정 격자가 하층 결정층의 결정 격자에 대하여 코히런트로 연속하지 않고 격자 완화하고 있는 것이 바람직하다. 여기서, 코히런트로 연속하지 않고 격자 완화하고 있다란, 이상적으로 완전히 격자 완화하고 있는 것을 말하는 것은 아니고, 계면에 있어서 코히런트의 영역과 격자 완화하고 있는 영역이 혼재하는 중, 격자 완화하고 있는 영역이 지배적인 상태를 말한다.
또한, 상기한 실시 형태 1 내지 5에 있어서, 예를 들어 AlxGa1 - xN(0<x<1)으로 표시되는 질화물 결정층을 구성하는 각 결정층의 벌크 결정 상태에 있어서의 격자 상수는, Al 조성비 x로 조정 가능하다. 또한, 헤테로 접합면에 있어서의 코히런트 또는 비코히런트한 성장은, 성장 온도 등 프로세스 조건에 의해 조정할 수 있다.
(실시 형태 6)
실시 형태 1 내지 5에서는, 반도체 기판(100 내지 500)으로서 본 발명의 특징을 파악했지만, 본 발명의 특징은 검사 방법으로서 파악하는 것도 가능하다. 즉, 실리콘 기판(102)과, 실리콘 기판(102) 상의 질화물 결정층을 갖고, 상기 질화물 결정층이, 실리콘 원자와 III족 원자의 반응을 억제하는 반응 억제층(104)과, 압축 응력을 발생하는 응력 발생층(106)과, 전자 소자가 형성되는 활성층(108)을 갖고, 반응 억제층(104), 응력 발생층(106) 및 활성층(108)이, 실리콘 기판(102)의 측으로부터, 반응 억제층(104), 응력 발생층(106), 활성층(108)의 순서대로 배치된 반도체 기판의 검사 방법이며, 질화물 결정층의 회절면(-1-14)에 있어서의 X선 역 격자 맵핑에 의한 반응 억제층(104)의 Qx값이 -0.6427을 초과하고 -0.63977 미만인 경우에 합격으로 판정하는 반도체 기판의 검사 방법으로서 파악할 수 있다.
이 경우, 상기 Qx값이 -0.6427을 초과하고 -0.63977 미만인 경우에 더하여, 또한 반응 억제층(104)을 구성하는 결정의 역 격자 좌표에 있어서의 X선 피크 반값폭이 0.006 내지 0.009rlu의 범위인 경우에 합격으로 판정할 수 있다.
(실시예 1)
실리콘 기판(크기: 직경 150mm)(102) 상에, 반응 억제층(104), 중간층(110), 응력 발생층(106), 활성층(108) 및 쇼트키층(112)을 순차, MOCVD법에 의해 형성하였다. 반응 억제층(104)으로서 AlN층을 150 내지 230nm의 두께로 형성하고, 중간층(110)으로서 AlGaN층을 250nm의 두께로 형성하였다. 제1 결정층(106a)으로서 4.6 내지 8.5nm의 두께의 AlN층을, 제2 결정층(106b)으로서 20 내지 28nm의 두께의 AlGaN층을 형성하고, AlN층 및 AlGaN층을 포함하는 2층 적층(106c)을 60 내지 120회 반복하여 적층하고, 응력 발생층(106)으로 하였다. 활성층(108)으로서 600 내지 1200nm의 두께의 GaN층을 형성하고, 쇼트키층(112)으로서 25nm 두께의 AlGaN층을 형성하였다. 각 층의 조성은, Al 원가스와 Ga 원가스의 비를 바꿈으로써 변화시켰다. 성장 온도는 1100 내지 1175℃의 범위에서 변화시켰다.
상기와 같이 하여 실험예 1 내지 8의 반도체 기판을 제작하였다. 각 실험예에 있어서의 각 결정층의 설계 두께(단위: nm)는 표 1대로이다.
Figure 112017052332973-pct00001
표 2는 실험예 1 내지 14의 반도체 기판을, 합계 두께, 휨량, 표면 조도, 파괴 전압, 시트 저항의 변동에 대하여 평가한 결과를 나타낸다. 두께는 엘립소메트리법에 의해 측정하고, 표면 조도는 AFM(Atomic Force Microscope)의 10㎛ 사방 시야에 있어서의 RMS(roughness of root mean square)로 평가하였다.
Figure 112017052332973-pct00002
반응 억제층(104), 중간층(110), 응력 발생층(106), 활성층(108) 및 쇼트키층(112)의 합계 두께는, 2779 내지 5692nm의 범위이고, 설계 두께와 거의 일치하였다. 도 7 내지 도 10은 각각, 제1 결정층(106a)의 두께에 대한 휨량, 표면 조도, 파괴 전압, 시트 저항의 변동을 플롯한 그래프이다.
도 7의 그래프로부터, 제1 결정층(106a)의 두께가 5.0nm 이하인 경우 휨량은 크고, 또는 휨량은 마이너스측으로 크고, 제1 결정층(106a)의 두께가 5.0nm를 초과하면 휨량은 작아지는 것을 알 수 있었다. 5.0nm를 초과한 경우의 휨량에는, 제1 결정층(106a)의 두께에 대한 명확한 의존성은 확인할 수 없다. 도 8의 그래프로부터 제1 결정층(106a)의 두께가 커지면 표면 조도가 커지는 경향을 확인할 수 있다. 이로 인해, 본 발명에 있어서는, 제1 결정층(106a)의 두께는 20nm 미만, 바람직하게는 10nm 이하, 보다 바람직하게는 9nm 이하로 하고 있다.
도 9의 그래프로부터, 제1 결정층(106a)의 두께가 커짐에 따라서 파괴 전압이 커지는, 즉 내전압이 향상되는 것을 알 수 있었다. 제1 결정층(106a)의 두께가 5.0nm를 초과하는 범위에서 파괴 전압 600V 이상의 양호한 내전압을 실현할 수 있는 것이 확인되었다.
도 10의 그래프로부터, 제1 결정층(106a)의 두께가 5.0nm 이하가 되면, 시트 저항값의 변동이 커지는 것을 알 수 있었다. 이것은 제1 결정층(106a)이 5.0nm 이하의 영역에서 균일성이 저하되고 있는 것을 나타내고 있고, 본 발명의 범위, 즉 제1 결정층(106a)의 두께가 5.0nm를 초과하고 20nm 미만의 범위에서는, 시트 저항으로 대표되는 물성값의 균일성이 양호한 것을 나타내고 있다.
또한, 조도 2000lux의 형광등 조명 아래에서 실험예 1 내지 8의 반도체 기판을 육안으로 확인한 바, 모두 반도체 기판 표면은 백탁이 없고, 경면이었다.
(실시예 2)
실리콘 기판(102) 상에, 반응 억제층(104), 중간층(110), 응력 발생층(106), 활성층(108) 및 쇼트키층(112)을 순차, MOCVD법에 의해 형성하였다. 반응 억제층(104)의 형성 전에 실리콘 기판(102)의 표면을 암모니아 또는 Al 원가스로 처리하고, 반응 억제층(104)으로서 AlN층을 150nm의 두께로 형성하였다. 중간층(110)으로서 AlGaN층을 250nm의 두께로 형성하였다. 제1 결정층(106a)으로서 7nm의 두께의 AlN층을, 제2 결정층(106b)으로서 28nm의 두께의 AlGaN층을 형성하고, AlN층 및 AlGaN층을 포함하는 2층 적층(106c)을 84회 반복하여 적층하고 응력 발생층(106)으로 하였다. 활성층(108)으로서 1500nm의 두께의 GaN층을 형성하고, 쇼트키층(112)으로서 25nm 두께의 AlGaN층을 형성하였다. 각 층의 조성은, Al 원가스와 Ga 원가스의 비를 바꿈으로써 변화시켰다. 성장 온도는 1130 내지 1260℃의 범위로 변화시켰다.
도 11은, 반응 억제층(104)을 형성한 단계에 있어서의 반응 억제층(104)의 표면을 AFM(Atomic Force Microscope)으로 관찰했을 때의 AFM상이다. 검게(짙게) 보이는 부분이 구멍이다. 구멍의 크기(면적)는 7×10-12㎠ 정도나 그 이상이다.
도 12는, 반응 억제층(104)을 형성하기 전의 전처리 조건을 바꾸었을 경우의 휨 모습을 나타낸 그래프이다. 횡축은 기판 중심으로부터의 거리를 나타내고 있고, 종축은 기판 중심으로부터의 거리에 따른 표면의 위치(높이)를 나타낸다. 즉, 기판은 위로 볼록 또는 아래로 볼록한 휨을 발생하고, 전처리의 조건을 바꿈으로써, 휨의 높이가 상이하다.
도 13은 휨과 구멍 밀도의 관계를 나타내는 그래프이고, 도 14는 휨과 면적비의 관계를 나타내는 그래프이다. 구멍 밀도가 1×108개/㎠ 이상 또한 1×109개/㎠ 이하인 경우에 휨이 작고, 구멍의 면적의 전체 면적에 대한 비(면적비)가 4％ 이하인 경우에 휨이 작은 것을 알 수 있었다.
(실시예 3)
실시예 2와 동일하게, 실리콘 기판(102) 상에 반응 억제층(104), 중간층(110), 응력 발생층(106), 활성층(108) 및 쇼트키층(112)을 제작하였다.
도 15는, 반도체 기판의 회절면(-1-14)에 있어서의 X선 역 격자 맵핑의 결과를 도시하는 도면이고, 반응 억제층(104)의 X선 역 격자 평면에 있어서의 피크를 나타낸 것이다. 반응 억제층(104)의 피크는 도면 중 흑색점으로 나타내고 있다. 반응 억제층(104)에 대응하는 피크(흑색점)의 위치에서, Qz 및 Qx의 값을 읽어낼 수 있다. 또한, Qz가 c축 길이에 대응하고, Qx는 a축 길이에 대응한다. 본 실시예 3의 반도체 기판도 실시예 2와 마찬가지로, 반응 억제층(104)을 형성하기 전의 처리 조건을 바꾸면, 기판의 휨량이 변화하는(도 12 참조) 바, 휨의 값에 따라서 X선 역 격자 평면(Qx-Qz 평면)에 있어서의 반응 억제층(104)의 피크 톱의 위치가 이동한다.
도 16은 휨과 Qx의 관계를 나타내는 그래프이다. Qx의 값이 커질수록 휨이 커지는 것을 알 수 있었다. 반응 억제층(104)인 AlN층의 Qx값이 -0.6427을 초과하고 -0.63977 미만인 경우에 휨의 값이 적절한 범위 내에 있는 것을 알 수 있었다.
도 17은 휨과 X선 피크 반값 폭의 관계를 나타내는 그래프이다. X선 피크 반값 폭이 작을수록 휨이 작아지는 것을 나타내고 있다.
(실시예 4)
실시예 1과 동일한 조건에서, 실리콘 기판(102) 상에 반응 억제층(104), 중간층(110) 및 응력 발생층(106)을 형성하고, SIMS(Secondary Ion Mass Spectrometry)를 사용하여 탄소 원자 농도의 깊이 프로파일을 측정하였다.
도 18은 탄소 원자 농도의 깊이 프로파일을 나타낸 그래프이다. 동 도면에 있어서 Ga 원자와 Al 원자의 조성비도 동시에 나타내었다. Al 조성비가 높은 영역은 제1 결정층(106a)에 해당하고, Ga 조성비가 높은 영역은 제2 결정층(106b)에 해당한다. 동 도면으로부터 명백한 바와 같이, Al 조성비가 높은 제1 결정층(106a)에서는 탄소 농도가 낮고, Ga 조성비가 높은 제2 결정층(106b)에서는 탄소 농도가 높아지고 있다. 제1 결정층(106a)에 있어서의 탄소 농도는, 2×1018cm-3 이하, 적어도 그의 일부에서 1×1018cm-3 이하의 값을 나타내고 있고, 제2 결정층(106b)에 있어서의 탄소 농도는 1×1018cm-3 이상, 적어도 그의 일부에서 5×1018cm-3 이상의 값을 나타내고 있는 것을 알 수 있었다.
(실시예 5)
실시예 1의 실험예 3과 동일한 조건에서, 실리콘 기판(102) 상에, 반응 억제층(104), 중간층(110) 및 응력 발생층(106)을 형성하고, SIMS(Secondary Ion Mass Spectrometry)를 사용하여 탄소 원자 농도의 깊이 프로파일을 측정하였다.
제1 결정층(106a)에 있어서의 탄소 농도는, 2×1018cm-3 이하의 영역을 갖지 않는 것을 알 수 있었다. 제1 결정층(106a)에 있어서의 탄소 농도가 2×1018cm-3 이하의 영역을 갖지 않는 경우, 실험예 3의 결과로부터 명백해진 바와 같이 반도체 기판의 특성으로서 휨량이 크고, 또한 내전압이 600V 미만이었다. 즉, 제1 결정층(106a)에 있어서의 탄소 농도가 2×1018cm-3 이하인 경우, 휨량이 작고, 내전압이 충분한 에피택셜이 얻어지는 것을 알 수 있었다.
100…반도체 기판, 102…실리콘 기판, 104…반응 억제층, 106…응력 발생층, 106a…제1 결정층, 106b…제2 결정층, 106c…2층 적층, 106d…제3 결정층, 106e…제4 결정층, 106f…제5 결정층, 106g…제6 결정층, 106n…제n 결정층, 108…활성층, 110…중간층, 112…쇼트키층, 200…반도체 기판, 300…반도체 기판, 400…반도체 기판, 500…반도체 기판.

Claims (24)

  1. 실리콘 기판과, 상기 실리콘 기판 상의 질화물 결정층을 갖는 반도체 기판이며,
    상기 질화물 결정층이, 실리콘 원자와 III족 원자의 반응을 억제하는 반응 억제층과, 압축 응력을 발생하는 응력 발생층과, 전자 소자가 형성되는 활성층을 갖고,
    상기 반응 억제층, 상기 응력 발생층 및 상기 활성층이, 상기 실리콘 기판의 측으로부터, 상기 반응 억제층, 상기 응력 발생층, 상기 활성층의 순서대로 배치되고,
    상기 응력 발생층이,
    벌크 결정 상태에 있어서의 격자 상수가 a1인 제1 결정층과,
    상기 제1 결정층의 활성층측에 접하여 위치하고, 벌크 결정 상태에 있어서의 격자 상수가 a2(a1<a2)인 제2 결정층을 갖고,
    상기 제1 결정층의 두께가 5.0nm를 초과하고 10nm 미만인
    반도체 기판.
  2. 제1항에 있어서, 상기 제1 결정층이 2×1018cm-3 이하의 탄소 원자를 포함하는 부분을 갖는
    반도체 기판.
  3. 제2항에 있어서, 상기 제1 결정층이 1×1018cm-3 이하의 탄소 원자를 포함하는 부분을 갖는
    반도체 기판.
  4. 삭제
  5. 제1항에 있어서, 상기 제2 결정층의 두께가 10nm 이상 300nm 이하인
    반도체 기판.
  6. 제1항에 있어서, 상기 반응 억제층의 상기 응력 발생층의 측의 면에, 1×108개/㎠ 이상 또한 1×109개/㎠ 이하의 밀도로 7×10-12㎠ 이상의 면적의 구멍을 갖는
    반도체 기판.
  7. 제6항에 있어서, 상기 반응 억제층에 갖는 상기 구멍의 면적의 전체 면적에 대한 비가 4％ 이하인
    반도체 기판.
  8. 제1항에 있어서, 상기 질화물 결정층의 X선 역 격자 맵핑에 의한 상기 반응 억제층의 회절면(-1-14)에 있어서의 Qx값이 -0.6427을 초과하고 -0.63977 미만인
    반도체 기판.
  9. 제8항에 있어서, 상기 반응 억제층을 구성하는 결정의 역 격자 좌표에 있어서의 X선 피크 반값 폭이 0.006 내지 0.009rlu(역 격자 공간 단위)의 범위인
    반도체 기판.
  10. 제1항에 있어서, 상기 제1 결정층이 5×1018cm-3 이하의 탄소 원자를 포함하는 부분을 갖는
    반도체 기판.
  11. 제2항에 있어서, 상기 제2 결정층이 1×1018cm-3 이상의 탄소 원자를 포함하는 부분을 갖는
    반도체 기판.
  12. 제11항에 있어서, 상기 제2 결정층이 5×1018cm-3 이상의 탄소 원자를 포함하는 부분을 갖는
    반도체 기판.
  13. 제2항에 있어서, 상기 제1 결정층이 AlxGa1-xN(0.9≤x≤1)이고,
    상기 제2 결정층이 AlyGa1-yN(0≤y≤0.3)인
    반도체 기판.
  14. 제2항에 있어서, 상기 응력 발생층이 상기 제1 결정층 및 상기 제2 결정층을 포함하는 2층 적층을 복수 갖는
    반도체 기판.
  15. 제2항에 있어서, 상기 응력 발생층이,
    상기 제2 결정층의 활성층측에 접하여 위치하고, 벌크 결정 상태에 있어서의 격자 상수가 a3(a2<a3)인 제3 결정층을 더 갖는
    반도체 기판.
  16. 제2항에 있어서, 상기 응력 발생층이,
    상기 제2 결정층보다 상기 활성층의 측에 위치하는 제n 결정층의 활성층측에 접하여 위치하고, 벌크 결정 상태에 있어서의 격자 상수 a4가 상기 제n 결정층의 격자 상수보다 큰 제4 결정층을 더 갖는
    반도체 기판.
  17. 제2항에 있어서, 상기 응력 발생층이,
    벌크 결정 상태에 있어서의 격자 상수가 a5인 제5 결정층과,
    상기 제5 결정층의 활성층측에 접하여 위치하고, 벌크 결정 상태에 있어서의 격자 상수가 a6(a5<a6)인 제6 결정층을 더 갖는
    반도체 기판.
  18. 제2항에 있어서, 상기 질화물 결정층이,
    상기 반응 억제층과 상기 응력 발생층 사이에, 상기 반응 억제층에 접하여 위치하고, 벌크 결정 상태에 있어서의 격자 상수가 상기 반응 억제층의 격자 상수보다 큰 중간층을 더 갖는
    반도체 기판.
  19. 제2항에 있어서, 상기 질화물 결정층의 두께가 500nm 이상 13000nm 이하인
    반도체 기판.
  20. 제2항에 있어서, 상기 응력 발생층이 1×1019cm-3 이상의 탄소 원자를 포함하는
    반도체 기판.
  21. 제2항에 있어서, 상기 반응 억제층의 두께가 30nm 이상 300nm 이하이고,
    상기 실리콘 기판의 두께가 400㎛ 이상이고,
    상기 실리콘 기판의 직경이 100mm 이상인
    반도체 기판.
  22. 제2항에 있어서, 상기 활성층의 표면이 경면인
    반도체 기판.
  23. 실리콘 기판과, 상기 실리콘 기판 상의 질화물 결정층을 갖고, 상기 질화물 결정층이 실리콘 원자와 III족 원자의 반응을 억제하는 반응 억제층과, 압축 응력을 발생하는 응력 발생층과, 전자 소자가 형성되는 활성층을 갖고, 상기 반응 억제층, 상기 응력 발생층 및 상기 활성층이, 상기 실리콘 기판의 측으로부터, 상기 반응 억제층, 상기 응력 발생층, 상기 활성층의 순서대로 배치된 반도체 기판의 검사 방법이며,
    상기 질화물 결정층의 X선 역 격자 맵핑에 의한 상기 반응 억제층의 Qx값이 -0.6427을 초과하고 -0.63977 미만인 경우에 합격으로 판정하는
    반도체 기판의 검사 방법.
  24. 제23항에 있어서, 상기 Qx값이 -0.6427을 초과하고 -0.63977 미만인 경우에 더하여, 또한 상기 반응 억제층을 구성하는 결정의 역 격자 좌표에 있어서의 X선 피크 반값폭이 0.006 내지 0.009rlu의 범위인 경우에 합격으로 판정하는
    반도체 기판의 검사 방법.
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