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KR102391661B1 - 반도체 칩의 제조 방법, 표면 보호 테이프 - Google Patents

반도체 칩의 제조 방법, 표면 보호 테이프 Download PDF

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KR102391661B1
KR102391661B1 KR1020197027213A KR20197027213A KR102391661B1 KR 102391661 B1 KR102391661 B1 KR 102391661B1 KR 1020197027213 A KR1020197027213 A KR 1020197027213A KR 20197027213 A KR20197027213 A KR 20197027213A KR 102391661 B1 KR102391661 B1 KR 102391661B1
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tape
pressure
surface protection
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카즈키 미카미
토모아키 우치야마
아키라 아쿠츠
Original Assignee
후루카와 덴키 고교 가부시키가이샤
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Abstract

반도체 웨이퍼(1)의 연삭 후, 반도체 웨이퍼(1)의 표면(S) 측을 정전 척(9)과 대향시켜, 반도체 웨이퍼(1)를 정전 척(9)에 고정시킨다. 다음으로, 표면 보호 테이프(3)가 첩합된 상태에서, 연삭된 반도체 웨이퍼(1)의 이면(B)에 마스크재층을 형성한다. 다음으로, 이면(B) 측부터 패턴면(2)에 격자형 등으로 적당히 형성된 여러 스트리트에 해당하는 부분에 레이저를 조사하고, 마스크 테이프(11)를 절단해서 반도체 웨이퍼(1)의 스트리트를 개구한다. 다음으로, 이면(B) 측부터 SF6 플라즈마를 조사하여, 스트리트 부분에서 드러난 반도체 웨이퍼(1)를 에칭한다. 이어서, O2 플라즈마(19)에 의해 애싱을 실시한다.

Description

반도체 칩의 제조 방법, 표면 보호 테이프
본 발명은 플라즈마 다이싱을 이용하여 반도체 웨이퍼를 개편화(個片化)하는 반도체 칩의 제조 방법과, 여기에 사용되는 반도체 웨이퍼의 표면 보호 테이프에 관한 것이다.
최근 반도체 칩의 박막화·소형 칩화로의 진화가 눈부시며, 특히, 메모리 카드나 스마트 카드와 같은 반도체 IC 칩이 내장된 IC 카드에서는 박막화가 요구되고, 또한, LED·LCD 구동용 디바이스 등에서는 소형 칩화가 요구되고 있다. 향후 이러한 수요가 증가함에 따라 반도체 칩의 박막화·소형 칩화의 필요성은 보다 더 높아질 것으로 보인다.
이러한 반도체 칩은 반도체 웨이퍼를 백그라인드 공정이나 에칭 공정 등에서 소정의 두께로 박막화한 후, 다이싱 공정을 거쳐 개개의 칩으로 분할함으로써 얻을 수 있다. 이 다이싱 공정에서는, 다이싱 블레이드에 의해 절단되는 블레이드 다이싱 방식이 이용되어 왔다. 블레이드 다이싱 방식에서는, 절단 시에 블레이드에 의한 절삭 저항이 반도체 웨이퍼에 직접 걸린다. 그 때문에, 이 절삭 저항에 의해 반도체 칩에 극히 작은 파편(치핑)이 발생하는 일이 있다. 치핑 발생은 반도체 칩의 외관을 해칠 뿐만 아니라, 경우에 따라서는 항절강도 부족에 의한 픽업 시의 칩 파손을 초래하여, 칩 상의 회로 패턴까지 파손시킬 가능성이 있다. 또한, 블레이드에 의한 물리적인 다이싱 공정에서는, 칩끼리의 간격인 커프(스크라이브 라인, 스트리트라고도 함)의 폭을 두께가 있는 블레이드 폭보다 협소화할 수가 없다. 이 결과, 1장의 웨이퍼로부터 얻어지는 칩의 수(수율)는 적어진다. 또한, 웨이퍼의 가공 시간이 긴 것도 문제였다.
블레이드 다이싱 방식 이외에도 다이싱 공정에는 여러가지 방식이 이용되고 있다. 예를 들면, 웨이퍼를 박막화한 후에 다이싱을 실시하는 어려움을 감안하여, 먼저 소정의 두께분만큼 웨이퍼에 홈을 형성해두고, 그 후에 연삭 가공을 실시하여 박막화와 칩으로의 개편화를 동시에 실시하는 DBG(선다이싱) 방식이 있다. 이 방식에 의하면, 커프 폭은 블레이드 다이싱 공정과 같지만, 칩의 항절강도가 올라 칩의 파손을 억제할 수 있다는 장점이 있다.
또한, 다이싱을 레이저로 실시하는 레이저 다이싱 방식이 있다. 레이저 다이싱 방식에 의하면, 커프 폭을 좁게 할 수 있고, 또한 드라이 과정이 되는 장점도 있다. 그러나, 레이저에 의한 절단 시의 승화물로 웨이퍼 표면이 더러워진다는 불편함이 있어, 소정의 액상 보호재로 웨이퍼 표면을 보호하는 전처리를 요하는 경우가 있다. 또한, 드라이 과정이라 해도 완전한 드라이 과정을 실현하기에 이르지는 않았다. 또한, 레이저 다이싱 방식은 블레이드 다이싱 방식보다도 처리 속도를 고속화할 수 있다. 그러나, 1라인씩 가공하는 것에는 변함이 없으며, 극소 칩의 제조에는 그 나름대로 시간이 걸린다.
또한, 다이싱을 수압으로 실시하는 워터 제트 방식 등의 웨트 과정을 이용하는 방식도 있다. 이 방식에서는, MEMS 디바이스나 CMOS 센서 등의 표면 오염을 고도로 억제하는 것이 필요한 재료에서 문제가 일어날 가능성이 있다. 또한, 커프 폭의 협소화에는 제약이 있어, 얻어지는 칩의 수율도 낮아진다.
또한, 웨이퍼의 두께 방향으로 레이저로 개질층을 형성하고, 확장 분단하여 개편화하는 스텔스 다이싱 방식도 알려져 있다. 이 방식은 커프 폭을 제로로 할 수 있어, 드라이로 가공할 수 있다는 이점이 있다. 그렇지만, 개질층 형성 시의 열 이력에 의해 칩 항절강도가 저하되는 경향이 있고, 또한, 확장 분단할 때에 실리콘 부스러기가 발생하는 경우가 있다. 또한, 인접 칩과의 충돌이 항절강도 부족을 일으킬 가능성이 있다.
또한, 스텔스 다이싱과 선다이싱을 병합한 방식으로서, 박막화 전에 먼저 소정의 두께분만큼 개질층을 형성해두고, 그 후에 이면부터 연삭 가공을 실시하여 박막화와 칩으로의 개편화를 동시에 실시하는 협 스크라이브 폭 대응 칩 개편화 방식이 있다. 이 기술은 상기 과정의 결점을 개선한 것으로, 웨이퍼 이면 연삭 가공중에 응력으로 실리콘의 개질층이 벽개하여 개편화되기 때문에, 커프 폭이 제로이며 칩 수율은 높고, 항절강도도 올라간다는 이점이 있다. 그러나, 이면 연삭 가공중에 개편화되기 때문에, 칩 끝면이 인접 칩과 충돌하여 칩 귀퉁이가 결여되는 현상이 보이는 경우가 있다.
또한, 플라즈마 다이싱 방식에 의한 다이싱 기술도 제안되고 있다(예를 들면, 특허문헌 1 참조). 플라즈마 다이싱 방식은 마스크로 덮여 있지 않은 개소를 플라즈마로 선택적으로 에칭함으로써, 반도체 웨이퍼를 분할하는 방법이다. 이 다이싱 방법을 이용하면, 선택적으로 칩 분단이 가능하고, 스크라이브 라인이 구부러져 있어도 문제없이 분단할 수 있다. 또한, 에칭 비율이 매우 높기 때문에, 최근에는 칩 분단에 최적 과정의 하나로 여겨져 왔다.
일본 특허공개공보 특개2007-19385호
플라즈마 다이싱 방식에서는, 6불화유황(SF6)이나 4불화탄소(CF4) 등, 웨이퍼와의 반응성이 매우 높은 불소계 가스를 플라즈마 발생용 가스로서 사용하고 있다. 그 때문에, 에칭 비율이 높고, 에칭하지 않는 면에 대하여서는 마스크에 의한 보호가 필수가 된다.
이 마스크는 반도체 웨이퍼의 패턴면 측에 형성되어, 플라즈마 처리함으로써 칩을 개편화한 후, O2 플라즈마에 의한 애싱 공정에 의해 제거된다. 그러나, 형성된 마스크가 반드시 균일한 층이 아니기 때문에, 마스크를 완전하게 제거하려고 하면 과도한 애싱에 의해 디바이스에 대하여 데미지를 줘버리는 것이 염려되었다.
본 발명은 이러한 문제를 감안하여 이루어진 것으로, 플라즈마 다이싱을 이용하여 반도체 웨이퍼를 개편화할 때에, 마스크 애싱 시의 디바이스에의 데미지를 억제하는 것이 가능한 반도체 칩의 제조 방법 등을 제공하는 것을 목적으로 한다.
상술한 목적을 달성하기 위해서 제1 발명은 반도체 칩의 제조 방법으로서, 반도체 웨이퍼의 패턴면 측에 적어도 기재 필름 상에 점착제층을 갖는 표면 보호 테이프가 첩합된 상태에서 상기 반도체 웨이퍼의 이면을 연삭하는 공정 a와, 상기 표면 보호 테이프가 첩합된 상태에서 연삭된 상기 반도체 웨이퍼의 이면에 마스크재층을 형성하는 공정 b와, 상기 반도체 웨이퍼의 스트리트에 해당하는 부분을 레이저로 절단하여, 상기 반도체 웨이퍼의 상기 마스크재층 측부터 스트리트를 개구하는 공정 c와, SF6 플라즈마에 의해 상기 반도체 웨이퍼를 상기 스트리트에서 분단하여 반도체 칩으로 개편화하는 플라즈마 다이싱 공정 d와, O2 플라즈마에 의해 상기 마스크재층을 제거하는 애싱 공정 e와, 애싱된 상기 반도체 웨이퍼의 이면에 칩 고정 테이프를 첩합하여, 링 프레임으로 지지 고정시키는 공정 f와, 상기 표면 보호 테이프를 박리하는 공정 g를 구비하는 것을 특징으로 하는 반도체 칩의 제조 방법이다.
상기 점착제층은 측쇄에 에틸렌성 불포화 결합을 갖는 (메타)아크릴 공중합체를 주성분으로 하고, 상기 (메타)아크릴 공중합체 및 그 가교물의 함유율이 90% 이상인 것이 바람직하다.
상기 점착제층은 상기 (메타)아크릴 공중합체 100질량부에 대하여 이소시아네이트기를 갖는 경화제 또는 에폭시기를 갖는 경화제 0.5∼5질량부를 사용하여 적어도 일부를 가교시키고 있는 것이 바람직하다.
상기 기재 필름의 굽힘 탄성율이 5.0×108Pa 이상 1.0×1010Pa 이하인 것이 바람직하다.
상기 기재 필름을 형성하고 있는 수지의 융점이 90℃ 이상인 것이 바람직하다.
상기 기재 필름에서 상기 점착제층이 형성되어 있지 않은 쪽의 표면 거칠기(Ra)가 0.1㎛ 이상 2.0㎛ 이하인 것이 바람직하다.
상기 기재 필름에서 상기 점착제층이 형성되어 있지 않은 쪽의 표면 저항율이 1013Ω/sq 미만인 것이 바람직하다.
상기 점착제층의 저장 탄성률이 5.0×104Pa 이상 2.0×105Pa 이하인 것이 바람직하다.
제1 발명에 의하면, 플라즈마 조사에 의해 웨이퍼를 칩으로 분할할 수 있기 때문에, 불량 칩 발생을 억제할 수 있다. 이 때, 패턴면 측에 표면 보호 테이프를 첩부한 후, 반도체 웨이퍼의 이면 측에 마스크재층을 형성하여, 반도체 웨이퍼의 이면 측부터 반도체 웨이퍼를 개편화한다. 이 때문에, 마스크재층을 제거하는 애싱 공정에 의해 패턴면이 데미지를 받을 일이 없다. 즉, 마스크 애싱 시의 디바이스에의 데미지를 억제하는 것이 가능하다.
또한, 점착제층이 측쇄에 에틸렌성 불포화 결합을 갖는 (메타)아크릴 공중합체를 주성분으로 하는 경우, (메타)아크릴 공중합체 및 그 가교물의 함유율이 90% 이상이면, 내약품성이나 내산화성이 충분하기 때문에, 점착제층의 용해나 팽윤을 억제할 수 있다.
또한, 점착제층이 (메타)아크릴 공중합체에 대하여, 소정량의 이소시아네이트기를 갖는 경화제 또는 에폭시기를 갖는 경화제에 의해 가교되어 있음으로 인해, 웨이퍼 표면의 패턴면에 대한 추종성을 확보할 수 있고, 웨이퍼의 이면 연삭 시 등에서 웨이퍼 균열을 억제할 수 있다.
또한, 기재 필름의 굽힘 탄성율이 5.0×108Pa 이상 1.0×1010Pa 이하이면, 웨이퍼가 휘는 것 등을 억제할 수 있어 취급성도 우수하다.
또한, 기재 필름을 형성하고 있는 수지의 융점이 90℃ 이상이면, 웨이퍼의 이면 측부터 플라즈마 조사하였을 때에, 표면 보호 테이프가 용해되는 것을 억제할 수 있다.
또한, 기재 필름에서 점착제층이 형성되어 있지 않은 쪽의 표면 거칠기(Ra)가 0.1㎛ 이상 2.0㎛ 이하이면, 보다 확실하게 정전 척에 의해 웨이퍼를 유지할 수 있다.
또한, 마찬가지로 기재 필름에서 점착제층이 형성되어 있지 않은 쪽의 표면 저항율이 1013Ω/sq 미만이면, 보다 확실하게 정전 척에 의해 웨이퍼를 유지할 수 있다.
또한, 점착제층의 저장 탄성률이 5.0×104Pa 이상 2.0×105Pa 이하이면, 제조 공정에서 웨이퍼의 균열 등을 억제할 수 있다.
제2 발명은 제1 발명과 관련되는 반도체 칩의 제조 방법에 사용되는 것을 특징으로 하는 표면 보호 테이프이다.
제2 발명에 의하면, 효율적으로 반도체 칩을 제조할 수 있다.
본 발명에 의하면, 플라즈마 다이싱을 이용하여 반도체 웨이퍼를 개편화할 때에, 마스크 애싱 시의 디바이스에의 데미지를 억제하는 것이 가능한 반도체 칩의 제조 방법 등을 제공할 수 있다.
도 1a는 반도체 웨이퍼(1)로의 표면 보호 테이프(3)의 첩합까지의 공정에서, 반도체 웨이퍼(1)를 나타내는 개략 단면도이다.
도 1b는 반도체 웨이퍼(1)로의 표면 보호 테이프(3)의 첩합까지의 공정에서, 표면 보호 테이프(3)를 반도체 웨이퍼(1)에 첩합하는 모습을 나타내는 개략 단면도이다.
도 1c는 반도체 웨이퍼(1)로의 표면 보호 테이프(3)의 첩합까지의 공정에서, 표면 보호 테이프(3)를 첩합한 반도체 웨이퍼(1)를 나타내는 개략 단면도이다.
도 2a는 반도체 웨이퍼(1)의 박막화와 고정까지의 공정에서, 반도체 웨이퍼(1)의 박막화 처리를 나타내는 개략 단면도이다.
도 2b는 반도체 웨이퍼(1)의 박막화와 고정까지의 공정에서, 반도체 웨이퍼(1)를 정전 척(9)에 배치하는 모습을 나타내는 개략 단면도이다.
도 2c는 반도체 웨이퍼(1)의 박막화와 고정까지의 공정에서, 반도체 웨이퍼(1)가 정전 척(9)에 고정된 상태를 나타내는 개략 단면도이다.
도 3a는 마스크 형성까지의 공정에서, 마스크 테이프(11)를 첩합한 상태를 나타내는 개략 단면도이다.
도 3b는 마스크 형성까지의 공정에서, 레이저(L)로 스트리트에 해당하는 부위의 마스크 테이프(11)를 절제하는 공정을 나타내는 개략 단면도이다.
도 4a는 플라즈마 다이싱 공정에서, 플라즈마 다이싱을 실시하는 모습을 나타내는 개략 단면도이다.
도 4b는 플라즈마 다이싱 공정에서, 칩(7)으로 개편화된 상태를 나타내는 개략 단면도이다.
도 5a는 애싱 공정에서, 애싱을 실시하는 모습을 나타내는 개략 단면도이다.
도 5b는 애싱 공정에서, 마스크 테이프(11)가 제거된 상태를 나타내는 개략 단면도이다.
도 6a는 칩(7)을 칩 고정 테이프(4)에 고정시키는 공정에서, 칩(7)을 칩 고정 테이프(4)에 첩합하는 모습을 나타내는 개략 단면도이다.
도 6b는 칩(7)을 칩 고정 테이프(4)에 고정시키는 공정에서, 칩(7)이 칩 고정 테이프(4)에 고정된 상태를 나타내는 개략 단면도이다.
도 6c는 칩(7)을 칩 고정 테이프(4)에 고정시키는 공정에서, 표면 보호 테이프(3)를 벗기는 모습을 나타내는 개략 단면도이다.
도 7a는 칩(7)을 픽업할 때까지의 공정에서, 표면 보호 테이프(3)가 제거된 상태를 나타내는 개략 단면도이다.
도 7b는 칩(7)을 픽업할 때까지의 공정에서, 칩(7)을 픽업하는 모습을 나타내는 개략 단면도이다.
이하, 도면을 참조하면서 본 발명의 실시형태에 대해서 설명하지만, 본 발명은 본 발명에서 규정되는 것 이외에는 하기 실시형태에 한정되는 것은 아니다. 또한, 각 도면에 나타나는 형태는 본 발명의 이해를 용이하게 하기 위한 모식도로, 각 부재의 사이즈, 두께 내지는 상대적인 대소 관계 등은 설명의 편의상 대소를 바꾸는 경우가 있으며, 실제 관계를 그대로 나타내는 것은 아니다. 또한, 본 발명에서 규정하는 사항 이외에는 이들 도면에 나타난 외형, 형상에 한정되는 것도 아니다.
또한, 하기 실시형태에 사용하는 장치 및 재료 등은 특별히 단정이 없는 한, 종래부터 반도체 웨이퍼의 가공에 사용되고 있는 통상의 장치 및 재료 등을 사용할 수 있으며, 그 사용 조건도 통상의 사용 방법의 범위 내에서 목적에 따라 적당히 설정, 적합화할 수 있다. 또한, 각 실시형태에서 공통되는 재질, 구조, 방법, 효과 등에 대해서는 중복 기재를 생략한다.
본 발명의 제조 방법을 도 1a∼도 7b를 참조하여 설명한다. 도 1a에 나타내는 바와 같이, 반도체 웨이퍼(1)는 그 표면(S)에 반도체 소자의 회로 등이 형성된 패턴면(2)을 갖는 실리콘 웨이퍼 등이다. 패턴면(2)은 반도체 소자의 회로 등이 형성된 면으로, 평면에서 보았을 때 스트리트(5)를 갖는다. 우선, 도 1b에 나타내는 바와 같이, 반도체 웨이퍼(1)의 패턴면(2) 측에 표면 보호 테이프(3)를 첩합함으로써, 도 1c에 나타내는 바와 같이, 패턴면(2)이 표면 보호 테이프(3)로 피복된 반도체 웨이퍼(1)를 얻을 수 있다.
표면 보호 테이프(3)는 적어도 기재 필름(3a) 상에 점착제층(3b)을 갖는 것이다. 또한, 표면 보호 테이프(3)에는 다른 층이 포함되어도 된다. 또한, 표면 보호 테이프(3)에서 기재 필름(3a), 점착제층(3b)은 각각 단층 구조여도 되고, 2층 이상의 복층 구조여도 된다. 표면 보호 테이프(3)에 대해서는 상세하게 후술한다.
다음으로, 도 2a에 나타내는 바와 같이, 표면 보호 테이프(3)가 첩합된 상태에서, 반도체 웨이퍼(1)의 이면(B)을 웨이퍼 연삭 장치(12)로 연삭하여 반도체 웨이퍼(1)의 두께를 얇게 한다. 반도체 웨이퍼(1)의 연삭 후, 도 2b에 나타내는 바와 같이, 반도체 웨이퍼(1)의 표면 보호 테이프(3) 측(표면(S) 측)을 정전 척(9)과 대향시켜 반도체 웨이퍼(1)를 정전 척(9)에 고정시킨다. 즉, 도 2c에 나타내는 바와 같이, 정전 척(9)은 표면 보호 테이프(3)(표면(S))와 밀착된다. 또한, 반도체 웨이퍼(1)의 표면 보호 테이프(3) 측을 고정 가능하면, 정전 척(9) 이외의 방법으로 반도체 웨이퍼(1)를 고정시켜도 된다.
다음으로, 도 3a에 나타내는 바와 같이, 표면 보호 테이프(3)가 첩합된 상태에서, 연삭된 반도체 웨이퍼(1)의 이면(B)에 마스크재층을 형성한다. 마스크재층은 예를 들면, 마스크 테이프(11)의 첩합이나 스핀 코터 등에 의한 수지 도포에 의해 형성된다. 또한, 본 실시형태에서는, 마스크 테이프(11)를 첩부하여 마스크재층을 형성하는 예에 대해서 설명한다.
다음으로, 도 3b에 나타내는 바와 같이, 마스크 테이프(11)(이면(B)) 측부터, 패턴면(2)에 격자형 등으로 적당히 형성된 여러 스트리트(5)에 해당하는 부분에 레이저(L)를 조사하고, 마스크 테이프(11)를 절단해서 반도체 웨이퍼(1)의 스트리트(5)에 해당하는 부위를 개구한다. 마스크 테이프(11)를 절단하는 레이저에는 자외선 또는 적외선의 레이저광을 조사하는 레이저 조사 장치를 사용할 수 있다. 이 레이저 조사 장치는 반도체 웨이퍼(1)의 스트리트(5)를 따라 이동 가능하게 레이저 조사부가 설치되어 있으며, 마스크 테이프(11)를 제거하기 위해서 적절하게 제어된 출력 레이저(L)를 조사할 수 있다. 또한, 레이저(L)는 특별히 한정되지 않지만, 예를 들면, CO2 레이저나 YAG 레이저 등을 적용할 수 있다. 그 중에서도 CO2 레이저는 수 W∼수십 W의 대출력을 얻는 것이 가능하여, 본 발명에 적합하게 이용할 수 있다.
다음으로, 도 4a에 나타내는 바와 같이, 마스크 테이프(11)(이면(B)) 측부터 SF6 플라즈마(15)를 조사하여, 스트리트(5)에 해당하는 부분에서 드러난 반도체 웨이퍼(1)를 에칭한다. SF6 플라즈마(15)의 조사에 의해, 도 4b에 나타내는 바와 같이, 개개의 반도체 칩(7)으로 분할하여 개편화할 수 있다(플라즈마 다이싱 공정).
또한, 플라즈마 다이싱을 실시할 때 플라즈마 에칭 장치를 사용할 수 있다. 플라즈마 에칭 장치는 반도체 웨이퍼(1)에 대하여 드라이 에칭을 실시할 수 있는 장치로, 진공 챔버 내에 밀폐 처리 공간을 만들어, 고주파 측 전극에 반도체 웨이퍼(1)가 재치되고, 그 고주파 측 전극에 대향하여 마련된 가스 공급 전극 측부터 플라즈마 발생용 가스가 공급되는 것이다. 고주파 측 전극에 고주파 전압이 인가되면 가스 공급 전극과 고주파 측 전극 사이에 플라즈마가 발생하기 때문에, 이 플라즈마를 이용한다. 발열하는 고주파 전극 내에는 냉매를 순환시켜, 플라즈마의 열에 의한 반도체 웨이퍼(1)의 온도 상승을 방지하고 있다.
이어서, 도 5a에 나타내는 바와 같이, O2 플라즈마(19)에 의해 애싱을 실시한다(애싱 공정). O2 플라즈마(19)에 의한 애싱에 의해, 도 5b에 나타내는 바와 같이, 이면(B)에 남은 마스크 테이프(11)를 제거할 수 있다.
여기서, SF6 가스를 사용한 반도체 웨이퍼의 Si의 에칭 과정은 BOSCH 프로세스라고도 불리며, 노출된 Si와 SF6를 플라즈마화하여 생성한 F원자를 반응시켜, 4불화 규소(SiF4)로서 제거하는 것으로, 리액티브 이온 에칭(RIE)이라고도 불린다. 한편, O2 가스에 의한 마스크재층 제거는 반도체 제조 과정 중에서는 플라즈마 클리너로서도 사용되는 방법으로 애싱(회화(灰化))이라고도 불리며, 대유기물 제거 방법 중 하나이다. 반도체 디바이스 표면에 남은 유기물 잔사를 클리닝하기 위해서 실시된다.
다음으로, 도 6a에 나타내는 바와 같이, 애싱 후의 표면 보호 테이프(3)가 첩합된 반도체 웨이퍼(1)를 정전 척(9)으로부터 떼어내어, 이면(B) 측에 칩 고정 테이프(4)를 첩합한다. 또한, 도 6b에 나타내는 바와 같이, 반도체 웨이퍼(1)(칩(7))를 링 프레임(13)에 지지 고정시킨다.
이어서, 도 6c에 나타내는 바와 같이, 반도체 웨이퍼(1)(칩(7))로부터 표면 보호 테이프(3)를 박리한다. 표면 보호 테이프(3)의 박리에는, 예를 들면 박리 테이프 등이 사용된다. 이 때, 칩(7)과 칩 고정 테이프(4)와의 접착력을 표면 보호 테이프(3)와 칩(7)과의 접착력보다도 강하게 함으로써, 용이하게 표면 보호 테이프(3)를 박리할 수 있다. 또한, 표면 보호 테이프(3)를 박리하기 전에, 표면 보호 테이프(3)에 자외선을 조사하고, 점착제층(3b)을 경화시켜 접착력을 약화시켜도 된다.
도 7a는 표면 보호 테이프(3)가 제거되어, 칩 고정 테이프(4) 및 링 프레임(13)에 고정된 칩(7)이 노출된 상태를 나타내는 도면이다. 이 상태로부터, 개편화된 칩(7)을 핀(17)으로 밀어올려, 콜릿(18)에 의해 흡착하여 픽업한다. 이상에 의해, 반도체 칩을 제조할 수 있다. 또한, 그 후, 픽업한 칩(7)은 다이 본딩 공정으로 이행된다.
다음으로, 본 발명의 제조 방법에서 사용하는 각종 테이프에 대해서 설명한다.
(표면 보호 테이프(3))
전술한 바와 같이, 표면 보호 테이프(3)는 기재 필름(3a)에 점착제층(3b)을 마련한 구성으로 이루어지며, 패턴면(2)에 형성된 반도체 소자를 보호하는 기능을 갖는다. 즉, 상술한 웨이퍼 박막화 공정에서는, 패턴면(2)에서 반도체 웨이퍼(1)를 지지하여 웨이퍼의 이면이 연삭되기 때문에, 이 연삭 시의 부하에 견딜 필요가 있다. 그 때문에, 표면 보호 테이프(3)는 단순한 레지스터막 등과는 달리, 패턴면에 형성되는 소자를 피복할 만큼의 두께가 있어, 그 가압 저항은 낮고, 또한 연삭 시의 먼지나 연삭수 등의 침수가 일어나지 않도록 소자를 밀착 가능한 만큼의 밀착성이 높은 것이다.
(기재 필름(3a))
표면 보호 테이프(3) 중 기재 필름(3a)은 플라스틱이나 고무 등으로 이루어지며, 예를 들면 폴리에틸렌, 폴리프로필렌, 에틸렌-프로필렌 공중합체, 폴리부텐-1, 폴리-4-메틸펜텐-1, 에틸렌-아세트산 비닐 공중합체, 에틸렌-아크릴산 공중합체, 아이오노머 등의 α-올레핀의 단독 중합체 또는 공중합체, 혹은 이들의 혼합물, 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리페닐렌설파이드, 폴리에테르이미드, 폴리이미드, 폴리카보네이트, 폴리메틸메타크릴레이트, 폴리우레탄, 스티렌-에틸렌-부텐 혹은 펜텐계 공중합체 등의 단일체 혹은 2종 이상을 혼합시킨 것, 또한 이것들에 이들 이외의 수지나 충전재, 첨가제 등이 배합된 수지 조성물을 그 재질로서 들 수 있으며, 요구 특성에 따라 적당히 선택할 수 있다. 저밀도 폴리에틸렌과 에틸렌아세트산 비닐 공중합체의 적층체나, 폴리프로필렌과 폴리에틸렌테레프탈레이트의 적층체, 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트는 적합한 재질 중 하나이다.
이들 기재 필름(3a)은 일반적인 압출법을 이용하여 제조할 수 있다. 기재 필름(3a)을 각종 수지를 적층하여 얻을 경우에는, 공압출법, 라미네이트법 등으로 제조된다. 이 때, 통상의 라미네이트 필름 제법에서 보통 실시되고 있는 바와 같이, 수지와 수지 사이에 접착층을 마련해도 된다. 이러한 기재 필름(3a)의 두께는 강도, 신장도 등의 특성, 방사선 투과성 관점에서 20∼200㎛가 바람직하다.
또한, 기재 필름(3a)의 굽힘 탄성율은 5.0×108Pa 이상 1.0×1010Pa 이하인 것이 바람직하다. 기재 필름(3a)의 굽힘 탄성율이 5.0×108Pa 미만이면, 반도체 웨이퍼(1)의 휨 교정력이 없어져, 반도체 웨이퍼(1)의 반송 에러의 우려가 있다. 한편, 기재 필름(3a)의 굽힘 탄성율이 1.0×1010Pa를 초과하면, 표면 보호 테이프(3)의 박리 시에, 박리의 힘이 반도체 웨이퍼(1)에 더해져버려, 반도체 웨이퍼(1)의 균열 우려가 있다.
또한, 기재 필름(3a)을 형성하고 있는 수지의 융점은 90℃ 이상인 것이 바람직하다. 융점이 90℃ 미만이면, 플라즈마 다이싱 시에, 반도체 웨이퍼(1)에 발생한 열에 의해 기재 필름(3a)의 표면이 연화될 가능성이 있기 때문이다.
또한, 기재 필름(3a)에서 점착제층(3b)이 형성되어 있지 않은 쪽의 표면 거칠기(Ra)는 0.1㎛ 이상 2.0㎛ 이하인 것이 바람직하다. 표면 거칠기 0.1㎛는 제조 시에 조정할 수 있는 대략의 한계치이다. 또한, 표면 거칠기 2.0㎛를 초과하면, 정전 척(9)에서 척 에러가 생기기 쉬워져, 반송 에러가 발생할 우려가 있다.
또한, 기재 필름(3a)에서 점착제층(3b)이 형성되어 있지 않은 쪽의 표면 저항율이 1013Ω/sq 미만인 것이 바람직하다. 표면 저항율이 1013Ω/sq 이상이면, 정전 척(9)에 의해 반도체 웨이퍼(1)를 흡착하기 어려워져, 척 에러가 발생하기 쉬워진다.
(점착제층(3b))
점착제층(3b)은 패턴면(2)에의 첩착 시에, 반도체 소자 등을 손상시키는 것이 아니라, 또한, 그 제거 시에 반도체 소자 등의 파손이나 표면에의 점착제 잔류를 일으키지 않는 것이다. 그 때문에, 점착제층(3b)에는 이러한 성질을 갖는 비경화성 점착제나, 바람직하게는 방사선, 보다 바람직하게는 자외선 경화에 의해 점착제가 3차원 망형화를 보이고, 점착력이 저하됨과 동시에 박리한 후의 표면에 점착제 등의 잔류물이 생기기 어려운, 자외선 경화형이나 전자선과 같은 전리성 방사선 경화형 등의 방사선 중합형 점착제를 사용할 수 있다. 또한, 본 명세서에서 「방사선」이란 자외선과 같은 광선이나 전자선과 같은 전리성 방사선 쌍방을 포함하는 의미로 사용되며, 본 발명에 이용하는 방사선은 자외선이 바람직하다.
점착제층(3b)이 방사선 경화형 점착제로 구성되는 경우, 아크릴계 점착제와 방사선 중합성 화합물을 함유하여 구성되는 점착제를 적합하게 사용할 수 있다. 아크릴계 점착제는 (메타)아크릴계 공중합체 및 경화제를 성분으로 하는 것이다. (메타)아크릴계 공중합체는 예를 들면, (메타)아크릴산 에스테르를 중합체 구성 단위로 하는 중합체 및 (메타)아크릴산 에스테르계 공중합체의 (메타)아크릴계 집합체, 혹은 관능성 단량체와의 공중합체 및 이들 중합체의 혼합물 등을 들 수 있다. 이들 중합체의 분자량으로서는 질량 평균 분자량이 50만∼100만 정도인 고분자량의 것이 일반적으로 적용된다.
경화제는 (메타)아크릴계 공중합체가 갖는 관능기와 반응시켜 점착력 및 응집력을 조정하기 위해 사용되는 것이다. 예를 들면, 1,3-비스(N,N-디글리시딜아미노메틸)시클로헥산, 1,3-비스(N,N-디글리시딜아미노메틸)톨루엔, 1,3-비스(N,N-디글리시딜아미노메틸)벤젠, N,N,N,N'-테트라글리시딜-m-크실렌디아민 등의 분자 중에 2개 이상의 에폭시기를 갖는 에폭시 화합물, 2,4-토릴렌디이소시아네이트, 2,6-토릴렌디이소시아네이트, 1,3-크실릴렌디이소시아네이트, 1,4-크실렌디이소시아네이트, 디페닐메탄-4,4'-디이소시아네이트 등의 분자 중에 2개 이상의 이소시아네이트기를 갖는 이소시아네이트계 화합물, 테트라메틸올-트리-β-아지리디닐프로피오네이트, 트리메틸올-트리-β-아지리디닐프로피오네이트, 트리메틸올프로판-트리-β-아지리디닐프로피오네이트, 트리메틸올프로판-트리-β-(2-메틸아지리딘)프로피오네이트 등의 분자 중에 2개 이상의 아지리디닐기를 갖는 아지리딘계 화합물 등을 들 수 있다. 경화제의 첨가량은 원하는 점착력에 따라 조정하면 되며, (메타)아크릴계 공중합체 100질량부에 대하여 0.1∼5.0질량부가 적당하다. 본 발명에 사용하는 표면 보호 테이프(3)의 점착제층(3b)에서, 경화제는 (메타)아크릴계 공중합체와 반응한 상태에 있다.
또한, 보다 바람직하게는, 점착제층(3b)은 (메타)아크릴 공중합체 100질량부에 대하여 이소시아네이트기를 갖는 경화제 또는 에폭시기를 갖는 경화제 0.5∼5질량부를 사용하여, 적어도 일부를 가교시키고 있는 것이 바람직하다. 경화제가 0.5질량부 미만이면, 풀 찌꺼기가 발생하기 쉬워지고, 또한, 경화제가 5질량부를 넘으면 추종성이 악화되어, 연삭 시의 웨이퍼 균열 등의 우려가 있다.
상기 방사선 중합성 화합물로서는, 방사선의 조사에 의해 3차원 망형화할 수 있는, 분자 내에 광중합성 탄소-탄소 이중 결합을 적어도 2개 이상 갖는 저분량 화합물이 널리 사용된다. 구체적으로는, 트리메틸올프로판트리아크릴레이트, 테트라메틸올메탄테트라아크릴레이트, 펜타에리톨트리아크릴레이트, 펜타에리톨테트라아크릴레이트, 디펜타에리톨모노히드록시펜타아크릴레이트, 디펜타에리톨헥사아크릴레이트, 1,4-부틸렌글리콜디아크릴레이트, 1,6-헥산디올디아크릴레이트, 폴리에틸렌글리콜디아크릴레이트나 올리고에스테르아크릴레이트 등의 아크릴레이트계 화합물을 널리 적용 가능하다.
또한, 상기 아크릴레이트계 화합물 외에, 우레탄아크릴레이트계 올리고머를 사용하는 것도 가능하다. 우레탄아크릴레이트계 올리고머는 폴리에스테르형 또는 폴리에테르형 등의 폴리올 화합물과, 다가 이소시아네이트 화합물(예를 들면, 2,4-트리렌디이소시아네이트, 2,6-트리렌디이소시아네이트, 1,3-크실렌디이소시아네이트, 1,4-크실렌디이소시아네이트, 디페닐메탄4,4-디이소시아네이트 등)을 반응시켜 얻어지는 말단 이소시아네이트우레탄 프리 폴리머에 히드록시기를 갖는 아크릴레이트 혹은 메타크릴레이트(예를 들면, 2-히드록시에틸아크릴레이트, 2-히드록시에틸메타크릴레이트, 2-히드록시프로필아크릴레이트, 2-히드록시프로필메타크릴레이트, 폴리에틸렌글리콜아크릴레이트, 폴리에틸렌글리콜메타크릴레이트 등)를 반응시켜 얻을 수 있다.
방사선 경화형 점착제 중의 아크릴계 점착제와 방사선 중합성 화합물의 배합비로는, 아크릴계 점착제 100질량부에 대하여 방사선 중합성 화합물을 50∼200질량부, 바람직하게는 50∼150질량부의 범위에서 배합되는 것이 바람직하다. 이 배합비의 범위인 경우, 방사선 조사 후에 점착제층의 점착력은 크게 저하된다.
또한, 점착제층(3b)에 사용하는 방사선 경화형 점착제로서 아크릴계 점착제에 방사선 중합성 화합물을 배합하는 대신, 아크릴계 점착제 자체를 방사선 중합성 아크릴산 에스테르 공중합체로 하는 것도 가능하다.
방사선 중합성 아크릴산 에스테르 공중합체는 공중합체의 분자 중에 방사선, 특히 자외선 조사로 중합 반응하는 것이 가능한 반응성기를 갖는 공중합체이다. 이러한 반응성기로서는, 에틸렌성 불포화기, 즉, 탄소-탄소 이중 결합을 갖는 기가 바람직하고, 예를 들면, 비닐기, 알릴기, 스티릴기, (메타)아크릴로일옥시기, (메타)아크릴로일아미노기 등을 들 수 있다. 이러한 반응성기는 예를 들면, 공중합 폴리머의 측쇄에 히드록시기를 갖는 공중합체에 히드록시기와 반응하는 기, 예를 들면, 이소시아네이트기 등을 갖고, 또한, 자외선 조사로 중합 반응하는 것이 가능한 상기 반응성기를 갖는 화합물(대표적으로는, 2-(메타)아크릴로일옥시에틸이소시아네이트)을 반응시킴으로써 얻을 수 있다.
상기 반응성기의 공중합체 내로의 도입은 광중합성 개시제, 예를 들면 이소프로필벤조인에테르, 이소부틸벤조인에테르, 벤조페논, 미힐러케톤, 클로로티오크산텐, 벤질메틸케톤, α-히드록시시클로헥실페닐케톤, 2-히드록시메틸페닐프로판 등을 이용할 수 있다. 이들 중 적어도 1종류를 점착제층에 첨가함으로써, 효율적으로 중합 반응을 진행시킬 수 있다.
2-에틸헥실아크릴레이트와 n-부틸아크릴레이트와의 공중합체로 이루어지는 아크릴계 점착제에 대하여, 자외선 경화성 탄소-탄소 이중 결합을 갖는 (메타)아크릴레이트 화합물을 함유하고, 광개시제 및 광증감제, 기타 종래 공지의 점착 부여제, 연화제, 산화 방지제 등을 배합하여 이루어지는 점착제는 바람직한 양태의 하나이다. 상기 점착제층(3b)으로서 일본특허공개공보 특개 2014-192204호의 단락 번호 0036∼0055에 기재되어 있는 형태를 채택하는 것도 바람직하다.
또한, 점착제층(3b)은 측쇄에 에틸렌성 불포화 결합을 갖는 (메타)아크릴 공중합체를 주성분으로 하여, (메타)아크릴 공중합체 및 그 가교물의 함유율이 90% 이상인 것이 바람직하다. 함유율이 90% 미만인 경우, 내약품성이나 내산화성이 불충분하기 때문에 애싱 시 등에 점착제층(3b)이 데미지를 받을 우려가 있다.
또한, 점착제층(3b)의 저장 탄성률은 5.0×104Pa 이상 2.0×105Pa 이하인 것이 바람직하다. 저장 탄성률이 5.0×104Pa 미만이면, 마스크재층으로서 마스크 필름을 웨이퍼의 이면에 첩합할 때에 점착제층(3b)의 변형이 너무 커져 웨이퍼 균열을 일으킬 우려가 있다.
점착제층(3b)의 두께는 5∼100㎛가 바람직하고, 5∼30㎛가 보다 바람직하다. 5㎛보다도 얇으면 패턴면(2)에 형성된 소자 등의 보호가 불충분해질 우려가 있고, 또한, 패턴면(2)의 요철에 대하여 밀착 부족일 경우, SF6 가스 침입에 의해 디바이스에 대하여 데미지가 발생한다. 또한, 디바이스의 종류에도 의하지만, 패턴면(2)의 요철은 대체로 수 ㎛∼15㎛ 정도이기 때문에 5∼30㎛가 보다 바람직하다.
점착제층(3b)에는 상기 재질로 이루어지는 점착제와 더불어, 앵커층을 기재 필름(3a) 측에 포함시켜 마련할 수 있다. 이 앵커층은 통상, (메타)아크릴 공중합체와 경화제를 필수 성분으로 하는 아크릴계 점착제로 이루어지며, 감압형 점착제가 사용된다.
(마스크 테이프(11))
마스크 테이프(11)는 플라즈마 다이싱 공정에 노출되어도 견딜 수 있는 플라즈마 내성이 필요하다. 또한, 도 3a에 나타내는 바와 같이, 마스크 테이프(11)는 반도체 웨이퍼(1)의 패턴면(2)과는 반대측의 평활한 이면(B)에 첩부된다. 이 때문에, 예를 들면, 패턴면(2)와 같은 요철면에 첩부하는 경우와 비교하여, 마스크 테이프(11)의 요철 형상에의 추종성은 불필요하다. 이 때문에, 예를 들면, 굽힘 탄성율이 200MPa 이상인 마스크 테이프(11)도 적용 가능하다. 이러한 마스크 테이프(11)로서는, 예를 들면 폴리에틸렌, 폴리프로필렌, 에틸렌-아세트산 비닐 공중합체 등의 폴리올레핀계 수지를 적용 가능하다.
(칩 고정 테이프(4))
칩 고정 테이프(4)는 반도체 웨이퍼(1)를 유지하고, 또한 픽업 공정에서는 양호한 픽업성이나 경우에 따라서는 확장성 등도 요구되는 것이다. 이러한 칩 고정 테이프(4)에는, 상기 표면 보호 테이프(3)와 같은 테이프를 사용할 수 있다. 또한, 일반적으로 다이싱 테이프라 불리는 종래의 플라즈마 다이싱 방식에서 이용되는 공지의 다이싱 테이프를 사용할 수 있다. 또한, 픽업 후의 다이 본딩 공정으로의 이행을 용이하게 하기 위해서, 점착제층(3b)과 기재 필름(3a) 사이에 다이 본딩용 접착제를 적층한 다이싱 다이 본딩 테이프를 사용할 수도 있다.
이상 설명한 바와 같이, 본 실시형태의 반도체 칩의 제조 방법(반도체 웨이퍼의 처리 방법)에 의하면, 패턴면(2)을 보호하는 표면 보호 테이프(3)를 첩합한 상태에서, 연삭된 이면(B)에 마스크재층이 형성되어, 이면(B) 측부터 레이저(L)에 의한 스트리트의 개구, SF6 플라즈마(15)에 의한 플라즈마 다이싱, O2 플라즈마(19)에 의한 마스크 애싱 공정이 이루어진다. 이 때문에, 종래와 같이 패턴면(2) 측에 마스크재층을 형성하며, O2 플라즈마에 의한 애싱을 실시할 때의 과도한 애싱에 의한 디바이스에의 데미지를 억제할 수 있다. 따라서, 제조 과정에서 고가의 칩 로스를 대폭 억제할 수 있다.
특히, 표면 보호 테이프(3)의 기재 필름(3a)이 소정 이상의 강성을 갖기 때문에, 반도체 웨이퍼(1)가 휘는 것을 억제할 수 있다. 또한, 표면 보호 테이프(3)의 기재 필름(3a)의 표면 거칠기나 표면 저항율을 적절하게 설정함으로써, 효율적으로 정전 척을 실시할 수 있어 반송 에러를 억제할 수 있다.
또한, 표면 보호 테이프(3)의 점착제층(3b)의 성분 및 가교 밀도를 적절하게 설정함으로서, 애싱 공정 등에서 산소와의 반응이나 점착제의 용해나 팽윤을 억제할 수 있다. 더욱이, 점착제층(3b)의 저장 탄성률을 적절하게 설정함으로써, 마스크 테이프(11)의 첩부 시에 점착제층(3b)의 변형량을 소정 이하로 할 수 있어 반도체 웨이퍼(1)의 균열을 억제할 수 있다.
또한, 마스크재층이 마스크 테이프(11)에 의해 형성되기 때문에, 종래의 플라즈마 다이싱 과정에서 사용되었던 레지스트를 마련하기 위한 포토리소 공정 등이 불필요해진다. 또한, 강성 높은 마스크 테이프(11)를 사용함으로써, 반도체 웨이퍼(1)가 휘는 것 등을 억제할 수 있다.
[실시예]
이하, 본 발명을 실시예에 근거하여 더욱 상세하게 설명하지만, 본 발명은 이들에 한정되는 것은 아니다.
1. 제조 방법에 의한 반도체 칩의 항절강도 평가
<실시예 1>
메타크릴산을 1.0mol%, 2-에틸헥실아크릴레이트를 78mol%, 2-히드록시에틸아크릴레이트를 21mol% 배합하여, 용액 중에서 중합함으로써 폴리머 용액을 얻었다. 이 폴리머 100질량부에 대하여 올리고머로서 광중합성 탄소-탄소 이중 결합을 갖는 2-메타크릴로일옥시에틸이소시아네이트(쇼와 전공 가부시키가이샤 제품, 상품명 카렌즈 MOI) 5질량부를 반응시켰다. 이 반응성 폴리머에 광중합 개시제 이르가큐어 184(치바 재팬사 제품)를 5질량부, 가교제로서 이소시아네이트계 경화제 콜로네이트L(일본 폴리우레탄사 제품)을 2.5질량부 배합하여 아세트산 에틸로 농도를 조정하여 점착제 조성물(I)을 얻었다. 38㎛의 PET 분리기(토오레 필름 가공 가부시키가이샤 제품, 상품명 ＃38세라필 WZ(E)) 상에 점착제 조성물(I)을 건조 후의 두께가 40㎛가 되도록 도포하고, 120℃의 건조로에서 건조시켜, 기재 필름으로서 두께 50㎛인 폴리에틸렌테레프탈레이트 필름(토오레 가부시키가이샤, 상품명 르미라S105)에 첩합시켜 라미네이트함으로써, 실시예 1과 관련되는 반도체 웨이퍼 표면 보호 테이프를 제작하였다.
아크릴산 메틸을 5mol%, 부틸아크릴레이트를 47mol%, 2-에틸헥실아크릴레이트를 47mol%, 2-히드록시에틸아크릴레이트를 1mol% 배합하여, 용액 중에서 중합함으로써 폴리머 용액을 얻었다. 이 폴리머 100질량부에 대하여 에폭시 경화제(미쓰비시 가스 화학 제품, 상품명 Tetrad-C)를 2.0질량부 배합하여, 마스크재 조성물(I)을 얻었다. 38㎛의 PET 분리기(토오레 필름 가공 가부시키가이샤 제품, 상품명 ＃38세라필 WZ(E)) 상에 마스크재 조성물(I)을 건조 후의 두께가 30㎛가 되도록 도포하고, 120℃의 건조로에서 건조시켜, 25㎛의 PET 분리기(테이진 듀퐁 필름 가부시키가이샤 제품, 상품명 퓨렉스(등록상표) II　SRD)에 첩합시켜 라미네이트함으로써, 마스크재 필름(마스크 테이프)을 제작하였다.
상기 구성으로 이루어지는 표면 보호 테이프를 사용하여 다음에 나타내는 공정 처리를 실시하였다. 우선, 직경 8인치의 실리콘 웨이퍼의 패턴면 측에 웨이퍼와 대략 동일 지름이 되도록 표면 보호 테이프를 첩합하고, 백그라인더[DGP8760(가부시키가이샤 디스코 제품)]로 웨이퍼 두께가 50㎛가 될 때까지 연삭하였다. 이어서, 연삭된 이면에 상기 마스크재 필름을 첩합하고, 실리콘 웨이퍼의 스트리트에 해당하는 부분을 따라 CO2 레이저로 마스크재층을 제거하여 스트리트 부분을 개구하였다.
그 후, 플라즈마 발생용 가스로서 SF6 가스를 사용하여 0.5㎛/분의 에칭 속도로 마스크재층면 측부터 플라즈마 조사하여, 플라즈마 다이싱을 실시하고, 웨이퍼를 절단하여 5㎜각의 칩으로 분할하였다. 이어서, 플라즈마 발생용 가스로서 O2 가스를 사용하여 1.0㎛/분의 에칭 속도로 애싱을 실시하여 마스크재층을 제거하였다. 그 후, 애싱된 웨이퍼 이면 측에 칩 고정 테이프를 첩합하고, 링 프레임으로 지지 고정시켰다. 이어서, 표면 보호 테이프를 박리하여, 칩 고정 테이프 측부터 자외선을 조사하여 칩 고정 테이프의 점착력을 저감시켜, 픽업 공정에서, 칩을 픽업하여 각 칩의 항절강도를 측정하였다.
<비교예 1>
실시예 1의 구성으로 이루어지는 표면 보호 테이프를 사용하여 다음에 나타내는 공정 처리를 실시하였다. 우선, 직경 8인치의 실리콘 웨이퍼의 패턴면 측에 웨이퍼와 대략 같은 지름이 되도록 표면 보호 테이프를 첩합하여, 백그라인더(DGP8760(가부시키가이샤 디스코 제품))로 웨이퍼 두께가 50㎛가 될 때까지 연삭하였다. 이어서, 웨이퍼 이면 측에 반도체 가공용 테이프를 첩합하여, 링 프레임에 지지 고정시켜, 웨이퍼 표면부터 표면 보호 테이프를 박리하였다. 그 후, 듀얼 다이서(DFD6400(가부시키가이샤 디스코 제품))로 다이싱 블레이드를 사용하여 웨이퍼를 분단 라인을 따라 절삭하여, 5㎜각의 칩으로 분단하고, 다이싱 테이프 측부터 자외선을 조사하여 다이싱 테이프의 점착력을 저감시킨 반도체 가공용 테이프를 확장함으로써 칩마다 분단하여, 픽업 공정에서 칩을 픽업해서 각 칩의 항절강도를 측정하였다.
실시예 1 및 비교예 1의 공정에서 분단한 5㎜각의 칩을 인장 시험기에 마련한 압축 시험용 평행판 치구에 재치하고, 굽힘 시험(JIS　K7171)의 압자로부터, 속도 1.0㎜/분으로 압축 하중을 가해서, 얻어진 압축 하중(F)으로부터 하기 식으로 칩의 항절강도(σ)를 산출하였다. 항절강도의 값은 총 5회 측정하여 그 평균치로 하였다.
σ=3FL/2bh2
여기서, F: 압축 하중, L: 지점간 거리, b: 칩 폭, h: 칩 두께
결과를 표 1에 나타낸다.
[표 1]
Figure 112019095198219-pct00001
표 1의 실시예 1 및 비교예 1로부터, 픽업 후의 칩의 항절강도를 측정한 바, 비교예 1에 비해 실시예 1 쪽이 항절강도가 약 3배 정도 높은 결과가 되었다. 이와 같이, 본 발명의 제조 방법을 사용함으로써, 칩의 항절강도를 올릴 수 있기 때문에, 반도체 칩에의 데미지를 최소한으로 억제하는 것이 가능해져, 칩 균열이 발생하기 어려워진다.
2. 표면 보호 테이프에 의한 각종 평가
<실시예 2>
PEDOT-PSS(PEDOT와 폴리 음이온 폴리스티렌술폰산염)의 혼합물로 이루어지는 수분산액을, 두께 50㎛의 폴리에틸렌테레프탈레이트 필름(토오레 가부시키가이샤, 상품명 르미라S105)에 건조 후의 두께가 1㎛가 되도록 그라비아 도공에서 도포하고, 120℃의 건조로에서 건조시킴으로써 대전 방지 코팅을 실시한 PET 기재 필름을 제작하였다.
38㎛의 PET 분리기(토오레 필름 가공 가부시키가이샤 제품, 상품명 ＃38세라필 WZ(E)) 상에 점착제 조성물(I)을 건조 후의 두께가 40㎛가 되도록 도포하고, 120℃의 건조로에서 건조시켜, 기재 필름으로서 상기 대전 방지 코팅을 실시한 두께 51㎛의 폴리에틸렌 테레프탈레이트 필름에 첩합시켜 라미네이트함으로써, 실시예 2와 관련되는 반도체 웨이퍼 표면 보호 테이프를 제작하였다.
<실시예 3>
실시예 1에서 폴리머 용액으로서 2-에틸헥실아크릴레이트를 74mol%, 2-히드록시에틸아크릴레이트를 25mol%로 변경하고, 가교제로서 이소시아네이트계 경화제 콜로네이트L(일본폴리우레탄사 제품)을 0.5질량부로 변경한 것 이외에는 실시예 1과 동일하게 하여 반도체 웨이퍼 표면 보호 테이프를 제작하였다.
<실시예 4>
실시예 1에서 폴리머 용액으로서 2-에틸헥실아크릴레이트를 84mol%, 2-히드록시에틸아크릴레이트를 15mol%로 변경하고, 가교제로서 에폭시계 경화제 TETRAD-X(미쓰비시 가스 가부시키가이샤 제품)로 변경하고, 배합부수를 5질량부로 변경한 것 이외에는 실시예 1과 동일하게 하여 반도체 웨이퍼 표면 보호 테이프를 제작하였다.
<실시예 5>
실시예 1에서 기재 필름을 두께 100㎛의 폴리에틸렌나프탈레이트(PEN) 필름(테이진 가부시키가이샤 제품, 테오넥스)으로 변경한 것 이외에는 실시예 1과 동일하게 하여 반도체 웨이퍼 표면 보호 테이프를 제작하였다.
<실시예 6>
고밀도 폴리에틸렌(HDPE, 토우소 가부시키가이샤, 니포론하드4010A)과 아세트산 비닐 함유량 10%의 에틸렌-아세트산 비닐 공중합체(EVA) 수지(토우소 가부시키가이샤, 울트라센540)를 압출 성형함으로써, 두께 비율이 HDPE:EVA=8:2인 두께 150㎛의 기재 필름을 제작하였다. 38㎛의 PET 분리기(토오레 필름 가공 가부시키가이샤 제품, 상품명 ＃38세라필 WZ(E)) 상에 점착제 조성물(I)을 건조 후의 두께가 40㎛가 되도록 도포하고, 120℃의 건조로에서 건조시켜, 상기 기재 필름에 첩합시켜 라미네이트함으로써, 실시예 6과 관련되는 반도체 웨이퍼 표면 보호 테이프를 제작하였다.
<실시예 7>
고밀도 폴리에틸렌(HDPE, 토우소 가부시키가이샤, 니포론하드4010A)과 아세트산 비닐 함유량 6%의 에틸렌-아세트산 비닐 공중합체(EVA) 수지(토우소 가부시키가이샤, 울트라센510)를 압출 성형함으로써, 두께 비율이 HDPE:EVA=8:2인 두께 150㎛의 기재 필름을 제작하였다. 38㎛의 PET 분리기(토오레 필름 가공 가부시키가이샤 제품, 상품명 ＃38세라필 WZ(E)) 상에 점착제 조성물(I)을 건조 후의 두께가 40㎛가 되도록 도포하고, 120℃의 건조로에서 건조시켜, 상기 기재 필름에 첩합시켜 라미네이트함으로써, 실시예 7과 관련되는 반도체 웨이퍼 표면 보호 테이프를 제작하였다.
<실시예 8>
실시예 1에서, 가교제로서 이소시아네이트계 경화제 콜로네이트L(일본폴리우레탄사 제품)의 배합부수를 10부로 변경한 것 이외에는 실시예 1과 동일하게 하여 반도체 웨이퍼 표면 보호 테이프를 제작하였다.
<실시예 9>
실시예 1에서, 가교제로서 에폭시계 경화제 TETRAD-X(미쓰비시 가스 가부시키가이샤 제품)로 변경하고, 배합부수를 0.3부로 변경한 것 이외에는 실시예 1과 동일하게 하여 반도체 웨이퍼 표면 보호 테이프를 제작하였다.
<실시예 10>
실시예 1에서, 폴리머 용액으로서 2-에틸헥실아크릴레이트를 69mol%, 2-히드록시에틸아크릴레이트를 30mol%로 변경하고, 가교제로서 이소시아네이트계 경화제 콜로네이트L(일본폴리우레탄사 제품)을 0.1질량부로 변경한 것 이외에는 실시예 1과 동일하게 하여 반도체 웨이퍼 표면 보호 테이프를 제작하였다.
<실시예 11>
고밀도 폴리에틸렌(HDPE, 토우소 가부시키가이샤, 니포론하드4010A)과 아세트산 비닐 함유량 19%의 에틸렌-아세트산 비닐 공중합체(EVA) 수지(토우소 가부시키가이샤, 울트라센 636)를 압출 성형함으로써, 두께 비율이 HDPE:EVA=2:8인 두께 150㎛의 기재 필름을 제작하였다. 38㎛의 PET 분리기(토오레 필름 가공 가부시키가이샤 제품, 상품명 ＃38세라필 WZ(E)) 상에 점착제 조성물(I)을 건조 후의 두께가 40㎛가 되도록 도포하고, 120℃의 건조로에서 건조시켜, 상기 기재 필름에 첩합시켜 라미네이트함으로써, 실시예 11과 관련되는 반도체 웨이퍼 표면 보호 테이프를 제작하였다.
<실시예 12>
아세트산 비닐 함유량 19%의 에틸렌-아세트산 비닐 공중합체(EVA) 수지(토우소 가부시키가이샤, 울트라센 636)를 압출 성형함으로써, 두께 150㎛의 기재 필름을 제작하였다. 38㎛의 PET 분리기(토오레 필름 가공 가부시키가이샤 제품, 상품명 ＃38세라필 WZ(E)) 상에 점착제 조성물(I)을 건조 후의 두께가 40㎛가 되도록 도포하고, 120℃의 건조로에서 건조시켜, 상기 기재 필름에 첩합시켜 라미네이트함으로써, 실시예 12와 관련되는 반도체 웨이퍼 표면 보호 테이프를 제작하였다.
[표면 저항율]
디지털 초고저항/미소전류계 R8340/8340A와 레지스티비티·쳄버 R12702A(모두 (주)어드반테스트 제품)를 사용하여 23℃, 50%RH의 환경하에서 500V의 전압을 인가하고, 인가 후 60초 후의 전류치를 판독하여, 얻어진 각 표면 보호 테이프에서 기재 필름 표면의 표면 저항율을 측정하였다.
[점착제의 함유율]
각 반도체 웨이퍼 표면 보호 테이프를 A5 사이즈로 절단하여, 분리기를 박리한 것을 시험편으로 하였다. 이 시험편의 질량을 측정하였다. 이어서, 톨루엔에 24시간 침지하였다. 여기서, 톨루엔 표면에 시험편이 뜨지 않도록 중량물 혹은 용기 바닥에 기재 필름 측이 접촉하는 방향으로 고정시켜서, 점착제층인 풀 면을 톨루엔 용매에 노출되는 상태로 하였다. 그 후, 시험편을 꺼내서 50℃에서 24시간 건조시켰다. 한편, 톨루엔 용매로부터도 메쉬를 통해 회수하였다. 시험편 및 메쉬 상의 잔사의 질량을 측정하였다.
얻어진 질량으로부터 기재 필름 및 메쉬의 질량을 뺐다. 여기서, 메쉬는 그 자체 질량을 측정하고, 기재 필름은 기재 필름만을 같은 면적으로 잘라 질량 측정하였다. 이들 값을 근거로, 하기 식에 따라, 점착제(점착제층)의 방사선 경화 전의 함유율을 구하였다.
함유율(%)=
{(톨루엔 침지 후의 시험편과 메쉬의 합계 질량)-(시험편의 기재 필름의 질량＋메쉬의 질량)}/(톨루엔 침지 전의 시험편의 질량-시험편의 기재 필름의 질량)×100
[저장 탄성률]
각 점착제층을 점탄성 장치(레오메트릭스 제품, ARES)에 의해 저장 탄성률을 측정하였다. 측정 조건은 0℃부터 측정을 개시하여 온도 상승 속도 5℃/분, 주파수 1Hz에서, 25℃에 이른 시점에서의 값으로 하였다. 시험편은 점착제층을 적층하여 두께 약 1㎜, 직경 8㎜의 원통형으로 한 것을 사용하였다.
[내약품성]
8인치의 반도체 웨이퍼에 실시예에서 얻어진 반도체 웨이퍼 표면 보호용 점착 테이프를 첩합하여 링 프레임에 고정시킨 후, 메틸이소부틸케톤(MIBK) 중에 1시간 침지하였다. 그 후, 20rpm으로 회전시켜 스핀 건조를 실시한 후에 점착제층을 관찰하였다. 점착제의 용해 또는 팽윤이 보이지 않은 것을 「good」으로 하고, 점착제의 팽윤 또는 용해가 보인 것을 「bad」로 하였다.
[웨이퍼의 휨]
두께 725㎛의 8인치 웨이퍼에 첩합기로서 닛토 정밀기계 가부시키가이샤 제품인 DR8500III(상품명)를 사용하여 각 실시예의 반도체 웨이퍼 표면 보호 테이프를 첩합하고, 그라인더로서 가부시키가이샤 디스코 제품인 DGP8760(상품명)을 사용하여 웨이퍼 두께 50㎛까지 연삭하였다. 각 반도체 웨이퍼 표면 보호용 점착 테이프에 대하여 웨이퍼 20매를 연삭하여, 휜 량(웨이퍼를 평판 위에 놓았을 때의, 평판 표면부터 휜 웨이퍼의 가장 높은 점의 아래쪽 면까지의 높이)을 측정하였다.
휨 량의 평균치가 10㎜ 미만인 것을 「good」으로 하고, 휨 량의 평균치가 10㎜ 이상 20㎜ 미만인 것을 「average」로 하고, 휨 량의 평균치가 20㎜ 이상인 것을 「bad」로 하였다.
[내열성 시험]
두께 725㎛의 8인치 웨이퍼에 첩합기로서 닛토 정밀기계 가부시키가이샤 제품인 DR8500III(상품명)를 사용하여 각 실시예의 반도체 웨이퍼 표면 보호용 점착 테이프를 첩합하였다. 그 후, 90℃로 가열한 핫플레이트 상에 테이프면을 아래쪽으로 해서 3분간 방치한 후, 테이프 표면을 육안으로 관찰하였다.
테이프 표면(기재 필름 배면)이 녹지 않은 것을 「good」으로 하고, 테이프 표면의 연화가 보인 것을 「bad」로 하였다.
[정전 척]
두께 725㎛의 8인치 웨이퍼에 첩합기로서 닛토 정밀기계 가부시키가이샤 제품인 DR8500III(상품명)를 사용하여, 각 실시예의 반도체 웨이퍼 표면 보호용 점착 테이프를 첩합하고, 그라인더로서 가부시키가이샤 디스코 제품인 DGP8760(상품명)을 사용하여 웨이퍼 두께 150㎛까지 연삭하였다. 각 표면 보호 테이프에 대하여 웨이퍼 20매를 연삭하고, 이들 웨이퍼를 정전 척 장치에 상기 보호면 측을 안쪽으로 하여 재치·고정시켜서, 이 때의 척 에러 발생 유무를 확인하였다.
척 에러가 없던 것을 「good」으로 하고, 척 에러가 1회 이상 발생한 것을 「average」로 하였다.
[웨이퍼 균열]
두께 725㎛의 8인치 웨이퍼에 첩합기로서 닛토 정밀기계 가부시키가이샤 제품인 DR8500III(상품명)를 사용하여, 각 실시예의 반도체 웨이퍼 표면 보호용 점착 테이프를 첩합하고, 그라인더로서 가부시키가이샤 디스코 제품인 DGP8760(상품명)을 사용하여 웨이퍼 두께 50㎛까지 연삭하였다. 각 표면 보호 테이프에 대하여 웨이퍼 20매를 연삭하여, 연삭 후의 웨이퍼 상태를 확인하였다. 또한, 연삭된 이면에 실시예 1에서 제작한 마스크재 필름을 첩합했을 때의 웨이퍼 상태도 확인하여, 연삭부터 마스크재 필름 첩합까지의 공정에서 웨이퍼의 균열을 육안으로 관찰하였다.
웨이퍼에 균열이 없던 것을 「good」으로 하고, 웨이퍼 균열이 1회 이상 발생한 것을 「bad」로 하였다.
각 결과를 표 2, 표 3에 나타낸다.
[표 2]
Figure 112019095198219-pct00002
[표 3]
Figure 112019095198219-pct00003
상세한 것은 생략하지만, 실시예 2∼12는 모두 실시예 1과 마찬가지로 칩의 항절강도가 높고, 반도체 칩에의 데미지를 최소한으로 억제하는 것이 가능해졌다. 또한, 상기 표 2 및 표 3에 나타내는 바와 같이, 실시예 2∼7은 점착제층이 측쇄에 에틸렌성 불포화 결합을 갖는 (메타)아크릴 공중합체를 주성분으로 하여, (메타)아크릴 공중합체 및 그 가교물의 함유율이 90% 이상이고, 또한, (메타)아크릴 공중합체 100질량부에 대하여 이소시아네이트기를 갖는 경화제 또는 에폭시기를 갖는 경화제 0.5∼5질량부를 사용하여 적어도 일부가 가교되어 있기 때문에, 표면 보호 테이프는 내약품성 및 실시예 1에서 제작한 마스크재 필름을 첩합할 때의 웨이퍼 균열을 억제할 수 있었다.
또한, 표면 보호 테이프를 구성하는 기재 필름의 굽힘 탄성율이 5.0×108Pa∼1.0×1010Pa 이하의 범위이고, 기재 필름을 형성하고 있는 수지의 융점이 90℃ 이상이기 때문에 웨이퍼가 휘는 것을 억제할 수 있어서 핸들링성이 우수하면서 플라즈마 다이싱 시의 열에 의해 기재 필름이 연화되는 것을 방지할 수 있었다.
특히, 실시예 2는 대전 방지 코팅을 실시한 기재 필름을 사용한 표면 보호 테이프이기 때문에, 정전 척 방식에서의 척 에러를 보다 확실하게 억제할 수 있었다.
이에 대하여, 실시예 8에서는 점착제층에서 경화제의 질량 부수가 5부를 넘도록 함으로써, 웨이퍼 표면의 패턴면에 대한 추종성이 악화되어, 웨이퍼 연삭 시에 웨이퍼 균열이 발생하는 결과가 되었다.
반대로, 실시예 9 및 10에서는, 점착제층에서 경화제의 질량 부수를 0.5부 미만으로 함으로써 마스크재 필름을 첩합했을 때의 점착제의 변형량이 너무 커져 웨이퍼 균열이 발생하였다. 특히, 실시예 10에서는 점착제층에서 (메타)아크릴 공중합체 및 그 가교물의 함유율이 90% 미만이기 때문에, 내약품성이 저하됨으로써 점착제의 용해 또는 팽윤이 보였다.
또한, 실시예 11 및 12에서는 표면 보호 테이프를 구성하는 기재 필름의 굽힘 탄성율이 5.0×108Pa∼1.0×1010Pa의 범위 밖이기 때문에, 웨이퍼가 휘어서 핸들링성이 악화되어 반송 에러가 발생하였다. 또한, 기재 필름을 형성하고 있는 수지의 융점이 90℃ 미만이기 때문에 내열성 시험을 실시하였을 때에 기재 필름 표면이 연화되는 결과가 되었다.
이상, 첨부 도면을 참조하면서 본 발명의 실시형태를 설명하였지만, 본 발명의 기술적 범위는 상술한 실시형태에 좌우되지 않는다. 당업자라면, 특허청구범위에 기재된 기술적 사상의 범주 내에서 각종 변경예 또는 수정예에 도출할 수 있는 것은 분명하며, 그것들에 대해서도 당연히 본 발명의 기술적 범위에 속하는 것으로 이해된다.
1 : 반도체 웨이퍼
2 : 패턴면
3 : 표면 보호 테이프
3a : 기재 필름
3b : 점착제층
4 : 칩 고정 테이프
5 : 스트리트
7 : 칩
9 : 정전 척
11 : 마스크 테이프
12 : 웨이퍼 연삭 장치
13 : 링 프레임
15 : SF6 플라즈마
17 : 핀
18 : 콜릿
19 : O2 플라즈마
S : 표면
B : 이면
L : 레이저

Claims (10)

  1. 반도체 칩의 제조 방법으로서,
    반도체 웨이퍼의 패턴면 측에, 적어도 기재 필름과 점착제층을 갖는 표면 보호 테이프가 첩합된 상태에서 상기 반도체 웨이퍼의 이면을 연삭하는 공정 a와,
    상기 표면 보호 테이프가 첩합된 상태에서 연삭된 상기 반도체 웨이퍼의 이면에 마스크재층을 형성하는 공정 b와,
    상기 반도체 웨이퍼의 스트리트에 해당하는 부분을 레이저로 절단하여, 상기 반도체 웨이퍼의 상기 마스크재층 측으로부터 스트리트를 개구하는 공정 c와,
    SF6 플라즈마에 의해, 상기 반도체 웨이퍼를 상기 스트리트에서 분단하여 반도체 칩으로 개편화하는 플라즈마 다이싱 공정 d와,
    O2 플라즈마에 의해 상기 마스크재층을 제거하는 애싱 공정 e와,
    애싱된 상기 반도체 웨이퍼의 이면에 칩 고정 테이프를 첩합하여, 링 프레임으로 지지 고정시키는 공정 f와,
    상기 표면 보호 테이프를 박리하는 공정 g,
    를 구비하고,
    상기 마스크재층을 형성하는 공정 b는 상기 반도체 웨이퍼의 이면에 마스크 테이프를 첩부하여 마스크재층을 형성하는 공정이고,
    상기 마스크 테이프는 굽힘 탄성률이 200MPa 이상이고, 폴리올레핀계 수지로 이루어지고,
    상기 기재 필름에서 상기 점착제층이 형성되어 있지 않은 쪽의 표면 저항율이 1013Ω/sq 미만이고,
    상기 점착제층은 방사선 경화형 점착제 및 감압형 점착제가 적층된 구조를 가지는 것을 특징으로 하는 반도체 칩의 제조 방법.
  2. 제1항에 있어서,
    상기 점착제층 중 방사선 경화형 점착제는 측쇄에 에틸렌성 불포화 결합을 갖는 (메타)아크릴 공중합체를 포함하고, 상기 (메타)아크릴 공중합체 및 그 가교물의 함유율이 90% 이상인 것을 특징으로 하는, 반도체 칩의 제조 방법.
  3. 제1항에 있어서,
    상기 점착제층 중 방사선 경화형 점착제는 (메타)아크릴 공중합체 100질량부에 대하여 이소시아네이트기를 갖는 경화제 또는 에폭시기를 갖는 경화제 0.5∼5질량부를 사용하여 적어도 일부를 가교시키고 있는 것을 특징으로 하는, 반도체 칩의 제조 방법.
  4. 제1항에 있어서,
    상기 기재 필름의 굽힘 탄성율이 5.0×108Pa 이상 1.0×1010Pa 이하인 것을 특징으로 하는, 반도체 칩의 제조 방법.
  5. 제1항에 있어서,
    상기 기재 필름을 형성하고 있는 수지의 융점이 90℃ 이상인 것을 특징으로 하는, 반도체 칩의 제조 방법.
  6. 제1항에 있어서,
    상기 기재 필름에서 상기 점착제층이 형성되어 있지 않은 쪽의 표면 거칠기(Ra)가 0.1㎛ 이상 2.0㎛ 이하인 것을 특징으로 하는, 반도체 칩의 제조 방법.
  7. 삭제
  8. 제1항에 있어서,
    상기 점착제층 중 방사선 경화형 점착제의 저장 탄성률이 25℃에서 5.0×104Pa 이상 2.0×105Pa 이하인 것을 특징으로 하는, 반도체 칩의 제조 방법.
  9. 삭제
  10. 삭제
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