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KR102218368B1 - 고전압 트랜지스터들 및 저전압 비평면 트랜지스터들의 모놀리식 집적 - Google Patents

고전압 트랜지스터들 및 저전압 비평면 트랜지스터들의 모놀리식 집적 Download PDF

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KR102218368B1
KR102218368B1 KR1020167032200A KR20167032200A KR102218368B1 KR 102218368 B1 KR102218368 B1 KR 102218368B1 KR 1020167032200 A KR1020167032200 A KR 1020167032200A KR 20167032200 A KR20167032200 A KR 20167032200A KR 102218368 B1 KR102218368 B1 KR 102218368B1
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KR
South Korea
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planar
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semiconductor body
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키니프 포아
니디 니디
치아-홍 잔
팅 창
Original Assignee
인텔 코포레이션
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Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

핀들 또는 나노와이어들과 같은 다수의 비평면 반도체 바디에 걸치는 고전압 트랜지스터들은 개별적인 비평면 반도체 바디를 이용하는 비평면 트랜지스터들과 모놀리식으로 집적된다. 비평면 FET들은 IC 내의 저전압 CMOS 로직 회로에 이용될 수 있는 한편, 고전압 트랜지스터들은 IC 내의 고전압 회로에 이용될 수 있다. 한 쌍의 핀을 분리하는 고전압 채널 영역 위에 게이트 스택이 배치될 수 있고, 핀들 각각은 고전압 디바이스를 위한 소스/드레인의 일부의 역할을 한다. 고전압 채널 영역은 핀들에 비해 리세싱되는 기판의 평면 길이일 수 있다. 고전압 게이트 스택은, 두꺼운 게이트 유전체로서 핀들을 둘러싸는 격리 유전체를 이용할 수 있다. 고전압 트랜지스터는 고전압 게이트 스택에 의해 분리되는, 기판 내로 형성된 한 쌍의 도핑된 웰을 포함할 수 있고, 하나 이상의 핀은 각각의 웰 내에 포괄된다.

Description

고전압 트랜지스터들 및 저전압 비평면 트랜지스터들의 모놀리식 집적{MONOLITHIC INTEGRATION OF HIGH VOLTAGE TRANSISTORS ＆ LOW VOLTAGE NON-PLANAR TRANSISTORS}
본 발명의 실시예들은 일반적으로 모놀리식 집적 회로들(IC들)의 제조에 관한 것이며, 더 구체적으로는 비평면 고성능 저전압 (로직) 트랜지스터 구조체들과 호환되는 고전압 트랜지스터 구조체들에 관한 것이다.
모놀리식 IC들은 일반적으로 기판 위에 제조되는 금속 산화물 반도체 전계 효과 트랜지스터들(MOSFET들) 등과 같은 방대한 개수의 능동 디바이스, 및 저항기들 등과 같은 수동 디바이스들을 포함한다. 현재의 시스템 온 칩(SoC) 기술들은 무어의 법칙에 따라 성능 및 면적 스케일링을 제공하기 위해서 FET 게이트 길이(Lg)를 공격적으로 스케일링하는 것에 포커싱된다.
저누설 및/또는 고전압 트랜지스터들은 SoC 애플리케이션들에서 중요하지만, 적어도 부분적으로는 고성능 로직 트랜지스터의 아키텍처로부터 벗어나는 고전압 트랜지스터의 아키텍처로 인해 측방향 스케일링에 있어서 더 어려워진다. 측방향 스케일링은 또한 피크 전기장을 증가시키는 게이트-콘택 간격을 감소시켜, 트랜지스터의 고전압 동작 윈도우를 추가로 감소시킨다. 또한, 측방향 스케일링은 고전압 트랜지스터들에 대한 주요 제한자인 핫 캐리어 영향(hot carrier effect)을 악화시킨다. 지금까지, 진보된 CMOS 아키텍처 및 고전압 트랜지스터 아키텍처와의 이러한 비호환성은 오프-칩 솔루션들에 동기 부여하였는데, 이러한 솔루션들은 고비용이 소요되며 성능 제한들을 겪는다.
finFET과 같은 비평면 트랜지스터가 상당히 더 큰 등가 산화물 두께(equivalent oxide thickness)(EOT) 및 더 큰 게이트-드레인 간격을 갖는 게이트 유전체를 가질 수 있는 트랜지스터들과 모놀리식으로 집적되는 것을 가능하게 하는 디바이스 아키텍처는, 로직 회로에 필요한 것보다 더 높은 항복 전압들(breakdown voltages)을 견딜 수 있는 트랜지스터들을 필요로 하는, 전력 관리 회로, 차지 펌프 디바이스들, RF 전력 증폭 회로 등을 이용하는 복합 모놀리식 SOC IC에 대해 유리하다.
본 명세서에 설명된 자료는 첨부 도면들에서 제한이 아니라 예로서 예시되어 있다. 예시의 단순성 및 명료성을 위해, 도면들에 예시된 요소들은 반드시 비례에 맞춰 그려진 것은 아니다. 예를 들어, 일부 요소들의 치수들은 명료성을 위해 다른 요소들에 비해 과장될 수 있다. 또한, 적절한 것으로 고려되는 경우, 대응하거나 유사한 요소들을 지시하기 위해서 도면들 사이에 참조 라벨들이 반복되었다. 도면들에서:
도 1a는 실시예에 따른, finFET들과 모놀리식으로 집적된 고전압 트랜지스터를 포함하는 IC 구조체의 등축도이다.
도 1b 및 도 1c는 실시예들에 따른 고전압 트랜지스터의 비평면 반도체 바디들을 추가로 예시하기 위해 제거된 finFET 게이트 스택의 층들을 갖는 도 1a에 예시된 IC 구조체의 일부의 등축도들이다.
도 2a, 도 2b, 도 2c 및 도 2d는 실시예들에 따른 비평면 트랜지스터 구조체들의 어레이 내에 집적된 고전압 트랜지스터의 평면도들이다.
도 3은 실시예에 따른, 고전압 트랜지스터 및 finFET을 형성하는 방법을 예시하는 흐름도이다.
도 4a, 도 4b, 도 4c, 도 4d 및 도 4e는 실시예에 따른, 도 3에 도시된 방법에서의 선택된 동작들이 수행됨에 따라 전개되는 고전압 트랜지스터 및 finFET의 단면도들이다.
도 5는 본 발명의 실시예들에 따른, 고전압 트랜지스터 및 finFET을 포함하는 IC 구조체를 이용하는 모바일 컴퓨팅 플랫폼 및 데이터 서버 머신을 예시한다.
도 6은 본 발명의 실시예에 따른 전자 컴퓨팅 디바이스의 기능 블록도이다.
첨부 도면들을 참조하여 하나 이상의 실시예가 설명된다. 특정 구성들 및 배열들이 상세하게 도시 및 논의되지만, 이것은 단지 예시의 목적으로 행해진다는 점이 이해되어야 한다. 관련 기술분야의 통상의 기술자라면, 본 설명의 사상 및 범위로부터 벗어나지 않으면서 다른 구성들 및 배열들이 가능하다는 점을 인식할 것이다. 본 명세서에 설명된 기술들 및/또는 배열들은 본 명세서에 상세하게 설명된 것 이외의 다양한 다른 시스템들 및 애플리케이션들에서 이용될 수 있다는 점이 관련 기술분야의 통상의 기술자에게 명백할 것이다.
다음의 상세한 설명에서, 본 명세서의 일부를 형성하며 예시적인 실시예들을 예시하는 첨부 도면들에 대한 참조가 이루어진다. 또한, 다른 실시예들이 이용될 수 있고, 청구 대상의 범위로부터 벗어나지 않으면서 구조적 및/또는 논리적 변경들이 이루어질 수 있다는 점이 이해되어야 한다. 방향들 및 참조들, 예를 들어 위, 아래, 상부, 저부 등은 단지 도면들에서의 피처들의 설명을 용이하게 하기 위해 이용될 수 있다는 점에 또한 유의해야 한다. 그러므로, 다음의 상세한 설명은 제한의 의미로 간주되어서는 안 되며, 청구 대상의 범위는 첨부 청구항들 및 그들의 등가물들에 의해서만 정의된다.
다음의 설명에서, 다수의 상세가 제시된다. 그러나, 본 발명은 이러한 특정 상세들 없이 실시될 수 있다는 점이 본 기술분야의 통상의 기술자에게 명백할 것이다. 일부 경우에, 본 발명을 모호하게 하는 것을 회피하기 위해서 잘 알려진 방법들 및 디바이스들은 상세하게 보다는 블록도 형태로 도시된다. 본 명세서 전체에 걸쳐 "실시예(an embodiment)" 또는 "일 실시예(one embodiment)"에 대한 언급은, 이 실시예와 관련하여 설명된 특정 피처, 구조, 기능 또는 특성이 본 발명의 적어도 하나의 실시예에 포함되는 것을 의미한다. 따라서, 본 명세서 전체에 걸쳐 다양한 장소에서의 "실시예에서" 또는 "일 실시예에서"라는 어구의 출현은 반드시 본 발명의 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 피처들, 구조들, 기능들 또는 특성들은 하나 이상의 실시예에서 임의의 적합한 방식으로 결합될 수 있다. 예를 들어, 2개의 실시예와 연관된 특정 피처들, 구조들, 기능들 또는 특성들이 상호 배타적이지 않은 임의의 경우에 제1 실시예는 제2 실시예와 결합될 수 있다.
본 발명의 설명 및 첨부 청구항들에서 이용되는 바와 같이, 단수 형태들("a", "an" 및 "the")은 콘텍스트가 명확하게 다르게 지시하지 않는 한 복수 형태도 또한 포함하는 것으로 의도된다. 본 명세서에서 이용되는 바와 같은 "및/또는"이라는 용어는 연관되는 열거된 항목들 중 하나 이상의 임의의 그리고 모든 가능한 조합을 포괄하며 지칭한다고 또한 이해될 것이다.
"결합된(coupled)" 및 "접속된(connected)"이라는 용어들은, 그들의 파생어와 함께, 본 명세서에서 컴포넌트들 사이의 기능적 또는 구조적 관계들을 설명하는데 이용될 수 있다. 이러한 용어들은 서로에 대한 동의어로서 의도되지는 않는다는 점이 이해되어야 한다. 오히려, 특정 실시예들에서, "접속된"은, 2개 이상의 요소가 서로 직접적으로 물리적, 광학적 또는 전기적 접촉하는 것을 지시하는데 이용될 수 있다. "결합된"은, 2개 이상의 요소가 서로 직접적으로 또는 간접적으로(이들 사이에 다른 개재 요소들을 가짐) 물리적, 광학적 또는 전기적 접촉하는 것, 및/또는 2개 이상의 요소가 (예를 들어, 인과관계에서와 같이) 서로 상호작용하거나 협력하는 것을 지시하는데 이용될 수 있다.
본 명세서에서 이용되는 바와 같은 "위에(over)", "아래에(under)", "사이에(between)" 및 "상에(on)"라는 용어들은 이러한 물리적 관계들이 주목할만한 경우에 하나의 컴포넌트 또는 재료의 다른 컴포넌트들 또는 재료들에 대한 상대적인 위치를 지칭한다. 예를 들어, 재료들의 콘텍스트에서, 다른 것 위에 또는 아래에 배치된 하나의 재료 또는 재료는 직접적으로 접촉할 수도 있고, 또는 하나 이상의 개재 재료를 가질 수도 있다. 또한, 2개의 재료들 또는 재료들 사이에 배치된 하나의 재료는 2개의 층과 직접적으로 접촉할 수도 있고, 또는 하나 이상의 개재 층을 가질 수도 있다. 대조적으로, 제2 재료 또는 재료 "상의" 제1 재료 또는 재료는 그 제2 재료/재료와 직접적으로 접촉한다. 컴포넌트 어셈블리들의 콘텍스트에서 유사한 차이들이 이루어질 것이다.
본 설명 전체에 걸쳐 그리고 청구항들에서 이용되는 바와 같이, "~ 중 적어도 하나" 또는 "~ 중 하나 이상"이라는 용어에 의해 연결되는 항목들의 리스트는 열거된 항목들의 임의의 조합을 의미할 수 있다. 예를 들어, "A, B 또는 C 중 적어도 하나"라는 어구는 A; B; C; A 및 B; A 및 C; B 및 C; 또는 A, B 및 C를 의미할 수 있다.
본 명세서에서 "고전압 트랜지스터들"로 지칭되며 다수의 비평면 반도체 바디에 걸치는, 고전압 동작에 적합한 트랜지스터들은 개별적인 비평면 반도체 바디를 이용하는 저전압 트랜지스터들과 모놀리식으로 집적된다. 각각의 비평면 반도체 바디는 본 명세서에서 일반적으로 "핀(fin)"으로 지칭되는 다수의 게이트형 표면(예를 들어, 바이-게이트(bi-gate), 트라이-게이트(tri-gate), 오메가-게이트(omega-gate), 랩-어라운드 게이트(wrap-around gate) 등)을 갖는 임의의 아키텍처를 가질 수 있다. finFET은 IC 내의 고성능 저전압 CMOS 로직 회로에 이용될 수 있는 한편, 하이브리드 평면-핀 아키텍처를 갖는 고전압 트랜지스터들은 IC 내의 고전압 회로에 이용될 수 있다. 실시예들에서, 고전압 트랜지스터는 한 쌍의 비평면 반도체 바디를 분리하는 평면 채널 영역 위에 배치된 게이트 스택을 포함한다. 비평면 바디들 각각은 고전압 디바이스를 위한 소스 또는 드레인의 일부의 역할을 한다. 실시예들에서, 고전압 채널 영역은 비평면 바디들에 비해 리세싱되는 기판의 평면 길이이다. 고전압 게이트 스택의 상부는 다른 비평면 반도체 바디 위에 배치되는 finFET 게이트 스택의 상부와 실질적으로 평면을 이룰 수 있다. 추가 실시예들에서, 고전압 게이트 스택은, 10V 이상의 게이트-드레인 항복 및 큰 게이트 전압(예를 들어, > 3V)에 적합한 두꺼운 게이트 유전체로서 비평면 반도체 바디들을 둘러싸는 격리 유전체를 이용한다. 실시예들에서, 고전압 트랜지스터는, 고전압 게이트 스택에 의해 분리되는, 기판 내로 형성된 한 쌍의 도핑된 웰을 포함한다. 하나 이상의 반도체 바디는 각각의 도핑된 웰 내에 포괄되고, 이 도핑된 웰과 동일한 전도형을 갖는다. 고전압 디바이스들은 게이트 스택에 인접한 도핑된 웰 팁들을 더 포함할 수 있다. 웰들, 반도체 바디들 및 채널 영역들은 상보적 전도형으로 도핑될 수 있고, 고전압 게이트 전극들은 고전압 및/또는 고전압 CMOS 구현예들에 대해 원하는 일함수를 갖도록 도핑될 수 있다. 추가 실시예들에서, 낮은 게이트 전압들(예를 들어, < 2V)에서 finFET의 컨덕턴스를 제어하도록 동작가능한 finFET 게이트 스택은 더미 게이트 스택으로서 고전압 트랜지스터의 반도체 바디들 위에 또한 배치된다. 더미 게이트 스택들의 대향 측면들에 배치된 콘택 금속화는 기판 내의 도핑된 웰들 중 하나에 전기적으로 결합되는 이분된 소스/드레인 콘택들로서 전기적으로 병렬로(in electrical parallel) 상호접속될 수 있다.
실시예들에서, IC 구조체는 기판의 제1 영역 위에 배치된 고전압 FET를 포함한다. 도 1a는 실시예에 따른, finFET(103)과 모놀리식으로 집적된 고전압 FET(102)를 포함하는 IC 구조체(101)의 등축도이다. 도 1b는 실시예들에 따른, finFET(103)과 고전압 트랜지스터(102)의 집적을 추가로 예시하기 위해 finFET(103)의 게이트 유전체를 도시하는 IC 구조체(101)의 등축도이다. 도 1c는 실시예들에 따른, finFET(103)과 고전압 트랜지스터(102)의 집적을 추가로 예시하기 위해 추가된 finFET 게이트 스택의 층들 및 콘택 금속을 갖는 IC 구조체(101)의 등축도이다.
먼저 도 1a를 참조하면, IC 고전압 FET(102)는 본 명세서에서 기판(105) 위에 배치된 "핀들"(121 및 122)로 지칭되는 한 쌍의 비평면 반도체 바디를 포함한다. 핀들(121 및 122)은 바이-게이트, 트라이-게이트, 오메가-게이트, 랩-어라운드 게이트(즉, 나노와이어들)와 같지만 이에 제한되지는 않는 다양한 형태를 취할 수 있다. 예시적인 고전압 FET(102)는 제1의 복수의 핀(121) 및 제2의 복수의 핀(122)을 포함하지만, 다른 실시예들에서는 한 쌍의 단일 핀 구조체가 이용될 수 있다. 기판(105)은 모놀리식으로 집적된 전기, 광학 또는 마이크로전자기계(microelectromechanical)(MEM) 디바이스 - 일반적으로 본 명세서에서 IC로 지칭됨 - 를 형성하기에 적합한 임의의 기판일 수 있다. 예시적인 기판들은 반도체 기판, SOI(semiconductor-on-insulator) 기판, 절연체 기판(예를 들어, 사파이어) 등, 및/또는 이들의 조합을 포함한다. 하나의 예시적인 실시예에서, 기판(105)은, 실리콘과 같지만 이에 제한되지는 않는 실질적으로 단결정질 반도체를 포함한다. 예시적인 반도체 기판 조성은 게르마늄 또는 IV족 합금 시스템, 예컨대 SiGe; III-V족 시스템, 예컨대 GaAs, InP, InGaAs 등; 또는 III-N족 시스템, 예컨대 GaN을 또한 포함한다. 한 쌍의 비평면 반도체 바디(121 및 122)는 기판(105)(예를 들어, 실리콘)과 동일한 실질적으로 단결정질 반도체를 가질 수 있다. 기판(105)은 실질적으로 도핑되지 않을(즉, 의도적으로 도핑되지 않을) 수 있다. 그러나, 예시적인 실시예에서, 기판(105)은 제1 영역들에서는 특정 전도형(예를 들어, p형)의 공칭 도핑 레벨(nominal doping level)을 가지며, 제2 영역들에서는 상보적 전도형(예를 들어, n형)의 공칭 도핑 레벨을 갖는다. 도 1a에 예시된 실시예에서, 도시된 기판(105)의 부분은 하나의 전도형(예를 들어, p형)을 갖는다. 도 1a에 예시된 영역에 인접한 유사한 구조체는 상보적 유형(예를 들어, n형)을 가질 수 있어, CMOS 구현예에 대해 실질적으로 동일한 아키텍처를 갖지만 상보적 유형을 갖는 finFET 및 고전압 트랜지스터를 용이하게 할 수 있다.
도 1a에 추가로 예시된 바와 같이, finFET(103)은 하나 이상의 비평면 반도체 바디(123)를 또한 포함한다. 비평면 반도체 바디(123)는 기판(105)(예를 들어, 실리콘)과 동일한 실질적으로 단결정질 반도체를 가질 수 있다. 비평면 반도체 바디들(121, 122 및 123)은 동일하거나 상이한 z 높이들만큼 격리 유전체(130)의 실질적으로 평면 상부 표면으로부터 연장될 수 있다. 예시적인 실시예에서, 비평면 반도체 바디들(121, 122 및 123)은 모두 실질적으로 동일한 z 높이 범위, 예를 들어 격리 유전체(130) 위로 10nm 내지 200nm를 갖는다. 격리 유전체(130)는, 실리콘 산화물(SiO2), 실리콘 산질화물(SiON), 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN), 또는 탄소 도핑된 산화물(SiOC)과 같은 로우-k 유전체와 같지만 이에 제한되지는 않는 임의의 유전체(들)일 수 있다. 격리 유전체(130)는 광범위의 두께를 가질 수 있다. 하나의 예시적인 실시예에서, 격리 유전체(130)는 50nm 내지 100nm일 수 있다. 도 1a에서 하나의 섹션을 따라 도시된 바와 같이, 반도체 바디들(121, 122 및 123)은, 격리 유전체(130) 아래에 연장되어 바디들(121, 122 및 123)을 연결하는 기판(105)의 표면으로 아래로 격리 유전체(130)를 통하여 연장된다(즉, 격리 유전체(130)는 반도체 바디들(121, 122 및 123)을 둘러싼다).
finFET(103)에 대해, 각각의 비평면 반도체 바디(123)는 제1 단부에 소스 영역(107)을 포함하고, 제2 단부에 드레인 영역(108)을 포함한다. 트랜지스터의 전도형에 종속하여, 소스 및 드레인 영역(107, 108)은 n형(예를 들어, NMOS) 또는 p형(예를 들어, PMOS) 중 어느 하나로 도핑될 수 있다. 특정 실시예들에서, 소스 및 드레인 영역(107, 108)은 반도체 바디의 고농도로 도핑된 부분들(heavily doped portions)일 수 있거나, 또는 격리 유전체(130) 위로 연장되는 반도체 바디의 부분들 위에 재성장되는 상승형(raised) 또는 매립형(embedded) 고농도로 도핑된 반도체일 수 있다. 도 1a에서 섹션들 중 하나에 예시된 바와 같이, 격리 유전체(130)를 통하여 연장되는 반도체 바디 부분(123A)은 기판(105)의 공칭 불순물 레벨 및/또는 상보적 도핑 유형을 가질 수 있다. 소스/드레인 영역(107, 108)은 공칭 기판 조성 및/또는 도핑을 갖는 비평면 반도체 바디의 채널 영역(105A)에 의해 분리된다. 하나의 예시적인 실시예에서, 적어도 채널 영역(105A)은 소스/드레인 영역(107, 108)에 상보적인 전도형(예를 들어, NMOS FET에 대해서는 p형 채널 영역, PMOS FET에 대해서는 n형 채널 영역)을 갖도록 저농도로 도핑될 수도 있고, 또는 실질적으로 도핑되지 않을(예를 들어, 의도적으로 도핑되지 않을) 수도 있다. finFET의 채널 영역의 길이가 변할 수 있다는 점에 유의하면, finFET(103)보다 더 긴 길이의 채널 영역(105A)을 갖는 다른 finFET(104)이 도 1a에 추가로 예시된다.
고전압 FET(102)에 대해, 한 쌍의 반도체 바디(121, 122) 각각은 기판(105) 내에 배치되는 도핑된 웰(110)로부터 연장된다. 도핑된 웰들(110)은 광범위의 깊이에 걸쳐 격리 유전체(130)와의 계면으로부터 기판(105) 내로 연장될 수 있다. 하나의 예시적인 실시예에서, 도핑된 웰들(110)은 격리 유전체(130) 아래로 10-50nm 연장되고, 기판(105)의 공칭 도핑 부분은 한 쌍의 도핑된 웰(110) 각각을 둘러싼다. 도핑된 웰들(110)은 불순물 용해도 등의 함수로서 임의의 도핑 레벨을 가질 수 있으며, 하나의 예시적인 실시예에서는 1016cm-3 내지 1020cm-3으로 도핑된다. 고전압 FET(102)는, 기판(105)의 일부이며 한 쌍의 도핑된 웰(110)을 분리하는 채널 영역(105B)을 포함한다. 예시적인 실시예에서, 채널 영역(105B)은 격리 유전체(130) 아래에 배치되며, 기판(105)의 평면 부분인데, 이것으로부터 비평면 반도체 바디(121, 122)가 연장된다. 그러므로, 채널 영역(105B)은 기판(105)의 공칭 도핑 레벨(예를 들어, p형)을 가질 수 있는데, 이 경우 한 쌍의 도핑된 웰(110) 양쪽 모두는 n형이다. 대안적인 실시예는 상보적 도핑을 갖고, 추가 실시예는 복수의 고전압 FET(102)를 포함하고, CMOS 구현예에 있어서 이들 중 일부는 p형 채널 영역들(105B) 및 n형 웰들(110)을 갖고, 이들 중 다른 것들은 n형 채널 영역들(105B) 및 p형 웰들(110)을 갖는다.
finFET(103)에서의 비평면 반도체 바디(123)와 달리, 고전압 FET(102)에서 이용되는 반도체 바디들(121, 122) 각각은 도핑된 웰들(110)과 동일한 전도형으로 도핑된다. 반도체 바디들(121, 122)은 상보적으로 도핑된 채널 및 소스/드레인 부분들을 갖는 것보다는 단일의 전도형을 갖는다. 이와 같이, 반도체 바디들(121, 122)은 공칭 도핑 영역(109)을 포함하고, 이는 도핑된 웰(110)과 실질적으로 동일한 불순물 농도를 가질 수 있다. 더 고농도로 도핑된 반도체 소스/드레인 영역(107, 108)은 공칭 도핑 영역(109)의 양 측면에 있다. 반도체 바디(123)에 대해 설명된 것과 같이, 소스/드레인 영역(107, 108)은 상승형 또는 매립형 반도체 재성장 등일 수 있다. 그러므로, 반도체 바디(121) 및 반도체 바디(122)의 전체 길이는 각각의 전도성 반도체 바디에 대한 한 쌍의 콘택 랜드(contact lands)를 제공하는 소스/드레인 영역(107, 108)을 갖는 단일의 전도체의 역할을 한다. 도 1a에 도시된 바와 같이, 격리 유전체(130)를 통하여 연장되는 반도체 바디 부분들에 웰 도핑이 존재하여, 한 쌍의 반도체 바디(121, 122) 각각을 도핑된 웰들(110) 중 대응하는 도핑된 웰에 전기적으로 접속시킨다. 그러므로, 고농도로 도핑된 소스/드레인 영역(107, 108)은 한 쌍의 도핑된 웰(110) 중의 각각의 도핑된 웰에 전기적으로 결합된 한 쌍의 콘택 랜드를 제공한다.
고전압 FET의 채널 영역 위에 고전압 게이트 스택이 배치된다. 실시예들에서, 고전압 게이트 스택은 finFET 게이트 스택과는 상이한 EOT를 갖는 게이트 유전체를 포함한다. 고전압 FET와 finFET 사이에 EOT에서의 차이를 달성하기 위해서, 재료 조성 및 막 두께 중 어느 하나 또는 양쪽 모두는 쇼트 채널 디바이스의 것에 독립적으로 변할 수 있다. 실시예들에서, 고전압 게이트 유전체는 비평면 반도체 바디들 둘레에 또한 배치되는 격리 유전체를 포함한다. 예를 들어, 도 1a에 예시된 바와 같이, 격리 유전체(130)는 채널 영역(105B) 위에 배치되고, 고전압 게이트 전극(140)이 격리 유전체(130) 위에(예를 들어, 바로 위에) 배치된다. 위에서 언급된 바와 같이, 격리 유전체(130)는 이 격리 유전체가 반도체 바디들(121, 122)을 둘러싸는 곳에서 예를 들어 50-100nm의 공칭 두께를 가질 수 있다. 예시적인 실시예에서, 격리 유전체(130)는 채널 영역(150B) 위에서 이러한 동일한 두께를 갖는다. 다른 실시예들에서, 격리 유전체(130)는, 채널 영역(150B) 위에서, 이 격리 유전체가 반도체 바디들(121, 122)을 둘러싸는 곳보다 더 얇을 수 있다. 유리한 실시예들에서, 고전압 게이트 유전체는 finFET에 대한 게이트 유전체보다 더 낮은 유전 상수를 갖는 재료를 갖는다. 더 낮은 상대 유전율은 임의의 주어진 게이트 전압에서 고전압 게이트 전극(140)의 전계 효과를 감소시켜, 더 고전압 동작을 가능하게 할 수 있다. 특정 실시예들에서, 고전압 게이트 유전체는 finFET 게이트 유전체보다 더 낮은 유전 상수를 갖는 재료를 갖는다. 유리한 실시예들에서, 격리 유전체(130)가 고전압 게이트 유전체로서 이용되는 경우에, 벌크 유전 상수(즉, 상대 유전율)는 8 미만이고, 더 유리하게는 4 미만이다. 그러므로, 예시적인 실시예에서, 고전압 게이트 유전체는 비교적 낮은 벌크 상대 유전율(예를 들어, 8 미만) 및 비교적 큰 막 두께(예를 들어, 50-100nm) 양쪽 모두를 갖는다.
고전압 게이트 전극(140)은 적합한 일함수를 갖는 임의의 재료를 포함할 수 있다. 예시적인 재료들은 원하는 전도형(예를 들어, NMOS 고전압 트랜지스터(102)에 대해서는 n형 또는 PMOS 고전압 트랜지스터(102)에 대해서는 p형)으로 도핑된 다결정질 반도체(예를 들어, 폴리실리콘)를 포함한다. 폴리실리콘은, 원하는 시트 저항으로 도핑될 수 있는, 동일한 폴리실리콘을 가질 수 있는 박막 저항기(도시되지 않음)를 IC 구조체가 더 포함하는 경우에 추가 이점들을 갖는다. 이러한 실시예에 있어서, 고전압 게이트 전극(140) 및 폴리실리콘 저항기는 본질적으로 동일할 수 있고, 고전압 게이트 전극은 인터커넥트를 통해 바이어스될 때 반전을 유도하기 위해 채널 영역(105B)과 단순히 적절하게 정렬된다. 대안적인 실시예들에서, 고전압 게이트 전극(140)은 하나 이상의 금속(즉, 합금)을 포함할 수 있다. 조성에 관계없이, 특정 실시예들에서, 고전압 게이트 전극(140)의 상부 표면은, 비평면 반도체 바디들(121, 122)의 z 높이들보다 더 큰 z 높이만큼 격리 유전체(130)로부터 연장된다.
도핑된 웰들(110)이 임의적으로 크게 이루어질 수 있으므로, 게이트 대 드레인 간격도 그러할 수 있다. 마찬가지로, 게이트 전극(140) 및 채널 영역(150B)의 측방향 치수들은 임의적으로 넓을 수 있는데, 예를 들어 100-1000nm 또는 그 이상일 수 있다. 이러한 지오메트리들은, 임의적으로 두꺼운 게이트 유전체와 함께, 고전압 트랜지스터(102)가, 저전압 동작 포인트(예를 들어, 게이트-드레인 항복 전압이 양호하게 5V 미만임)를 갖는 최소 설계 규칙 finFET(103)과 완전히 호환되는 상태로 유지되면서 임의의 원하는 고전압 동작 포인트(예를 들어, 게이트-드레인 항복 전압이 10V를 초과함)를 갖는 것을 허용한다.
실시예들에서, 고전압 FET는 한 쌍의 더미 게이트 스택을 더 포함한다. 더미 게이트 스택들은 동일한 기판 상에 배치된 finFET의 게이트 스택을 제조하는 아티팩트로서 고전압 FET의 비평면 반도체 바디 부분들 상에 형성될 수 있다. 그러므로, 실시예들에서, 고전압 FET의 영역 상에 존재하는 더미 게이트 스택은 finFET 상에 배치된 기능적 게이트 스택과 실질적으로 동일하다. 도 1b는 반도체 바디들(123)의 채널 영역(105A) 위에 배치된 finFET 게이트 유전체(145)를 도시하는 IC 구조체(101)의 등축도이다. finFET 게이트 유전체(145)는, SiO, SiON, SiN과 같은 미드-k 재료들 및 하이-k 재료(예를 들어, 10 이상의 벌크 유전 상수를 가짐)와 같지만 이에 제한되지는 않는, finFET에 적합한 것으로 알려진 임의의 유전체일 수 있다. 격리 유전체(130)가 추가로 고전압 게이트 유전체의 역할을 하는 하나의 유리한 실시예에서, finFET 게이트 유전체(145)는 고전압 게이트 유전체(즉, 격리 유전체(130))보다 더 높은 벌크 상대 유전율을 갖는다. 예시된 바와 같이, finFET 게이트 유전체(145)는 더미 게이트 스택의 하나의 층으로서 반도체 바디들(121 및 122)의 공칭 도핑 영역(109) 위에 추가로 배치된다.
도 1c는 finFET(103)에 대한 finFET 게이트 스택을 완성하기 위해 finFET 게이트 유전체(145) 위에 배치된 쇼트 채널 게이트 전극(150)을 추가로 예시하는 IC 구조체(101)의 등축도이다. finFET 게이트 전극(150)은, 채널 영역(105A)에 대해 원하는 일함수를 갖는 금속(예를 들어, 미드갭(midgap), n형 또는 p형 재료) 또는 채널 영역(105A)에 대해 원하는 일함수로 도핑된 폴리실리콘 반도체(예를 들어, 폴리실리콘)와 같지만 이에 제한되지는 않는, finFET에 적합한 것으로 알려진 임의의 재료일 수 있다. 고전압 게이트 전극(140)이 폴리실리콘 반도체인 하나의 유리한 실시예에서, 쇼트 채널 게이트 전극(150)은 하나 이상의 금속을 포함한다. 도 1c에 또한 예시된 바와 같이, 쇼트 채널 게이트 전극(150)은 한 쌍의 더미 게이트 스택에서의 다른 층으로서 반도체 바디들(121 및 122)을 커버하는 finFET 게이트 유전체(145) 위에 추가로 배치된다.
실시예들에서, 고전압 트랜지스터 소스 단자는 한 쌍의 콘택을 포함하고, 고전압 트랜지스터 드레인 단자는 한 쌍의 콘택을 포함한다. 도 1c에서 파선으로 추가로 예시된 바와 같이, 제1 쌍의 확산 콘택(114A, 114B)이 반도체 바디들(121)의 한 쌍의 소스/드레인 영역(107, 108) 상에 랜딩한다. 유사하게, 제2 쌍의 확산 콘택(115A, 115B)이 반도체 바디들(122)의 한 쌍의 소스, 드레인 영역(107, 108) 상에 랜딩한다. 예시된 바와 같이, 이러한 쌍들의 확산 콘택 각각은 예를 들어 고전압 트랜지스터(102)의 단일의 소스 및 드레인 단자로서 상위 레벨 금속화를 통하여 전기적으로 병렬로 접속될 수 있다. finFET(103)은 다수의 finFET에 대해 도 1c가 예시하는 바와 같이 유사한 소스 및 드레인 확산 콘택(114, 115)을 포함할 수 있다. 유리한 실시예들에서, 고전압 FET(102) 및 finFET(103) 양쪽 모두의 확산 콘택들은, 소스, 드레인 영역(107, 108)과 옴 접합(ohmic junction)을 형성하는 것으로 알려진 임의의 금속과 같지만 이에 제한되지는 않는 동일한 재료(들)로 금속화된다. 추가 실시예들에서, 확산 콘택들(114, 114A, 114B, 115, 115A 및 115B)은 모두 실질적으로 동일 평면 상에 있다(즉, 그들의 상부 표면들은 격리 유전체(130)로부터 동일한 z 높이의 10% 내로 연장됨).
도 2a, 도 2b, 도 2c 및 도 2d는 실시예들에 따른 비평면 트랜지스터 구조체들의 어레이 내에 집적된 고전압 트랜지스터(102)의 평면도들이다. 먼저 도 2a를 참조하면, IC 구조체(201)는, 기판 위에 배열되며 격리 유전체(130)에 의해 둘러싸이는 복수의 finFET 집단(220)을 포함한다. 각각의 finFET 집단(220)은, 제1 차원(예를 들어, x 축)을 따라 연장되도록 평행하게 배향되는 가장 긴 길이들을 갖는 복수의 비평면 반도체 바디(225)를 포함한다. 비평면 반도체 바디들(225)은 복수의 finFET 집단(220)에 걸쳐 실질적으로 동일한 배향을 또한 갖는다(예를 들어, 모두 서로 평행함). 예를 들어 도 1a 내지 도 1c와 관련하여 실질적으로 위에서 설명된 바와 같이, 한 쌍의 도핑된 웰(110)이 격리 유전체(130) 아래에 배치된다. 도핑된 웰들(110)은 제1 차원(예를 들어, x 축)을 따라 서로 정렬되는 2개의 별개의 finFET 집단(220)의 일부인 한 쌍의 반도체 바디(121, 122)를 포괄한다. 도핑된 웰들(110) 각각은 적어도 하나의 finFET 집단(220)의 모든 비평면 반도체 바디를 포괄하도록 크기가 정해진 폭(w1)을 갖는다. 예를 들어 도 1a 내지 도 1c와 관련하여 실질적으로 위에서 설명된 바와 같이, 고전압 게이트 전극(140)은 격리 유전체(130) 위에 배치된다. 고전압 게이트 길이(Lg,HV)는 실질적으로 직교하는 제2 차원으로(예를 들어, y 축을 따라) 연장된다. 예를 들어 도 1a 내지 도 1c와 관련하여 실질적으로 위에서 설명된 바와 같이, 소스 콘택(114)은 반도체 바디(121) 내에, 상에 또는 위에 배치되고, 확산 콘택(115)은 반도체 바디(122) 내에, 상에 또는 위에 배치되어, 고전압 FET(102)가 상위 레벨 금속 상호접속을 위해 준비되게 한다. 도 2a에 도시된 예시적인 실시예에서, 한 쌍의 도핑된 웰(110) 외부의 finFET 집단들(220) 중 하나 이상은 비평면 반도체 바디들(225) 위에 배치된 게이트 스택(260)을 더 포함할 수 있다. 예시적인 실시예에서, 저전압 게이트 길이(Lg,LV)는 Lg,HV에 직교하는 제1 차원으로(예를 들어, x 축을 따라) 연장된다. 게이트 스택들(260)을 제조하는 아티팩트들일 수 있는 더미 게이트 스택들(261)은 도 2a에 예시된 바와 같이 존재할 수 있다. 소스 확산 콘택(114) 및 드레인 확산 콘택(115)이 게이트 스택(250)의 양 측면에 추가로 배치되어, finFET(103)이 상위 레벨 금속 상호접속을 위해 준비되게 한다.
도 2b는 기판 위에 배열되며 격리 유전체(130)에 의해 둘러싸이는 복수의 finFET 집단(220)을 역시 포함하는 IC 구조체(202)를 예시한다. IC 구조체(202)에 있어서, 고전압 게이트 길이 및 저전압 게이트 길이 양쪽 모두는 동일한 차원으로(예를 들어, x 축을 따라) 이루어진다. 각각의 finFET 집단(220)은, 제1 차원(예를 들어, x 축)을 따라 연장되도록 평행하게 배향되는 가장 긴 길이들을 갖는 복수의 비평면 반도체 바디(225)를 역시 포함한다. 비평면 반도체 바디들(225)은 복수의 finFET 집단(220)에 걸쳐 실질적으로 동일한 배향을 갖는다(예를 들어, 모두 서로 평행함). 도핑된 웰들(110)은 제2 차원(예를 들어, y 축)을 따라 서로 정렬되는 2개의 별개의 finFET 집단(220)의 일부인 한 쌍의 반도체 바디(121, 122)를 포괄한다. 도핑된 웰들은 적어도 하나의 finFET 집단(220)의 모든 비평면 반도체 바디를 포괄하도록 크기가 정해진 폭(w1)을 갖는다. 예를 들어 도 1a 내지 도 1c와 관련하여 실질적으로 위에서 설명된 바와 같이, 고전압 게이트 전극(140)은 격리 유전체(130) 위에 배치된다. 고전압 게이트 길이(Lg,HV)는 제1 차원으로(예를 들어, x 축을 따라) 연장된다. 예를 들어 도 1a 내지 도 1c와 관련하여 실질적으로 위에서 설명된 바와 같이, 소스 확산 콘택(114)은 반도체 바디(121) 내에, 상에 또는 위에 배치되고, 드레인 확산 콘택(115)은 반도체 바디(122) 내에, 상에 또는 위에 배치되어, 고전압 FET(102)가 상위 레벨 금속 상호접속을 위해 준비되게 한다. 도 2b에 도시된 예시적인 실시예에서, 한 쌍의 도핑된 웰(110) 외부의 finFET 집단들(220) 중 하나 이상은 비평면 반도체 바디들(225) 위에 배치된 게이트 스택(260)을 더 포함할 수 있다. 예시적인 실시예에서, 쇼트 채널 게이트 길이(Lg,LV)는 Lg,HV에 평행한 제1 차원으로(예를 들어, x 축을 따라) 역시 연장된다. 게이트 스택들(260)을 제조하는 아티팩트들일 수 있는 더미 게이트 스택들(261)은 도 2b에 예시된 바와 같이 존재할 수 있다. 소스 확산 콘택(114) 및 드레인 확산 콘택(115)이 게이트 스택(250)의 양 측면에 추가로 배치되어, finFET(103)이 상위 레벨 금속 상호접속을 위해 준비되게 한다.
도 2c는 예를 들어 고전압 동작 포인트에서의 더 큰 구동 전류 레벨들을 위해 도핑된 웰들이 하나보다 많은 쌍의 집단의 finFET 위에 연장되는 IC 구조체(203)를 예시한다. 이러한 예시적인 실시예에서, 한 쌍의 도핑된 웰(110) 각각은 3개의 finFET 집단(220) 위에 연장되고, 게이트 전극(140)은 도핑된 웰들(110)의 폭들 사이에 배치되어, 격리 유전체(130) 아래의 반도체 채널 영역을 제어한다. finFET(103)은 역시 한 쌍의 도핑된 웰(110)을 넘어 기판의 제2 영역에 제조될 수 있다. 도 2a 및 도 2b의 콘텍스트에서 설명된 다른 피처들 중 임의의 것은 업스케일링된 고전압 FET(102)에 직접적으로 적용될 수 있다.
도 2d는 도핑된 웰들(110)이 어느 하나의 평면 차원(x 또는 y)에서 정렬되지 않고, 고전압 FET(102)가 게이트 스택(260)의 폭 및 반도체 바디들(225)의 가장 긴 길이들 양쪽 모두에 평행하지 않은 방향으로 게이트 길이(Lg,HV)를 갖는 IC 구조체(204)를 예시한다. 이러한 예시적인 실시예에서, 고전압 게이트 길이(Lg,HV)는 finFET 집단들(220)의 어레이에서의 주어진 피치에 대해 달성될 수 있다.
고전압 FET들 및 이들을 finFET들과 함께 통합하는 IC 구조체들은 매우 다양한 기술들로 제조될 수 있다. 도 3은 하나의 예시적인 실시예에 따른, 고전압 FET 및 finFET 양쪽 모두를 포함하는 IC 구조체를 형성하기 위한 방법(301)을 예시하는 흐름도이다. 구체적으로 언급되지 않는 한, 방법(301)에서 제시된 동작들의 순서는 중요하지 않은데, 그 이유는 통상의 기술자가 동작 시퀀싱을 수정할 수 있기 때문이다. 방법(301)은 예를 들어 도 1a 내지 도 1c에 예시된 IC 구조체(101) 및/또는 도 2a 내지 도 2d에 예시된 IC 구조체들(201, 202, 203 또는 204)을 제조하기 위해 실시될 수 있다. 방법(301)의 콘텍스트에서 설명된 특정 동작들은, 유리한 실시예들에 따른, 방법(301)에서의 선택된 동작들이 수행됨에 따라 전개되는 고전압 FET 및 finFET의 단면도들인 도 4a 내지 도 4e와 관련하여 더 상세하게 설명된다. 도 1a, 도 1b, 도 1c, 도 2a, 도 2b, 도 2c, 도 2d에 도입된 참조 번호들은 도 4a 내지 도 4e에 예시된 대응하는 구조체들에 대해 유지된다.
방법(301)은 동작(310)에서 시작하는데, 여기서 비평면 반도체 바디들 및 주변 격리 유전체가 기판 위에 형성된다. 각각의 비평면 바디는 기판의 평면 표면 내로 에칭되는 "핀"일 수 있다. 반도체 바디 및 기판은 예를 들어 실질적으로 단결정질 실리콘, 또는 위에서 설명된 것들 중 임의의 것과 같이 트랜지스터의 형성에 적합한 임의의 다른 반도체 재료 시스템일 수 있다. 격리 유전체는 예를 들어 비평면 반도체 바디들 위에 퇴적되고, 비평면 반도체 바디들의 상부 표면으로 평탄화되고, 다음에 종래의 기술들을 이용하여 리세싱되어, 원하는 핀 z 높이를 노출시킬 수 있다. 도 4a에 예시된 예에서, 비평면 반도체 바디들(121 및 122)은 기판(105)으로부터 연장되고, 격리 유전체(130)는 기판(105)의 개재 길이 위에 배치된다. 제3 비평면 반도체 바디(123)가 기판(105)으로부터 연장되며, 또한 격리 유전체(130)에 의해 커버되는 기판(105)의 길이에 의해 분리된다.
동작(320)에서, 격리되는 도핑된 웰들이 기판에 형성될 수 있다. 예시적인 실시예에서, 도핑된 웰들은 적어도 한 쌍의 비평면 반도체 바디를 통해 주입함으로써 형성된다. 웰 불순물 종은 한 쌍의 반도체 바디 사이에 연장되는 격리 유전체의 일부를 통해 또한 주입될 수 있다. 대안적으로, 웰 도핑은 비평면 반도체 바디들 및/또는 격리 유전체의 형성 이전에 수행될 수 있다(즉, 동작들(310 및 320)의 시퀀스가 반전됨). 원하는 웰 도핑 프로파일(들)을 제공하기에 적합한 것으로 알려진 임의의 도핑 프로세스가 이용될 수 있다. 예를 들어, 하나 이상의 이온 주입 프로세스가 동작(310)에서 수행될 수 있다. 도 4b에 예시된 예에서, 반도체 바디들(121, 122)은 기판(105)의 전도형에 상보적인 유형의 불순물을 주입함으로써 도핑된다. 주입 동안, 반도체 바디들(121, 122)을 둘러싸는 기판(105)의 부분들은 격리되는 웰들의 윤곽을 그리기 위해 마스킹된다. 웰 주입 프로세스 동안, 마스크가 반도체 바디(123) 및 기판(105)의 주변 부분을 추가로 보호할 수 있다.
도 3을 참조하면, 동작(330)에서, 격리 유전체 위에서 한 쌍의 도핑된 웰 사이의 영역에 게이트 전극이 형성된다. 게이트 전극을 형성하기 위해서, 폴리실리콘과 같지만 이에 제한되지는 않는 재료가 격리 유전체 위에 퇴적되고 패터닝되어, 도핑된 웰들과 정렬된 상태로 하나 이상의 게이트 전극 피처를 형성한다. 화학 기상 증착(CVD) 또는 원자 층 퇴적(ALD)과 같지만 이에 제한되지는 않는 임의의 적합한 퇴적 기술이 이용될 수 있다. 하나의 예시적인 실시예에서, 폴리실리콘은 CVD에 의해 퇴적된다. 게이트 전극 재료를 패터닝하기 위해 임의의 적합한 이방성 에칭이 이용될 수 있다. 도 4c에 예시된 예시적인 실시예에서, finFET 게이트 대체 프로세스에서의 프리커서 구조체들인 희생 게이트 스택들(440)과 함께 게이트 전극(140)이 격리 유전체(130) 위에 형성된다. 특정 실시예들에서, 게이트 전극(140)의 형성과 함께, 게이트 전극(140)과 동일한 재료의 박막 저항기(도시되지 않음)가 게이트 전극(140)과 동시에 형성될 수 있다.
도 3을 참조하면, 동작(340)에서, 동작(330)에서 형성된 게이트 전극이 도핑된다. CMOS 고전압 구현예들을 위해 p형 또는 n형 도핑 프로세스 중 어느 하나 또는 양쪽 모두의 도핑 프로세스가 동작(330)에서 수행될 수 있다. 동작(330)에서 고전압 게이트 전극과 함께 박막 저항기가 또한 형성된 실시예들에 있어서, 박막 저항기가 또한 동작(340)에서 도핑되어, 원하는 시트 저항을 달성할 수 있다. 적어도 게이트 전극 내로 원하는 불순물 종을 주입하기 위해 임의의 알려진 마스킹 프로세스 및 이온 주입 프로세스가 이용될 수 있다. 추가 실시예에서, 게이트 전극의 도핑은 게이트 전극에 인접한 격리 유전체를 통하여 도핑된 웰들과 동일한 전도형의 불순물을 주입함으로써 격리되는 도핑된 웰들의 팁 부분들을 또한 동시에 형성할 수 있다. 예를 들어, 도 4d에 예시된 예시적인 실시예에서, 팁 부분들(111)은 도핑된 웰들(110)과 게이트 전극(140)의 에지들 사이의 기판(105)의 일부를 점유한다. 팁 부분들(111)은 고전압 FET와 연관된 접합 누설 및/또는 핫 캐리어 영향을 완화할 수 있는 경사형 접합(graded junction)을 제공하기 위해 도핑된 웰들(110)보다 기판(105)에서의 더 작은 깊이 및/또는 더 낮은 불순물 농도로 도핑될 수 있다. 게이트 전극(140) 및 팁 부분들(111)의 도핑은 적어도 비평면 반도체 바디(123)가 마스킹된 상태로 수행되어, 비평면 반도체 바디(123)의 전도형 및 전기적 격리를 유지할 수 있다.
도 3을 참조하면, 동작(350)에서, 비평면 반도체 바디들에 게이트 스택들 및 소스/드레인 영역들이 형성된다. finFET 위에 게이트 스택을 형성하기에 적합한 것으로 알려진 임의의 기술이 동작(350)에서 이용될 수 있다. finFET의 소스/드레인 영역들을 형성하기에 적합한 것으로 알려진 임의의 기술이 동작(350)에서 또한 이용될 수 있다. 도 4e에 예시된 예시적인 실시예에서, 게이트 대체 프로세스가 수행되는데, 여기서 반도체 채널 영역 위에 퇴적된 게이트 유전체 및 게이트 유전체 위에 배치된 게이트 전극을 포함하는 게이트 스택으로 희생 게이트 스택이 대체된다. 주변 유전체에 대해 선택적으로 그리고 게이트 전극(140)에 대해 선택적으로 희생 게이트 구조체들을 제거하기 위해 임의의 알려진 에칭 프로세스가 이용될 수 있다. 예를 들어, 희생 게이트들의 제거 동안 게이트 전극(140)(및 게이트 전극(140)과 함께 제조된 임의의 박막 저항기)을 보호하기 위해 마스크가 이용될 수 있다. 반도체 바디(123)의 채널 영역 위에는, 예를 들어 ALD와 같지만 이에 제한되지는 않는 퇴적 프로세스를 이용하여 finFET 게이트 유전체(145)가 퇴적된다. 이러한 퇴적은 반도체 바디들(121 및 122)의 일부 위에 finFET 게이트 유전체(145)를 또한 형성할 수 있다. finFET 게이트 유전체 위에는, 퇴적되는 재료에 종속하여, 물리 기상 증착(PVD), CVD 또는 ALD와 같지만 이에 제한되지는 않는 임의의 알려진 기술에 의해 하나 이상의 finFET 게이트 전극 재료(150)가 퇴적될 수 있다. 퇴적 프로세스가 자기-평탄화(self-planarizing)가 아닌 경우, CMP와 같은 평탄화 프로세스가 수행되어, 주변 유전체(도시되지 않음)의 상부 표면들을 노출시킬 수 있다. 도 4e에 예시된 바와 같이, 예시적인 실시예에서, 게이트 대체 프로세스는 고전압 FET(102)로 통합되는 반도체 바디들(121, 122) 위의 더미 게이트 스택들을 추가로 형성한다. 주입, 상승형 소스/드레인 반도체 재성장, 및/또는 매립형 소스/드레인 반도체 에칭 및 재성장과 같지만 이에 제한되지는 않는, finFET들에 적합한 것으로 알려진 임의의 기술을 이용하여 소스/드레인 영역들(107/108)이 또한 형성된다.
도 3을 참조하면, 방법(301)은 동작(360)에서 계속되는데, 여기서 동작(350)에서 형성된 소스/드레인 영역들에 대한 소스/드레인 확산 콘택들이 형성된다. 비평면 반도체 바디들(121, 122 및 123)의 조성에 적합한 것으로 알려진 임의의 콘택 금속화 프로세스(예를 들어, 양호한 옴 거동을 제공함)가 동작(360)에서 이용될 수 있다. 도 4e에 예시된 예시적인 실시예에서, 반도체 바디(121) 상에 확산 콘택들(114A 및 114B)이 랜딩된다. 확산 콘택들(115A, 115B)은 반도체 바디(122) 상에 랜딩된다. 소스 확산 콘택(114) 및 드레인 확산 콘택(115)은 반도체 바디(123) 상에 랜딩된다. 유리한 실시예에서, 확산 콘택들(114, 114A, 114B, 115, 115A 및 115B) 모두는 동시에 (예를 들어, 단일 마스킹 에칭으로) 그리고 동일한 금속이나 금속들로 형성된다.
도 3을 참조하면, 방법(301)은 동작(350)에서 계속되는데, 여기서 반도체 바디들(121 및 122) 각각에 대한 소스/드레인 확산 콘택들이 전기적으로 병렬로 상호접속된다. 예를 들어 도 4a에 예시된 예시적인 실시예에서, 확산 콘택들(114A, 114B)은 제1 웰 영역(110)에 결합된 하나의 트랜지스터 단자에 대한 2개의 콘택들로서 전기적으로 병렬로 상호접속될 수 있다. 마찬가지로, 확산 콘택들(115A, 115B)은 제2 웰 영역(110)에 결합된 하나의 트랜지스터 단자에 대한 2개의 콘택들로서 전기적으로 병렬로 상호접속될 수 있다. 소스 확산 콘택(114) 및 드레인 확산 콘택(115)은 임의의 종래의 인터커넥트 배열로 별개의 finFET 단자들로서 상호접속될 수 있다.
도 3의 설명을 완료하면, 방법(301)은, 동작(380)에서, 예를 들어 고전압 FET들의 단자들을 다른 고전압 FET들과, 그리고/또는 finFET들과, 그리고/또는 저항기들 등과 같은 다른 회로 요소들과 상호접속하는 백엔드 처리를 수행하여 IC의 완성으로 종료한다.
특히, 고전압 트랜지스터 아키텍처들 및 기술들은 위에서 설명된 실시예들 중 하나 이상에 적합한 복수의 고전압 FET를 모으는 고전압(HV) CMOS 회로를 형성하기 위해 수정가능하다. 예를 들어, p형 채널 영역, n형 웰들 및 n형 비평면 반도체 바디들을 갖는 제1 NMOS 고전압 FET는, n형 채널 영역, p형 웰들 및 p형 비평면 반도체 바디들을 갖는 PMOS 고전압 FET를 갖는 회로로 집적될 수 있다. 이러한 FET들 중 하나 이상은 NMOS, PMOS 또는 CMOS finFET들과 추가로 집적될 수 있다.
도 5는 모바일 컴퓨팅 플랫폼(1005) 및/또는 데이터 서버 머신(1006)이 본 발명의 하나 이상의 실시예에 따른 하나 이상의 고전압 FET를 포함하는 IC 구조체를 이용하는 시스템(1000)을 예시한다. 서버 머신(1006)은, 예를 들어 예시적인 실시예에서 패키징된 모놀리식 IC(1050)를 포함하는, 전자 데이터 처리를 위해 함께 네트워킹되고 랙 내에 배치되는 임의의 개수의 고성능 컴퓨팅 플랫폼을 포함하는 임의의 상용 서버일 수 있다. 모바일 컴퓨팅 플랫폼(1005)은, 전자 데이터 디스플레이, 전자 데이터 처리, 무선 전자 데이터 전송 등의 각각을 위해 구성된 임의의 휴대용 디바이스일 수 있다. 예를 들어, 모바일 컴퓨팅 플랫폼(1005)은 태블릿, 스마트폰, 랩톱 컴퓨터 등 중 임의의 것일 수 있으며, 디스플레이 스크린(예를 들어, 용량성, 유도성, 저항성 또는 광학 터치스크린), 칩-레벨 또는 패키지-레벨 집적 시스템(1010) 및 배터리(1015)를 포함할 수 있다.
확대도(1020)에 예시된 집적 시스템(1010) 내에 배치되든지 또는 서버 머신(1006) 내에 독립형의 패키징된 칩으로서 배치되든지 간에, 패키징된 모놀리식 IC(1050)는, 예를 들어 본 명세서의 다른 곳에서 설명된 바와 같이, 고전압 FET 및 finFET을 이용하는 메모리 칩(예를 들어, RAM) 또는 프로세서 칩(예를 들어, 마이크로프로세서, 멀티코어 마이크로프로세서 또는 그래픽 프로세서 등)을 포함한다. 모놀리식 IC(1050)는, 전력 관리 집적 회로(PMIC)(1030), 광대역 RF(무선) 송신기 및/또는 수신기(TX/RX)를 포함하는 RF(무선) 집적 회로(RFIC)(1025)(예를 들어, 디지털 기저대역을 포함하고, 아날로그 프론트 엔드 모듈은 송신 경로 상의 전력 증폭기 및 수신 경로 상의 저잡음 증폭기를 더 포함함), 및 그것의 제어기(1035) 중 하나 이상과 함께, 보드, 기판에 추가로 결합되거나 또는 SoC(1060)에 집적될 수 있다.
기능적으로, PMIC(1030)는 배터리 전력 조절, DC-DC 변환 등을 수행할 수 있으므로, 배터리(1015)에 결합된 입력, 및 다른 기능 모듈들에 결합되는 전류 공급을 제공하는 출력을 갖는다. 추가로 예시된 바와 같이, 예시적인 실시예에서, RFIC(1025)는, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, 롱 텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들뿐만 아니라, 3G, 4G, 5G 및 그 이상의 것으로 지정된 임의의 다른 무선 프로토콜들을 포함하지만 이에 제한되지는 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현하도록 안테나(도시되지 않음)에 결합된 출력을 갖는다. 대안적인 구현예들에서, 이러한 보드-레벨 모듈들 각각은 모놀리식 IC(1050)의 패키지 기판에 결합된 단일의 SOC IC 내에 또는 모놀리식 IC(1050)의 패키지 기판에 결합된 별개의 IC들 상에 집적될 수 있다. 특정 실시예들에서, 프로세서 IC, 메모리 IC, RFIC 또는 PMIC 중 적어도 하나는 본 명세서의 다른 곳에서 설명된 구조적 피처들 중 하나 이상을 갖는 고전압 FET를 통합하는 회로를 포함한다. 추가 실시예들에서, 프로세서 IC, 메모리 IC, RFIC 또는 PMIC 중 적어도 하나는 본 명세서의 다른 곳에서 설명된 구조적 피처들 중 하나 이상을 갖는 finFET과 고전압 FET를 통합하는 회로를 포함한다.
도 6은 본 개시내용의 적어도 일부 구현예들에 따라 배열된 컴퓨팅 디바이스(1100)의 기능 블록도이다. 컴퓨팅 디바이스(1100)는 예를 들어 플랫폼(1005) 또는 서버 머신(1006) 내부에서 발견될 수 있다. 디바이스(1100)는, 본 발명의 하나 이상의 실시예에 따른 고전압 FET를 더 통합할 수 있는 프로세서(1104)(예를 들어, 애플리케이션 프로세서)와 같지만 이에 제한되지는 않는 다수의 컴포넌트를 호스팅하는 마더보드(1102)를 더 포함한다. 프로세서(1104)는 마더보드(1102)에 물리적으로 그리고/또는 전기적으로 결합될 수 있다. 일부 예들에서, 프로세서(1104)는 프로세서(1104) 내에 패키징된 집적 회로 다이를 포함한다. 일반적으로, "프로세서" 또는 "마이크로프로세서"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 추가로 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
다양한 예들에서, 하나 이상의 통신 칩(1106)도 또한 마더보드(1102)에 물리적으로 그리고/또는 전기적으로 결합될 수 있다. 추가 구현예들에서, 통신 칩들(1106)은 프로세서(1104)의 일부일 수 있다. 그 애플리케이션들에 종속하여, 컴퓨팅 디바이스(1100)는, 마더보드(1102)에 물리적으로 그리고 전기적으로 결합될 수도 있고 결합되지 않을 수도 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서(crypto processor), 칩셋, 안테나, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 디바이스(예컨대, 하드 디스크 드라이브, 고체 상태 드라이브(SSD), 콤팩트 디스크(CD), DVD(digital versatile disk) 등) 등을 포함하지만, 이에 제한되지는 않는다.
통신 칩들(1106)은 컴퓨팅 디바이스(1100)로의/로부터의 데이터의 전송을 위한 무선 통신을 가능하게 할 수 있다. "무선"이라는 용어 및 그 파생어는, 비고체 매체를 통한 변조된 전자기 복사(modulated electromagnetic radiation)의 이용을 통하여 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 이용될 수 있다. 이 용어는, 연관된 디바이스들이 어떠한 와이어도 포함하지 않는다는 것을 암시하지는 않지만, 일부 실시예들에서 연관된 디바이스들은 그렇지 않을 수도 있다. 통신 칩들(1106)은, 본 명세서의 다른 곳에서 설명된 것들을 포함하지만 이에 제한되지는 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 논의된 바와 같이, 컴퓨팅 디바이스(1100)는 복수의 통신 칩(706)을 포함할 수 있다. 예를 들어, 제1 통신 칩은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용일 수 있으며, 제2 통신 칩은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용일 수 있다.
본 명세서에 제시된 특정 피처들은 다양한 구현예들을 참조하여 설명되었지만, 이러한 설명은 제한의 의미로 해석되는 것으로 의도되지는 않는다. 따라서, 본 명세서에 설명된 구현예들의 다양한 수정물들뿐만 아니라 다른 구현예들 - 이들은 본 개시내용이 속하는 본 기술분야의 통상의 기술자에게 명백함 - 은 본 개시내용의 사상 및 범위 내에 있는 것으로 간주된다.
본 발명은 이와 같이 설명된 실시예들에 제한되지는 않으며, 첨부 청구항들의 범위로부터 벗어나지 않으면서 수정 및 변경하여 실시될 수 있다는 점이 인식될 것이다. 위의 실시예들은 피처들의 특정 조합을 포함할 수 있다. 예를 들어:
하나 이상의 제1 실시예에서, 집적 회로(IC) 구조체는 기판의 제1 영역 위에 배치된 고전압 FET를 포함하고, 고전압 FET는 한 쌍의 비평면 반도체 바디 - 이러한 바디들 각각은 기판에서의 도핑된 웰로부터 연장되고, 채널 영역이 한 쌍의 비평면 반도체 바디 사이에 있으며, 도핑된 웰들을 분리함 - 를 포함한다. 고전압 FET는 비평면 반도체 바디들 중 제1 비평면 반도체 바디 내의 소스 영역을 포함한다. 고전압 FET는 비평면 반도체 바디들 중 제2 비평면 반도체 바디 내의 드레인 영역을 포함한다. 고전압 FET는 채널 영역 위에 배치된 게이트 스택을 포함한다.
제1 실시예의 전개에서, IC 구조체는 기판의 제2 영역 위에 배치된 비평면 FET를 더 포함한다. 비평면 FET는 제3 비평면 반도체 바디를 포함한다. 비평면 FET는, 제3 비평면 반도체 바디 내에 배치되며 제3 반도체 바디 내의 제2 채널 영역에 의해 분리되는 제2 소스 영역과 제2 드레인 영역을 포함한다. 비평면 FET는 제2 채널 영역 위에 배치된 제2 게이트 스택을 포함한다.
바로 위의 실시예의 전개에서, 고전압 FET는 한 쌍의 더미 게이트 스택을 더 포함한다. 제1 더미 게이트 스택은 반도체 바디들 중 제1 반도체 바디 위에 배치되고, 제2 더미 게이트 스택은 반도체 바디들 중 제2 반도체 바디 위에 배치된다. 더미 게이트 스택들 각각은 쇼트-채널 게이트 스택과 실질적으로 동일한 재료들을 포함한다.
위의 실시예의 전개에서, 소스 영역은 한 쌍의 비평면 반도체 바디 중 제1 비평면 반도체 바디 내의 한 쌍의 고농도로 도핑된 영역 중 하나이다. 드레인 영역은 한 쌍의 비평면 반도체 바디 중 제2 비평면 반도체 바디 내의 한 쌍의 고농도로 도핑된 영역 중 하나이다. 쇼트-채널 및 고전압 FET는 확산 콘택들을 더 포함하고, 확산 콘택들 중 하나는 제2 드레인 영역, 제2 소스 영역 및 고농도로 도핑된 영역들 각각 상에 랜딩한다.
제1 실시예의 전개에서, 채널 영역은 기판의 평면 부분이고, 게이트 스택은, 채널 영역 위에 배치되며 한 쌍의 비평면 반도체 바디를 추가로 둘러싸는 격리 유전체를 더 포함한다.
바로 위의 실시예의 전개에서, 게이트 스택은 격리 유전체 위에 배치되는 도핑된 폴리실리콘 전극을 포함한다. 제2 게이트 스택은 격리 유전체의 등가 산화물 두께(EOT)보다 더 낮은 등가 산화물 두께를 갖는 게이트 유전체, 및 금속 전극을 포함한다.
제1 실시예의 전개에서, 도핑된 웰들은 채널 영역의 전도형에 상보적인 제1 전도형을 갖는다. 한 쌍의 비평면 반도체 바디 중 제1 비평면 반도체 바디는 제1 전도형으로 도핑되며, 도핑된 웰들 중 제1 도핑된 웰에 전기적으로 접속된다. 한 쌍의 비평면 반도체 바디 중 제2 비평면 반도체 바디는 제1 전도형으로 도핑되며, 도핑된 웰들 중 제2 도핑된 웰에 전기적으로 접속된다.
제1 실시예의 전개에서, 소스 영역은 한 쌍의 비평면 반도체 바디 중 제1 비평면 반도체 바디 내의 한 쌍의 고농도로 도핑된 영역 중 하나이다. 드레인 영역은 한 쌍의 비평면 반도체 바디 중 제2 비평면 반도체 바디 내의 한 쌍의 고농도로 도핑된 영역 중 하나이다. 고전압 FET는 확산 콘택들을 더 포함하고, 확산 콘택들 중 하나는 고농도로 도핑된 영역들 각각 상에 랜딩한다.
제1 실시예의 전개에서, 고전압 FET는 한 쌍의 더미 게이트 스택을 더 포함하고, 제1 더미 게이트 스택은 반도체 바디들 중 제1 반도체 바디 위에 배치되고, 제2 더미 게이트 스택은 반도체 바디들 중 제2 반도체 바디 위에 배치된다.
하나 이상의 제2 실시예에서, 집적 회로(IC) 구조체는 기판 위에 배열된 복수의 비평면 반도체 바디 - 비평면 반도체 바디들은 평행하게 배향되고, 비평면 반도체 바디들의 가장 긴 길이들은 제1 차원을 따라 연장됨 - 를 포함한다. IC 구조체는 기판에 배치된 한 쌍의 도핑된 웰 - 웰들은 한 쌍의 반도체 바디를 포괄하고, 제1 차원 또는 제1 차원에 직교하는 제2 차원 중 어느 하나를 따라 서로 정렬됨 - 을 더 포함한다. IC 구조체는, 도핑된 웰들 위에 배치되며 복수의 비평면 반도체 바디를 둘러싸는 격리 유전체를 더 포함한다. IC 구조체는 격리 유전체 위에서 한 쌍의 도핑된 웰 사이에 배치된 게이트 전극 - 게이트 전극은, 웰들이 제2 차원으로 정렬되는 경우에는 제1 차원에서 게이트 길이(Lg)를 정의하고, 웰들이 제1 차원으로 정렬되는 경우에는 제2 차원에서 Lg를 정의함 - 을 더 포함한다. IC 구조체는 한 쌍의 반도체 바디 중 제1 반도체 바디 내의 소스 영역; 및 한 쌍의 반도체 바디 중 제2 반도체 바디 내의 드레인 영역을 더 포함한다.
제2 실시예의 전개에서, IC 구조체는, 한 쌍의 도핑된 웰 외부에 있는 기판의 영역에 배치된 비평면 반도체 바디들 중 제3 비평면 반도체 바디를 더 포함한다. IC 구조체는 제3 비평면 반도체 바디 위에 배치된 제2 게이트 전극을 더 포함한다. IC 구조체는 제3 비평면 반도체 바디 상에 랜딩하는 제2 소스 및 드레인 콘택을 더 포함한다.
제2 실시예의 전개에서, 기판 위에 배열된 복수의 반도체 바디 각각은 제2 차원으로 연장되는 기판의 제1 폭 위에서 이격되는 반도체 바디들의 집단 중 하나의 반도체 바디이다. 한 쌍의 도핑된 웰은 적어도 제1 폭 위에 연장되며, 제1 차원으로 서로 정렬된다. 제2 차원에서의 게이트 전극의 길이(Lg)는 적어도 제1 폭과 동일하다.
제2 실시예의 전개에서, 기판 위에 배열된 복수의 반도체 바디 각각은 제2 차원으로 연장되는 기판의 제1 폭 위에서 이격되는 반도체 바디들의 집단 중 하나의 반도체 바디이다. 한 쌍의 도핑된 웰은 적어도 제1 폭 위에 연장되며, 제2 차원으로 서로 정렬된다. 제2 차원에서의 게이트 전극의 길이(Lg)는 반도체 바디들의 가장 긴 길이들 이하이다.
하나 이상의 제3 실시예에서, 기판의 제1 부분 위에 고전압 전계 효과 트랜지스터(FET)를 제조하는 방법은, 주변 격리 유전체 위에 연장되는 비평면 반도체 바디들을 기판 위에 형성하는 단계를 포함한다. 이 방법은, 한 쌍의 반도체 바디를 통해 주입함으로써 기판에 별개의 도핑된 웰들을 형성하는 단계를 더 포함한다. 이 방법은 격리 유전체 위에서 도핑된 웰들 사이에 게이트 전극을 퇴적하는 단계를 더 포함한다. 이 방법은 도핑된 웰들에 전기적으로 결합되는 소스/드레인 영역들을 한 쌍의 반도체 바디에 형성하는 단계를 더 포함한다. 이 방법은 소스/드레인 영역들에 대한 확산 콘택들을 형성하는 단계를 더 포함한다.
바로 위의 실시예의 전개에서, 이 방법은 기판의 제2 부분 위에서 제2 영역에 비평면 FET를 형성하는 단계를 더 포함한다. 비평면 FET를 형성하는 단계는, 도핑된 웰들 외부에 있는 비평면 반도체 바디들 중 하나 이상의 비평면 반도체 바디 위에 게이트 스택을 형성하는 단계를 더 포함한다. 비평면 FET를 형성하는 단계는, 도핑된 웰들 외부에 있는 하나 이상의 비평면 반도체 바디에 제2 소스/드레인 영역들을 형성하는 단계를 더 포함한다. 비평면 FET를 형성하는 단계는 제2 소스/드레인 영역들에 대한 제2 확산 콘택들을 형성하는 단계를 더 포함한다.
위의 실시예의 전개에서, 이 방법은, 도핑된 웰들과 동일한 전도형의 불순물을 게이트 전극 내로 그리고 게이트 전극에 인접한 격리 유전체를 통해 주입함으로써, 게이트 전극을 도핑하고, 격리되는 도핑된 웰들의 팁 부분들을 형성하는 단계를 더 포함한다.
위의 실시예의 전개에서, 소스/드레인 영역들을 형성하는 단계는, 한 쌍의 반도체 바디 중 제1 반도체 바디에 제1 쌍의 소스/드레인 영역을 형성하고 한 쌍의 반도체 바디 중 제2 반도체 바디에 제2 쌍의 소스/드레인 영역을 형성하는 단계를 더 포함한다. 확산 콘택들을 형성하는 단계는, 제1 쌍의 소스/드레인 영역에 대한 제1 쌍의 소스/드레인 콘택을 형성하고 제2 쌍의 소스/드레인 영역에 대한 제2 쌍의 확산 콘택을 형성하는 단계를 더 포함한다. 이 방법은, 제1 쌍의 확산 콘택을 전기적으로 병렬로 상호접속하고 제2 쌍의 확산 콘택을 전기적으로 병렬로 상호접속하는 단계를 더 포함한다.
위의 방법의 전개에서, 도핑된 웰들 외부에 있는 비평면 반도체 바디들 중 하나 이상의 비평면 반도체 바디 위에 게이트 스택을 형성하는 단계는, 도핑된 웰들에 전기적으로 결합되는 한 쌍의 반도체 바디 각각 위에 더미 게이트 스택을 형성하는 단계를 더 포함한다.
하나 이상의 제4 실시예에서, 시스템 온 칩(SoC)은 프로세서 로직 회로를 포함한다. SoC는 프로세서 로직 회로에 결합된 메모리 회로를 포함한다. SoC는, 프로세서 로직 회로에 결합되며 라디오 송신 회로 및 라디오 수신기 회로를 포함하는 RF 회로를 포함한다. SoC는, DC 전력 공급을 수신하기 위한 입력, 및 프로세서 로직 회로, 메모리 회로 또는 RF 회로 중 적어도 하나에 결합된 출력을 포함하는 전력 관리 회로를 포함한다. RF 회로 또는 전력 관리 회로 중 적어도 하나는 연장형 드레인(extended drain) 전계 효과 트랜지스터(FET)를 포함하고, 이는 위의 실시예들 중 어느 하나의 집적 회로(IC) 구조체를 더 포함한다.
하나 이상의 제5 실시예에서, 시스템 온 칩(SoC)은 프로세서 로직 회로를 포함한다. SoC는 프로세서 로직 회로에 결합된 메모리 회로를 포함한다. SoC는, 프로세서 로직 회로에 결합되며 라디오 송신 회로 및 라디오 수신기 회로를 포함하는 RF 회로를 포함한다. SoC는, DC 전력 공급을 수신하기 위한 입력, 및 프로세서 로직 회로, 메모리 회로 또는 RF 회로 중 적어도 하나에 결합된 출력을 포함하는 전력 관리 회로를 포함한다. RF 회로 또는 전력 관리 회로 중 적어도 하나는 기판의 제1 영역 위에 배치된 고전압 FET를 포함한다. 고전압 FET는 기판에서의 도핑된 웰로부터 각각 연장되는 한 쌍의 비평면 반도체 바디 - 채널 영역이 한 쌍의 비평면 반도체 바디 사이에 있으며, 도핑된 웰들을 분리함 - 를 더 포함한다. 고전압 FET는 비평면 반도체 바디들 중 제1 비평면 반도체 바디 내의 소스 영역을 더 포함한다. 고전압 FET는 비평면 반도체 바디들 중 제2 비평면 반도체 바디 내의 드레인 영역을 더 포함한다. 고전압 FET는 채널 영역 위에 배치된 게이트 스택을 더 포함한다.
제5 실시예의 전개에서, RF 회로 또는 전력 관리 회로 중 적어도 하나는 기판의 제2 영역 위에 배치된 비평면 FET를 포함한다. 비평면 FET는 제3 비평면 반도체 바디를 더 포함한다. 비평면 FET는, 제3 비평면 반도체 바디 내에 배치되며 제2 채널 영역에 의해 분리되는 제2 소스 영역과 제2 드레인 영역을 더 포함한다. 비평면 FET는 제2 채널 영역 위에 배치된 제2 게이트 스택을 더 포함한다.
바로 위의 실시예의 전개에서, 소스 영역은 한 쌍의 비평면 반도체 바디 중 제1 비평면 반도체 바디 내의 한 쌍의 고농도로 도핑된 영역 중 하나이다. 드레인 영역은 한 쌍의 비평면 반도체 바디 중 제2 비평면 반도체 바디 내의 한 쌍의 고농도로 도핑된 영역 중 하나이다. 쇼트-채널 및 고전압 FET는 확산 콘택들을 더 포함하고, 확산 콘택들 중 하나는 제2 드레인 영역, 제2 소스 영역 및 고농도로 도핑된 영역들 각각 상에 랜딩한다.
제1 실시예의 전개에서, 한 쌍의 비평면 반도체 바디는 기판 위에 배열된 더 큰 복수의 비평면 반도체 바디 내에 있고, 비평면 반도체 바디들은 평행하게 배향되고, 비평면 반도체 바디들의 가장 긴 길이들은 제1 차원을 따라 연장된다. 도핑된 웰들은 한 쌍의 반도체 바디를 포괄하고, 제1 차원 또는 제1 차원에 직교하는 제2 차원 중 어느 하나를 따라 서로 정렬된다. 게이트 전극은, 도핑된 웰들이 제2 차원으로 정렬되는 경우에는 제1 차원에서 게이트 길이(Lg)를 정의하고, 웰들이 제1 차원으로 정렬되는 경우에는 제2 차원에서 Lg를 정의한다.
바로 위의 실시예의 실시예의 전개에서, 기판 위에 배열된 복수의 반도체 바디 각각은 반도체 바디들의 집단 중 하나의 반도체 바디이고, 각각의 집단은 제2 차원으로 연장되는 기판의 제1 폭 위에서 이격된다. 한 쌍의 도핑된 웰은 적어도 제1 폭 위에 연장되며, 제1 차원으로 서로 정렬된다. 제2 차원에서의 게이트 전극의 길이(Lg)는 적어도 제1 폭과 동일하다.
위의 실시예의 전개에서, 기판 위에 배열된 복수의 반도체 바디 각각은 반도체 바디들의 집단 중 하나의 반도체 바디이고, 각각의 집단은 제2 차원으로 연장되는 기판의 제1 폭 위에서 이격된다. 한 쌍의 도핑된 웰은 적어도 제1 폭 위에 연장되며, 제2 차원으로 서로 정렬된다. 제2 차원에서의 게이트 전극의 길이(Lg)는 반도체 바디들의 가장 긴 길이들 이하이다.
그러나, 위의 실시예들은 이와 관련하여 제한되지는 않고, 다양한 구현예들에서, 위의 실시예들은 이러한 피처들의 서브세트만을 행하는 것, 이러한 피처들의 상이한 순서를 행하는 것, 이러한 피처들의 상이한 조합을 행하는 것, 및/또는 명시적으로 열거된 피처들 외에 부가적인 피처들을 행하는 것을 포함할 수 있다. 그러므로, 본 발명의 범위는, 첨부 청구항들을 참조하여, 이러한 청구항들에 부여된 것에 대한 등가물들의 전체 범위와 함께 결정되어야 한다.

Claims (21)

  1. 집적 회로(IC) 구조체로서,
    복수의 비평면 반도체 바디; 및
    기판의 제1 영역 위에 배치된 고전압 FET를 포함하고,
    상기 고전압 FET는,
    상기 비평면 반도체 바디들 중 제1 비평면 반도체 바디 및 제2 비평면 반도체 바디 - 상기 제1 및 제2 비평면 반도체 바디들 각각은 상기 기판에서의 도핑된 웰로부터 연장되고, 제1 채널 영역이 상기 제1 비평면 반도체 바디와 상기 제2 비평면 반도체 바디 사이에 있으며, 도핑된 웰들을 분리함 -;
    상기 비평면 반도체 바디들 중 상기 제1 비평면 반도체 바디 내의 제1 소스 영역 및 제2 소스 영역;
    상기 비평면 반도체 바디들 중 상기 제2 비평면 반도체 바디 내의 제1 드레인 영역 및 제2 드레인 영역; 및
    상기 제1 채널 영역 위에 배치된 제1 게이트 스택
    을 포함하는 IC 구조체.
  2. 제1항에 있어서,
    상기 기판의 제2 영역 위에 배치된 비평면 FET를 더 포함하고,
    상기 비평면 FET는,
    제3 비평면 반도체 바디;
    상기 제3 비평면 반도체 바디 내에 배치되며 상기 제3 비평면 반도체 바디 내의 제2 채널 영역에 의해 분리되는 제3 소스 영역과 제3 드레인 영역; 및
    상기 제2 채널 영역 위에 배치된 제2 게이트 스택
    을 포함하는 IC 구조체.
  3. 제2항에 있어서,
    상기 제1 채널 영역은 상기 기판의 평면 부분이고,
    상기 제1 게이트 스택은, 상기 제1 채널 영역 위에 배치되며 상기 제1 및 제2 비평면 반도체 바디들을 추가로 둘러싸는 격리 유전체를 더 포함하는 IC 구조체.
  4. 제3항에 있어서,
    상기 제1 게이트 스택은 상기 격리 유전체 위에 배치되는 도핑된 폴리실리콘 전극을 포함하고,
    상기 제2 게이트 스택은 상기 격리 유전체의 등가 산화물 두께(equivalent oxide thickness)(EOT)보다 더 낮은 등가 산화물 두께를 갖는 게이트 유전체, 및 금속 전극을 포함하는 IC 구조체.
  5. 제1항에 있어서,
    상기 도핑된 웰들은 상기 제1 채널 영역의 전도형에 상보적인 제1 전도형을 갖고,
    상기 비평면 반도체 바디들 중 상기 제1 비평면 반도체 바디는 상기 제1 전도형으로 도핑되며, 상기 도핑된 웰들 중 제1 도핑된 웰에 전기적으로 접속되고,
    상기 비평면 반도체 바디들 중 상기 제2 비평면 반도체 바디는 상기 제1 전도형으로 도핑되며, 상기 도핑된 웰들 중 제2 도핑된 웰에 전기적으로 접속되는 IC 구조체.
  6. 제1항에 있어서,
    상기 고전압 FET는 확산 콘택들을 더 포함하고, 상기 확산 콘택들 중 개개의 것들은 상기 제1 및 제2 소스 영역들 및 상기 제1 및 제2 드레인 영역들 중 개개의 것들 상에 랜딩(landing)하는 IC 구조체.
  7. 제1항에 있어서,
    상기 고전압 FET는 한 쌍의 더미 게이트 스택을 더 포함하고, 제1 더미 게이트 스택은 상기 비평면 반도체 바디들 중 상기 제1 비평면 반도체 바디 위에 배치되고, 제2 더미 게이트 스택은 상기 비평면 반도체 바디들 중 상기 제2 비평면 반도체 바디 위에 배치되는 IC 구조체.
  8. 제2항에 있어서,
    상기 고전압 FET는 한 쌍의 더미 게이트 스택을 더 포함하고, 제1 더미 게이트 스택은 상기 비평면 반도체 바디들 중 상기 제1 비평면 반도체 바디 위에 배치되고, 제2 더미 게이트 스택은 상기 비평면 반도체 바디들 중 상기 제2 비평면 반도체 바디 위에 배치되고, 상기 더미 게이트 스택들 각각은 상기 제2 게이트 스택과 동일한 재료들을 포함하는 IC 구조체.
  9. 제2항에 있어서,
    상기 고전압 FET 및 상기 비평면 FET 각각은 확산 콘택들을 더 포함하고, 상기 확산 콘택들 중 개개의 것들은 상기 제1 및 제2 소스 영역들 및 상기 제1 및 제2 드레인 영역들 중 개개의 것들 상에 랜딩하는 IC 구조체.
  10. 집적 회로(IC) 구조체로서,
    기판 위에 배열된 복수의 비평면 반도체 바디 - 상기 비평면 반도체 바디들은 평행하게 배향되고, 상기 비평면 반도체 바디들의 가장 긴 길이들은 제1 차원을 따라 연장됨 -;
    상기 기판에 배치된 한 쌍의 도핑된 웰들 - 상기 웰들은 상기 비평면 반도체 바디들 중 제1 비평면 반도체 바디 및 제2 비평면 반도체 바디를 포괄(encompassing)하고, 상기 제1 차원 또는 상기 제1 차원에 직교하는 제2 차원 중 어느 하나를 따라 서로 정렬됨 -;
    상기 도핑된 웰들 위에 배치되며 상기 복수의 비평면 반도체 바디를 둘러싸는 격리 유전체;
    상기 격리 유전체 위에서 상기 한 쌍의 도핑된 웰들 사이에 배치된 제1 게이트 전극 - 상기 제1 게이트 전극은, 상기 웰들이 상기 제2 차원으로 정렬되는 경우에는 상기 제1 차원에서 게이트 길이(Lg)를 정의하고, 상기 웰들이 상기 제1 차원으로 정렬되는 경우에는 상기 제2 차원에서 상기 Lg를 정의함 -;
    상기 비평면 반도체 바디들 중 상기 제1 비평면 반도체 바디 내의 제1 소스 영역 및 제2 소스 영역; 및
    상기 비평면 반도체 바디들 중 상기 제2 비평면 반도체 바디 내의 제1 드레인 영역 및 제2 드레인 영역
    을 포함하는 IC 구조체.
  11. 제10항에 있어서,
    상기 한 쌍의 도핑된 웰들 외부에 있는 상기 기판의 영역에 배치된 상기 비평면 반도체 바디들 중 제3 비평면 반도체 바디;
    상기 제3 비평면 반도체 바디 위에 배치된 제2 게이트 전극; 및
    상기 제3 비평면 반도체 바디 상에 랜딩하는 제2 소스 및 드레인 콘택
    을 더 포함하는 IC 구조체.
  12. 제10항에 있어서,
    상기 기판 위에 배열된 상기 복수의 반도체 바디 각각은 상기 제2 차원으로 연장되는 상기 기판의 제1 폭 위에서 이격되는 반도체 바디들의 집단(gang) 중 하나의 반도체 바디이고,
    상기 한 쌍의 도핑된 웰들은 적어도 상기 제1 폭 위에 연장되며, 상기 제1 차원으로 서로 정렬되고,
    상기 제2 차원에서의 상기 제1 게이트 전극의 길이(Lg)는 적어도 상기 제1 폭과 동일한 IC 구조체.
  13. 제10항에 있어서,
    상기 기판 위에 배열된 상기 복수의 반도체 바디 각각은 상기 제2 차원으로 연장되는 상기 기판의 제1 폭 위에서 이격되는 반도체 바디들의 집단 중 하나의 반도체 바디이고,
    상기 한 쌍의 도핑된 웰들은 적어도 상기 제1 폭 위에 연장되며, 상기 제2 차원으로 서로 정렬되고,
    상기 제2 차원에서의 상기 제1 게이트 전극의 길이(Lg)는 상기 반도체 바디들의 가장 긴 길이들 이하인 IC 구조체.
  14. 기판의 제1 부분 위에 고전압 전계 효과 트랜지스터(FET)를 제조하는 방법으로서,
    주변 격리 유전체 위에 연장되는 비평면 반도체 바디들을 기판 위에 형성하는 단계;
    상기 비평면 반도체 바디들 중 제1 비평면 반도체 바디 및 제2 비평면 반도체 바디를 통해 주입함으로써 상기 기판에 별개의 도핑된 웰들을 형성하는 단계;
    상기 격리 유전체 위에서 상기 도핑된 웰들 사이에 게이트 전극을 퇴적하는 단계;
    상기 도핑된 웰들에 전기적으로 결합되는 소스/드레인 영역들을 상기 비평면 반도체 바디들 중 상기 제1 비평면 반도체 바디 및 상기 제2 비평면 반도체 바디에 형성하는 단계 - 상기 소스/드레인 영역들은 상기 비평면 반도체 바디들 중 상기 제1 비평면 반도체 바디 내의 제1 소스 영역 및 제2 소스 영역, 그리고 상기 비평면 반도체 바디들 중 상기 제2 비평면 반도체 바디 내의 제1 드레인 영역 및 제2 드레인 영역을 포함함 - ; 및
    상기 소스/드레인 영역들에 대한 확산 콘택들을 형성하는 단계
    를 포함하는 방법.
  15. 제14항에 있어서,
    상기 기판의 제2 부분 위에서 제2 영역에 비평면 FET를 형성하는 단계를 더 포함하고,
    상기 비평면 FET를 형성하는 단계는,
    상기 도핑된 웰들 외부에 있는 상기 비평면 반도체 바디들 중 하나 이상의 비평면 반도체 바디 위에 게이트 스택을 형성하는 단계;
    상기 도핑된 웰들 외부에 있는 상기 하나 이상의 비평면 반도체 바디에 제2 소스/드레인 영역들을 형성하는 단계; 및
    상기 제2 소스/드레인 영역들에 대한 제2 확산 콘택들을 형성하는 단계
    를 더 포함하는 방법.
  16. 제14항에 있어서,
    상기 도핑된 웰들과 동일한 전도형의 불순물을 상기 게이트 전극 내로 그리고 상기 게이트 전극에 인접한 상기 격리 유전체를 통해 주입함으로써, 상기 게이트 전극을 도핑하고, 격리되는 상기 도핑된 웰들의 팁 부분들(tip portions)을 형성하는 단계를 더 포함하는 방법.
  17. 제14항에 있어서,
    상기 확산 콘택들을 형성하는 단계는, 상기 제1 및 제2 소스 영역들에 대한 제1 쌍의 확산 콘택들을 형성하고 상기 제1 및 제2 드레인 영역들에 대한 제2 쌍의 확산 콘택들을 형성하는 단계를 더 포함하고,
    상기 방법은, 상기 제1 쌍의 확산 콘택들을 전기적으로 병렬로(in electrical parallel) 상호접속하고 상기 제2 쌍의 확산 콘택들을 전기적으로 병렬로 상호접속하는 단계를 더 포함하는 방법.
  18. 제15항에 있어서,
    상기 도핑된 웰들 외부에 있는 상기 비평면 반도체 바디들 중 하나 이상의 비평면 반도체 바디 위에 게이트 스택을 형성하는 단계는, 상기 도핑된 웰들에 전기적으로 결합되는 상기 비평면 반도체 바디들 중 상기 제1 및 제2 비평면 반도체 바디들 각각 위에 더미 게이트 스택을 형성하는 단계를 더 포함하는 방법.
  19. 시스템 온 칩(SoC)으로서,
    프로세서 로직 회로;
    상기 프로세서 로직 회로에 결합된 메모리 회로;
    상기 프로세서 로직 회로에 결합되며, 라디오 송신 회로 및 라디오 수신기 회로를 포함하는 RF 회로; 및
    DC 전력 공급을 수신하기 위한 입력, 및 상기 프로세서 로직 회로, 상기 메모리 회로 또는 상기 RF 회로 중 적어도 하나에 결합된 출력을 포함하는 전력 관리 회로
    를 포함하고,
    상기 RF 회로 또는 상기 전력 관리 회로 중 적어도 하나는 제1항의 고전압 FET를 포함하는 SoC.
  20. 제19항에 있어서,
    상기 RF 회로 또는 상기 전력 관리 회로 중 적어도 하나는 상기 기판의 제2 영역 위에 배치된 비평면 FET를 포함하고,
    상기 비평면 FET는,
    제3 비평면 반도체 바디;
    상기 제3 비평면 반도체 바디 내에 배치되며 제2 채널 영역에 의해 분리되는 제3 소스 영역과 제3 드레인 영역; 및
    상기 제2 채널 영역 위에 배치된 제2 게이트 스택
    을 더 포함하는 SoC.
  21. 제20항에 있어서,
    상기 고전압 FET 및 상기 비평면 FET 각각은 확산 콘택들을 더 포함하고, 상기 확산 콘택들 중 개개의 것들은 상기 제1 및 제2 소스 영역들 및 상기 제1 및 제2 드레인 영역들 중 개개의 것들 상에 랜딩하는 SoC.
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