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CN116314186A - 半导体装置及其制作方法 - Google Patents

半导体装置及其制作方法 Download PDF

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CN116314186A
CN116314186A CN202111562477.5A CN202111562477A CN116314186A CN 116314186 A CN116314186 A CN 116314186A CN 202111562477 A CN202111562477 A CN 202111562477A CN 116314186 A CN116314186 A CN 116314186A
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CN
China
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region
substrate
dielectric layer
semiconductor device
voltage region
Prior art date
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Pending
Application number
CN202111562477.5A
Other languages
English (en)
Inventor
许智凯
傅思逸
林毓翔
林建廷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Microelectronics Corp
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to US17/668,393 priority patent/US20230197718A1/en
Priority to TW111130390A priority patent/TW202339268A/zh
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Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开一种半导体装置及其制作方法，半导体装置包括基底、第一晶体管、第二晶体管以及第三晶体管。基底包括高压区、中压区以及低压区。第一晶体管设置在该高压区内并包括第一栅极介电层以及第一栅极电极。第二晶体管，设置在该低压区内并包括多个鳍状结构以及第二栅极电极。第三晶体管，设置在该中压区内并包括第三栅极介电层以及第三栅极电极，其中该第一栅极电极的最顶表面、该第二栅极电极的最顶表面以及该第三栅极电极的最顶表面相互齐平。

Description

半导体装置及其制作方法
技术领域
本发明涉及一种半导体装置及其制作方法，特别是涉及一种同时具有高压(high-voltage,HV)元件、中压(medium-voltage,MV)元件以及低压(low-voltage,LV)元件的半导体装置及其制作方法。
背景技术
以目前的半导体技术水准，业界已能将控制电路、存储器、低压操作电路以及高压操作电路及元件同时整合制作在单一芯片上，由此降低成本，同时提高操作效能，其中如垂直扩散金属氧化物半导体(vertical double-diffusion metal-oxide-semiconductor,VDMOS)、绝缘栅极双载流子晶体管(insulated gate bipolar transistor,IGBT)以及横向扩散金属氧化物半导体(lateral-diffusion metal-oxide-semiconductor,LDMOS)等制作在芯片内的高压元件，由于具有较佳的切换效率(power switching efficiency)，而广为应用。如熟悉该项技术者所知，前述的高压元件往往被要求能够承受较高的击穿电压，并且能在较低的阻值下操作。
另外，随着半导体元件的尺寸越来越小，晶体管的制作工艺步骤也有许多的改进，以制造出体积小而高品质的晶体管。举例来说，非平面(non-planar)式场效晶体管元件，例如鳍状场效晶体管(fin field effect transistor,FinFET)元件俨然已取代平面式场效晶体管成为目前的主流发展趋势。然而，随着设备尺寸的不断减小，在同一半导体装置同时设置高压元件以及鳍状场效晶体管元件变得更加困难，并且其制作工艺也面临许多限制与挑战。
发明内容
本发明的一目的在于提供一种半导体装置，其中，高压元件以及中压元件部分埋入基底直至与低压元件的鳍部的底面或顶面齐高。如此，高压元件、中压元件以及低压元件可具有齐高的最顶顶面(topmost surface)，以避免形成深浅不一的浅沟槽隔离，或是在后续制作工艺中衍生严重的负载效应(loading effect)，故有利于提升半导体装置的整体效能。
本发明的一目的在于提供一种半导体装置的制作方法，是整合高压元件、中压元件以及低压元件的制作工艺，进而可在制作工艺简化的前提下同时形成高压元件、中压元件以及低压元件。此外，所形成的高压元件、中压元件以及低压元件可具有齐高的最顶顶面，以避免形成深浅差异较大的浅沟槽隔离，或是在后续制作工艺中衍生严重的负载效应。
为达上述目的，本发明提供一种半导体装置，包括基底、第一晶体管、第二晶体管以及第三晶体管。该基底包括高压区、中压区以及低压区。该第一晶体管，设置在该高压区内，包括第一栅极介电层，设置在该基底的第一平面，以及第一栅极电极，设置在该第一栅极介电层上。该第二晶体管，设置在该低压区内，包括多个鳍状结构，突出于该基底的第二平面，以及第二栅极电极，跨设于该些鳍状结构。该第三晶体管，设置在该中压区内，包括第三栅极介电层，设置在该基底的第三平面，以及第三栅极电极，设置在该第三栅极介电层上。该第一栅极电极的最顶表面、该第二栅极电极的最顶表面以及该第三栅极电极的最顶表面相互齐平。
为达上述目的，本发明提供一种半导体装置，包括基底、两个第一掺杂区、第一栅极电极、第二掺杂区、第二栅极电极、多个鳍状结构、第三栅极电极以及多个浅沟槽隔离。该基底包括高压区、中压区以及低压区。该些第一掺杂区设置于该基底内并位于该高压区，该些第一掺杂区相互平行地沿着第一方向延伸。该第一栅极电极设置于该基底上并位于该高压区，并位于该些第一掺杂区之间。该第二掺杂区设置于该基底内并位于该中压区，该第二掺杂区沿着该第一方向延伸。该第二栅极电极设置于该基底上并位于该中压区，该第二栅极电极部分覆盖该第二掺杂区。该些鳍状结构设置于该基底内并位于该低压区，该些鳍状结构相互平行地沿着该第一方向延伸。该第三栅极电极设置于该基底上并位于该低压区，该第三栅极电极延伸于垂直该第一方向的第二方向上并横跨该些鳍状结构。该些浅沟槽隔离设置于该基底内以分别环绕该些第一掺杂区、该第二掺杂区以及该些鳍状结构。
为达上述目的，本发明提供一种半导体装置的形成方法，包括以下步骤。首先，提供基底，该基底包括高压区、中压区以及低压区，然后，在该高压区内形成第一晶体管，其中该第一晶体管包括第一栅极介电层，形成在该基底的第一平面，以及第一栅极电极形成在该第一栅极介电层上。接着，在该低压区内形成第二晶体管，其中该第二晶体管包括多个鳍状结构，突出于该基底的第二平面，以及第二栅极电极，跨设于该些鳍状结构。而后，在该中压区内形成第三晶体管，其中该第三晶体管包括第三栅极介电层，形成在该基底的第三平面，以及第三栅极电极，形成在该第三栅极介电层上。该第一栅极电极的最顶表面、该第二栅极电极的最顶表面以及该第三栅极电极的最顶表面相互齐平。
附图说明
图1至图16为本发明第一实施例中半导体装置的制作方法的示意图，其中：
图1为一半导体装置于进行氧化处理制作工艺后的剖面示意图；
图2为一半导体装置于进行蚀刻制作工艺后的剖面示意图；
图3为一半导体装置于形成掩模图案后的剖面示意图；
图4为一半导体装置于形成鳍状结构后的剖面示意图；
图5为一半导体装置于进行鳍状结构切割制作工艺后的剖面示意图；
图6为一半导体装置于形成介电层后的剖面示意图；
图7为一半导体装置于进行蚀刻制作工艺后的剖面示意图；
图8为一半导体装置于进行离子注入制作工艺后的剖面示意图；
图9为一半导体装置于形成掩模结构暴露高压区后的剖面示意图；
图10为一半导体装置于高压区形成栅极介电层后的剖面示意图；
图11为一半导体装置于进行另一离子注入制作工艺后的剖面示意图；
图12为一半导体装置于进行再一离子注入制作工艺后的剖面示意图；
图13为一半导体装置于中压区形成栅极介电层后的剖面示意图；
图14为一半导体装置于低压区进行蚀刻制作工艺后的剖面示意图；
图15为一半导体装置于低压区形成栅极介电层后的剖面示意图；以及
图16为一半导体装置于形成栅极电极后的剖面示意图；
图17为本发明第二实施例中半导体装置的剖面示意图；
图18至图19为本发明第三实施例中半导体装置的示意图，其中：
图18为第三实施例中半导体装置的剖面示意图；以及
图19为第三实施例中半导体装置的俯视示意图。
主要元件符号说明
100 块状基底
100a 第一区
100b 及第二区
101 部分
101a 氧化层
102 表面
103 表面
110 掩模结构
111 第一掩模层
113 第二掩模层
120 掩模结构
120a 开口
120b 掩模图案
121 第一掩模层
123 第二掩模层
125 第三掩模层
131 牺牲层
133 间隙壁
140 介电层
140a、140b 顶面
150 掩模层
160 掩模结构
161 第一掩模层
162 开口
163 第二掩模层
170、180、190 掩模层
182 开口
200 基底
200H 高压区
200M 中压区
200L 低压区
203、204、205 平面
210 掺杂区
211、213 沟槽
220 掺杂区
222、226 沟槽
224 鳍状结构
224a 鳍部
230、250、260 晶体管
231、251、261 掺杂区
233、253、263 栅极介电层
233a 顶面
235、255、265 栅极电极
253a 顶面
241、242、243 浅沟槽隔离
300、400、500 半导体装置
430 晶体管
433 栅极介电层
433 栅极电极
501 防护结构
501a 第一部分
501b 第二部分
D1 第一方向
D2 第二方向
E1、E2、E3 蚀刻制作工艺
H1 高度差、高度
H2 高度差
H3 高度
P1、P2、P3 离子注入制作工艺
T1、T2、T3 厚度
W1、W2、W3 宽度
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。并且，在不脱离本发明的精神下，下文所描述的不同实施例中的技术特征彼此间可以被置换、重组、混合，以构成其他的实施例。
本发明是涉及了一种半导体装置的制作方法，其整合高压(high voltage,HV)元件、中压(medium voltage,MV)元件以及低压(low voltage,LV)元件的制作方法，其中该高压元件例如是指起始电压介于10伏特(V)至20伏特之间的半导体晶体管、该中压元件例如是指起始电压介于5伏特至10伏特之间的半导体晶体管、该低压元件例如是指起始电压介于0.5伏特至1伏特之间的半导体晶体管，但不以此为限。请参阅图1至图16，其为依据本发明第一实施例中半导体装置的制作方法的示意图。
首先，请参照图1所示，提供块状基底100，其例如包含硅基底(siliconsubstrate)、外延硅(epitaxial silicon substrate)基底、含硅基底(siliconcontaining substrate)或硅覆绝缘(silicon-on-insulator,SOI)基底等，但不以此为限。块状基底100至少具有第一区100a以及第二区100b，两区例如是相邻设置，如图1所示。然而，在另一实施例中，块状基底100的第一区100a以及第二区100b之间还可进一步设置其他区域。
接着，在块状基底100上形成掩模结构110，覆盖第二区100b的表面102而暴露出第一区100a，并且，通过掩模结构110进行氧化处理制作工艺，例如是热氧化处理(thermaloxidation)制作工艺，其中，掩模结构110例如包括由下而上依序堆叠的第一掩模层111(例如包括氧化硅)以及第二掩模层113(例如包括氮化硅)，但不以此为限。需注意的是，在进行该热氧化处理制作工艺时，是通入氧气与暴露的第一区100a进行氧化反应，使得块状基底100的一部分101(例如包括硅)可与氧气反应而形成体积较大的氧化层101a(例如包括氧化硅)，其中，块状基底100的部分101例如具有高度H1，例如是约为300至500埃(angstroms,
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)，但不以此为限。如此，部分的氧化层101a可埋设于块状基底100内，而另一部分的氧化层101a则可突出于块状基底100的最顶表面102，如图1所示。
如图2所示，在移除掩模结构110后，选择性地进行蚀刻制作工艺，完全移除氧化层101a，使得块状基底100在第一区100a内具有相对较低的表面103。换言之，通过移除氧化层101a可使得块状基底100在第一区100a内的最顶表面103以及第二区100b内的最顶表面102之间存在明显的高度差H1，例如是约为300至500埃，但不以此为限。然后，如图3至图4所示，通过自对准双重图案化(self-aligned double patterning,SADP)制作工艺或自对准反向图案化(self-aligned reverse patterning,SARP)制作工艺，在块状基底100的第二区100b内形成多个鳍状结构224。
细部来说，鳍状结构224的形成方式包括但不限定以下步骤，首先，在块状基底100的上形成掩模结构120，整体性地覆盖第一区100a内的最顶表面103以及第二区100b内的最顶表面102；接着，通过光刻及蚀刻制作工艺在第一区100a形成整体覆盖第一区100a的牺牲层131，并在第二区100b内形成多个图案化牺牲层(未绘示)，位于掩模结构120上，其中，掩模结构120例如包括由下而上依序堆叠的第一掩模层121(例如包括氧化硅)、第二掩模层123(例如包括氮化硅)以及第三掩模层125(例如包括氧化硅)，但不以此为限。然后，依序进行沉积及蚀刻制作工艺，以在牺牲层131的侧壁形成间隙壁133，并且，在各该图案化牺牲层的侧壁形成间隙壁(未绘示)。后续，先形成一掩模层(未绘示)盖住第一区100a内的牺牲层131以及间隙壁133，通过该掩模层移除第二区100b内的该图案化牺牲层，再通过第二区100b内的该间隙壁进行另一蚀刻制作工艺，使得该间隙壁的图案可被转移至下方掩模结构120，形成多个贯穿第三掩模层125以及第二掩模层123的开口120a，同时定义出多个掩模图案120b，如图3所示。另一方面，在掩模图案120b形成后，可完全移除该掩模层，以暴露出位于第一区100a内的图案化牺牲层131以及间隙壁133。
如图4所示，继续进行再一蚀刻制作工艺，将第二区100b内的掩模图案120b的图案转移至下方的基底200中，而于第二区100b内形成多个沟槽(shallow trench)222，同时定义出鳍状结构224以及位于鳍状结构224之间的平面204。另一方面，在该再一蚀刻制作工艺进行时，位于第一区100a内的图案化牺牲层131以及间隙壁133可一并被移除，而位于第一区100a内的掩模结构120则并未被蚀刻，仍然完整地覆盖于块状基底100上，如图4所示。在一实施例中，还可于鳍状结构224形成之前，分别于块状基底100的第一区100a以及第二区100b内形成掺杂区210以及掺杂区220，其中，掺杂区210例如是自第一区100a内的最顶表面103向下延伸至块状基底100内部，而掺杂区220则完全埋设于块状基底100内部，并未自第二区100b内的最顶表面102暴露出来，如图3所示。需注意的是，鳍状结构224以及平面204都位于掺杂区220的上方，各鳍状结构224突出于平面204且不直接接触下方的掺杂区220，如图4所示。
之后，如图5所示，进行鳍状结构切割制作工艺(fin cut process)，在块状基底100上形成另一掩模层(未绘示)，并通过该另一掩模层进行蚀刻制作工艺，在第二区100b内形成多个沟槽226，同时移除部分的鳍状结构224，并且，一并于第一区100a内形成多个沟槽211、213，贯穿掩模结构120以及部分的块状基底100，而形成基底200，如图5所示。在此设置下，第二区100b即可作为基底200的低压区200L，用于形成低压元件，如适用于低压操作的半导体晶体管等，而第一区100a则可进一步区分为基底200的高压区200H以及中压区200M，分别用于形成高压元件以及中压元件等，其中，高压区200H、中压区200M以及低压区200L可分别为相同导电型式或不同导电型式的晶体管区，例如各为PMOS晶体管区以及/或NMOS晶体管区，但不以此为限。需注意的是，沟槽211形成于高压区200H内，而沟槽213则是形成于中压区200M内。
如图6所示，依序进行沉积及化学机械研磨(chemical mechanical polishing/planarization,CMP)制作工艺，形成介电层140，以填满第一区100a(即高压区200H以及中压区200M)内的沟槽211、213以及第二区100b(即低压区200L)内的沟槽226、222。介电层140的形成方式包括但不限定以下步骤，先沉积一介电材质(未绘示)，完全覆盖第一区100a(即高压区200H以及中压区200M)以及第二区100b(即低压区200L)内的掩模结构120，然后以第二区100b(即低压区200L)内的第二掩模层123作为蚀刻停止层，部分移除该介电材质以及以第二区100b内的第三掩模层125，使得介电层140的顶面可与第二区100b(即低压区200L)内的第二掩模层123的顶面齐平，并高于第一区100a(即高压区200H以及中压区200M)内的掩模结构120的顶面，如图6所示。换言之，介电层140可完全覆盖第一区100a(即高压区200H以及中压区200M)内的掩模结构120，但仅部分覆盖第二区100b(即低压区200L)内的第二掩模层123。
如图7所示，在基底200上形成掩模层150，覆盖第二区100b(即低压区200L)，并且，通过掩模层150进行蚀刻制作工艺E1，以部分移除第一区100a(即高压区200H以及中压区200M)内的掩模结构120以及介电层140，也就是移除位于第一区100a(即高压区200H以及中压区200M)内的第三掩模层125。在此操作下，位于第一区100a(即高压区200H以及中压区200M)内的介电层140可与第一区100a内的第二掩模层123的顶面齐平，而位于第二区100b(即低压区200L)内设置的介电层140也可与第二区100b内设置的第二掩模层123的顶面齐平，此时，介电层140位于第一区100a(即高压区200H以及中压区200M)内的顶面140a以及位于第二区100b(即低压区200L)内的顶面140b可具有明显的高度差H2，如图7所示。
如图8所示，同步地移除第一区100a(即高压区200H以及中压区200M)以及第二区100b(即低压区200L)内的第二掩模层123，而暴露出下方的第一掩模层121。同时，第一区100a(即高压区200H以及中压区200M)以及第二区100b(即低压区200L)内介电层140也同步地被部分移除，而可在高压区200H以及中压区200M内分别形成填满沟槽211、213的浅沟槽隔离241、243，如图8所示。然后，在一优选实施例中，可在第一掩模层121的覆盖下于高压区200H内进行离子注入制作工艺P1，形成两个掺杂区231。需注意的是，掺杂区231形成在掺杂区210内，并且围绕着浅沟槽隔离241设置，如图8所示。
如图9至图10所示，在高压区200H内形成栅极介电层233。首先，在基底200上形成掩模结构160，覆盖部分的第一区100a(即高压区200H以及中压区200M)以及第二区100b(即低压区200L)，掩模结构160例如包括由下而上依序堆叠的第一掩模层161(包括氮化硅)以及第二掩模层163(包括光致抗蚀剂材料)但不以此为限。需注意的是，掩模结构160具有开口162，以部分暴露出高压区200H内的基底200(包括第一掺杂区210以及第三掺杂区231)以及浅沟槽隔离241。接着，通过掩模结构160进行蚀刻制作工艺E2，部分移除暴露出的基底200(包括掺杂区210以及掺杂区231)，以形成平面203，位于相邻的两浅沟槽隔离241之间，如图9所示。而后，在平面203上进行氧化制作工艺或是沉积制作工艺，形成栅极介电层233，如图10所示。需注意的是，栅极介电层233具有相对较大的厚度T1，例如是约为700至800埃，如此，栅极介电层233的最顶表面233a可与浅沟槽隔离241、243的顶面齐平，但不以此为限。此外，栅极介电层233也可具有相对较大的宽度W1，例如是约为50微米，而可同时接触下方的掺杂区210以及掺杂区231。
如图11所示，完全移除掩模结构160后，在基底200上另形成掩模层170(例如包括光致抗蚀剂材质)，覆盖第一区100a(即高压区200H以及中压区200M)以及部分的第二区100b(即低压区200L)，而暴露出部分的低压区200L。如此，位于第二区100b(即低压区200L)内的第一掩模层121以及介电层140可自掩模层170露出，然后，通过掩模层170对低压区200L进行离子注入制作工艺P2，可在第一掩模层121下方的鳍状结构224内形成多个掺杂区(未绘示)，其可作为后续所形成的晶体管的源极/漏极区。
接着，如图12至图13所示，在中压区200M内形成栅极介电层253。首先，在完全移除掩模层170后，在基底200上另形成掩模层180(例如包括氮化硅)，覆盖第二区100b(即低压区200L)以及高压区200H。掩模层180内具有开口182，是对位于基底200的中压区200M，以暴露出中压区200M内的第一掩模层121以及浅沟槽隔离243。通过掩模层180对中压区200M进行离子注入制作工艺P3，可在基底200内形成掺杂区251，如图12所示。然后，移除中压区200M内的第一掩模层121，通过掩模层180再进行一氧化制作工艺，即可形成栅极介电层253，同时定义出平面205，如图13所示。栅极介电层253形成在平面205上，并且具有厚度T2，例如是约为200埃，以及宽度W2，例如是约为10微米，但不以此为限。需注意的是，位于中压区200M的栅极介电层253的顶面253a可与位于高压区200H的栅极介电层233的顶面233a齐平，如图13所示。
如图14至图15所示，在低压区200L内形成栅极介电层263。首先，如图14所示，在移除掩模层180后，在基底200上另形成掩模层190(例如包括光致抗蚀剂材质)，覆盖第一区100a(即高压区200H以及中压区200M)，而暴露出第二区100b(即低压区200L)。在此设置下，可通过掩模层190进行蚀刻制作工艺E3，例如是SiCoNi蚀刻制作工艺，以完全移除第二区100b(即低压区200L)内的第一掩模层121，并且部分移除填入沟槽222、226内的介电层140。如此，通过蚀刻制作工艺E3可形成低压区200L内的浅沟槽隔离242，而各鳍状结构224的鳍部224a则可突伸于浅沟槽隔离242的表面，而被暴露出来，如图15所示。其中，在本实施例中，鳍部224a具有高度H3，例如是约为300至500埃，较佳是等同于块状基底100在第一区100a与第二区100b之间的高度差H1，但不以此为限。在此设置下，鳍部224a的底部可同时与中压区200M内的栅极介电层253的顶面253a、高压区200H内的栅极介电层233的顶面233a齐平，如图15所示，但不以此为限。然后，可进行另一氧化制作工艺，在各鳍状结构224的鳍部224a表面形成栅极介电层263。
如图16所示，依序进行沉积以及图案化制作工艺，分别于基底200上形成栅极电极235、255、265，即可同时于基底200的高压区200H、中压区200M以及低压区200L内分别形成晶体管230、晶体管250以及晶体管260，以完成本发明第一实施例中的半导体装置300。其中，栅极电极235形成在栅极介电层233上；栅极电极255形成在栅极介电层253上；而栅极电极265则形成在鳍状结构224上并横跨鳍部224a。
细部来说，半导体装置300包括设置于高压区200H内的晶体管230以及浅沟槽隔离241、设置于中压区200M内的晶体管250以及浅沟槽隔离243、以及设置于低压区200L内的晶体管260以及浅沟槽隔离242，其中，设置于高压区200H内的浅沟槽隔离241、设置于中压区200M内的浅沟槽隔离243以及设置于低压区200L内的浅沟槽隔离242可具有相互齐平的顶面，而彼此深度相同。
晶体管230进一步包括设置在平面203上的栅极介电层233，以及设置在栅极介电层233上的栅极电极235，其中，栅极电极235因具有相对较大的宽度W3而可完全覆盖下方的栅极介电层233(宽度W1)，并可部分跨设在栅极介电层233两侧的浅沟槽隔离241上。此外，晶体管230还包括掺杂区231，其作为晶体管230的源极/漏极区，并通过浅沟槽隔离241而与晶体管230的栅极结构(即栅极介电层233以及栅极电极235)相互隔离。另一方面，晶体管250进一步包括设置在平面205上的栅极介电层253，以及设置在栅极介电层253上的栅极电极255，其中，晶体管250的两侧通过浅沟槽隔离243而与相邻的高压区200H以及低压区200L相互隔离；而晶体管260则进一步包括设置于鳍状结构224上方的栅极介电层263以及栅极电极265，其中，鳍状结构224突出于基底200的平面204。虽然本实施例的附图中并未具体绘出晶体管260的源极/漏极区，但本领域者应可轻易理解该源极/漏极区若由一俯视图来看可位于鳍状结构224内，并位于栅极电极265的两相对侧。
此外，高压区200H内的晶体管230的栅极介电层233以及中压区200M内的晶体管250的栅极介电层253都具有相对较大的厚度T1、T2，以便于承受相对较高的耐受电压，而可分别作为半导体装置300的高压元件以及中压元件。需特别说明的是，虽然厚度T1大于厚度T2较大，但因平面205高于平面203，使得栅极介电层233的顶面233a与栅极介电层253的顶面253a仍可相互齐平。换言之，晶体管230的栅极介电层233以及晶体管250的栅极介电层253都是部分埋设于浅沟槽隔离241、243内，使得栅极介电层233的顶面233a以及栅极介电层253的顶面253a可与浅沟槽隔离241、243、243的齐平。并且，因平面203以及平面205都高于鳍状结构224的设置平面204，是以，高压区200H内的栅极电极235以及中压区200M内的栅极电极255的最顶表面还可与跨设在鳍状结构224的顶部的栅极电极265的最顶顶面相互齐平，如图16所示。
本实施例的制作方法是使高压区200H内的晶体管230以及中压区200M内的晶体管250部分(即栅极介电层233、253)埋入基底200内，而与低压区200L内的晶体管260的鳍部224a的底部齐平，如此，可避免栅极介电层233、253相对较大的厚度T1、T2造成基底200不同区域之间显著的高度差，尤其是不同区域内栅极电极235、255、265的高度差。在此设置下，本实施例的制作方法可避免由栅极间的高度落差所衍生的负载效应，及其对化学机械研磨制作工艺或金属栅极替代(replacement of metal gate,RMG)制作工艺造成的制作工艺冲击。由此，本实施例的制作方法可同时整合高压元件、中压元件以及低压元件的制作工艺，进而可在制作工艺简化的前提下形成具有高压元件、中压元件以及低压元件的半导体装置300。并且，通过本实施例的制作方法所形成的半导体装置300可在不同区域内设有晶体管230、250、260以及浅沟槽隔离241、243、242而可适用于不同的电压范围，其中，设置于高压区200H内的晶体管230、设置于中压区200M内的晶体管250、以及设置于低压区200L内的晶体管260可具有彼此齐高的顶面，设置于高压区200H内的浅沟槽隔离241、设置于中压区200M内的浅沟槽隔离243、以及设置于低压区200L内的浅沟槽隔离242可具有彼此相同的深度，因而可达到更为优化的装置效能。
本领域者应可轻易了解，在能满足实际产品需求的前提下，本发明的半导体装置及其制作方法也可能有其它态样，而不限于前述。下文将进一步针对半导体装置及其制作方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。
根据本发明的其他实施例，还可在维持栅极电极的最顶顶面相互齐平的前提下，进一步增加高压区200H内的栅极介电层的厚度，如此，可提升高压元件的耐压程度，以获得更佳的元件效能。请参阅图17所示，其为本发明第二实施例中半导体装置400的剖面示意图，本实施例的半导体装置400的结构大体上与前述第一实施例中的半导体装置300相同，同样包括基底200(包括高压区200H、中压区200M以及低压区200L)、晶体管250、260以及浅沟槽隔离241、242、243等，相同之处于此不再赘述。而本实施例与前述实施例的主要差异在于，设置于高压区200H内的晶体管430具有厚度T3相对更大的栅极介电层433。
细部来说，晶体管430进一步包括设置在平面203上的栅极介电层433，以及设置在栅极介电层433上的栅极电极435，其中，栅极介电层433的一部分(即上半部)突出于基底200，因此，栅极介电层433的顶面433a可高于浅沟槽隔离431的顶面，如图17所示。需注意的是，在本实施例中，栅极介电层433的顶面433a例如可与低压区200L内的鳍部224a的顶面(即鳍状结构224的最顶顶面)齐平，但不以此为限。在此设置下，后续形成的栅极电极435则可包覆于该部分的栅极介电层433外侧，并具有倒U形状。
由此，本实施例的半导体装置400同样包括设置于高压区200H内的晶体管430以及浅沟槽隔离241；设置于中压区200M内的晶体管250以及浅沟槽隔离243；以及设置于低压区200L内的晶体管260以及浅沟槽隔离242，其中，高压区200H内的栅极电极435、中压区200M内的栅极电极255以及低压区200L内的栅极电极265的最顶顶面也可相互齐平，以避免衍生负载效应等问题。如此，本实施例的半导体装置400也可在制作工艺简化的前提下形成，并具备良好的装置效能。
请参阅图18及图19所示，其为本发明第三实施例中半导体装置500的示意图。本实施例的半导体装置500的结构大体上与前述第一实施例中的半导体装置300相同，同样包括基底200(包括高压区200H、中压区200M以及低压区200L)、晶体管230、250、260以及浅沟槽隔离241、242、243等，相同之处于此不再赘述。而本实施例与前述实施例的主要差异在于，基底200内还设置防护结构501，环绕高压区200H以及晶体管230。
细部来说，如图18所示，防护结构501例如包括位于基底200内并介于高压区200H以及中压区200M之间的一掺杂区，该掺杂区较佳是与掺杂区231包含不同导电型式的掺质。其中，防护结构501的顶面例如是与高压区200H内的第一掩模层121的顶面齐平，但不以此为限。此外，若进一步由图19所示的俯视图来看，防护结构501可包括延伸于第一方向D1上的第一部分501a以及延伸于第二方向D2上的第二部分501b，以整体环绕高压区200H以及晶体管230。如此，防护结构501的第一部分501a可位于高压区200H以及中压区200M之间，并介于掺杂区231以及掺杂区251之间。
另一方面，如图19所示，晶体管230设置于高压区200H内，包括两个掺杂区231、栅极电极235以及栅极介电层253相互平行地延伸于第一方向D1上，其中，掺杂区231内还设置浅沟槽隔离241，以通过浅沟槽隔离241隔离设置在两个掺杂区231之间的栅极电极235以及栅极介电层253。在本实施例中，栅极电极235完全覆盖下方的栅极介电层253，且部分覆盖两侧的掺杂区231，使得掺杂区231可作为晶体管230的源极/漏极区。晶体管250设置于中压区200M内，包括掺杂区251、栅极介电层253以及栅极电极255相互平行地延伸于第一方向D1上，其中，栅极电极255仅部分覆盖下方的栅极介电层253以及掺杂区251，使得部分的掺杂区251可自栅极电极255以及栅极介电层253的两侧暴露出来，而作为晶体管250的源极/漏极区。晶体管260设置于低压区200L内，包括鳍状结构224以及栅极电极265，鳍状结构224相互平行地延伸于第一方向D1上，而栅极电极265则延伸于垂直第一方向D1的第二方向D2上以横跨鳍状结构224。此外，晶体管260还包括多个掺杂区261于在鳍状结构224内，并位于栅极电极265的两相对侧，以作为晶体管260的源极/漏极区。
由此，本实施例的半导体装置500同样包括设置于高压区200H内的晶体管230以及浅沟槽隔离241；设置于中压区200M内的晶体管250以及浅沟槽隔离243；以及设置于低压区200L内的晶体管260以及浅沟槽隔离242，其中，晶体管230、晶体管250以及晶体管260的最顶表面相互齐平，而浅沟槽隔离241、浅沟槽隔离243以及浅沟槽隔离242的顶面也相互齐平而使彼此的深度相同，是以，半导体装置500可具备良好的装置效能。
整体来说，本发明的半导体装置是整合高压元件、中压元件以及低压元件的制作工艺，进而可在制作工艺简化的前提下同时于半导体装置的高压区、中压区以及低压区分别形成高压晶体管、中压晶体管以及低压晶体管。其中，高压晶体管以集中压晶体管是部分埋入基底至与低压晶体管的鳍部的底面或顶面齐高，如此，高压晶体管、中压晶体管以及低压晶体管可具有齐高的顶面，以避免形成深浅不一的浅沟槽隔离，或是避免在后续制作工艺中衍生严重的负载效应。同时，在本发明的半导体装置中，分别位于高压区、中压区以及低压区内的浅沟槽隔离可具有相同的深度，使得高压晶体管以及中压晶体管的栅极介电层的顶面可选择性地与浅沟槽隔离的顶面齐平，如此，有利于提升半导体装置的效能
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种半导体装置，其特征在于，包括：
基底，包括高压区、中压区以及低压区；
第一晶体管，设置在该高压区内，其中该第一晶体管包括：
第一栅极介电层，设置在该基底的第一平面；以及
第一栅极电极，设置在该第一栅极介电层上；
第二晶体管，设置在该低压区内，其中该第二晶体管包括：
多个鳍状结构，突出于该基底的第二平面；以及
第二栅极电极，跨设于该些鳍状结构；以及
第三晶体管，设置在该中压区内，其中该第三晶体管包括：
第三栅极介电层，设置在该基底的第三平面；以及
第三栅极电极，设置在该第三栅极介电层上，其中该第一栅极电极的最顶表面、该第二栅极电极的最顶表面以及该第三栅极电极的最顶表面相互齐平。
2.依据权利要求1所述的半导体装置，其特征在于，还包括：
多个浅沟槽隔离，设置于该基底内并分别位于该高压区、该中压区以及该低压区，其中该些浅沟槽隔离包括相同深度。
3.依据权利要求2所述的半导体装置，其特征在于，各该鳍状结构包括突出于该些浅沟槽隔离的顶面的鳍部，该第一栅极介电层的顶面齐平于该鳍部的底面以及该些浅沟槽隔离的该顶面。
4.依据权利要求2所述的半导体装置，其特征在于，该第一栅极介电层的一部分突出于该些浅沟槽隔离的该顶面。
5.依据权利要求4所述的半导体装置，其特征在于，该第一栅极介电层的顶面齐平于该鳍状结构的最顶顶面。
6.依据权利要求4所述的半导体装置，其特征在于，该第一栅极电极具有倒U形状并且包覆该部分的该第一栅极介电层。
7.依据权利要求1所述的半导体装置，其特征在于，该第三平面高于该第二平面以及该第一平面，该第一平面高于该第二平面。
8.依据权利要求1所述的半导体装置，其特征在于，还包括：
防护结构，设置于该基底内以环绕该高压区以及该第一晶体管。
9.一种半导体装置，其特征在于，包括：
基底，包括高压区、中压区以及低压区；
两个第一掺杂区，设置于该基底内并位于该高压区，该些第一掺杂区相互平行地沿着第一方向延伸；
第一栅极电极，设置于该基底上并位于该高压区，并位于该些第一掺杂区之间；
第二掺杂区，设置于该基底内并位于该中压区，该第二掺杂区沿着该第一方向延伸；
第二栅极电极，设置于该基底上并位于该中压区，该第二栅极电极部分覆盖该第二掺杂区；
多个鳍状结构，设置于该基底内并位于该低压区，该些鳍状结构相互平行地沿着该第一方向延伸；
第三栅极电极，设置于该基底上并位于该低压区，该第三栅极电极延伸于垂直该第一方向的第二方向上并横跨该些鳍状结构；以及
多个浅沟槽隔离，设置于该基底内以分别环绕该些第一掺杂区、该第二掺杂区以及该些鳍状结构。
10.依据权利要求9所述的半导体装置，其特征在于，还包括：
防护结构，设置于该基底内以环绕该高压区，其中，该防护结构包括延伸于该第一方向上的第一部分以及延伸于该第二方向上的第二部分，且该防护结构的该第一部分设置于该些第一掺杂区之一以及该第二掺杂区之间。
11.依据权利要求9所述的半导体装置，其特征在于，部分的该些浅沟槽隔离设置于该些第一掺杂区内。
12.依据权利要求9所述的半导体装置，其特征在于，还包括：
多个第三掺杂区设置于该些鳍状结构内，并位于该第三栅极电极的两相对侧。
13.一种半导体装置的制作方法，其特征在于，包括：
提供基底，该基底包括高压区、中压区以及低压区；
在该高压区内形成第一晶体管，其中该第一晶体管包括：
第一栅极介电层，形成在该基底的第一平面；以及
第一栅极电极，形成在该第一栅极介电层上；
在该低压区内形成第二晶体管，其中该第二晶体管包括：
多个鳍状结构，突出于该基底的第二平面；以及
第二栅极电极，跨设于该些鳍状结构；以及
在该中压区内形成第三晶体管，其中该第三晶体管包括：
第三栅极介电层，形成在该基底的第三平面；以及
第三栅极电极，形成在该第三栅极介电层上，其中该第一栅极电极的最顶表面、该第二栅极电极的最顶表面以及该第三栅极电极的最顶表面相互齐平。
14.依据权利要求13所述的半导体装置的制作方法，其特征在于，还包括：
在该基底内形成多个浅沟槽隔离，该些浅沟槽隔离分别位于该高压区、该中压区以及该低压区，其中该些浅沟槽隔离包括相同深度，各该鳍状结构包括突出于该些浅沟槽隔离的顶面的鳍部。
15.依据权利要求14所述的半导体装置的制作方法，其特征在于，还包括：
提供块状基底，该块硅基底包括第一区以及第二区；
氧化该块状基底位于该第一区内的一部分；以及
移除该块状基底的该部分，其中该部分的高度等同于该鳍部的高度。
16.依据权利要求15所述的半导体装置的制作方法，其特征在于，还包括：
在移除该部分后，在该第一区内进行蚀刻制作工艺，形成该第一平面；以及
在该第一平面上形成该第一栅极介电层。
17.依据权利要求15所述的半导体装置的制作方法，其特征在于，还包括：
在移除该部分后，进行侧壁转移制作工艺，在该第二区内形成该鳍状结构以及该第二平面；
进行蚀刻制作工艺，部分移除该块状基底以及该鳍状结构，以在该第一区以及该第二区内形成多个沟槽；以及
在该些沟槽内填入介电层。
18.依据权利要求17所述的半导体装置的制作方法，其特征在于，在填入该介电层后，在该第一区内进行一氧化制作工艺，形成该第三栅极介电层以及该第三平面。
19.依据权利要求18所述的半导体装置的制作方法，其特征在于，还包括：
在该第三栅极介电层以及该第三平面形成后，进行回蚀刻制作工艺，部分移除该介电层以形成该些浅沟槽隔离。
20.依据权利要求13所述的半导体装置的制作方法，其特征在于，还包括：
在该基底内形成防护结构，以环绕该高压区以及该第一晶体管。
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