[go: up one dir, main page]

KR102178766B1 - 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치 - Google Patents

박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치 Download PDF

Info

Publication number
KR102178766B1
KR102178766B1 KR1020130034429A KR20130034429A KR102178766B1 KR 102178766 B1 KR102178766 B1 KR 102178766B1 KR 1020130034429 A KR1020130034429 A KR 1020130034429A KR 20130034429 A KR20130034429 A KR 20130034429A KR 102178766 B1 KR102178766 B1 KR 102178766B1
Authority
KR
South Korea
Prior art keywords
active layer
region
electrode
thin film
film transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020130034429A
Other languages
English (en)
Other versions
KR20140118462A (ko
Inventor
조혁력
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020130034429A priority Critical patent/KR102178766B1/ko
Priority to US14/095,278 priority patent/US9240486B2/en
Priority to PCT/KR2013/012245 priority patent/WO2014157814A1/en
Priority to CN201380070130.6A priority patent/CN105308752B/zh
Priority to EP17176806.2A priority patent/EP3242328B1/en
Priority to EP13880081.8A priority patent/EP2979302B1/en
Publication of KR20140118462A publication Critical patent/KR20140118462A/ko
Application granted granted Critical
Publication of KR102178766B1 publication Critical patent/KR102178766B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/60Insulated-gate field-effect transistors [IGFET]
    • H10D30/67Thin-film transistors [TFT]
    • H10D30/6704Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/60Insulated-gate field-effect transistors [IGFET]
    • H10D30/67Thin-film transistors [TFT]
    • H10D30/674Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/136213Storage capacitors associated with the pixel electrode
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/60Insulated-gate field-effect transistors [IGFET]
    • H10D30/67Thin-film transistors [TFT]
    • H10D30/6729Thin-film transistors [TFT] characterised by the electrodes
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/60Insulated-gate field-effect transistors [IGFET]
    • H10D30/67Thin-film transistors [TFT]
    • H10D30/6757Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/481Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs integrated with passive devices, e.g. auxiliary capacitors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00Subject matter not provided for in other groups of this subclass
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10OLED displays
    • H10K59/12Active-matrix OLED [AMOLED] displays
    • H10K59/121Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10OLED displays
    • H10K59/12Active-matrix OLED [AMOLED] displays
    • H10K59/121Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Nonlinear Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Geometry (AREA)
  • Thin Film Transistor (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

본 발명은 일체형 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치에 관한 것으로서, 본 발명에 따른 박막 트랜지스터는 기판, 기판 상에 형성된 액티브층, 액티브층 상부 또는 하부에 형성된 게이트 전극, 액티브층과 접촉하고, 게이트 전극과 적어도 일부분이 중첩하며, 게이트 전극과 절연된 도전층 및 액티브층에 각각 전기적으로 연결된 소스 전극 및 드레인 전극을 포함하고, 구동 특성이 향상된 박막 트랜지스터를 제공할 수 있다.

Description

박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치{THIN FILM TRANSISTOR, METHOD FOR MANUFACTURING THE SAME AND DISPLAY DEVICE COMPRISING THE SAME}
본 발명은 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치에 관한 것으로서, 보다 상세하게는 구동 특성이 향상된 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치에 관한 것이다.
최근 정보 디스플레이에 관심이 고조되고, 휴대가 가능한 전자 장치에 대한 요구가 높아지면서 경량 박막형 평판 표시 장치에 대한 연구 및 상업화가 널리 이루어지고 있다. 이러한 평판 표시 장치 중 특히, 액정 표시 장치 (Liquid Crystal Display; LCD) 와 유기 발광 표시 장치 (Organic Light Emitting Display; OLED) 에 대한 연구가 널리 이루어지고 있으며, 액정 표시 장치와 유기 발광 표시 장치에서는 스위칭 소자 및/또는 구동 소자로서 박막 트랜지스터 (Thin Film Transistor; TFT) 가 사용되고 있다.
박막 트랜지스터에서의 채널 영역은 소스 전극과 드레인 전극 사이에 게이트 전압을 가할 때 발생하는 캐리어의 통로를 의미하는데, 채널 길이가 길면 박막 트랜지스터의 전류 구동 능력이 떨어지므로, 보다 많은 전류를 흘리기 위해 높은 구동 전압을 사용하게 되며, 높은 구동 전압은 소비 전력 증가 및 수명 감소를 가져오게 된다.
[관련기술문헌]
1. 다결정 실리콘 박막 트랜지스터 및 그 제조방법 (특허출원번호 제 10-2004-0048687 호)
2. 산화물 박막 트랜지스터 및 그 제조방법 (특허출원번호 제 10-2011-0055786 호)
본 발명의 발명자는, 인버티드 스태거드 (inverted-staggered) 구조의 박막 트랜지스터에서 소스 전극과 드레인 전극 사이의 단락 (short) 을 방지하면서, 게이트 전극, 소스 전극 및 드레인 전극 사이의 정렬을 고려하여야 하므로, 인버티드 스태거드 구조의 박막 트랜지스터에서 단채널 설계가 어려움을 인식하였다. 또한, 본 발명의 발명자는, 코플래너 (coplanar) 구조의 박막 트랜지스터에서 채널 길이가 게이트 전극의 폭에 의존하므로, 박막 트랜지스터 설계 마진을 고려하였을 때 채널 길이를 최소화하는 것이 어려움을 인식하였다. 이에, 본 발명의 발명자는 기존의 전극의 폭 및 배열 관계를 유지하면서도 박막 트랜지스터의 채널 길이를 감소시킬 수 있는 새로운 박막 트랜지스터 구조 및 제조 방법을 발명하였다.
이에, 본 발명이 해결하고자 하는 과제는 채널 길이를 감소시켜 구동 전류 증가 및 구동 전압 감소를 가져오는 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 박막 트랜지스터의 전류 구동 능력을 증가시켜 보다 감소된 크기를 갖는 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 박막 트랜지스터가 사용되는 제품의 소비 전력을 감소시키고, 수명을 향상시킬 수 있는 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 소스 전극과 게이트 전극 사이, 또는 드레인 전극과 게이트 전극 사이의 커패시턴스를 증가시켜 구동 특성이 향상된 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 박막 트랜지스터는 기판, 기판 상에 형성된 액티브층, 액티브층 상부 또는 하부에 형성된 게이트 전극, 액티브층과 접촉하고, 게이트 전극과 적어도 일부분이 중첩하며, 게이트 전극과 절연된 도전층 및 액티브층에 각각 전기적으로 연결된 소스 전극 및 드레인 전극을 포함하는 것을 특징으로 한다.
본 발명의 다른 특징에 따르면, 액티브층과 게이트 전극 사이에 형성된 게이트 절연막을 더 포함하고, 게이트 전극은 액티브층 상부에 형성되고, 액티브층은 산화물 반도체로 형성된 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 게이트 전극 및 게이트 절연막은 액티브층의 일부 영역 상에 형성되고, 일부 영역을 제외한 액티브층의 영역이 도체화 처리된 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 소스 전극 및 드레인 전극은 액티브층의 도체화 처리된 영역과 접촉하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 도전층은, 소스 전극과 접촉하는 액티브층의 도체화 처리된 영역의 적어도 일부분 또는 드레인 전극과 접촉하는 액티브층의 도체화 처리된 영역의 적어도 일부분 중 하나, 및 액티브층의 일부 영역과 중첩하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 액티브층과 게이트 전극 사이에 형성된 게이트 절연막 및 액티브층 상부에 형성된 에치 스타퍼 (etch stopper) 를 더 포함하고, 게이트 전극은 액티브층 하부에 형성되고, 액티브층은 산화물 반도체로 형성된 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 도전층은 액티브층 하부에 형성되고, 에치 스타퍼의 적어도 일부 영역과 중첩하는 것을 특징으로 한다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 다른 실시예에 따른 박막 트랜지스터는 기판, 기판 상에 형성된 활성층, 활성층 하부에 접촉하며, 활성층의 채널 영역 감소 기능을 갖는 보조 부재, 활성층 상에 형성된 제1 절연층, 제1 절연층 상에 형성된 게이트 전극, 게이트 전극 상에 형성된 제2 절연층 및 활성층에 각각 전기적으로 연결되고, 제2 절연층 상에 형성된 소스 전극 및 드레인 전극을 포함하는 것을 특징으로 한다.
본 발명의 다른 특징에 따르면, 보조 부재는 도전성 물질로 형성된 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 활성층은 저저항 영역을 포함하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 소스 전극 및 드레인 전극은 활성층의 저저항 영역과 접촉하고, 보조 부재는, 활성층의 저저항 영역 중 소스 전극과 접촉하는 영역 또는 드레인 전극이 접촉하는 영역 중 하나와 접촉하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 보조 부재는 제1 보조 부재 및 제2 보조 부재를 포함하고, 제1 보조 부재는 활성층의 저저항 영역 중 소스 전극과 접촉하는 영역에 접촉하고, 제2 보조 부재는 활성층의 저저항 영역 중 드레인 전극과 접촉하는 영역에 접촉하며, 제1 보조 부재와 제2 보조 부재는 서로 이격된 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 소스 전극 및 드레인 전극 중 하나는 활성층의 저저항 영역과 접촉하고, 다른 하나는 보조 부재와 접촉하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 소스 전극 및 드레인 전극 중 다른 하나는 산화물 반도체층의 저저항 영역에 더 접촉하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 보조 부재는 게이트 전극의 일부 영역과 중첩하고, 게이트 전극의 일부 영역과 절연된 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 기판과 액티브층 사이에 형성된 광 차단층을 더 포함하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 기판 상에서 보조 부재와 동일한 물질로 형성된 광 산란 패턴을 더 포함하는 것을 특징으로 한다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 다른 실시예에 따른 박막 트랜지스터는 기판, 기판 상에 형성된 게이트 전극, 기판 상에 형성되고, 제1 구조물 및 제2 구조물을 포함하는 액티브 구조물, 액티브 구조물의 일부 영역과 전기적으로 연결된 소스 전극 및 드레인 전극 및 게이트 전극과 액티브 구조물 사이에 형성된 절연층을 포함하고, 제1 구조물은 게이트 전극과 적어도 일부 영역이 중첩하고, 액티브 구조물은, 게이트 전극과 중첩하고 제1 구조물과 중첩하지 않는 영역에 형성된 채널 영역을 갖는 것을 특징으로 한다.
본 발명의 다른 특징에 따르면, 제1 구조물은 도전성 물질로 형성되고, 제2 구조물은 산화물 반도체로 형성된 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 제2 구조물은 제1 구조물의 전영역을 덮고, 소스 전극 및 드레인 전극 각각은 제2 구조물에 접촉하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 제2 구조물은 제1 구조물의 일측을 덮고, 소스 전극 및 드레인 전극 중 하나는 제1 구조물의 타측과 접촉하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 액티브 구조물은 저저항 영역을 포함하며, 채널 영역의 일부는 저저항 영역과 접촉하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 제1 구조물의 일부 영역과 중첩하는 에치 스타퍼를 더 포함하는 것을 특징으로 한다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 표시 장치는 게이트 배선에 연결된 게이트 전극, 데이터 배선에 연결된 제1 전극, 및 제2 전극을 갖는 스위칭 트랜지스터, 스위칭 트랜지스터의 제2 전극에 연결된 게이트 전극, 전원 배선에 연결된 제1 전극, 및 제2 전극을 갖는 구동 트랜지스터 및 구동 트랜지스터에 연결된 애노드, 유기 발광층 및 캐소드를 갖는 유기 발광 소자를 포함하고, 구동 트랜지스터의 게이트 전극과 구동 트랜지스터의 제2 전극 사이에 제1 커패시터와 제2 커패시터가 형성되고, 제1 커패시턴스와 제2 커패시턴스는 병렬로 연결된 것을 특징으로 한다.
본 발명의 다른 특징에 따르면, 제2 커패시터를 형성하기 위한 도전체층을 더 포함하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 제2 커패시터의 용량과 제1 커패시터의 용량은 서로 상이한 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 박막 트랜지스터가 형성된 제1 기판, 제1 기판과 대향하고 컬러 필터가 형성된 제2 기판, 박막 트랜지스터와 전기적으로 연결된 제1 전극, 제1 기판 또는 제2 기판에 형성된 제2 전극 및 제1 기판과 제2 기판 사이에 개재된 액정층을 포함하는 것을 특징으로 한다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 박막 트랜지스터 제조 방법은 기판 상에 도전층을 형성하는 단계, 도전층의 적어도 일부 영역 상에 형성되며, 도전층과 접촉하는 활성층을 형성하는 단계, 활성층 상에 제1 절연층을 형성하는 단계, 제1 절연층 상에 게이트 전극을 형성하는 단계, 게이트 전극 상에 제2 절연층을 형성하는 단계 및 활성층에 각각 전기적으로 연결된 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 다른 특징에 따르면, 활성층의 일부 영역을 도체화시키는 단계를 더 포함하고, 활성층은 산화물 반도체층인 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 도전층과 동일한 물질로 광 산란 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 게이트 전극을 형성하는 단계는 게이트 전극과 도전층이 중첩하도록 게이트 전극을 형성하는 단계인 것을 특징으로 한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 구동 전류를 증가시킴과 동시에 구동 전압을 감소시킬 수 있는 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치를 제공할 수 있다.
본 발명은 박막 트랜지스터의 크기를 감소시켜 패널에서의 회로 면적을 감소시킬 수 있는 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치를 제공할 수 있다.
본 발명은 박막 트랜지스터가 사용되는 제품의 소비 전력을 감소시키고, 수명을 향상시킬 수 있는 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치를 제공할 수 있다.
본 발명은 소스 전극과 게이트 전극 사이, 또는 드레인 전극과 게이트 전극 사이의 커패시턴스를 증가시켜 구동 마진이 향상된 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치를 제공할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1a 및 도 1b는 본 발명의 다양한 실시예들에 따른 박막 트랜지스터의 단면도들이다.
도 2a 내지 도 2f는 본 발명의 다양한 실시예들에 따른 박막 트랜지스터의 단면도들이다.
도 3a 내지 도 3b는 본 발명의 다양한 실시예들에 따른 박막 트랜지스터의 단면도들이다.
도 4a는 본 발명의 일 실시예에 따른 표시 장치의 개념도이다.
도 4b는 도 4a의 서브 화소 영역에 대한 확대 개념도이다.
도 5는 본 발명의 일 실시예에 따른 박막 트랜지스터 제조 방법을 설명하기 위한 순서도이다.
도 6a 내지 도 6e는 본 발명의 일 실시예에 따른 박막 트랜지스터 제조 방법을 설명하기 위한 공정별 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자 (elements) 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.
본 명세서에서 탑 에미션 (top emission) 방식의 유기 발광 표시 장치는 유기 발광 소자에서 발광된 빛이 유기 발광 표시 장치 상부로 방출되는 유기 발광 표시 장치를 의미하는 것으로서, 유기 발광 소자에서 발광된 빛이 유기 발광 표시 장치를 구동하기 위한 박막 트랜지스터가 형성된 기판의 상면 방향으로 방출되는 유기 발광 표시 장치를 의미한다. 본 명세서에서 바텀 에미션 (bottom emission) 방식의 유기 발광 표시 장치는 유기 발광 소자에서 발광된 빛이 유기 발광 표시 장치 하부로 방출되는 유기 발광 표시 장치를 의미하는 것으로서, 유기 발광 소자에서 발광된 빛이 유기 발광 표시 장치를 구동하기 위한 박막 트랜지스터가 형성된 기판의 하면 방향으로 방출되는 유기 발광 표시 장치를 의미한다. 본 명세서에서 양면 발광 방식의 유기 발광 표시 장치는 유기 발광 소자에서 발광된 빛이 유기 발광 표시 장치 상부 및 하부로 방출되는 유기 발광 표시 장치를 의미한다. 본 명세서에서 탑 에미션 방식과 바텀 에미션 방식과 양면 발광 방식의 유기 발광 표시 장치는 각각의 발광 방식의 구성에 최적화 되게끔 박막 트랜지스터와 애노드, 캐소드의 배치를 함으로써, 박막 트랜지스터가 발광 소자의 발광 방향을 간섭하지 않게 최적화 배치를 할 수 있다.
본 명세서에서 플렉서블 (flexible) 표시 장치는 연성이 부여된 표시 장치를 의미하는 것으로서, 굽힘이 가능한 (bendable) 표시 장치, 롤링이 가능한 (rollable) 표시 장치, 깨지지 않는 (unbreakable) 표시 장치, 접힘이 가능한 (foldable) 표시 장치 등과 동일한 의미로 사용될 수 있다. 본 명세서에서 플렉서블 유기 발광 표시 장치는 다양한 플렉서블 표시 장치 중 일 예이다.
본 명세서에서 투명 표시 장치는 시청자가 시인하는 표시 장치의 화면 중 적어도 일부 영역이 투명한 표시 장치를 의미한다. 본 명세서에서 투명 표시 장치의 투명도는 적어도 표시 장치의 뒤의 사물을 사용자가 인식할 수 있는 정도를 의미한다. 본 명세서에서 투명 표시 장치는 표시 영역과 비 표시 영역을 포함한다. 표시 영역은 영상 등이 표시되는 영역이며, 비표시 영역은 베젤 (bezel) 과 같이 영역이 표시되지 않는 영역이다. 투명 표시 장치는 표시 영역의 투과도를 최대화하기 위해, 베터리, PCB (Printed Circuit Board), 메탈 프레임 등 투명하지 않은 구성요소들을 표시 영역 하에 배치하지 않고, 비표시 영역 하에 배치되도록 구성된다. 본 명세서에서 투명 표시 장치는, 예를 들어, 투명 표시 장치 투과율이 적어도 20% 이상인 표시 장치를 의미한다. 본 명세서에서 투과율이란 투명 표시 장치의 투과 영역으로 광이 입사되어 투명 표시 장치의 각 층의 계면에서 반사된 광을 제외하고 투명 표시 장치를 투과한 광량을 전체 입사된 광량으로 나눈 값을 의미한다.
본 명세서에서 투명 표시 장치의 전면 및 후면은 투명 표시 장치에서 발광되는 광을 기준으로 정의된다. 본 명세서에서 투명 표시 장치의 전면은 투명 표시 장치로부터 광이 발광되는 면을 의미하며, 투명 표시 장치의 후면은 투명 표시 장치로부터 광이 발광되는 면의 반대측 면을 의미한다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 당업자가 충분히 이해할 수 있듯이 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1a는 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면도이다. 도 1a를 참조하면, 박막 트랜지스터 (100A) 는 기판 (110A), 도전층 (140A), 액티브층 (150A), 게이트 절연막 (161A), 게이트 전극 (120A), 층간 절연막 (162A), 및 소스 전극 (131A) 및 드레인 전극 (132A) 을 포함한다. 도 1a에서는 다양한 박막 트랜지스터 중 코플래너 구조의 박막 트랜지스터에 대해 설명한다.
기판 (110A) 은 기판 (110A) 상에 형성될 수 있는 다양한 엘리먼트들을 지지하기 위한 부재이다. 기판 (110A) 은 지지 기판, 하부 기판, 박막 트랜지스터 기판, 지지 부재, 하부 지지 부재 등으로 지칭될 수도 있다. 기판 (110A) 은 절연 물질로 구성될 수 있고, 예를 들어, 유리 또는 플라스틱 등으로 이루어질 수 있으나, 이에 제한되지 않고, 다양한 물질로 형성될 수 있다.
기판 (110A) 은 박막 트랜지스터 (100A) 가 사용되는 다양한 어플리케이션에 따라 다양한 물질로 형성될 수 있다. 예를 들어, 박막 트랜지스터 (100A) 가 플렉서블 표시 장치에 사용되는 경우, 기판 (110A) 은 연성의 절연 물질로 형성될 수 있다. 여기서, 사용 가능한 연성의 절연 물질은 폴리이미드 (polyimide; PI) 를 비롯하여 폴리에테르 이미드 (polyetherimide; PEI), 폴리에틸렌 테레프탈레이드 (polyethyelene terephthalate; PET), 폴리카보네이트 (PC), 폴리스타이렌 (PS), 스타이렌아크릴나이트릴코폴리머 (SAN), 실리콘-아크릴 수지 등이 사용될 수 있다. 또한, 박막 트랜지스터 (100A) 가 투명 표시 장치에 사용되는 경우, 기판 (110A) 은 투명 절연 물질로 형성될 수 있다. 본 명세서에서는 박막 트랜지스터 (100A) 가 기판 (110A) 을 포함하는 것으로 설명하였으나, 박막 트랜지스터 (100A) 는 후술할 엘리먼트들만을 포함하는 것으로 정의하고, 후술할 엘리먼트들을 지지하기 위한 기판 (110A) 은 박막 트랜지스터 (100A) 에 포함되지 않는 것으로 정의할 수도 있다.
기판 (110A) 상에 도전층 (140A) 이 형성된다. 도전층 (140A) 은 박막 트랜지스터 (100A) 의 채널 영역을 감소시키기 위한 구성으로서, 도전성 금속 물질로 이루어질 수 있다. 도전층 (140A) 은 후술할 액티브층 (150A) 과 접촉하고, 게이트 전극 (120A) 과 적어도 일부분이 중첩하며, 게이트 전극 (120A) 과 절연된다. 따라서, 도전층 (140A) 은 박막 트랜지스터 (100A) 의 채널 길이를 감소시킬 수 있다. 도전층 (140A) 에 의한 채널 길이 감소에 대한 보다 상세한 설명은 후술한다.
기판 (110A) 상에는 액티브층 (150A) 이 형성된다. 액티브층 (150A) 은 활성층으로도 지칭되는 것으로서, 산화물 반도체를 포함하는 층일 수 있다. 액티브층 (150A) 의 산화물 반도체로는 다양한 금속 산화물이 사용될 수 있다. 예를 들어, 산화물 반도체의 구성 물질로서 4원계 금속 산화물인 인듐 주석 갈륨 아연 산화물 (InSnGaZnO) 계 재료, 3원계 금속 산화물인 인듐 갈륨 아연 산화물 (InGaZnO) 계 재료, 인듐 주석 아연 산화물 (InSnZnO) 계 재료, 인듐 알루미늄 아연 산화물 (InAlZnO) 계 재료, 인듐 하프늄 아연 산화물 (InHfZnO), 주석 갈륨 아연 산화물 (SnGaZnO) 계 재료, 알루미늄 갈륨 아연 산화물 (AlGaZnO) 계 재료, 주석 알루미늄 아연 산화물 (SnAlZnO) 계 재료, 2원계 금속 산화물인 인듐 아연 산화물 (InZnO) 계 재료, 주석 아연 산화물 (SnZnO) 계 재료, 알루미늄 아연 산화물 (AlZnO) 계 재료, 아연 마그네슘 산화물 (ZnMgO) 계 재료, 주석 마그네슘 산화물 (SnMgO) 계 재료, 인듐 마그네슘 산화물 (InMgO) 계 재료, 인듐 갈륨 산화물 (InGaO) 계 재료나, 인듐 산화물 (InO) 계 재료, 주석 산화물 (SnO) 계 재료, 아연 산화물 (ZnO) 계 재료 등이 사용될 수 있다. 상술한 각각의 산화물 반도체 재료에서 포함되는 각각의 원소의 조성 비율은 특별히 한정되지 않고 다양하게 조정될 수 있다. 액티브층 (150A) 은 기판 (110A) 상에 산화물 반도체 물질을 증착한 후, 액티브층 (150A) 을 형성하고자 하는 크기의 산화물 반도체만을 남기는 방식으로 산화물 반도체 물질을 패터닝하여 형성할 수 있다. 본 명세서에서는 액티브층 (150A) 이 산화물 반도체로 이루어지는 것으로 설명하나, 이에 제한되지 않고, 액티브층 (150A) 은 비정질 실리콘 (amorphous-silicon) 또는 다결정 실리콘 (poly-silicon) 으로도 형성될 수 있다.
액티브층 (150A) 은 도체화 처리가 되지 않은 일반 산화물 반도체 영역인 제1 영역 (151A) 및 도체화 처리된 산화물 반도체 영역인 제2 영역 (152A) 을 포함한다. 액티브층 (150A) 의 제1 영역 (151A) 은 채널 영역으로서 게이트 전극 (120A) 과 중첩하는 영역이고, 액티브층 (150A) 의 제2 영역 (152A) 은 소스 영역 및 드레인 영역으로서 소스 전극 (131A) 및 드레인 전극 (132A) 각각과 접촉하는 영역이다. 본 명세서에서 산화물 반도체가 도체화 처리되었다는 것은 산화물 반도체가 완전한 도체가 되었다는 것을 의미하지는 않으며, 산화물 반도체가 도체와 유사한 성질을 갖도록 처리되었다는 것을 의미한다. 예를 들어, 산화물 반도체가 도체화 처리되었다는 것은 산화물 반도체의 캐리어 농도가 1017개/m3 이상이 되도록 처리되었다는 것을 의미한다. 액티브층 (150A) 의 제2 영역 (152A) 은 도체화 처리된 영역으로서, 도체화 처리되지 않은 액티브층 (150A) 의 제1 영역 (151A) 에 비해 저항이 낮고, 이에, 저저항 영역으로 지칭될 수 있다. 도체화 처리 공정에 대한 보다 상세한 설명은 후술한다.
액티브층 (150A) 의 일부 영역은 도전층 (140A) 상에 형성되어, 도전층 (140A) 과 접촉한다. 구체적으로, 액티브층 (150A) 의 제2 영역 (152A) 중 소스 전극 (131A) 과 접하는 부분 또는 액티브층 (150A) 의 제2 영역 (152A) 중 드레인 전극 (132A) 과 접하는 부분 중 하나, 및 액티브층 (150A) 의 제1 영역 (151A) 의 일부 영역은 도전층 (140A) 상에 형성되어, 도전층 (140A) 과 접촉한다. 액티브층 (150A) 과 도전층 (140A), 소스 전극 (131A) 및 드레인 전극 (132A) 사이의 연결 관계에 대한 보다 상세한 설명은 후술한다.
액티브층 (150A) 상에는 게이트 절연막 (161A) 이 형성된다. 게이트 절연막 (161A) 은 액티브층 (150A) 과 게이트 전극 (120A) 을 절연시킨다. 게이트 절연막 (161A) 은 실리콘 산화막, 실리콘 질화막 또는 이들의 복층으로 형성될 수 있으나, 이에 제한되지 않고, 다양한 물질로 형성될 수 있다. 게이트 절연막 (161A) 은 액티브층 (150A) 을 포함하는 기판 (110A) 전면에 걸쳐 형성될 수 있으나, 게이트 절연막 (161A) 은 액티브층 (150A) 과 게이트 전극 (120A) 을 절연시키기만 하면 되므로, 도 1a에 도시된 바와 같이, 액티브층 (150A) 상에만 형성될 수 있다. 게이트 절연막 (161A) 이 기판 (110A) 전면에 걸쳐 형성되는 경우, 게이트 절연막 (161A) 은 액티브층 (150A) 의 일부 영역을 개구시키는 컨택홀을 갖도록 형성될 수 있고, 컨택홀은 액티브층 (150A) 의 제2 영역 (152A) 의 일부 영역을 개구시킬 수 있다.
게이트 절연막 (161A) 상에는 게이트 전극 (120A) 이 형성된다. 게이트 전극 (120A) 은 액티브층 (150A) 과 적어도 일부가 중첩되고, 구체적으로 액티브층 (150A) 의 제1 영역 (151A) 과 중첩된다. 게이트 전극 (120A) 은 게이트 절연막 (161A) 과 실질적으로 동일 넓이로 형성된다. 게이트 전극 (120A) 과 게이트 절연막 (161A) 이 실질적으로 동일 넓이로 형성된다는 것은, 게이트 전극 (120A) 과 게이트 절연막 (161A) 이 접하는 면에서의 게이트 전극 (120A) 과 게이트 절연막 (161A) 의 넓이가 실질적으로 동일하다는 것을 의미한다. 또한, 게이트 전극 (120A) 과 게이트 절연막 (161A) 이 접하는 면에서의 게이트 전극 (120A) 과 게이트 절연막 (161A) 의 넓이가 실질적으로 동일하다는 것은 게이트 전극 (120A) 과 게이트 절연막 (161A) 이 접하는 면에서의 게이트 전극 (120A) 과 게이트 절연막 (161A) 의 넓이가 완전히 동일한 경우뿐만 아니라, 게이트 전극 (120A) 또는 게이트 절연막 (161A) 이 오버 에칭 (over-etching) 되어 게이트 전극 (120A) 과 게이트 절연막 (161A) 이 접하는 면에서의 게이트 전극 (120A) 과 게이트 절연막 (161A) 의 넓이가 완전히 동일하지 않은 경우, 게이트 전극 (120A) 또는 게이트 절연막 (161A) 이 테이퍼 (taper) 형상으로 형성되어 게이트 전극 (120A) 과 게이트 절연막 (161A) 이 접하는 면에서의 게이트 전극 (120A) 과 게이트 절연막 (161A) 의 넓이가 완전히 동일하지 않은 경우를 포함한다.
게이트 전극 (120A) 은 도전 물질로 형성된다. 게이트 전극 (120A) 은, 예를 들어, 몰리브덴 (Mo), 알루미늄 (Al), 크롬 (Cr), 금 (Au), 티타늄 (Ti), 니켈 (Ni), 네오디뮴 (Nd) 및 구리 (Cu) 중 어느 하나 또는 이들의 합금으로 이루어질 수 있으나, 이에 제한되지 않고, 다양한 물질로 형성될 수 있다. 또한, 게이트 전극 (120A) 은 몰리브덴 (Mo), 알루미늄 (Al), 크롬 (Cr), 금 (Au), 티타늄 (Ti), 니켈 (Ni), 네오디뮴 (Nd) 및 구리 (Cu) 로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수도 있다.
게이트 절연막 (161A) 및 게이트 전극 (120A) 은 액티브층 (150A) 의 제1 영역 (151A) 상에만 형성된다. 상술한 바와 같이, 액티브층 (150A) 의 제1 영역 (151A) 은 도체화 처리 되지 않은 일반 산화물 반도체 영역이고, 액티브층 (150A) 의 제2 영역 (152A) 은 도체화 처리된 산화물 반도체 영역이다. 액티브층 (150A) 의 제2 영역 (152A) 만을 도체화 처리하기 위해, 액티브층 (150A) 의 제1 영역 (151A) 상에 게이트 절연막 (161A) 및 게이트 전극 (120A) 을 형성한 후에, 게이트 절연막 (161A) 및 게이트 전극 (120A) 을 마스크로 하여, 액티브층 (150A) 의 제2 영역 (152A) 만을 수소 플라즈마 처리 또는 헬륨 플라즈마 처리할 수 있고, 액티브층 (150A) 의 제2 영역 (152A) 만을 도체화시킬 수 있다.
게이트 전극 (120A) 상에는 층간 절연막 (162A) 이 형성된다. 층간 절연막 (162A) 은 게이트 절연막 (161A) 과 동일한 물질로 형성될 수 있으며, 실리콘 산화막, 실리콘 질화막 또는 이들의 복층으로 형성될 수 있으나, 이에 제한되지 않고, 다양한 물질로 형성될 수 있다. 층간 절연막 (162A) 은 기판 (110A) 전면에 걸쳐 형성될 수 있고, 소스 전극 (131A) 및 드레인 전극 (132A) 이 층간 절연막 (162A) 의 컨택홀을 통해 액티브층 (150A) 과 전기적으로 연결될 수 있다.
층간 절연막 (162A) 상에는 소스 전극 (131A) 및 드레인 전극 (132A) 이 형성된다. 소스 전극 (131A) 및 드레인 전극 (132A) 각각은 층간 절연막 (162A) 및/또는 게이트 절연막 (161A) 에 형성된 컨택홀을 통해 액티브층 (150A) 의 제2 영역 (152A) 과 전기적으로 연결될 수 있다. 소스 전극 (131A) 및 드레인 전극 (132A) 은 도전 물질로 형성된다. 소스 전극 (131A) 및 드레인 전극 (132A) 은, 예를 들어, 몰리브덴 (Mo), 알루미늄 (Al), 크롬 (Cr), 금 (Au), 티타늄 (Ti), 니켈 (Ni), 네오디뮴 (Nd) 및 구리 (Cu) 중 어느 하나 또는 이들의 합금으로 이루어질 수 있으나, 이에 제한되지 않고, 다양한 물질로 형성될 수 있다. 또한, 소스 전극 (131A) 및 드레인 전극 (132A) 은 몰리브덴 (Mo), 알루미늄 (Al), 크롬 (Cr), 금 (Au), 티타늄 (Ti), 니켈 (Ni), 네오디뮴 (Nd) 및 구리 (Cu) 로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수도 있다.
소스 전극 (131A) 및 드레인 전극 (132A) 각각은 액티브층 (150A) 의 제2 영역 (152A) 과 접촉하고, 소스 전극 (131A) 과 접촉하는 액티브층 (150A) 의 제2 영역 (152A) 과 드레인 전극 (132A) 과 접촉하는 액티브층 (150A) 의 제2 영역 (152A) 은 이격된다. 소스 전극 (131A) 과 접촉하는 액티브층 (150A) 의 제2 영역 (152A) 과 드레인 전극 (132A) 과 접촉하는 액티브층 (150A) 의 제2 영역 (152A) 중 하나는 도전층 (140A) 과 접촉한다. 도 1a에서는 설명의 편의를 위해 소스 전극 (131A) 과 접촉하는 액티브층 (150A) 의 제2 영역 (152A) 이 도전층 (140A) 과 접촉하는 것을 도시하였으나, 이에 제한되지 않고, 드레인 전극 (132A) 과 접촉하는 액티브층 (150A) 의 제2 영역 (152A) 이 도전층 (140A) 과 접촉할 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터 (100A) 에서는 소스 전극 (131A) 은 액티브층 (150A) 의 제2 영역 (152A) 과 접촉하고, 소스 전극 (131A) 과 접촉하는 액티브층 (150A) 의 제2 영역 (152A) 은 도전층 (140A) 과 접촉하고, 도전층 (140A) 은 액티브층 (150A) 의 제1 영역 (151A) 의 일부 영역과 접촉하며, 도전층 (140A) 은 게이트 전극 (120A) 과 적어도 일부분이 중첩한다. 따라서, 소스 전극 (131A) 과 드레인 전극 (132A) 사이의 게이트 전극 (120A) 에 게이트 전압이 가해져 박막 트랜지스터 (100A) 가 온 (on) 상태가 되는 경우, 도전층 (140A) 과 중첩하고, 산화물 반도체로 이루어져 상대적으로 캐리어 농도가 적은 액티브층 (150A) 의 제1 영역 (151A) 보다는 금속 물질로 이루어져 상대적으로 캐리어 농도가 큰 도전층 (140A) 에 의해 집중적으로 전류가 흐르게 되고, 도전층 (140A) 은 실질적으로 소스 전극 (131A) 역할을 하게 되므로, 도전층 (140A) 과 중첩하지 않는 액티브층 (150A) 의 제1 영역 (151A) 이 실질적인 채널 영역이 되어 채널 길이는 액티브층 (150A) 의 제1 영역 (151A) 전체의 폭이 아닌 게이트 전극 (120A) 과 중첩하는 도전층 (140A) 의 일 단과, 드레인 전극 (132A) 과 접촉하는 액티브층 (150A) 의 제2 영역 (152A) 의 일 단 사이의 거리 (L) 가 되므로, 박막 트랜지스터 (100A) 의 채널 길이를 감소시킬 수 있다.
도 1b는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 단면도이다. 도 1b를 참조하면, 박막 트랜지스터 (100B) 는 기판 (110B), 게이트 전극 (120B), 게이트 절연막 (161B), 도전층 (140B), 액티브층 (150B), 에치 스타퍼 (170B), 및 소스 전극 (131B) 및 드레인 전극 (132B) 을 포함한다. 도 1b에서는 다양한 박막 트랜지스터 중 에치 스타퍼 구조의 박막 트랜지스터에 대해 설명한다.
기판 (110B) 은 기판 (110B) 상에 형성될 수 있는 다양한 엘리먼트들을 지지하기 위한 부재이다. 기판 (110B) 은 절연 물질로 구성될 수 있고, 예를 들어, 유리 또는 플라스틱 등으로 이루어질 수 있으나, 이에 제한되지 않고, 다양한 물질로 형성될 수 있다. 기판 (110B) 은 도 1a의 기판 (110A) 과 실질적으로 동일하므로 중복 설명을 생략한다.
기판 (110B) 상에는 게이트 전극 (120B) 이 형성된다. 게이트 전극 (120B) 은 도전 물질로 형성된다. 게이트 전극 (120B) 은, 예를 들어, 몰리브덴 (Mo), 알루미늄 (Al), 크롬 (Cr), 금 (Au), 티타늄 (Ti), 니켈 (Ni), 네오디뮴 (Nd) 및 구리 (Cu) 중 어느 하나 또는 이들의 합금으로 이루어질 수 있으나, 이에 제한되지 않고, 다양한 물질로 형성될 수 있다. 또한, 게이트 전극 (120B) 은 몰리브덴 (Mo), 알루미늄 (Al), 크롬 (Cr), 금 (Au), 티타늄 (Ti), 니켈 (Ni), 네오디뮴 (Nd) 및 구리 (Cu) 로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수도 있다.
게이트 전극 (120B) 상에는 게이트 절연막 (161B) 이 형성된다. 게이트 절연막 (161B) 은 액티브층 (150B) 과 게이트 전극 (120B) 을 절연시킨다. 게이트 절연막 (161B) 은 실리콘 산화막, 실리콘 질화막 또는 이들의 복층으로 형성될 수 있으나, 이에 제한되지 않고, 다양한 물질로 형성될 수 있다. 게이트 절연막 (161B) 은 액티브층 (150B) 과 게이트 전극 (120B) 을 절연시켜야 하므로, 게이트 전극 (120B) 상에서 게이트 전극 (120B) 을 덮도록 형성될 수 있고, 예를 들어, 도 1b에 도시된 바와 같이, 게이트 절연막 (161B) 은 게이트 전극 (120B) 을 덮으며 기판 (110B) 전면에 걸쳐 형성될 수 있다.
게이트 절연막 (161B) 상에서 게이트 전극 (120B) 과 중첩하도록 도전층 (140B) 이 형성된다. 도전층 (140B) 은 박막 트랜지스터 (100B) 의 채널 영역을 감소시키기 위한 구성으로서, 도전성 금속 물질로 이루어질 수 있다. 도전층 (140B) 은 후술할 액티브층 (150B) 과 접촉하고, 게이트 전극 (120B) 과 절연된다. 따라서, 도전층 (140B) 은 박막 트랜지스터 (100B) 의 채널 길이를 감소시킬 수 있다. 도전층 (140B) 에 의한 채널 길이 감소에 대한 보다 상세한 설명은 후술한다.
게이트 절연막 (161B) 및 도전층 (140B) 상에는 액티브층 (150B) 이 형성된다. 액티브층 (150B) 은 도전층 (140B) 의 적어도 일부 영역을 덮도록 형성될 수 있다. 액티브층 (150B) 은 활성층으로도 지칭되는 것으로서, 산화물 반도체를 포함하는 층일 수 있다. 액티브층 (150B) 의 산화물 반도체로는 다양한 금속 산화물이 사용될 수 있다. 예를 들어, 산화물 반도체의 구성 물질로서 4원계 금속 산화물인 인듐 주석 갈륨 아연 산화물 (InSnGaZnO) 계 재료, 3원계 금속 산화물인 인듐 갈륨 아연 산화물 (InGaZnO) 계 재료, 인듐 주석 아연 산화물 (InSnZnO) 계 재료, 인듐 알루미늄 아연 산화물 (InAlZnO) 계 재료, 인듐 하프늄 아연 산화물 (InHfZnO), 주석 갈륨 아연 산화물 (SnGaZnO) 계 재료, 알루미늄 갈륨 아연 산화물 (AlGaZnO) 계 재료, 주석 알루미늄 아연 산화물 (SnAlZnO) 계 재료, 2원계 금속 산화물인 인듐 아연 산화물 (InZnO) 계 재료, 주석 아연 산화물 (SnZnO) 계 재료, 알루미늄 아연 산화물 (AlZnO) 계 재료, 아연 마그네슘 산화물 (ZnMgO) 계 재료, 주석 마그네슘 산화물 (SnMgO) 계 재료, 인듐 마그네슘 산화물 (InMgO) 계 재료, 인듐 갈륨 산화물 (InGaO) 계 재료나, 인듐 산화물 (InO) 계 재료, 주석 산화물 (SnO) 계 재료, 아연 산화물 (ZnO) 계 재료 등이 사용될 수 있다. 상술한 각각의 산화물 반도체 재료에서 포함되는 각각의 원소의 조성 비율은 특별히 한정되지 않고 다양하게 조정될 수 있다. 액티브층 (150B) 은 기판 (110B) 상에 산화물 반도체 물질을 증착한 후, 액티브층 (150B) 을 형성하고자 하는 크기의 산화물 반도체만을 남기는 방식으로 산화물 반도체 물질을 패터닝하여 형성할 수 있다. 본 명세서에서는 액티브층 (150B) 이 산화물 반도체로 이루어지는 것으로 설명하나, 이에 제한되지 않고, 액티브층 (150B) 은 비정질 실리콘 또는 다결정 실리콘으로도 형성될 수 있다.
액티브층 (150B) 상에는 에치 스타퍼 (170B) 가 형성된다. 게이트 전극 (120B) 이 액티브층 (150B) 하부에 위치하는 바텀 (bottom) 게이트 구조의 박막 트랜지스터 (100B) 에서 액티브층 (150B) 으로 산화물 반도체를 사용하는 경우, 액티브층 (150B) 상부에 위치하는 후술할 소스 전극 (131B) 및 드레인 전극 (132B) 에 대한 에칭 (etching) 공정 시 산화물 반도체를 포함하는 액티브층 (150B) 이 손상될 수 있다. 이에, 에칭에 의한 액티브층 (150B) 의 변성을 방지하기 위해 액티브층 (150B) 의 상부, 특히, 소스 전극 (131B) 과 드레인 전극 (132B) 사이의 공간에 절연 물질로 이루어지는 에치 스타퍼 (170B) 를 형성한다.
액티브층 (150B) 및 에치 스타퍼 (170B) 상에는 소스 전극 (131B) 및 드레인 전극 (132B) 이 형성된다. 소스 전극 (131B) 및 드레인 전극 (132B) 각각은 액티브층 (150B) 과 접하는 방식으로 액티브층 (150B) 과 전기적으로 연결되고, 에치 스타퍼 (170B) 의 일부 영역 상에 형성될 수 있다. 소스 전극 (131B) 및 드레인 전극 (132B) 은 도전 물질로 형성된다. 소스 전극 (131B) 및 드레인 전극 (132B) 은, 예를 들어, 몰리브덴 (Mo), 알루미늄 (Al), 크롬 (Cr), 금 (Au), 티타늄 (Ti), 니켈 (Ni), 네오디뮴 (Nd) 및 구리 (Cu) 중 어느 하나 또는 이들의 합금으로 이루어질 수 있으나, 이에 제한되지 않고, 다양한 물질로 형성될 수 있다. 또한, 소스 전극 (131B) 및 드레인 전극 (132B) 은 몰리브덴 (Mo), 알루미늄 (Al), 크롬 (Cr), 금 (Au), 티타늄 (Ti), 니켈 (Ni), 네오디뮴 (Nd) 및 구리 (Cu) 로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수도 있다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 (100B) 에서는 게이트 전극 (120B) 상에 게이트 전극 (120B) 과 절연된 도전층 (140B) 이 형성되고, 도전층 (140B) 상에 도전층 (140B) 의 적어도 일부 영역을 덮도록 액티브층 (150B) 을 형성한다. 따라서, 소스 전극 (131B) 과 드레인 전극 (132B) 사이의 게이트 전극 (120B) 에 게이트 전압이 가해져 박막 트랜지스터 (100B) 가 온 상태가 되는 경우, 도전층 (140B) 과 중첩하고, 산화물 반도체로 이루어져 상대적으로 캐리어 농도가 적은 액티브층 (150B) 의 영역 보다는 금속 물질로 이루어져 상대적으로 캐리어 농도가 큰 도전층 (140B) 에 의해 전류가 집중적으로 흐르게 되고, 도전층 (140B) 은 실질적으로 소스 전극 (131B) 역할을 하게 되므로, 도전층 (140B) 과 중첩하지 않는 액티브층 (150B) 의 제1 영역 (151B) 이 실질적인 채널 영역이 되어 채널 길이는 소스 전극 (131B) 과 접촉하는 액티브층 (150B) 의 부분과 도전층 (140B) 의 일 단 사이의 거리 (L1) 및 드레인 전극 (132B) 과 접촉하는 액티브층 (150B) 의 부분과 도전층 (140B) 의 타 단 사이의 거리 (L2) 의 합이 되므로, 박막 트랜지스터 (100B) 의 채널 길이를 감소시킬 수 있다.
도 2a는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 단면도이다. 도 2a를 참조하면, 박막 트랜지스터 (200A) 는 기판 (210A), 보조 부재 (240A), 액티브층 (250A), 게이트 절연막 (261A), 게이트 전극 (220A), 층간 절연막 (262A), 및 소스 전극 (231A) 및 드레인 전극 (232A) 을 포함한다. 기판 (210A), 액티브층 (250A), 게이트 절연막 (261A), 게이트 전극 (220A), 층간 절연막 (262A), 및 소스 전극 (231A) 및 드레인 전극 (232A) 은 도 1a의 기판 (110A), 액티브층 (150A), 게이트 절연막 (161A), 게이트 전극 (120A), 층간 절연막 (162A), 및 소스 전극 (131A) 및 드레인 전극 (132A) 과 실질적으로 동일하므로 중복 설명을 생략한다.
기판 (210A) 상에 보조 부재 (240A) 가 형성된다. 보조 부재 (240A) 는 액티브층 (250A) 의 채널 영역을 감소시키는 기능을 갖는 부재로서, 도전성 금속 물질로 이루어질 수 있다. 보조 부재 (240A) 는 소스 전극 (231A) 및 드레인 전극 (232A) 중 하나와 접촉하고, 소스 전극 (231A) 및 드레인 전극 (232A) 중 보조 부재 (240A) 와 접촉하지 않는 다른 하나는 액티브층 (250A) 의 제2 영역 (252A) 과 접촉할 수 있다. 도 2a에서는 설명의 편의를 위해 소스 전극 (231A) 이 보조 부재 (240A) 와 접촉하고, 드레인 전극 (232A) 이 액티브층 (250A) 의 제2 영역 (252A) 과 접촉하는 것을 도시하였으나, 이에 제한되지 않고, 드레인 전극 (232A) 이 보조 부재 (240A) 와 접촉하고, 소스 전극 (231A) 이 액티브층 (250A) 의 제2 영역 (252A) 과 접촉할 수도 있다. 소스 전극 (231A) 이 보조 부재 (240A) 와 직접 접촉하게 하기 위해, 소스 전극 (231A) 측에는 액티브층 (250A) 을 형성하지 않을 수 있고, 예를 들어, 액티브층 (250A) 상에 형성된 게이트 절연막 (261A) 및 게이트 전극 (220A) 을 마스크로 하여, 소스 전극 (231A) 측에 형성된 액티브층 (250A) 을 제거할 수 있다. 본 발명의 다른 실시예에 따른 박막 트랜지스터 (200A) 에서는 소스 전극 (231A) 이 도전성 금속 물질로 이루어지는 보조 부재 (240A) 와 직접 접촉하므로, 소스 전극 (231A) 과 보조 부재 (240A) 사이의 접촉 저항을 최소화할 수 있다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 (200A) 에서는 소스 전극 (231A) 과 직접 접촉하는 보조 부재 (240A) 상에 액티브층 (250A) 이 접촉하고, 액티브층 (250A) 과 접촉하는 보조 부재 (240A) 가 게이트 전극 (220A) 과 중첩한다. 따라서, 소스 전극 (231A) 과 드레인 전극 (232A) 사이의 게이트 전극 (220A) 에 게이트 전압이 가해져 박막 트랜지스터 (200A) 가 온 상태가 되는 경우, 보조 부재 (240A) 와 중첩하고, 산화물 반도체로 이루어져 상대적으로 캐리어 농도가 적은 액티브층 (250A) 의 영역 보다는 소스 전극 (231A) 과 직접 접촉하고, 금속 물질로 이루어져 상대적으로 캐리어 농도가 큰 보조 부재 (240A) 에 의해 전류가 집중적으로 흐르게 되고, 보조 부재 (240B) 는 실질적으로 소스 전극 (231A) 역할을 하게 되므로, 보조 부재 (240A) 를 사용하지 않는 경우에 비해 게이트 전극 (220A) 과 중첩하는 보조 부재 (240A) 의 길이만큼 채널 영역의 길이를 감소시킬 수 있다.
도 2b는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 단면도이다. 도 2b를 참조하면, 박막 트랜지스터 (200B) 는 기판 (210B), 보조 부재 (240B), 액티브층 (250B), 게이트 절연막 (261B), 게이트 전극 (220B), 층간 절연막 (262B), 및 소스 전극 (231B) 및 드레인 전극 (232B) 을 포함한다. 기판 (210B), 보조 부재 (240B), 게이트 절연막 (261B), 게이트 전극 (220B), 층간 절연막 (262B), 및 소스 전극 (231B) 및 드레인 전극 (232B) 은 도 2a의 기판 (210A), 보조 부재 (240A), 게이트 절연막 (261A), 게이트 전극 (220A), 층간 절연막 (262A), 및 소스 전극 (231A) 및 드레인 전극 (232A) 과 실질적으로 동일하므로 중복 설명을 생략한다.
기판 (210B) 상에는 액티브층 (250B) 이 형성된다. 액티브층 (250B) 은 산화물 반도체층일 수 있다. 액티브층 (250B) 은 도체화 처리가 되지 않은 일반 산화물 반도체 영역인 제1 영역 (251B) 및 도체화 처리된 산화물 반도체 영역인 제2 영역 (252B) 을 포함한다. 액티브층 (250B) 의 제1 영역 (251B) 은 채널 영역으로서 게이트 전극 (220B) 과 중첩하는 영역이고, 액티브층 (250B) 의 제2 영역 (252B) 은 소스 영역 및 드레인 영역으로서 소스 전극 (231B) 및 드레인 전극 (232B) 각각과 접촉하는 영역이다. 액티브층 (250B) 의 제2 영역 (252B) 중 소스 전극 (231B) 과 접촉하는 영역은 보조 부재 (240B) 의 일부 영역 상에만 형성될 수 있고, 소스 전극 (231B) 은 액티브층 (250B) 의 제2 영역 (252B) 의 일단면 및 보조 부재 (240B)의 상면과 접촉할 수 있다. 소스 전극 (231B) 이 액티브층 (250B) 의 제2 영역 (252B) 의 일단면 및 보조 부재 (240B) 의 상면과 접촉하는 것을 제외하면, 액티브층 (250B) 은 도 2a의 액티브층 (250B) 과 실질적으로 동일하므로 중복 설명을 생략한다.
도 2c는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 단면도이다. 도 2c를 참조하면, 박막 트랜지스터 (200C) 는 기판 (210C), 보조 부재 (240C), 액티브층 (250C), 게이트 절연막 (261C), 게이트 전극 (220C), 층간 절연막 (262C), 및 소스 전극 (231C) 및 드레인 전극 (232C) 을 포함한다. 기판 (210C), 게이트 절연막 (261C), 게이트 전극 (220C), 층간 절연막 (262C), 및 소스 전극 (231C) 및 드레인 전극 (232C) 은 도 2a의 기판 (210A), 게이트 절연막 (261A), 게이트 전극 (220A), 층간 절연막 (262A), 및 소스 전극 (231A) 및 드레인 전극 (232A) 과 실질적으로 동일하므로 중복 설명을 생략한다.
기판 (210C) 상에는 산화물 반도체를 포함하는 액티브층 (250C) 이 형성되고, 기판 (210C) 및 액티브층 (250C) 의 일부 영역 상에 보조 부재 (240C) 가 형성된다. 보조 부재 (240C) 가 형성되는 액티브층 (250C) 의 일부 영역은 액티브층 (250C) 의 제1 영역 (251C) 의 일부 영역으로서, 액티브층 (250C) 의 제1 영역 (251C) 상에 형성되는 게이트 전극 (220C) 과 중첩한다. 따라서, 액티브층 (250C) 의 제1 영역 (251C) 중 보조 부재 (240C) 가 형성된 영역에는 액티브층 (250C), 보조 부재 (240C), 게이트 절연막 (261C), 게이트 전극 (220C) 이 순서대로 형성되고, 액티브층 (250C) 의 제1 영역 (251C) 중 보조 부재 (240C) 가 형성되지 않은 영역에는 액티브층 (250C), 게이트 절연막 (261C), 게이트 전극 (220C) 이 순서대로 형성된다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 (200C) 에서는 소스 전극 (231C) 과 직접 접촉하는 보조 부재 (240C) 가 액티브층 (250C) 과 액티브층 (250C) 상에서 접촉하고, 액티브층 (250C) 과 접촉하는 보조 부재 (240C) 가 게이트 전극 (220C) 과 중첩한다. 따라서, 보조 부재 (240C) 와 접촉하는 액티브층 (250C) 의 부분과 게이트 전극 (220C) 사이의 거리를 감소시킬 수 있다. 또한, 소스 전극 (231C) 과 드레인 전극 (232C) 사이의 게이트 전극 (220C) 에 게이트 전압이 가해져 박막 트랜지스터 (200C) 가 온 상태가 되는 경우, 보조 부재 (240C) 와 중첩하고, 산화물 반도체로 이루어져 상대적으로 캐리어 농도가 적은 액티브층 (250C) 의 영역 보다는 소스 전극 (231C) 과 직접 접촉하고, 금속 물질로 이루어져 상대적으로 캐리어 농도가 큰 보조 부재 (240C) 에 의해 전류가 집중적으로 흐르게 되므고, 보조 부재 (240C) 는 실질적으로 소스 전극 (231C) 역할을 하게 되므로, 보조 부재 (240C) 를 사용하지 않는 경우에 비해 게이트 전극 (220C) 과 중첩하는 보조 부재 (240C) 의 길이만큼 채널 영역의 길이를 감소시킬 수 있다.
도 2d는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 단면도이다. 도 2d를 참조하면, 박막 트랜지스터 (200D) 는 기판 (210D), 보조 부재 (240D), 액티브층 (250D), 게이트 절연막 (261D), 게이트 전극 (220D), 층간 절연막 (262D), 및 소스 전극 (231D) 및 드레인 전극 (232D) 을 포함한다. 기판 (210D), 게이트 절연막 (261D), 게이트 전극 (220D), 층간 절연막 (262D), 및 소스 전극 (231D) 및 드레인 전극 (232D) 은 도 2a의 기판 (210A), 게이트 절연막 (261A), 게이트 전극 (220A), 층간 절연막 (262A), 및 소스 전극 (231A) 및 드레인 전극 (232A) 과 실질적으로 동일하므로 중복 설명을 생략한다.
보조 부재 (240D) 는 액티브층 (250D) 의 채널 영역을 감소시키기 위해 도전성 금속 물질로 이루어지는 제1 보조 부재 (241D) 및 제2 보조 부재 (242D) 를 포함한다. 제1 보조 부재 (241D) 는 액티브층 (250D) 의 제2 영역 (252D) 중 소스 전극 (231D) 과 접촉하는 영역에 접촉하고, 제2 보조 부재 (242D) 는 액티브층 (250D) 의 제2 영역 (252D) 중 드레인 전극 (232D) 과 접촉하는 영역에 접촉하고, 제1 보조 부재 (241D) 와 제2 보조 부재 (242D) 는 서로 이격된다.
기판 (210D) 및 보조 부재 (240D) 상에는 산화물 반도체층인 액티브층 (250D) 이 형성된다. 구체적으로, 액티브층 (250D) 은 제1 보조 부재 (241D) 및 제2 보조 부재 (242D) 상에 형성되고, 서로 이격된 제1 보조 부재 (241D) 및 제2 보조 부재 (242D) 사이의 기판 (210D) 상에 형성된다.
액티브층 (250D) 은 도체화 처리가 되지 않은 일반 산화물 반도체 영역인 제1 영역 (251D) 및 도체화 처리된 산화물 반도체 영역인 제2 영역 (252D) 을 포함한다. 액티브층 (250D) 의 제1 영역 (251D) 은 채널 영역으로서 게이트 전극 (220D) 과 중첩하는 영역이고, 액티브층 (250D) 의 제2 영역 (252D) 은 소스 영역 및 드레인 영역으로서 소스 전극 (231D) 및 드레인 전극 (232D) 각각과 접촉하는 영역이다. 액티브층 (250D) 의 제2 영역 (252D) 은 제1 보조 부재 (241D) 및 제2 보조 부재 (242D) 상에 위치하고, 액티브층 (250D) 의 제1 영역 (251D) 은 제1 보조 부재 (241D), 제2 보조 부재 (242D) 및 제1 보조 부재 (241D) 와 제2 보조 부재 (242D) 사이의 기판 (210D) 상에 위치한다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 (200D) 에서는 소스 전극 (231D) 은 액티브층 (250D) 의 제2 영역 (252D) 과 접촉하고, 소스 전극 (231D) 과 접촉하는 액티브층 (250D) 의 제2 영역 (252D) 은 제1 보조 부재 (241D) 와 접촉하고, 제1 보조 부재 (241D) 의 일부 영역은 액티브층 (250D) 의 제1 영역 (251D) 과 접촉하며, 게이트 전극 (220D) 과 중첩한다. 또한, 드레인 전극 (232D) 은 액티브층 (250D) 의 제2 영역 (252D) 과 접촉하고, 드레인 전극 (232D) 과 접촉하는 액티브층 (250D) 의 제2 영역 (252D) 은 제2 보조 부재 (242D) 와 접촉하고, 제2 보조 부재 (242D) 의 일부 영역은 액티브층 (250D) 의 제1 영역 (251D) 과 접촉하며, 게이트 전극 (220D) 과 중첩한다. 따라서, 소스 전극 (231D) 과 드레인 전극 (232D) 사이의 게이트 전극 (220D) 에 게이트 전압이 가해져 박막 트랜지스터 (200D) 가 온 상태가 되는 경우, 제1 보조 부재 (241D) 및 제2 보조 부재 (242D) 와 중첩하고, 산화물 반도체로 이루어져 상대적으로 캐리어 농도가 적은 액티브층 (250D) 의 제1 영역 (251D) 보다는 금속 물질로 이루어져 상대적으로 캐리어 농도가 큰 제1 보조 부재 (241D) 및 제2 보조 부재 (242D) 에 의해 전류가 집중적으로 흐르게 되고, 제1 보조 부재 (241D) 는 실질적으로 소스 전극 (231D) 역할을 하고 제2 보조 부재 (242D) 는 실질적으로 드레인 전극 (232D) 역할을 하게 되므로, 제1 보조 부재 (241D) 및 제2 보조 부재 (242D) 와 중첩하지 않는 액티브층 (250D) 의 제1 영역 (251D) 이 실질적인 채널 영역이 되어 채널 길이는 액티브층 (250D) 의 제1 영역 (251D) 전체의 폭이 아닌 게이트 전극 (220D) 과 중첩하는 제1 보조 부재 (241D) 의 일 단과 제2 보조 부재 (242D) 의 일 단 사이의 거리가 되므로, 박막 트랜지스터 (200D) 의 채널 길이를 감소시킬 수 있다.
도 2e는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 단면도이다. 도 2e를 참조하면, 박막 트랜지스터 (200E) 는 기판 (210E), 버퍼층 (280E), 광 차단층 (281E), 보조 부재 (240E), 액티브층 (250E), 게이트 절연막 (261E), 게이트 전극 (220E), 층간 절연막 (262E), 및 소스 전극 (231E) 및 드레인 전극 (232E) 을 포함한다. 기판 (210E), 보조 부재 (240E), 액티브층 (250E), 게이트 절연막 (261E), 게이트 전극 (220E), 층간 절연막 (262E), 및 소스 전극 (231E) 및 드레인 전극 (232E) 은 도 2a의 기판 (210A), 보조 부재 (240A), 액티브층 (250A), 게이트 절연막 (261A), 게이트 전극 (220A), 층간 절연막 (262A), 및 소스 전극 (231A) 및 드레인 전극 (232A) 과 실질적으로 동일하므로 중복 설명을 생략한다.
기판 (210E) 상에는 버퍼층 (280E) 이 형성된다. 버퍼층 (280E) 은 기판 (210E) 과 액티브층 (250E) 사이에 형성된다. 버퍼층 (280E) 은 기판 (210E) 을 통한 수분 또는 불순물의 침투를 최소화할 수 있다. 버퍼층 (280E) 은 절연 물질로 구성될 수 있다. 버퍼층 (280E) 을 구성하는 물질은 기판 (210E) 의 종류나 박막 트랜지스터 (200E) 의 종류에 따라 선택될 수 있다. 예를 들어, 버퍼층 (280E) 은 박막 트랜지스터 (200E) 의 구조에 따른 액티브층 (250E) 과의 계면 특성에 따라 선택될 수 있고, 도 2e에 도시된 바와 같이 코플래너 구조의 박막 트랜지스터 (200E) 의 경우 버퍼층 (280E) 은 실리콘 산화막, 실리콘 질화막 또는 이들의 복층 등으로 형성될 수 있다.
기판 (210E) 과 액티브층 (250E) 사이에는 광 차단층 (281E) 이 형성된다. 광 차단층 (281E) 은 기판 (210E) 상에 형성되고, 버퍼층 (280E) 에 의해 덮어질 수 있다. 광 차단층 (281E) 은 기판 (210E) 의 하부에서 입사되는 빛이 액티브층 (250E) 에 도달하는 것을 차단하는 구성으로서, 반사성 금속 물질로 형성될 수 있다. 액티브층 (250E) 이 산화물 반도체로 이루어지고, 박막 트랜지스터 (200E) 에 바이어스가 인가된 상태에서 액티브층 (250E) 에 빛이 입사되는 경우, 박막 트랜지스터 (200E) 의 신뢰성에 영향을 주게 된다. 이에, 본 발명의 다른 실시예에 따른 박막 트랜지스터 (200E) 에서는 반사성 금속 물질로 이루어지는 도전층 (240E) 이 액티브층 (250E) 의 하부에 배치되어, 보조 부재 (240E) 와 함께 기판 (210E) 의 하부에서 입사되는 빛이 액티브층 (250E) 에 도달하는 것을 차단할 수 있고, 빛에 의한 박막 트랜지스터 (200E) 의 신뢰성 저하를 최소화할 수 있다.
도 2f는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 단면도이다. 도 2f를 참조하면, 박막 트랜지스터 (200F) 는 기판 (210F), 보조 부재 (240F), 광 산란 패턴 (245F), 액티브층 (250F), 게이트 절연막 (261F), 게이트 전극 (220F), 층간 절연막 (262F), 및 소스 전극 (231F) 및 드레인 전극 (232F) 을 포함한다. 기판 (210F), 보조 부재 (240F), 액티브층 (250F), 게이트 절연막 (261F), 게이트 전극 (220F), 층간 절연막 (262F), 및 소스 전극 (231F) 및 드레인 전극 (232F) 은 도 2a의 기판 (210A), 보조 부재 (240A), 액티브층 (250A), 게이트 절연막 (261A), 게이트 전극 (220A), 층간 절연막 (262A), 및 소스 전극 (231A) 및 드레인 전극 (232A) 과 실질적으로 동일하므로 중복 설명을 생략한다.
기판 (210F) 상에는 광 산란 패턴 (245F) 이 형성된다. 광 산란 패턴 (245F) 은 반사성 금속 물질로 이루어질 수 있다. 광 산란 패턴 (245F) 은 보조 부재 (240F) 와 실질적으로 동일한 물질로 실질적으로 동시에 형성될 수 있다. 예를 들어, 기판 (210F) 상에 반사성 금속 물질을 형성하고, 보조 부재 (240F) 및 광 산란 패턴 (245F) 에 대응하는 영역을 제외한 반사성 금속 물질을 제거함에 의해 광 산란 패턴 (245F) 을 형성할 수 있다.
광 산란 패턴 (245F) 은 액티브층 (250F) 에 입사하는 빛을 산란시켜, 액티브층 (250F) 에 도달하는 빛을 최소화하기 위한 구성으로서, 기판 (210F) 상에서 액티브층 (250F) 의 측부에 인접하게 형성될 수 있고, 구체적으로, 액티브층 (250F) 의 측면에서 입사하는 빛을 산란시켜 액티브층 (250F) 으로 향하는 빛의 경로를 변경시킬 수 있으며, 이에 따라, 액티브층 (250F) 에 도달하는 빛을 최소화하여 빛에 의한 박막 트랜지스터 (200F) 의 신뢰성 저하를 최소화할 수 있다.
몇몇 실시예에서, 도 2f에 도시되지는 않았으나, 도 2e에 도시된 바와 같이 광 산란 패턴 (245F) 과 함께 액티브층 (250F) 하부에 형성되는 광 차단층을 함께 사용하여, 액티브층 (250F) 으로 입사하는 빛에 의한 박막 트랜지스터 (200F) 의 신뢰성 저하를 최소화할 수도 있다.
도 3a는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 단면도이다. 도 3a를 참조하면, 박막 트랜지스터 (300A) 는 기판 (310A), 게이트 전극 (320A), 게이트 절연막 (361A), 액티브 구조물 (390A), 에치 스타퍼 (370B), 및 소스 전극 (331A) 및 드레인 전극 (332A) 을 포함한다. 기판 (310A), 게이트 전극 (320A), 게이트 절연막 (361A), 에치 스타퍼 (370A), 및 소스 전극 (331A) 및 드레인 전극 (332A) 은 도 1b의 기판 (110B), 게이트 전극 (120B), 게이트 절연막 (161B), 에치 스타퍼 (170B), 및 소스 전극 (131B) 및 드레인 전극 (132B) 과 실질적으로 동일하므로 중복 설명을 생략한다.
기판 (310A) 상에 액티브 구조물 (390A) 이 형성된다. 액티브 구조물 (390A) 은 박막 트랜지스터 (300A) 의 채널 영역 (395A) 을 제공하기 위한 구조물로서, 게이트 전극 (320A) 상에 형성된 게이트 절연막 (361A) 상에 형성될 수 있다.
액티브 구조물 (390A) 은 도전성 물질로 형성되는 제1 구조물 (391A) 및 반도체 성질을 가지는 제2 구조물 (392A) 을 포함한다. 액티브 구조물 (390A) 의 제1 구조물 (391A) 은 게이트 전극 (320A) 과 적어도 일부 영역이 중첩하고, 제1 구조물 (391A) 의 일부 영역이 에치 스타퍼 (370A) 와 중첩하도록 형성되고, 액티브 구조물 (390A) 의 제2 구조물 (392A) 은 제1 구조물 (391A) 의 전체 영역을 덮도록 형성된다. 도 3a에서는 제2 구조물 (392A) 이 산화물 반도체로 형성되는 것으로 설명하나, 이에 제한되지 않고, 제2 구조물 (392A) 은 비정질 실리콘 또는 다결정 실리콘 중 하나로 형성될 수도 있다.
액티브 구조물 (390A) 은 에치 스타퍼 (370A) 와 중첩하고, 제1 구조물 (391A) 과 중첩하지 않는 영역에 형성된 채널 영역 (395A) 을 갖고, 채널 영역 (395A) 은 제2 구조물 (392A) 에 위치한다. 본 발명의 다른 실시예에 따른 박막 트랜지스터 (300A) 에서는 게이트 전극 (320A) 상에 게이트 전극 (320A) 과 절연되고, 게이트 전극 (320A) 과 적어도 일부 영역이 중첩하는 액티브 구조물 (390A) 의 제1 구조물 (391A) 이 형성되고, 제1 구조물 (391A) 상에 제1 구조물 (391A) 의 전체 영역을 덮도록 제2 구조물 (392A) 을 형성한다. 따라서, 소스 전극 (331A) 과 드레인 전극 (332A) 사이의 게이트 전극 (320A) 에 게이트 전압이 가해져 박막 트랜지스터 (300A) 가 온 상태가 되는 경우, 제1 구조물 (391A) 과 중첩하고, 산화물 반도체로 이루어져 상대적으로 캐리어 농도가 적은 제2 구조물 (392A) 의 영역 보다는 금속 물질로 이루어져 상대적으로 캐리어 농도가 큰 제1 구조물 (391A) 에 의해 전류가 집중적으로 흐르게 되고, 실질적인 채널 영역 (395A) 은 액티브 구조물 (390A) 에서 게이트 전극 (320A) 과는 중첩하지만 제1 구조물 (391A) 과는 중첩하지 않는 제2 구조물 (392A) 의 영역에 형성되고, 박막 트랜지스터 (300A) 의 채널 길이를 감소시킬 수 있다.
도 3b는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 단면도이다. 도 3b를 참조하면, 박막 트랜지스터 (300B) 는 기판 (310B), 게이트 전극 (320B), 게이트 절연막 (361B), 액티브 구조물 (390B), 에치 스타퍼 (370B), 및 소스 전극 (331B) 및 드레인 전극 (332B) 을 포함한다. 기판 (310B), 게이트 전극 (320B), 게이트 절연막 (361B), 에치 스타퍼 (370B), 및 소스 전극 (331B) 및 드레인 전극 (332B) 은 도 1b의 기판 (110B), 게이트 전극 (120B), 게이트 절연막 (161B), 에치 스타퍼 (170B), 및 소스 전극 (131B) 및 드레인 전극 (132B) 과 실질적으로 동일하므로 중복 설명을 생략한다.
기판 (310B) 상에 액티브 구조물 (390B) 이 형성된다. 액티브 구조물 (390B) 은 박막 트랜지스터 (300B) 의 채널 영역 (395B) 을 제공하기 위한 구조물로서, 게이트 전극 (320B) 상에 형성된 게이트 절연막 (361B) 상에 형성될 수 있다.
액티브 구조물 (390B) 은 도전성 물질로 형성되는 제1 구조물 (391B) 및 반도체 성질을 가지는 제2 구조물 (392B) 을 포함한다. 액티브 구조물 (390B) 의 제1 구조물 (391B) 은 게이트 전극 (320B) 과 적어도 일부 영역이 중첩하고, 제1 구조물 (391B) 의 일부 영역이 에치 스타퍼 (370B) 와 중첩하도록 형성되고, 액티브 구조물 (390B) 의 제2 구조물 (392B) 은 제1 구조물 (391B) 의 일부 영역을 덮도록 형성된다. 도 3b에서는 제2 구조물 (392B) 이 산화물 반도체로 형성되는 것으로 설명하나, 이에 제한되지 않고, 제2 구조물 (392B) 은 비정질 실리콘 또는 다결정 실리콘 중 하나로 형성될 수도 있다.
액티브 구조물 (390B) 은 에치 스타퍼 (370B) 와 중첩하고, 제1 구조물 (391B) 과 중첩하지 않는 영역에 형성된 채널 영역 (395B) 을 갖고, 채널 영역 (395B) 은 제2 구조물 (392B) 에 위치한다. 본 발명의 다른 실시예에 따른 박막 트랜지스터 (300B) 에서는 게이트 전극 (320B) 상에 게이트 전극 (320B) 과 절연되고, 게이트 전극 (320B) 과 적어도 일부 영역이 중첩하는 액티브 구조물 (390B) 의 제1 구조물 (391B) 이 형성되고, 제1 구조물 (391B) 상에 제1 구조물 (391B) 의 일부 영역을 덮도록 제2 구조물 (392B) 을 형성한다. 따라서, 소스 전극 (331B) 과 드레인 전극 (332B) 사이의 게이트 전극 (320B) 에 게이트 전압이 가해져 박막 트랜지스터 (300B) 가 온 상태가 되는 경우, 제1 구조물 (391B) 과 중첩하고, 산화물 반도체로 이루어져 상대적으로 캐리어 농도가 적은 제2 구조물 (392B) 의 영역 보다는 금속 물질로 이루어져 상대적으로 캐리어 농도가 큰 제1 구조물 (391B) 에 의해 전류가 집중적으로 흐르게 되므로, 실질적인 채널 영역 (395B) 은 액티브 구조물 (390B) 에서 게이트 전극 (320B) 과는 중첩하지만 제1 구조물 (391B) 과는 중첩하지 않는 제2 구조물 (392B) 의 영역에 형성되고, 박막 트랜지스터 (300B) 의 채널 길이를 감소시킬 수 있다.
도 4a는 본 발명의 일 실시예에 따른 표시 장치의 개념도이다. 도 4b는 도 4a의 서브 화소 영역에 대한 확대 개념도이다.
표시 장치 (400) 는 본 발명의 다양한 실시예들에 따른 박막 트랜지스터가 적용 가능한 표시 장치이다. 표시 장치 (400) 는 이미지를 표시하기 위한 장치로서, 유기 발광 표시 장치 (OLED), 액정 표시 장치 (LCD), 전기 영동 표시 장치 (EPD) 등 다양한 표시 장치를 포함한다. 도 4a에서는 본 발명의 다양한 실시예들에 따른 박막 트랜지스터가 적용 가능한 다양한 표시 장치 (400) 중 유기 발광 표시 장치를 예로 하여 설명한다.
표시 장치 (400) 는 기판 (410), 하나 이상의 박막 트랜지스터, 애노드, 유기 발광층 및 캐소드를 포함하는 유기 발광 소자 (OLED) 를 포함한다. 표시 장치 (400) 의 기판 (410) 의 복수의 서브 화소 영역 (SP) 에는 유기 발광층을 발광 시키기 위한 하나 이상의 박막 트랜지스터가 포함된다. 예를 들어, 도 4b에 도시된 바와 같이, 서브 화소 영역 (SP) 에는 스위칭 트랜지스터 (TR1) 및 구동 트랜지스터 (TR2) 의 2개의 박막 트랜지터가 포함될 수 있으나, 이에 제한되지 않고, 다양한 목적의 박막 트랜지스터들이 더 포함될 수도 있다.
도 4a 및 도 4b를 참조하면, 스위칭 트랜지스터 (TR1) 는 게이트 구동부 (420) 로부터 연장하는 게이트 배선 (S) 에 연결된 게이트 전극, 데이터 구동부 (430) 로부터 연장하는 데이터 배선 (D) 에 연결된 제1 전극, 및 구동 트랜지스터 (TR2) 의 게이트 전극에 연결된 제2 전극을 포함한다. 스위칭 트랜지스터 (TR1) 의 제1 전극 및 제2 전극 각각은 소스 전극 및 드레인 전극으로서, 제1 전극과 제2 전극은 스위칭 트랜지스터 (TR1) 의 종류에 따라 소스 전극 및 드레인 전극 중 하나로 결정될 수 있다. 구동 트랜지스터 (TR2) 는 스위칭 트랜지스터 (TR1) 의 제2 전극에 연결된 게이트 전극, 전원 공급부 (440) 로부터 연장하는 제1 전원 배선 (Vdd) 에 연결된 제1 전극 및 유기 발광 소자 (OLED) 에 연결된 제2 전극을 포함한다. 구동 트랜지스터 (TR2) 의 제1 전극 및 제2 전극 각각은 소스 전극 및 드레인 전극으로서, 제1 전극과 제2 전극은 구동 트랜지스터 (TR2) 의 종류에 따라 소스 전극 및 드레인 전극 중 하나로 결정될 수 있다. 이와 같이, 스위칭 트랜지스터 (TR1) 와 구동 트랜지스터 (TR2) 의 2개의 박막 트랜지스터를 사용하는 경우, 구동 트랜지스터 (TR2) 의 게이트 전극과 구동 트랜지스터 (TR2) 의 제2 전극 사이에 제1 커패시터 (Cst) 가 형성되고, 제1 커패시터 (Cst) 의 크기가 클수록 데이터 전압 의 전압전달율이 증가하게 되어 유리함이 있다.
이에, 본 발명의 다양한 실시예들에 따른 박막 트랜지스터를 표시 장치 (400) 의 구동 트랜지스터 (TR2) 에 적용시키는 경우, 즉, 액티브층과 접촉하고, 게이트 전극과 적어도 일부분이 중첩하며, 게이트 전극과 절연된 도전체층을 구동 트랜지스터 (TR2) 에 적용시키는 경우, 도전체층은 게이트 전극과 적어도 일부분이 중첩하므로, 게이트 전극과 도전체층 사이에는 제2 커패시터 (Cp) 가 형성된다. 또한, 도전체층과 접촉하는 액티브층의 영역이 구동 트랜지스터 (TR2) 의 제2 전극과 접촉하는 경우, 제2 커패시터 (Cp) 는 제1 커패시터 (Cst) 와 크기는 상이하나, 제1 커패시터 (Cst) 와 병렬 연결되게 되므로, 구동 트랜지스터 (TR2) 의 게이트 전극과 구동 트랜지스터 (TR2) 의 제2 전극 사이의 총 커패시터 값은 증가하게 된다. 따라서, 본 발명의 다양한 실시예들에 따른 박막 트랜지스터를 표시 장치 (400) 의 구동 트랜지스터 (TR2) 에 적용시키는 경우, 구동 트랜지스터 (TR2) 의 게이트 전극과 구동 트랜지스터 (TR2) 의 제2 전극 사이의 커패시터 값을 증가시킬 수 있으므로, 데이터 전압의 전압전달율 측면에서 유리함이 있다.
표시 장치 (400) 가 투명 유기 발광 표시 장치인 경우, 유기 발광 표시 장치의 복수의 서브 화소 영역 (SP) 은 발광 영역과 투과 영역을 포함하고, 박막 트랜지스터 및 유기 발광 소자는 발광 영역에 배치될 수 있다.
표시 장치는 액정 표시 장치일 수 있으며, 액정 표시 장치는 하부 기판, 상부 기판, 화소 전극, 공통 전극, 컬러 필터 및 상부 기판과 하부 기판 사이에 개재된 액정층을 포함한다. 액정 표시 장치는 복수의 화소 영역을 포함하고, 복수의 화소 영역을 독립 구동하기 위한 복수의 박막 트랜지스터를 포함한다. 복수의 박막 트랜지스터는 각각의 화소 영역의 하부 기판에 형성되는 화소 전극과 전기적으로 연결되어 각각의 화소 전극 별로 전압을 인가하고, 각각의 화소 영역에 위치하는 화소 전극과 하부 기판 또는 상부 기판에 형성되는 공통 전극 사이에서 형성되는 전기장에 의해 액정을 배향시키며, 배향된 액정은 별도의 광원에서부터 입사된 광을 선택적으로 투과시킨다. 이렇게 선택적으로 투과된 광은 상부 기판에 위치한 컬러 필터를 통과하여, 이미지가 표시되게 된다. 액정 표시 장치의 복수의 박막 트랜지스터는 본 발명의 다양한 실시예들에 따른 박막 트랜지스터들 중 하나일 수 있다.
표시 장치는 전기 영동 표시 장치일 수 있으며, 전기 영동 표시 장치는 하부 기판, 상부 기판, 화소 전극, 공통 전극 및 광학 매체층을 포함한다. 광학 매체층은 상부 기판과 하부 기판 사이에 개재되고, 유체 및 유체에 분산된 유색 대전 입자를 포함한다. 전기 영동 표시 장치는 복수의 화소 영역을 포함하고, 복수의 화소 영역을 독립 구동하기 위한 복수의 박막 트랜지스터를 포함한다. 복수의 박막 트랜지스터는 각각의 화소 영역의 하부 기판에 형성되는 화소 전극과 전기적으로 연결되어 각각의 화소 전극 별로 전압을 인가하고, 각각의 화소 영역에 위치하는 화소 전극과 상부 기판에 형성되는 공통 전극 사이에서 형성되는 전기장에 의해 유색 대전 입자를 이동시킨다. 전기 영동 표시 장치는 상술한 방식으로 유색 대전 입자를 이동시키고, 유색 대전 입자가 전기 영동 표시 장치 전면, 예를 들어, 상부 기판 측에 위치한 경우 유색 대전 입자의 색상이 표시되게 된다. 전기 영동 표시 장치의 복수의 박막 트랜지스터는 본 발명의 다양한 실시예들에 따른 박막 트랜지스터들 중 하나일 수 있다.
본 발명의 다양한 실시예들에 따른 박막 트랜지스터들이 표시 장치 (400) 에 사용되는 경우, 표시 장치 (400) 의 종류에 의해 박막 트랜지스터의 설계가 일부 변형될 수 있다. 예를 들어, 표시 장치 (400) 가 플렉서블 표시 장치인 경우, 표시 장치 (400) 는 반복적인 굽힘 또는 접힘이 가능하여야 하므로, 박막 트랜지스터를 구성하는 다양한 엘리먼트들 또한 굽힘 또는 접힘이 용이하도록 채택될 수 있다. 또한, 표시 장치 (400) 가 투명 표시 장치인 경우, 표시 장치 (400) 를 한 면에서 바라보았을 때 표시 방치의 반대편을 어느 정도 시인할 수 있어야 하므로, 박막 트랜지스터를 구성하는 다양한 엘리먼트들의 크기를 매우 작게 설계하거나, 박막 트랜지스터를 구성하는 다양한 엘리먼트들을 투명한 재료로 형성할 수도 있다.
본 발명의 다양한 실시예들에 따른 박막 트랜지스터들이 표시 장치 (400) 에 사용되는 경우, 표시 장치 (400) 의 설치 물품에 의해 박막 트랜지스터의 설계가 일부 변형될 수 있다. 예를 들어, 표시 장치 (400) 가 핸드폰, 스마트폰, 태블릿 PC, PDA 등과 같은 소형화 장치 또는 모바일 장치에 설치되는 경우, 외부 전원이 공급되지 않고 자체 배터리를 사용하게 되므로, 한정된 배터리 용량에 알맞도록 박막 트랜지스터의 엘리먼트들이 설계될 수 있다. 또한, 표시 장치 (400) 가 텔레비전, 모니터, 스크린, 전광판 등과 같은 대형화 장치 또는 고정 장치에 설치되는 경우, 외부 전원이 공급되므로 안정적인 공급 전원 하에서 표시 장치 (400) 가 보다 고화질을 구현할 수 있도록 박막 트랜지스터의 엘리먼트들이 설계될 수 있다.
본 발명의 다양한 실시예들에 따른 박막 트랜지스터들이 표시 장치 (400) 에 사용되는 경우, 표시 장치 (400) 의 설치 장소에 의해 박막 트랜지스터의 설계가 일부 변형될 수 있다. 예를 들어, 표시 장치 (400) 가 화장실, 세면대, 샤워실, 부엌 등 습기가 높은 곳에 설치되는 경우, 박막 트랜지스터는 습기에 강한 엘리먼트들로 설계될 수 있다. 또한, 표시 장치 (400) 가 건물 외벽, 건물 유리, 차량 유리 등 외부로부터의 충격에 용이하게 노출되는 곳에 설치되는 경우, 박막 트랜지스터는 충격을 쉽게 흡수하거나, 충격으로부터의 내성이 강한 엘리먼트들로 설계될 수 있다.
본 발명의 다양한 실시예들에 따른 박막 트랜지스터들은 상술한 다양한 변형예들에 제한되지 않고, 다양한 어플리케이션에 적용될 수 있고, 적용되는 어플리케이션에 따라 다양한 방식으로 설계가 변경될 수 있다.
도 5는 본 발명의 일 실시예에 따른 박막 트랜지스터 제조 방법을 설명하기 위한 순서도이다. 도 6a 내지 도 6e는 본 발명의 일 실시예에 따른 박막 트랜지스터 제조 방법을 설명하기 위한 공정별 단면도들이다.
먼저, 기판상에 도전층을 형성한다 (S50). 도전층을 형성하는 공정에 대한 보다 상세한 설명을 위해 도 6a를 참조한다.
도 6a를 참조하면, 기판 (610) 상에 도전층 (640) 을 형성한다. 도전층 (640) 을 형성하는 것은 도전층용 금속 물질을 기판 (610) 전면에 형성한 후, 포토리소그래피 공정 등을 통해 도전층용 금속 물질을 선택적으로 패터닝하는 것을 포함할 수 있다.
도 6b를 참조하면, 몇몇 실시예에서, 도전층 (640) 을 형성함과 동시에 도전층 (640) 과 동일한 물질로 광 산란 패턴 (645) 을 형성할 수 있다. 광 산란 패턴 (645) 을 형성하는 것은 도전층용 금속 물질을 기판 (610) 전면에 형성한 후, 포토리소그래피 공정 등을 통해 도전층용 금속 물질을 선택적으로 패터닝하여 도전층 (640) 을 형성함과 동시에 및 광 산란 패턴 (645) 을 형성하는 것을 포함할 수 있다.
이어서, 도전층의 적어도 일부 영역 상에 도전층과 접촉하는 액티브층을 형성하고 (S51), 액티브층 상에 게이트 절연막을 형성하고 (S52), 게이트 절연막 상에 게이트 전극을 형성한다 (S53). 액티브층을 형성하는 공정, 게이트 절연막을 형성하는 공정 및 게이트 전극을 형성하는 공정에 대한 보다 상세한 설명을 위해 도 6c를 참조한다.
도 6c를 참조하면, 도전층 (640) 의 적어도 일부 영역 상에 도전층 (640) 과 접촉하는 액티브층 (650) 을 형성한다. 액티브층 (650) 을 형성하는 것은 도전층 (640) 을 포함하는 기판 (610) 전면 상에 액티브층용 물질인 산화물 반도체를 형성한 후, 포토리소그래피 공정 등을 통해 액티브층용 물질을 선택적으로 패터닝하여 액티브층 (650) 을 형성하는 것을 포함할 수 있다. 도 6c에서는 액티브층 (650) 이 도전층 (640) 의 전체 영역 상에 형성되는 것을 도시하였으나, 이에 제한되지 않고, 액티브층 (650) 은 도전층 (640) 의 일부 영역 상에 형성될 수도 있다.
도 6c를 참조하면, 액티브층 (650) 을 형성한 후 액티브층 (650) 의 일부 영역 상에 게이트 절연막 (661) 및 게이트 전극 (620) 을 형성한다. 게이트 절연막 (661) 및 게이트 전극 (620) 을 형성하는 것은, 기판 (610) 전면에 걸쳐 게이트 절연막용 물질 및 게이트 전극용 물질을 형성한 후, 포토리소그래피 공정 등을 통해 게이트 절연막용 물질 및 게이트 전극용 물질을 선택적으로 패터닝하는 것을 포함할 수 있다.
이어서, 액티브층 (650) 의 일부 영역을 도체화시킬 수 있다. 액티브층 (650) 의 도체화 공정에 대한 보다 상세한 설명을 위해 도 6d를 참조한다.
도 6d를 참조하면, 액티브층 (650) 의 일부 영역을 도체화시키는 것은 게이트 전극 (620) 을 마스크로 하여 액티브층 (650) 의 일부 영역을 도체화시키는 것을 포함할 수 있다. 액티브층 (650) 의 일부 영역을 도체화시키는 것은 소스 전극 (631) 및 드레인 전극 (632) 과 접촉하는 액티브층 (650) 의 영역의 저항을 감소시키기 위한 것으로서, 게이트 전극 (620) 을 마스크로 하여 게이트 전극 (620) 과 중첩하는 액티브층 (650) 의 제1 영역 (651) 은 도체화 처리하지 않고, 소스 전극 (631) 및 드레인 전극 (632) 과 중첩하는 액티브층 (650) 의 제2 영역 (652) 만을 도체화 처리할 수 있다.
이어서, 게이트 전극 상에 층간 절연막을 형성하고 (S54), 액티브층에 각각 전기적으로 연결된 소스 전극 및 드레인 전극을 형성한다 (S55). 층간 절연막을 형성하는 공정, 및 소스 전극 및 드레인 전극을 형성하는 공정에 대한 보다 상세한 설명을 위해 도 6e를 참조한다.
도 6e를 참조하면, 층간 절연막 (662) 을 형성하는 것은 게이트 전극 (620) 이 형성된 기판 (610) 전면에 걸쳐 층간 절연막용 물질을 형성한 후, 포토리소그래피 공정 등을 통해 층간 절연막용 물질을 선택적으로 패터닝하여, 액티브층 (650) 의 제2 영역 (652) 을 개구시키는 컨택홀을 형성하는 것을 포함할 수 있다. 컨택홀을 포함하는 층간 절연막 (662) 을 형성한 후, 액티브층 (650) 에 각각 전기적으로 연결된 소스 전극 (631) 및 드레인 전극 (632) 을 형성할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
110A, 110B, 210A, 210B, 210C, 210D, 210E, 210F, 310A, 310B, 610: 기판
120A, 120B, 220A, 220B, 220C, 220D, 220E, 220F, 320A, 320B, 620: 게이트 전극
131A, 131B, 231A, 231B, 231C, 231D, 231E, 231F, 331A, 331B, 631: 소스 전극
132A, 132B, 232A, 232B, 232C, 232D, 232E, 232F, 332A, 332B, 632: 드레인 전극
140A, 140B, 640: 도전층
240A, 240B, 240C, 240D, 240E, 240F: 보조 부재
241D: 제1 보조 부재
242D: 제2 보조 부재
245F, 645: 광 산란 패턴
150A, 150B, 250A, 250B, 250C, 250D, 250E, 250F, 650: 액티브층
151A, 251A, 251B, 251C, 251D, 251E, 251F, 651: 제1 영역
152A, 252A, 252B, 252C, 252D, 252E, 252F, 652: 제2 영역
161A, 161B, 261A, 261B, 261C, 261D, 261E, 261F, 361A, 361B, 661: 게이트 절연막
162A, 262A, 262B, 262C, 262D, 262E, 262F, 662: 층간 절연막
170B, 370A, 370B: 에치 스타퍼
280E: 버퍼층
281E: 광 차단층
390A, 390B: 액티브 구조물
391A, 391B: 제1 구조물
392A, 392B: 제2 구조물
395A, 395B: 채널 영역
100A, 100B, 200A, 200B, 200C, 200D, 200E, 200F, 300A, 300B, 600: 박막 트랜지스터
410: 기판
420: 게이트 구동부
430: 데이터 구동부
440: 전원 공급부
TR1: 스위칭 트랜지스터
TR2: 구동 트랜지스터
Cst: 제1 커패시터
Cp: 제2 커패시터
400: 표시 장치

Claims (31)

  1. 기판;
    상기 기판 상에 형성된 액티브층;
    상기 액티브층 상부에 형성된 게이트 전극;
    상기 액티브층 하부에 형성되어 접촉하고, 상기 게이트 전극과 적어도 일부분이 중첩하며, 상기 게이트 전극과 절연된 도전층; 및
    상기 액티브층에 각각 전기적으로 연결된 소스 전극 및 드레인 전극을 포함하고,
    상기 액티브층은 도체화 처리가 되지 않은 제 1 영역 및 도체화 처리된 제 2 영역으로 형성되고,
    상기 제 1 영역은 채널 영역으로 게이트 전극과 중첩하고, 상기 제 2 영역은 소스 전극 및 드레인 전극 중 적어도 하나와 접촉하고,
    상기 액티브층의 제 2 영역은 제 1 영역보다 높은 전기 전도성을 갖으며,
    상기 소스 전극 및 드레인 전극과 상기 액티브층이 직접적으로 접촉하도록 하는 콘택홀을 포함하는 층간절연막을 더 포함하는 것을 특징으로 하는, 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 액티브층과 상기 게이트 전극 사이에 형성된 게이트 절연막을 더 포함하고,
    상기 액티브층은 산화물 반도체로 형성된 것을 특징으로 하는, 박막 트랜지스터.
  3. 제2항에 있어서,
    상기 게이트 전극 및 상기 게이트 절연막은 상기 액티브층의 일부 영역 상에 형성된 것을 특징으로 하는, 박막 트랜지스터.
  4. 삭제
  5. 제1항에 있어서,
    상기 도전층은, 상기 소스 전극과 접촉하는 상기 액티브층의 도체화 처리된 영역의 적어도 일부분 또는 상기 드레인 전극과 접촉하는 상기 액티브층의 도체화 처리된 영역의 적어도 일부분 중 하나, 및 상기 액티브층의 일부 영역과 중첩하는 것을 특징으로 하는, 박막 트랜지스터.
  6. 삭제
  7. 삭제
  8. 기판;
    상기 기판 상에 형성된 활성층;
    상기 활성층 하부에 접촉하며, 상기 활성층의 채널 영역 감소 기능을 갖는 보조 부재;
    상기 활성층 상에 형성된 제1 절연층;
    상기 제1 절연층 상에 형성된 게이트 전극;
    상기 게이트 전극 상에 형성된 제2 절연층; 및
    상기 활성층에 각각 전기적으로 연결되고, 상기 제2 절연층 상에 형성된 소스 전극 및 드레인 전극을 포함하고,
    상기 활성층은 도체화 처리가 되지 않은 채널 영역 및 도체화 처리된 저저항 영역을 포함하고,
    상기 채널 영역은 게이트 전극과 중첩하고, 상기 저저항 영역은 소스 전극 및 드레인 전극 중 적어도 하나와 접촉하고,
    상기 활성층의 제 2 영역은 제 1 영역보다 높은 전기 전도성을 갖으며,
    상기 소스 전극 및 드레인 전극과 상기 활성층이 직접적으로 접촉하도록 하는 콘택홀을 포함하는 층간절연막을 더 포함하는 것을 특징으로 하는, 박막 트랜지스터.
  9. 제8항에 있어서,
    상기 보조 부재는 도전성 물질로 형성된 것을 특징으로 하는, 박막 트랜지스터.
  10. 삭제
  11. 제8항에 있어서,
    상기 보조 부재는, 상기 활성층의 저저항 영역 중 상기 소스 전극과 접촉하는 영역 또는 상기 드레인 전극이 접촉하는 영역 중 하나와 접촉하는 것을 특징으로 하는, 박막 트랜지스터.
  12. 제11항에 있어서,
    상기 보조 부재는 제1 보조 부재 및 제2 보조 부재를 포함하고,
    상기 제1 보조 부재는 상기 활성층의 저저항 영역 중 상기 소스 전극과 접촉하는 영역에 접촉하고,
    상기 제2 보조 부재는 상기 활성층의 저저항 영역 중 상기 드레인 전극과 접촉하는 영역에 접촉하며,
    상기 제1 보조 부재와 상기 제2 보조 부재는 서로 이격된 것을 특징으로 하는, 박막 트랜지스터.
  13. 제8항에 있어서,
    상기 소스 전극 및 상기 드레인 전극 중 하나는 상기 활성층의 저저항 영역과 접촉하고, 다른 하나는 상기 보조 부재와 접촉하는 것을 특징으로 하는, 박막 트랜지스터.
  14. 제13항에 있어서,
    상기 소스 전극 및 상기 드레인 전극 중 다른 하나는 상기 활성층의 저저항 영역에 더 접촉하는 것을 특징으로 하는, 박막 트랜지스터.
  15. 제8항에 있어서,
    상기 보조 부재는 상기 게이트 전극의 일부 영역과 중첩하고, 상기 게이트 전극의 일부 영역과 절연된 것을 특징으로 하는, 박막 트랜지스터.
  16. 제8항에 있어서,
    상기 기판과 상기 활성층 사이에 형성된 광 차단층을 더 포함하는 것을 특징으로 하는, 박막 트랜지스터.
  17. 제8항에 있어서,
    상기 기판 상에서 상기 보조 부재와 동일한 물질로 형성된 광 산란 패턴을 더 포함하는 것을 특징으로 하는, 박막 트랜지스터.
  18. 기판;
    상기 기판 상에 형성된 게이트 전극;
    상기 기판 상에 형성되고, 제1 구조물 및 제2 구조물을 포함하는 액티브 구조물;
    상기 액티브 구조물의 일부 영역과 전기적으로 연결된 소스 전극 및 드레인 전극; 및
    상기 게이트 전극과 상기 액티브 구조물 사이에 형성된 절연층을 포함하고,
    상기 제1 구조물은 상기 게이트 전극과 적어도 일부 영역이 중첩하고,
    상기 액티브 구조물은, 상기 게이트 전극과 중첩하고 상기 제1 구조물과 중첩하지 않는 영역에 형성된 채널 영역을 갖고,
    상기 액티브 구조물의 상기 제1 구조물은 도전성 물질로 형성되고, 상기 제2 구조물은 산화물 반도체로 형성되고,
    상기 소스 전극 및 상기 드레인 전극 각각은 상기 제2 구조물에 접촉하고,
    상기 액티브 구조물의 제 2 영역은 제 1 영역보다 높은 전기 전도성을 갖으며,
    상기 소스 전극 및 드레인 전극과 상기 액티브 구조물이 직접적으로 접촉하도록 하는 콘택홀을 포함하는 층간절연막을 더 포함하는 것을 특징으로 하는, 박막 트랜지스터.
  19. 삭제
  20. 제18항에 있어서,
    상기 제2 구조물은 상기 제1 구조물의 전영역을 덮는 것을 특징으로 하는, 박막 트랜지스터.
  21. 제18항에 있어서,
    상기 제2 구조물은 상기 제1 구조물의 일측을 덮고,
    상기 소스 전극 및 상기 드레인 전극 중 하나는 상기 제1 구조물의 타측과 접촉하는 것을 특징으로 하는, 박막 트랜지스터.
  22. 제18항에 있어서,
    상기 액티브 구조물은 저저항 영역을 포함하며,
    상기 채널 영역의 일부는 상기 저저항 영역과 접촉하는 것을 특징으로 하는, 박막 트랜지스터.
  23. 제18항에 있어서,
    상기 제1 구조물의 일부 영역과 중첩하는 에치 스타퍼를 더 포함하는 것을 특징으로 하는, 박막 트랜지스터.
  24. 제1항 내지 제3항, 제5항, 제8항, 제9항, 제11항 내지 제18항, 제20항 내지 제23항 중 어느 한 항에 기재된 박막 트랜지스터를 적용한 구동 트랜지스터;
    게이트 배선에 연결된 게이트 전극, 데이터 배선에 연결된 제1 전극, 및 제2 전극을 갖는 스위칭 트랜지스터; 및
    상기 구동 트랜지스터에 연결된 애노드, 유기 발광층 및 캐소드를 갖는 유기 발광 소자를 포함하고,
    상기 구동 트랜지스터의 게이트 전극과 상기 구동 트랜지스터의 제2 전극 사이에 제1 커패시터와 제2 커패시터가 형성되고,
    상기 제1 커패시터와 상기 제2 커패시터는 병렬로 연결되고,
    상기 구동 트랜지스터는 상기 스위칭 트랜지스터의 제2 전극에 연결된 게이트 전극, 전원 배선에 연결된 제1 전극, 및 제2 전극을 갖는 것을 특징으로 하는, 표시 장치.
  25. 제24항에 있어서,
    상기 제2 커패시터를 형성하기 위한 도전체층을 더 포함하는 것을 특징으로 하는, 표시 장치.
  26. 제24항에 있어서,
    상기 제2 커패시터의 용량과 상기 제1 커패시터의 용량은 서로 상이한 것을 특징으로 하는, 표시 장치.
  27. 제1항 내지 제3항, 제5항, 제8항, 제9항, 제11항 내지 제18항, 제20항 내지 제23항 중 어느 한 항에 기재된 박막 트랜지스터가 형성된 제1 기판;
    상기 제1 기판과 대향하고 컬러 필터가 형성된 제2 기판;
    상기 박막 트랜지스터와 전기적으로 연결된 제1 전극;
    상기 제1 기판 또는 상기 제2 기판에 형성된 제2 전극; 및
    상기 제1 기판과 상기 제2 기판 사이에 개재된 액정층을 포함하는 것을 특징으로 하는, 표시 장치.
  28. 기판 상에 도전층을 형성하는 단계;
    상기 도전층의 적어도 일부 영역 상에 형성되며, 상기 도전층과 접촉하는 활성층을 형성하는 단계;
    상기 활성층 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 상에 제2 절연층을 형성하는 단계; 및
    상기 활성층에 각각 전기적으로 연결된 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고,
    상기 활성층은 일부 영역을 도체화시키는 단계를 더 포함하고,
    상기 소스 전극 및 드레인 전극을 형성하는 단계에서, 상기 활성층의 도체화된 일부 영역과 상기 소스 전극 및 드레인 전극이 접촉하도록 형성하고,
    상기 활성층의 제 2 영역은 제 1 영역보다 높은 전기 전도성을 갖으며,
    상기 소스 전극 및 드레인 전극과 상기 활성층이 직접적으로 접촉하도록 하는 콘택홀을 포함하는 층간절연막을 더 포함하고
    상기 활성층은 산화물 반도체층인 것을 특징으로 하는, 박막 트랜지스터 제조 방법.
  29. 삭제
  30. 제28항에 있어서,
    상기 도전층과 동일한 물질로 광 산란 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는, 박막 트랜지스터 제조 방법.
  31. 제28항에 있어서,
    상기 게이트 전극을 형성하는 단계는 상기 게이트 전극과 상기 도전층이 중첩하도록 상기 게이트 전극을 형성하는 단계인 것을 특징으로 하는, 박막 트랜지스터 제조 방법.
KR1020130034429A 2013-03-29 2013-03-29 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치 Active KR102178766B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020130034429A KR102178766B1 (ko) 2013-03-29 2013-03-29 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치
US14/095,278 US9240486B2 (en) 2013-03-29 2013-12-03 Thin-film transistor, method for manufacturing the same and display device including the same
PCT/KR2013/012245 WO2014157814A1 (en) 2013-03-29 2013-12-27 Thin-film transistor, method for manufacturing the same and display device including the same
CN201380070130.6A CN105308752B (zh) 2013-03-29 2013-12-27 薄膜晶体管、其制造方法和包括其的显示装置
EP17176806.2A EP3242328B1 (en) 2013-03-29 2013-12-27 Thin film transistor
EP13880081.8A EP2979302B1 (en) 2013-03-29 2013-12-27 Method for manufacturing a thin film transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130034429A KR102178766B1 (ko) 2013-03-29 2013-03-29 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치

Publications (2)

Publication Number Publication Date
KR20140118462A KR20140118462A (ko) 2014-10-08
KR102178766B1 true KR102178766B1 (ko) 2020-11-13

Family

ID=51619915

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130034429A Active KR102178766B1 (ko) 2013-03-29 2013-03-29 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치

Country Status (5)

Country Link
US (1) US9240486B2 (ko)
EP (2) EP2979302B1 (ko)
KR (1) KR102178766B1 (ko)
CN (1) CN105308752B (ko)
WO (1) WO2014157814A1 (ko)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8659015B2 (en) * 2011-03-04 2014-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
EP2963687B1 (en) * 2014-07-03 2020-03-18 LG Display Co., Ltd. Organic electroluminescent device
KR102346675B1 (ko) * 2014-10-31 2022-01-04 삼성디스플레이 주식회사 디스플레이 장치 및 그 제조 방법
KR102283812B1 (ko) * 2015-02-04 2021-08-02 삼성디스플레이 주식회사 반도체 소자 및 반도체 소자를 포함하는 유기 발광 표시 장치
CN105023951B (zh) * 2015-07-10 2019-08-13 广州奥翼电子科技股份有限公司 半导体薄膜晶体管及其制造方法以及显示装置及其背板
KR102509088B1 (ko) * 2016-03-14 2023-03-10 삼성디스플레이 주식회사 표시 장치
KR102508743B1 (ko) * 2016-07-19 2023-03-14 삼성디스플레이 주식회사 유기전계발광 표시장치의 구동 드라이버
CN106024781B (zh) 2016-07-22 2019-06-04 京东方科技集团股份有限公司 静电放电器件、其制造方法及阵列基板、显示面板和装置
CN107664889B (zh) * 2017-09-14 2020-05-22 深圳市华星光电半导体显示技术有限公司 一种tft器件及液晶显示面板的静电保护电路
CN107706306B (zh) * 2017-10-26 2020-02-04 京东方科技集团股份有限公司 一种有机发光二极管显示基板及其制作方法、显示装置
JP2019091794A (ja) * 2017-11-14 2019-06-13 シャープ株式会社 半導体装置
KR20190072201A (ko) * 2017-12-15 2019-06-25 엘지디스플레이 주식회사 슬로프 액티브층을 포함하는 표시패널 및 이를 제조하는 방법
CN109037346B (zh) * 2018-07-27 2020-06-02 京东方科技集团股份有限公司 薄膜晶体管、显示基板及其制作方法、显示装置
KR102603688B1 (ko) * 2018-11-28 2023-11-17 엘지디스플레이 주식회사 수직 구조 트랜지스터 및 전자장치
KR102486147B1 (ko) * 2018-12-18 2023-01-10 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치
GB2587793B (en) 2019-08-21 2023-03-22 Pragmatic Printing Ltd Electronic circuit comprising transistor and resistor
GB2610886B (en) 2019-08-21 2023-09-13 Pragmatic Printing Ltd Resistor geometry
CN111029342B (zh) * 2019-11-07 2024-04-16 深圳市华星光电半导体显示技术有限公司 显示面板及其制备方法、显示装置
KR102625951B1 (ko) * 2019-12-23 2024-01-16 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치
CN113327989B (zh) * 2021-05-19 2022-05-17 厦门天马微电子有限公司 薄膜晶体管、阵列基板、显示面板及显示装置
CN113437156A (zh) * 2021-06-07 2021-09-24 惠州华星光电显示有限公司 半导体器件及其制备方法
CN114883343B (zh) * 2022-04-21 2024-03-26 北海惠科光电技术有限公司 薄膜晶体管、显示基板和薄膜晶体管的制备方法
CN115101590A (zh) * 2022-06-24 2022-09-23 京东方科技集团股份有限公司 一种晶体管、其制作方法及驱动基板
CN115377191A (zh) * 2022-08-10 2022-11-22 武汉华星光电技术有限公司 薄膜晶体管及电子器件
CN115377202A (zh) * 2022-10-25 2022-11-22 Tcl华星光电技术有限公司 显示面板及其制作方法、显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050275038A1 (en) * 2004-06-14 2005-12-15 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US20090224245A1 (en) * 2006-09-29 2009-09-10 Semiconductor Energy Laboratory Co., Ltd. Display device
US20110127518A1 (en) * 2009-12-02 2011-06-02 Samsung Electronics Co., Ltd. Transistor, method of manufacturing the transistor and electronic device including the transistor

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06268220A (ja) * 1993-03-17 1994-09-22 Fujitsu Ltd 薄膜トランジスタ
JP3267271B2 (ja) * 1998-12-10 2002-03-18 日本電気株式会社 液晶表示装置およびその製造法
KR100480333B1 (ko) * 2002-04-08 2005-04-06 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판과 그 제조방법
KR100884541B1 (ko) * 2002-12-10 2009-02-18 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
KR101250236B1 (ko) * 2006-06-14 2013-04-05 엘지디스플레이 주식회사 칼라필터기판 및 이를 포함하는 액정표시소자의 제조방법
JP2008146091A (ja) 2008-01-11 2008-06-26 Sony Corp 画素回路及びその駆動方法
US7879678B2 (en) * 2008-02-28 2011-02-01 Versatilis Llc Methods of enhancing performance of field-effect transistors and field-effect transistors made thereby
US8896065B2 (en) 2008-04-14 2014-11-25 Sharp Laboratories Of America, Inc. Top gate thin film transistor with independent field control for off-current suppression
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
EP2172977A1 (en) * 2008-10-03 2010-04-07 Semiconductor Energy Laboratory Co., Ltd. Display device
CN103339732B (zh) 2010-10-12 2016-02-24 斯兰纳半导体美国股份有限公司 具有被减薄的衬底的垂直半导体器件
KR101735833B1 (ko) 2010-11-18 2017-05-16 엘지디스플레이 주식회사 유기전계발광표시장치 및 그 제조방법
KR101889748B1 (ko) * 2011-01-10 2018-08-21 삼성디스플레이 주식회사 유기 발광 표시 장치 및 이의 제조 방법
US8659015B2 (en) * 2011-03-04 2014-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20130111872A (ko) * 2012-04-02 2013-10-11 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050275038A1 (en) * 2004-06-14 2005-12-15 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US20090224245A1 (en) * 2006-09-29 2009-09-10 Semiconductor Energy Laboratory Co., Ltd. Display device
US20110127518A1 (en) * 2009-12-02 2011-06-02 Samsung Electronics Co., Ltd. Transistor, method of manufacturing the transistor and electronic device including the transistor

Also Published As

Publication number Publication date
EP2979302A1 (en) 2016-02-03
EP3242328A1 (en) 2017-11-08
KR20140118462A (ko) 2014-10-08
EP3242328B1 (en) 2020-10-28
WO2014157814A1 (en) 2014-10-02
US9240486B2 (en) 2016-01-19
CN105308752A (zh) 2016-02-03
EP2979302B1 (en) 2020-12-16
CN105308752B (zh) 2018-07-27
US20140291635A1 (en) 2014-10-02
EP2979302A4 (en) 2016-11-02

Similar Documents

Publication Publication Date Title
KR102178766B1 (ko) 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치
KR102196949B1 (ko) 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치
KR102141557B1 (ko) 어레이 기판
KR102207063B1 (ko) 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치
KR102222680B1 (ko) 플렉서블 디스플레이 기판, 플렉서블 유기 발광 표시 장치 및 플렉서블 유기 발광 표시 장치 제조 방법
KR102236129B1 (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
CN102176098B (zh) 像素结构及其制作方法
KR101539354B1 (ko) 액정 표시 장치
US9280026B2 (en) Pixel structure and display panel
KR101985246B1 (ko) 금속 산화물을 포함하는 박막 트랜지스터 기판 및 그 제조방법
US8697535B2 (en) Thin film transistor substrate and method for fabricating the same
US20150108481A1 (en) Thin film transistor, display panel having the same and method of manufacturing the same
JP2023101539A (ja) 半導体装置
KR102296294B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법
CN109300995B (zh) 一种薄膜晶体管及其制作方法、阵列基板和显示面板
KR20090110174A (ko) 디스플레이 장치 및 그 동작방법
CN205609532U (zh) 薄膜晶体管及阵列基板、显示装置
US9064978B2 (en) Pixel structure and fabricating method thereof
KR20140031143A (ko) 금속 산화물 반도체 층을 차광하는 광 흡수층을 구비한 박막 트랜지스터 기판 및 그 제조 방법
KR20080047672A (ko) 전기 영동 표시 장치 및 그 제조 방법
KR20100119361A (ko) 박막 트랜지스터 기판 및 그 제조 방법
KR20140124616A (ko) 디스플레이 장치와 이의 제조방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20130329

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20180302

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20130329

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20190828

Patent event code: PE09021S01D

E90F Notification of reason for final refusal
PE0902 Notice of grounds for rejection

Comment text: Final Notice of Reason for Refusal

Patent event date: 20200316

Patent event code: PE09021S02D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20200807

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20201109

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20201109

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20231016

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20241015

Start annual number: 5

End annual number: 5