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KR102175723B1 - 반도체 패키지 - Google Patents

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KR102175723B1
KR102175723B1 KR1020140022114A KR20140022114A KR102175723B1 KR 102175723 B1 KR102175723 B1 KR 102175723B1 KR 1020140022114 A KR1020140022114 A KR 1020140022114A KR 20140022114 A KR20140022114 A KR 20140022114A KR 102175723 B1 KR102175723 B1 KR 102175723B1
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KR
South Korea
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region
circuit board
disposed
semiconductor
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김진규
김정우
김태훈
최경세
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삼성전자주식회사
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Abstract

반도체 패키지를 제공할 수 있다. 반도체 패키지는 제1 영역 및 상기 제1 영역을 제외한 나머지 영역인 제2 영역을 구비하는 제1 회로기판과 상기 제1 영역 상에 배치된 복수의 제1 반도체 칩들을 포함하는 제1 패키지와, 상기 제1 패키지 상에 배치되되, 제2 회로기판 및 상기 제2 회로기판 상에 배치된 적어도 하나의 제2 반도체 칩을 포함하는 제2 패키지 및 상기 제2 영역 상에 배치되며 상기 제1 및 제2 패키지를 전기적으로 연결하는 복수의 단자들을 포함하고, 상기 복수의 단자들은 상기 복수의 제1 반도체 칩들 사이에 배치될 수 있다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 대한 것이다.
일반적으로 반도체 패키지는 회로기판과 그에 실장된 반도체 칩을 포함하는 형태로 제공된다. 최근에는 전자장치의 집적화, 소형화 추세에 대응하여 하나의 반도체 패키지 위에 다른 반도체 패키지를 적층하는 방법이 제안되고 있다. 이에, 서로 다른 반도체 패키지 간 전기적 연결의 신뢰성을 높이기 위한 연구가 요청되고 있다.
본 발명의 일 실시예는, 전기적 연결의 신뢰성이 개선된 패키지 온 패키지(Package on Package, POP) 타입의 반도체 패키지를 제공할 수 있다.
본 발명의 일 실시예는, 신뢰성이 향상된 시스템 인 패키지(System in Package, SIP)로 구현되는 반도체 패키지를 제공할 수 있다.
다만, 본 발명의 목적은 이에만 제한되는 것은 아니며, 명시적으로 언급하지 않더라도 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있다.
본 발명의 일 실시예는, 제1 영역 및 상기 제1 영역을 제외한 나머지 영역인 제2 영역을 구비하는 제1 회로기판과 상기 제1 영역 상에 배치된 복수의 제1 반도체 칩들을 포함하는 제1 패키지와, 상기 제1 패키지 상에 배치되며, 제2 회로기판 및 상기 제2 회로기판 상에 배치된 적어도 하나의 제2 반도체 칩을 포함하는 제2 패키지 및 상기 제2 영역 상에 배치되며, 상기 제1 및 제2 패키지를 전기적으로 연결하는 복수의 단자들을 포함하고, 상기 복수의 단자들은 상기 복수의 제1 반도체 칩들 사이에 배치되는 반도체 패키지를 제공한다.
상기 제2 영역은 상기 제1 영역에 의해 둘러싸일 수 있다.
상기 제1 회로기판의 상면 중심은 상기 제2 영역 내에 위치할 수 있다.
상기 제1 영역은 상기 회로기판의 측벽들에 인접하여 제공되는 제1 서브 영역 및 상기 제1 서브 영역과 이격된 제2 서브 영역을 포함하고, 상기 제2 영역은 상기 제1 서브 영역 및 상기 제2 서브 영역 사이에 제공될 수 있다.
상기 제1 영역에 제공되는 상기 복수의 제1 반도체 칩들 중 적어도 하나의 칩은 다른 칩과 사이즈가 다를 수 있다.
상기 제1 회로기판은 서로 대향하는 제1 측벽과 제2 측벽 및 상기 제1 및 제2 측벽들과 교차하며, 서로 대향하는 제3 측벽 및 제4 측벽을 구비하며, 상기 복수의 제1 반도체 칩들은 각각 적어도 일 측면이 상기 제1 회로기판의 상기 제1 측벽 또는 상기 제2 측벽에 인접하도록 배치될 수 있다.
여기서, 상기 복수의 단자들은 상기 제1 회로기판 상에 행과 열을 이루어 배치될 수 있다.
이 경우, 상기 복수의 단자들은 n×m 배열(n 및 m은 각각 2 이상의 정수)로 배치되며, 상기 n×m 배열에서 1 행 및 n 행 중 적어도 하나의 행은 상기 제1 회로기판의 상기 제3 측벽 또는 제4 측벽에 인접하며, 1 열 및 m 열 중 적어도 하나의 열은 상기 복수의 제1 반도체 칩들 중 적어도 하나와 인접할 수 있다.
또한, 상기 복수의 단자들은 상기 제1 회로기판의 상기 제3 및 제4 측벽들에 인접한 영역보다 상기 제1 회로기판의 상면의 중심으로 갈수록 배치되는 개수가 많을 수 있다.
상기 복수의 단자는 적어도 일부가 상기 제2 반도체 칩의 아래에 배치될 수 있다.
상기 복수의 제1 반도체 칩들은 메모리 칩, 로직 칩 및 마이크로프로세서 칩 중 적어도 둘을 포함할 수 있다.
상기 복수의 제1 반도체 칩들은 서로 다른 기능을 수행하는 반도체 칩을 포함하며, 상기 반도체 패키지는 시스템 인 패키지(System in Package, SIP)로 구현될 수 있다.
상기 복수의 제1 반도체 칩들 중 적어도 하나는 상기 제2 반도체 칩과 다른 기능을 수행하는 반도체 칩을 포함하며, 상기 반도체 패키지는 시스템 인 패키지(System in Package, SIP)로 구현될 수 있다.
상기 제2 회로기판은 상기 제1 회로기판 상에 배치되며, 상기 복수의 단자들과 대응되는 위치에 배치되는 복수의 패드들을 포함할 수 있다.
본 발명의 일 실시예는, 제1 회로기판 및 상기 제1 회로기판 상에 평행하게 배치되며 서로 이격된 복수의 제1 반도체 칩들을 포함하는 제1 패키지와, 상기 제1 패키지 상에 배치되며, 제2 회로기판 및 상기 제2 회로기판 상에 배치된 적어도 하나의 제2 반도체 칩을 포함하는 제2 패키지 및 상기 제1 및 제2 패키지를 전기적으로 연결하며, 적어도 일부가 상기 제1 회로기판의 중앙영역 상에 배치된 복수의 단자들을 포함하는 반도체 패키지를 제공할 수 있다.
덧붙여, 상기한 과제의 해결 수단은 본 발명의 특징을 모두 열거한 것은 아니다. 본 발명의 다양한 특징과 그에 따른 장점과 효과는 아래의 구체적인 실시예들을 참조하여 보다 상세하게 이해될 수 있다.
본 발명의 일 실시예에 따르면, 패키지들 간의 연결 단자의 접합 불량 등 전기적 연결의 신뢰성을 저해하는 요인이 최소화된 패키지 온 패키지(Package on Package, POP) 타입의 반도체 패키지를 제공할 수 있다.
본 발명의 일 실시예에 따르면, 신뢰성이 향상된 시스템 인 패키지(System in Package, SIP)로 구현되는 반도체 패키지를 제공할 수 있다.
다만, 본 발명의 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 언급되지 않은 다른 기술적 효과는 아래의 기재로부터 당업자에게 보다 쉽게 이해될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2 내지 도 4b는 도 1에 도시된 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위한 평면도 및 단면도이다.
도 5a 및 도 5b는 도 1에 도시된 본 발명의 일 실시예에 따른 반도체 패키지가 열적 환경에 노출될 때의 일 실시예를 설명하기 위한 도면이다.
도 6a 및 도 6b는 도 1에 도시된 본 발명의 일 실시예에 따른 반도체 패키지의 변형예를 설명하기 위한 제1 패키지의 평면도이다.
도 7 및 도 8은 본 발명의 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도 및 평면도이다.
도 9, 도 10a 및 도 10b는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도 및 평면도이다.
도 11은 본 발명의 다양한 실시예들에 따른 반도체 패키지를 포함하는 전자 장치를 나타낸 블록도이다.
도 12는 본 발명의 다양한 실시예들에 따른 반도체 패키지를 포함하는 저장 장치를 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시 형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다. 또한, 본 명세서에서 '상', '상부', '상면', '하', '하부', '하면', '측면' 등의 용어는 도면을 기준으로 한 것이며, 실제로는 반도체 칩이 배치되는 방향에 따라 달라질 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(501)를 나타낸 단면도이다.
도 1을 참조하면, 본 실시예에 따른 반도체 패키지(501)는 제1 패키지(10)와 제2 패키지(20) 및 상기 제1 및 제2 패키지(10, 20)를 전기적으로 연결하는 복수의 단자들(30)을 포함할 수 있다. 제1 패키지(10)는 하부 패키지일 수 있고, 제2 패키지(20)는 상부 패키지일 수 있다.
상기 제1 패키지(10)는 제1 회로기판(11)과 상기 제1 회로기판(11) 상에 배치된 복수의 제1 반도체 칩들(14a, 14b, 14c)을 포함할 수 있다. 도 3a에 도시된 바와 같이 제1 반도체 칩들(14a, 14b, 14c)은 서로 이격되어 상기 제1 회로기판(11)에 평행하게 배치될 수 있다.
상기 제1 회로기판(11)은 제1 면(1a) 및 상기 제1 면(1a)에 반대면인 제2 면(2a)을 구비하는 제1 코어 절연층(12)과, 상기 제1 코어 절연층(12)의 제1 및 제2 면(1a, 2a) 상에 각각 배치된 제1 하부패드들(13b) 및 제1 상부패드들(13a)을 포함할 수 있다. 상기 제1 코어 절연층(12)은 상기 제1 패키지(10)에 배치되는 복수의 제1 반도체 칩들(14a, 14b, 14c) 및/또는 상기 제1 패키지(10)에 적층되는 제2 패키지(20)와의 전기적 연결을 위해 제공되는 회로패턴을 포함할 수 있다. 상기 회로패턴은 상기 제1 코어 절연층(12)의 제1 면(1a), 제2 면(2a) 및 내부 중 적어도 하나에 형성될 수 있다.
상기 제1 코어 절연층(12)은 상기 회로패턴의 원치 않는 전기적 단락을 방지할 수 있도록 절연물질을 포함할 수 있으며, 예를 들면 프리프레그(Prepreg) 수지, 열경화성 에폭시 수지, 열가소성 에폭시 수지, 필러(filler)를 함유한 수지 중 적어도 하나를 포함할 수 있다.
상기 제1 상부패드들(13a)은 상기 복수의 제1 반도체 칩들(14a, 14b, 14c)과 플립칩 또는 와이어(W) 본딩되거나, 상기 제2 패키지(20)와 연결하기 위한 단자들(30)이 배치될 영역으로 제공되며, 전도성 물질을 포함할 수 있다. 이에 제한되는 것은 아니지만, 상기 제1 상부패드들(13a)은 예컨대 구리, 알루미늄, 금, 은, 니켈 또는 파라듐과 같은 금속을 포함할 수 있다. 상기 제1 하부패드들(13b)은 외부 전자 소자와의 통신을 위한 패키지 범프(bg2)가 배치될 영역을 제공할 수 있다. 제1 하부패드들(13b)은 상기 제1 상부패드들(13a)과 동일한 물질로 형성될 수 있으나, 이에 제한되지 않고 상기 제1 상부패드들(13a)과 다른 전도성 물질을 포함할 수 있다.
상기 패키지 범프(bg2)는 복수의 솔더볼들을 포함할 수 있다. 이에 제한되는 것은 아니지만, 상기 복수의 솔더볼들은 그리드 형태로 배치될 수 있다. 또한, 상기 패키지 범프(bg2)는 예컨대 전도성 범프, 전도성 스페이서 및 핀 그리드 어레이(Pin Grid Array, PGA) 중 어느 하나일 수 있다.
상기 제1 면(1a) 및 제2 면(2a) 중 적어도 하나 상에는 패시베이션층(P)이 배치될 수 있다. 상기 패시베이션층(P)은 원하지 않는 전기적 단락을 방지하기 위해 절연물질로 이루어질 수 있으며, 상기 제1 상부패드들(13a) 및 제1 하부패드들(13b)의 상면을 노출시킬 수 있다. 상기 패시베이션층(P)은 예를 들면 솔더 레지스트층을 포함할 수 있다.
상기 제1 회로기판(11)은 제1 영역(R1)과 상기 제1 영역(R1)을 제외한 나머지 영역인 제2 영역(R2)을 구비할 수 있다. 상기 제1 회로기판(11)은 서로 중첩되지 않는 제1 및 제2 영역(R1, R2)으로 구분된 것으로 이해될 수 있다. 본 실시예에서, 상기 제1 영역(R1)은 대향하는 상기 제1 회로기판(11)의 한 쌍의 측벽들(예를 들면, 제1 측벽(B1) 및 제2 측벽(B2))에 각각 인접하고 상기 한 쌍의 측벽들(B1, B2)와 교차하는 다른 한 쌍의 측벽들(예를 들면, 제3 측벽(A1) 및 제4 측벽(A2))의 각각의 일부에 인접한 영역을 포함하도록 제공되며 서로 이격된 두 개의 영역들(예를 들면 제1 서브 영역(R11)과 제2 서브 영역(R12))을 포함할 수 있다. 상기 제2 영역(R2)은 상기 제1 영역(R1)의 제1 및 제2 서브 영역들(R11, R12) 사이에 제공될 수 있으며, 상기 제3 및 제4 측벽들(A1, A2)에 인접한 영역을 포함할 수 있다. 예를 들면, 상기 제1 영역(R1)은 제1 회로기판(11)의 외곽영역일 수 있고, 상기 제2 영역(R2)은 중앙영역일 수 있다. 상기 제1 영역(R1)에는 복수의 제1 반도체 칩들(14a, 14b, 14c)이 배치되고, 제2 영역(R2)에는 복수의 단자들(30)이 배치될 수 있다.
상기 복수의 제1 반도체 칩들(14a, 14b, 14c)은 상기 제1 회로기판(11)의 제1 영역(R1) 상에 플립칩 실장되며, 칩 범프(bg1)를 통해 제1 회로기판(11)과 전기적으로 연결될 수 있다. 이 경우, 상기 칩 범프(bg1)는 솔더볼을 포함할 수 있다. 이와는 달리 상기 복수의 제1 반도체 칩들(14a, 14b, 14c)은 도 9에 도시된 것과 같이 와이어(W) 본딩을 통해 제1 회로기판(11)과 전기적으로 연결될 수도 있다.
상기 복수의 제1 반도체 칩들(14a, 14b, 14c)은 예를 들면, 디램(dynamic random access memory, DRAM) 및 에스램(static random access memory, SRAM)과 같은 휘발성 메모리 칩, 플래시 메모리, 엠램(magnetoresistive random access memory, MRAM) 및 알램(resistive random access memory, RRAM)과 같은 비휘발성 메모리 칩, 로직 칩 및 마이크로 프로세서 칩과 같은 비메모리 칩 또는 시스템-온-칩(system on chip) 등일 수 있다. 상기 복수의 제1 반도체 칩들(14a, 14b, 14c)은 서로 다른 기능을 수행하는 반도체 소자로 이루어질 수 있으며, 이로부터 상기 제1 패키지(10)는 시스템 인 패키지(System in Package, SIP)로 구현될 수 있다. 다만, 이에 제한되는 것은 아니므로 상기 복수의 제1 반도체 칩들(14a, 14b, 14c)은 모두 동일한 기능을 수행하는 반도체 소자로 구현될 수도 있다.
상기 제2 영역(R2) 상에는 상기 제1 및 제2 패키지(10, 20)를 전기적으로 연결하는 복수의 단자들(30)이 배치될 수 있다. 본 실시예에서, 상기 복수의 단자들(30)은 복수의 제1 반도체 칩들(14a, 14b, 14c) 사이에 배치될 수 있다. 또한, 상기 복수의 단자들(30)은 적어도 일부가 상기 제1 회로기판(11)의 중앙영역 상에 배치될 수 있다. 이에 대한 유용한 기술적 효과와 보다 상세한 설명은 도 5a 및 도 5b와 관련된 설명에서 후술하기로 한다. 상기 복수의 단자들(30)은 솔더 범프를 포함할 수 있으며, 그리드 형태로 배치될 수 있다. 또한, 상기 복수의 단자들(30)은 전도성 범프, 전도성 스페이서 및 핀 그리드 어레이 중 어느 하나일 수 있다.
상기 제2 패키지(20)는 상기 제1 패키지(10) 상에 배치되며, 제2 회로기판(21) 및 상기 제2 회로기판(21) 상에 배치된 적어도 하나의 제2 반도체 칩(24)을 포함한다.
상기 제2 회로기판(21)은 제1 면(1b) 및 상기 제1 면(2b)에 반대면인 제2 면(2b)을 구비하는 제2 코어 절연층(22)과, 상기 제2 코어 절연층(22)의 제1 및 제2 면(1b, 2b) 상에 각각 배치된 제2 하부패드들(23b) 및 제2 상부패드들(23a)을 포함할 수 있다. 상기 제2 코어 절연층(22)은 상기 제1 패키지(10) 및/또는 상기 제2 패키지(20)에 배치되는 적어도 하나의 제2 반도체 칩(24)과의 전기적 연결을 위해 제공되는 회로패턴을 포함할 수 있다. 상기 회로패턴은 상기 제2 코어 절연층(22)의 제1 면(1b), 제2 면(2b) 및 내부 중 적어도 하나에 형성될 수 있다.
상기 제2 코어 절연층(22)은 상기 회로패턴의 원치 않는 전기적 단락을 방지할 수 있도록 절연물질을 포함할 수 있으며, 예를 들면 프리프레그(Prepreg) 수지, 열경화성 에폭시 수지, 열가소성 에폭시 수지, 필러(filler)를 함유한 수지 중 적어도 하나를 포함할 수 있다.
상기 제2 상부패드들(23a)은 상기 적어도 하나의 제2 반도체 칩(24)과 플립칩 또는 와이어(W) 본딩되는 영역으로 제공될 수 있다. 다만, 이에 제한되는 것은 아니므로 상기 제2 패키지(20) 상에 또 다른 패키지를 적층할 경우, 상기 또 다른 패키지와의 전기적 연결을 위해 게재되는 단자들이 배치될 영역으로 제공될 수도 있다. 상기 제2 상부패드들(23a)은, 예컨대 구리, 알루미늄, 금, 은, 니켈 또는 파라듐과 같은 금속을 포함할 수 있다.
상기 제2 반도체 칩(24)은 상기 제2 회로기판(21) 상에 접착부(50)를 매개로 고정될 수 있으며, 와이어(W) 본딩을 통해 제2 회로기판(21)과 상기 제2 상부패드들(23a)을 통해 전기적으로 연결될 수 있다. 이와는 달리, 도 7에 도시된 것과 같이 플립칩 실장되며 칩 범프(bg1)와 상기 제2 상부패드들(23a)을 통해 제2 회로기판(21)과 전기적으로 연결될 수 있다. 상기 접착부(50)는 도전성인 금속 페이스트, 절연성인 에폭시 수지 및 절연 테이프 중 적어도 하나를 포함할 수 있다. 본 실시예에서 상기 제2 반도체 칩(24)의 아래에 복수의 단자들(30)이 배치되는 것으로 도시하였으나, 이에 제한되지 않을 수 있다.
상기 제2 반도체 칩(24)은 예를 들면, DRAM 및 SRAM과 같은 휘발성 메모리 칩, 플래시 메모리, MRAM 및 RRAM과 같은 비휘발성 메모리 칩, 로직 칩 및 마이크로 프로세서 칩과 같은 비메모리 칩 또는 시스템-온-칩(system on chip) 등일 수 있다.
본 실시예에서, 상기 제2 회로기판(21)은 제1 회로기판(11)을 마주하는 면 상에 배치되며, 상기 제1 패키지(10)와 제2 패키지(20) 간의 전기적 연결을 위해 배치되는 복수의 단자들(30)과 접촉하는 복수의 패드들을 포함할 수 있다. 상기 복수의 패드들은 예를 들면, 제2 코어 절연체의 제1 면(1b) 상에 배치된 제2 하부패드들(23b)일 수 있다. 상기 복수의 패드들(제2 하부패드들(23b))은 상기 복수의 단자들(30)과 대응되는 위치에 형성될 수 있다. 예를 들어, 상기 복수의 단자들(30)이 제1 회로기판(11)의 중앙영역 상에 배치되었다면, 상기 제2 하부패드들(23b)은 그에 대응되는 영역, 예컨대 제2 회로기판(21)의 중앙영역 상에 배치될 수 있다.
상기 제2 하부패드들(23b)은 제2 상부패드들(23a)과 동일한 물질로 형성될 수 있다. 이와는 달리, 상기 제2 하부패드들(23b)은 제2 상부패드들(23a)과 다른 전도성 물질을 포함할 수 있다.
상기 제 2 회로기판(21)의 제1 면(1b) 및 제2 면(2b) 중 적어도 하나 상에는 패시베이션층(P)이 배치될 수 있다. 상기 패시베이션층(P)은 원하지 않는 전기적 단락을 방지하기 위해 절연물질로 이루어질 수 있으며, 상기 제2 상부패드들(23a) 및 상기 제2 하부패드들(23b)의 상면을 노출시킬 수 있다. 상기 패시베이션층(P)은 예를 들면, 솔더 레지스트층을 포함할 수 있다.
상기 제1 및 제2 패키지(10, 20) 사이에는 상기 복수의 제1 반도체 칩들(14a, 14b, 14c)을 밀봉하는 봉지부(40)가 배치될 수 있다. 상기 봉지부(40)는 제1 및 제2 패키지(10, 20)를 접착시키는 기능과, 복수의 제1 반도체 칩(14a, 14b, 14c)을 제1 회로기판(11)에 접착시키는 기능도 수행할 수 있다. 상기 봉지부(40)는 예를 들면 에폭시 등의 수지를 포함할 수 있다.
이하, 도 2 내지 도 4b를 참조하여 도 1에 도시된 본 발명의 일 실시예인 반도체 패키지(501)를 제조하는 방법과 세부적인 구조적 특징을 설명하기로 한다. 도 1에 도시된 실시예와 동일한 구성 요소에 대한 내용은 생략하고 특징적인 부분을 중심으로 설명한다.
도 2 내지 도 4b는 본 발명의 일 실시예에 따른 반도체 패키지(501)의 제조방법을 설명하기 위한 평면도들 및 단면도들이다.
본 실시예에 따른 반도체 패키지(501)의 제조방법은 제1 회로기판(11)을 준비하는 단계를 포함한다. 도 2는 상기 제1 회로기판(11)의 평면도이다.
도 2를 참조하면, 상기 제1 회로기판(11) 상에는 후속 공정에서 형성될 복수의 제1 반도체 칩들(14a, 14b, 14c)과, 복수의 단자들(30)과 전기적 연결을 위해 제공되는 제1 상부패드들(13a)이 배치될 수 있다.
상기 제1 회로기판(11)은 제1 영역(R1) 및 상기 제1 영역(R1)을 제외한 나머지 영역인 제2 영역(R2)을 구비할 수 있다. 제1 영역(R1)은 상기 제1 회로기판(11)의 대향하는 한 쌍의 제1 및 제2 측벽들(B1, B2)에 각각 인접하여 상기 제1 및 제2 측벽들(B1, B2)을 따라 연장되는 제1 및 제2 서브 영역들(R11, R12)을 포함할 수 있다. 상기 제2 영역(R2)은 상기 제1 영역(R1)의 분리된 영역들 사이에 제공될 수 있다. 상기 제1 회로기판(11)의 상기 제1 및 제2 측벽들(B1, B2)과 교차하는 제3 및 제4 측벽들(A1, A2)에 인접하여 제1 영역(R1)과 제2 영역(R2)이 제공될 수 있다. 상기 제1 영역(R1) 상에 배치된 제1 상부패드들(13a)은 복수의 제1 반도체 칩들(14a, 14b, 14c)과 전기적 연결을 위해 제공되고, 제2 영역(R2) 상에 배치된 제1 상부패드들(13a)은 복수의 단자들(30)과 전기적 연결을 위해 제공될 수 있다. 상기 제2 영역(R2)은 제1 영역(R1)의 제1 및 제2 서브 영역들(R11, R12) 사이에 위치할 수 있다.
본 실시예에서, 상기 제1 회로기판(11)의 상면 중심(CT1)은 상기 제2 영역(R2) 내에 위치할 수 있다. 구체적으로, 도시된 것과 같이 제1 회로기판(11)의 상면 중심(CT1)은 상기 제2 영역(R2)의 중심(CT2)과 대응되는 위치에 있으나 이에 제한되지 않을 수 있다.
다음으로, 도 3a 및 도 3b에 도시된 것과 같이, 상기 제1 회로기판(11) 상에 복수의 제1 반도체 칩들(14a, 14b, 14c)과 복수의 제1 도전체들(31)을 배치하는 단계를 포함할 수 있다.
도 3a는 본 단계가 완료된 상태의 제1 회로기판(11)의 평면도이고, 도 3b는 도 3a를 I-I'라인에 따라 절단한 단면도이다. 도 3a에서는 보다 명확한 설명을 위해 봉지부(40)를 생략하고 도시하였다.
본 단계는, 상기 제1 영역(R1) 상에 복수의 제1 반도체 칩들(14a, 14b, 14c)을 배치하는 단계와, 상기 제2 영역(R2) 상에 복수의 제1 도전체들(31)을 배치하는 단계를 포함할 수 있다. 예를 들면, 상기 제1 영역(R1)의 제1 서브 영역(R11)에는 두개의 제1 반도체 칩들(14a, 14b)이 배치되고, 제2 서브 영역(R12)에는 하나의 제1 반도체 칩(14c)이 배치될 수 있다, 예를 들면, 상기 제1 서브 영역(R11)에 배치된 상기 제1 반도체 칩들(14a, 14b)의 사이즈는 상기 제2 서브 영역(R12)에 배치된 상기 제1 반도체 칩(14c)에 비해 작을 수 있다. 이러한 상기 제1 반도체 칩들의 배치, 형태, 사이즈는 한정되지 않으며, 각각의 상기 서브 영역들(R11, R12)에 배치되는 상기 제1 반도체 칩들의 개수, 형태, 사이즈는 다를 수 있다. 상기 제1 반도체 칩들(14a, 14b, 14c) 사이의 상기 회로기판(11)의 중앙 영역에 상기 복수의 제1 도전체들(31)이 배치될 수 있다.
상기 복수의 제1 도전체들(31)은 후술할 공정에서 형성될, 도 1에 도시된 바와 같은 복수의 단자들(30)이 될 수 있다. 따라서 상기 복수의 제1 도전체들(31)이 배치된 형태는 복수의 단자들(30)이 배치된 형태와 동일한 것으로 이해될 것이다. 상기 제1 도전체들(31)은 솔더볼을 포함할 수 있다. 상기 봉지부(40)는 도 3b에 도시된 것과 같이, 상기 복수의 제1 반도체 칩들(14a, 14b, 14c)을 덮되 상기 복수의 제1 도전체들(31)을 노출시키도록 형성될 수 있다.
다음으로, 도 4a에 도시된 것과 같이, 상기 제1 패키지(10) 상에 제2 도전체들(32)을 갖는 제2 패키지(20)를 배치하고, 복수의 단자들(30)을 형성하는 단계를 포함할 수 있다. 상기 제2 회로기판(21)은 상기 제1 회로기판(11)을 마주하는 제1 면(1b) 상에 배치되는 복수의 패드들(이하, 제2 하부패드들(23b))을 포함할 수 있다.
상기 제2 하부패드들(23b)은 후술할 공정에서 형성될 도 1에 도시된 바와 같은 복수의 단자들(30)과 대응되는 위치, 다시 말해, 복수의 제1 도전체들(31)과 대응되는 위치에 배치될 수 있다. 예를 들어, 도 3a에 도시된 바와 같이 제1 회로기판(11)의 중앙영역(예를 들면, R2 영역) 상에 배치된 복수의 제1 도전체들(31) 중 적어도 일부에 대응하여, 도 4b에 도시된 바와 같이 상기 복수의 제2 하부패드들(23b)은 제2 회로기판(21)의 중앙영역에 적어도 일부가 배치될 수 있다.
계속해서 도 4a를 참조하여 설명하면, 상기 제2 하부패드들(23b) 상에는 제2 도전체들(32)이 배치될 수 있다. 상기 제2 도전체들(32)은 솔더볼을 포함할 수 있다. 상기 제2 도전체들(32)은 대응하는 제1 도전체들(31)과 일체화되어 도 1에 도시된 바와 같은 단자들(30)을 형성할 수 있다. 예를 들면, 제1 패키지(10) 상에 제2 패키지(20)를 배치한 후 제1 및 제2 도전체들(31, 32)을 리플로우(reflow)하여 도 1에 도시된 바와 같은 복수의 단자들(30)을 형성할 수 있다.
이로부터, 도 1에 도시된 것과 같은 반도체 패키지(501)가 형성될 수 있다.
이하에서는, 도 1의 반도체 패키지(501)가 열적 환경에 노출될 때의 일 실시예에 대해 도 5a 및 도 5b를 참조하여 보다 상세히 설명하기로 한다.
도 5a 및 도 5b는 본 실시예에 따른 반도체 패키지(501)를 설명하기 위해 도 1에 도시된 반도체 패키지(501)의 단면도와, 도 3a에 도시된 제1 회로기판(11)의 평면도를 단순화하여 나타낸 도면들이다. 보다 명확한 설명을 위해 상기 제1 및 제2 회로기판(11, 21)과 복수의 단자들(30) 및 패키지 범프들(bg2)을 제외한 구성은 생략하고 도시하였다.
본 발명의 일 실시예에 따른 반도체 패키지(501)는 제조공정이나 사용환경에 등에 따라 고온에 노출될 수 있다. 이 경우 열팽창(도 5a 및 도 5b의 화살표 표시 참조)에 의해 상기 제1 및 제2 회로기판(11, 21)에는 워피지(warpage)가 발생할 수 있다.
고온에 노출되는 원인으로는 예를 들면, 상기 제1 및 제2 도전체들(31, 32)이 용융 접합될 수 있도록 약 200℃ 이상의 고온으로 수행되는 리플로우 공정이나, 상기 반도체 패키지(501)를 일정시간 반복적으로 고온과 저온 상태에 노출시킨 후 전기적 성능 및 외관적 결함 여부를 검사하는 온도 사이클(temperature cycle) 검사 등의 신뢰성 검사가 있으나, 이에 제한되는 것은 아니다.
이 경우, 도 5a에 도시된 것과 같이 일반적으로 회로기판은 주로 외곽 영역에서 더 크게 휨이 발생할 수 있다. 이는, 회로기판의 측벽에 인접한 영역일수록 열팽창에 의한 변위가 크기 때문이다.
여기서, 도 5a에 도시된 것과 달리 제1 회로기판(11)의 측벽들(A1, A2, B1, B2)과 인접한 영역(G1, G2)에 복수의 단자들(30)이 배치될 경우, 일부 단자에는 접합불량이 발생할 수 있다.
예를 들면, 복수의 단자들(30)이 도 5b에 도시된 제1 회로기판(11)의 서로 대향하는 측벽들(예를 들면, 제1 및 제2 측벽들(B1, B2)에 인접한 D1 영역 및 D2 영역에 배치되거나, 제3 및 제4 측벽들(A1, A2)에 인접한 C1 영역 및 C2 영역에 배치됨) 또는 모든 측벽들에 인접하도록 배치되는 경우(예를 들면, 제1 내지 제4 측벽들(B1, B2, A1, A2)에 인접한 D1, D2, C1 및 C2 영역에 배치됨), 상기 복수의 단자들(30)은 열팽창에 의한 변위가 큰 영역에 배치되어 있어, 접합불량이 발생할 수 있다. 예를 들면, 도 4a에 도시된 바와 같은 제1 도전체들(31)과 제2 도전체들(32)간의 접합에 불량이 발생하거나, 복수의 단자들(30)이 제1 회로기판(11) 또는 제2 회로기판(21)에서 떨어지는 불량이 발생할 수 있다.
이를 고려하여, 본 실시예에 따른 반도체 패키지(501)의 복수의 단자들(30)은 복수의 제1 반도체 칩(14a, 14b, 14c) 사이에 배치될 수 있다. 이 경우, 상기 복수의 단자들(30)이 배치되는 제2 영역(R2)은 상기 복수의 제1 반도체 칩들(14a, 14b, 14c)이 배치되는 제1 영역(R1)의 제1 및 제2 서브 영역들(R11, R12) 사이에 위치할 수 있다. 이를 도 5b를 기준으로 설명하면 상기 제2 영역(R2)은 중앙영역(예를 들면, E영역)일 수 있으며, 상기 중앙영역(E 영역)에 배치된 상기 복수의 단자들(30)은 제1 회로기판(11)의 측벽들(A1, A2, B1, B2)에 인접한 영역들(C1, C2, D1, D2)에서 보다는 열팽창의 영향을 작게 받을 수 있다. 이 경우, 복수의 단자들(30)은 워피지(warpage)의 발생이 적은 회로기판의 중앙영역(E 영역)에 배치되므로 단자의 접합 불량이 최소화될 수 있다. 여기서, 상기 복수의 단자들(30)은 제1 회로기판(11)의 측벽들에 인접한 영역(C1, C2)의 일부에도 배치되기는 하지만, 복수의 단자들(30)이 외곽영역에만 배치되는 실시형태에 비해서 접합의 신뢰성이 개선되었다고 할 것이다.
이하에서는, 다시 도 3a를 참조하여 본 실시예에서 복수의 단자들(30)이 배치되는 형태를 더욱 구체적으로 설명하기로 한다. 여기서, 상기 복수의 단자들(30)은 도 3a에서 도시된 제1 도전체들(31)과 동일한 위치에 배치된 것으로 이해될 것이다.
도 3a를 참조하면, 본 실시예에 따른 복수의 단자들(30)은 제2 영역(R2) 상에 배치되며, 상기 제1 회로기판(11) 상에 행과 열을 이루어 배치될 수 있다. 예를 들어, n×m 배열로 배치될 수 있다. (n 및 m은 각각 2 이상의 정수임) 상기 n×m 배열에서 1 행 및 n행 중 적어도 하나의 행은 상기 제1 회로기판(11)의 대향하는 제3 및 제4 측벽들(A1, A2) 중 어느 하나에 인접하며, 1 열 및 m열 중 적어도 하나의 열은 상기 복수의 제1 반도체 칩들(14a, 14b, 14c) 중 적어도 하나와 인접할 수 있다.
예를 들면, 1행에 위치한 단자들(30)은 상기 제1 회로기판(11)의 제3 측벽(A1)에 인접하고, n행에 위치한 단자들(30)은 상기 제3 측벽(A1)에 대향하는 제4 측벽(A2)에 인접하여 배치될 수 있다. 또한, 1열에 위치한 단자들(30)은 복수의 제1 반도체 칩들(14a, 14b, 14c) 중 적어도 하나의 측면과 인접하되, m열에 위치한 단자들(30)은 복수의 제1 반도체 칩들(14a, 14b, 14c) 중 적어도 다른 하나의 측면과 인접하여 배치될 수 있다.
예를 들면, 상기 복수의 단자들(30)이 10×4 배열을 가지며, 1행에 위치한 단자들(30)은 상기 제1 회로기판(11)의 제3 측벽(A1) 인접하고, 10행에 위치한 단자들(30)은 상기 제3 측벽(A1) 대향하는 제4 측벽(A2)에 인접하여 배치되는 것으로 도시되었다. 또한, 1열에 위치한 단자들(30)은 복수의 제1 반도체 칩들(14a, 14b, 14c) 중 제1 서브 영역(R11)에 배치된 적어도 하나의 제1 반도체 칩(14a, 14b)의 측면과 인접하고, 4열에 위치한 접속단자들(30)은 복수의 제1 반도체 칩들(14a, 14b, 14c) 중 제2 서브 영역(R12)에 배치된 다른 하나의 제1 반도체 칩(14c)의 측면과 인접하여 배치된 형태로 도시하였으나, 이에 제한되는 것은 아니라 할 것이다.
본 실시예에서, 상기 제2 영역(R2)을 제외한 영역인 제1 영역(R1) 상에는 복수의 제1 반도체 칩들(14a, 14b, 14c)이 배치될 수 있다. 상기 제2 영역(R2)이 제1 영역(R1)의 제1 및 제2 서브 영역들(R11, R12) 사이에 위치함에 따라, 상기 제1 영역(R1) 상에 배치되는 복수의 제1 반도체 칩들(14a, 14b, 14c) 각각의 적어도 일 측면이 제1 회로기판(11)의 제1 측벽(B1) 또는 제2 측벽(B2)에 인접하도록 배치될 수 있다. 예를 들어, 상기 복수의 제1 반도체 칩들(14a, 14b, 14c)의 일 측면이 상기 복수의 단자들(30)과 인접하고, 상기 일 측면에 대향하는 타 측면이 상기 제1 회로기판(11)의 제1 측벽(B1) 또는 제2 측벽(B2)과 인접하도록 배치될 수 있다. 이 경우, 복수의 제1 반도체 칩들(14a, 14b, 14c)은 적어도 하나의 측면이 제1 회로기판(11)의 외곽에 인접하여 위치하게 되므로 상기 제1 반도체 칩들(14a, 14b, 14c)에서 발생되는 열이 쉽게 외부로 방출될 있어, 방열효과가 개선될 수 있다.
전술한 바와 같이, 상기 복수의 제1 반도체 칩들(14a, 14b, 14c)은 서로 다른 기능을 수행하는 반도체 소자로 이루어질 수 있다. 예를 들어, 상기 복수의 제1 반도체 칩들(14a, 14b, 14c)은 메모리 칩, 로직 칩 및 마이크로프로세서 칩 중 적어도 하나를 포함할 수 있다. 이로부터 상기 제1 패키지(10)는 시스템 인 패키지(SIP)로 구현될 수 있다.
예를 들면, 상기 복수의 제1 반도체 칩들(14a, 14b, 14c) 중 어느 하나의 제1 반도체 칩(14c)은 응용프로그램을 구동하기 위한 응용프로그램 칩(Application chip, AP chip)이고, 다른 하나의 제1 반도체 칩(14a)은 영상처리 프로세서 칩이고, 나머지 하나의 제1 반도체 칩(14b)은 모뎀 칩으로 구비되어, 상기 제1 패키지(10)가 하나의 시스템 인 패키지(SIP)로 구현될 수 있다. 또한, 상기 복수의 제1 반도체 칩들(14a, 14b, 14c) 중 어느 하나의 제1 반도체 칩(14c)은 응용프로그램을 구동하기 위한 응용프로그램 칩이고, 다른 하나의 제1 반도체 칩(14a)은 휘발성 메모리 칩인 SRAM 소자이고, 나머지 하나의 제1 반도체 칩(14b)은 플래시 메모리 소자로 구비되어, 상기 제1 패키지(10)가 하나의 시스템 인 패키지(SIP)로 구현될 수 있다.
물론, 이에 제한 되는 것은 아니므로 상기 복수의 제1 반도체 칩들(14a, 14b, 14c)은 보다 다양하게 구비될 수 있다. 아울러, 상기 복수의 제1 반도체 칩들(14a, 14b, 14c)은 동일한 기능을 수행하는 반도체 소자로 구현될 수 있다. 또한, 상기 복수의 제1 반도체 칩들(14a, 14b, 14c)과 적어도 하나의 제2 반도체 칩(24)이 통합하여 하나의 시스템 인 패키지(SIP)를 구현하도록 할 수 있다.
본 실시예에 따르면, 제1 패키지(10)와 제2 패키지(20)을 연결하는 단자들(30)의 접합 불량 등 전기적 연결의 신뢰성을 저해하는 요인을 최소화한 패키지 온 패키지(Package on Package, POP) 타입의 반도체 패키지(501)를 얻을 수 있다. 아울러 시스템 인 패키지(SIP)로 구현되는 반도체 패키지(501)가 얻어질 수 있다.
도 6a 및 도 6b는 도 1에 도시된 본 발명의 일 실시예에 따른 반도체 패키지(501)의 변형예를 설명하기 위한 것으로, 제1 패키지(10)의 평면도이다. 이하, 도 1에 도시된 실시예와 동일하게 적용될 수 있는 구성 요소에 대해서는 설명을 생략하고, 달라진 구성을 위주로 설명하기로 한다.
도 6a를 참조하면, 상기 복수의 단자들(30)은 상기 제1 회로기판(11)의 제3 및 제4 측벽들(A1, A2) 인접한 영역보다 제1 회로기판(11)의 상면 중심으로 갈수록 배치되는 개수가 많을 수 있다. 이 경우, 제1 회로기판(11)의 제3 및 제4 측벽들(A1, A2) 인접한 영역에서는 배치되는 단자들(30)의 수가 적으므로, 상기 복수의 단자들(30)은 상기 제1 회로기판(11)의 제3 및 제4 측벽들(A1, A2)에서의 열팽창에 의한 영향을 더욱 적게 받을 수 있다. 이에 따라 단자들(30)의 접합 불량 등의 문제가 보다 개선될 수 있다.
또한, 복수의 제1 반도체 칩들(14a, 14b, 14c, 14d)은 상기 복수의 단자들(30)이 배치된 제2 영역(R2)을 제외한 나머지 영역인 제1 영역(R1) 상에 배치되며, 도 6a에서는 4개로 도시되었으나, 이에 제한되지 않을 수 있다. 상기 제1 패키지(10)에 배치된 복수의 제1 반도체 칩들(14a, 14b, 14c, 14d)은 경우에 따라 시스템 인 패키지(SIP)로 구현될 수 있다.
또한, 전술한 실시예와 달리, 도 6b에 도시된 것과 같이 상기 복수의 단자들(30)이 배치되는 제2 영역(R2)은 그 중심(CT2)이 상기 제1 회로기판(11)의 상면 중심(CT1)과 이격된 위치에 있을 수 있다. 이처럼, 상기 제2 영역(R2)은 복수의 제1 반도체 칩들(14a, 14b, 14c)의 배치관계 등을 고려하여 적절히 설정될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 반도체 패키지(502)를 설명하기 위한 단면도이다. 도 8은 도 7의 실시예에 따른 반도체 패키지(502)에서, 제1 패키지(110)의 평면도로서, 보다 명확한 설명을 위해 봉지부(40)를 생략하고 도시하였다. 도 7은 도 8를 II-II'라인을 따라 절단한 단면도로 이해될 수 있다.
이하, 도 1에 도시된 일 실시예와 동일하게 적용될 수 있는 구성 요소에 대해서는 설명을 생략하고, 달라진 구성을 위주로 설명하기로 한다.
도 7을 참조하면, 본 실시예에 따른 반도체 패키지(502)는 제1 패키지(110)와 제2 패키지(120) 및 상기 제1 및 제2 패키지(110, 120)를 전기적으로 연결하는 복수의 단자들(130)을 포함할 수 있다.
상기 제1 패키지(111)는 제1 회로기판(112)과 상기 제1 회로기판(112) 상에 배치된 복수의 제1 반도체 칩들(114a, 114b, 114c, 114d)을 포함할 수 있다. 여기서, 상기 제1 회로기판(112)은 제1 코어 절연층(112)과, 제1 상부패드들(113a) 및 제1 하부패드들(113b)을 포함할 수 있다.
본 실시예에서, 상기 제2 패키지(120)는 제2 회로기판(121) 상에 플립칩 실장된 적어도 하나의 제2 반도체 칩(124)을 포함한다. 상기 제2 반도체 칩(124)은 칩 범프(bg1)를 통해 제2 회로기판(121)과 전기적으로 연결될 수 있다. 상기 제2 반도체 칩(124)과 제2 회로기판(121) 사이에는 접합 신뢰도를 향상시키기 위해 언더필 수지부(u)가 배치될 수 있다. 상기 언더필 수지부(u)는 예를 들면 에폭시 등의 수지를 포함할 수 있다. 상기 제2 회로기판(121)은 제2 코어 절연층(122)과, 제2 상부패드들(123a) 및 제2 하부패드들(123b)을 포함할 수 있다.
도 8을 참조하면, 상기 제2 영역(R2)은 제1 영역(R1)에 의해 둘러싸일 수 있다. 이 경우, 상기 제2 영역(R2) 상에 배치된 복수의 단자들(130)은 복수의 제1 반도체 칩들(114a, 114b, 114c, 114d) 사이에 배치되며, 실질적으로 복수의 제1 반도체 칩들(114a, 114b, 114c, 114d)에 의해 포위된 형태로도 이해될 수 있을 것이다. 여기서, 상기 복수의 단자들(130) 중 최외곽에 배치된 복수의 단자들(130)은 각각 복수의 제1 반도체 칩들(114a, 114b, 114c, 114d)의 측면과 인접하여 배치될 수 있다. 상기 복수의 단자들(130)은 6×6 배열로 배치된 것으로 도시되었으나, 이에 제한되는 것은 아니고, n×n 배열로 배치되거나 n×m(n, m은 각각 2 이상의 정수) 배열로 배치될 수도 있으며, 행과 열을 이루지 않고 배치될 수도 있다.
전술한 바와 같이, 상기 복수의 제1 반도체 칩들(114a, 114b, 114c, 114d)은 서로 다른 기능을 수행하는 반도체 소자로 이루어질 수 있다. 이로부터 상기 제1 패키지(110)는 시스템 인 패키지(SIP)로 구현될 수 있다.
예를 들면, 상기 복수의 제1 반도체 칩들(114a, 114b, 114c, 114d)은 4개이며, 이 들 중 어느 하나의 제1 반도체 칩(114a)은 응용 프로그램을 구동하기 위한 응용프로그램 칩(AP chip)이고, 다른 하나의 제1 반도체 칩(114b)은 영상처리 프로세서 칩이고, 또 다른 하나의 제1 반도체 칩(114c)은 모뎀 칩이며, 나머지 하나의 제1 반도체 칩(114d)은 휘발성 메모리 칩인 SRAM 소자로로 구비되어, 제1 패키지(110)가 하나의 시스템 인 패키지(SIP)로 구현될 수 있다. 이와는 달리, 상기 제1 반도체 칩들(114a, 114b, 114c, 114d)의 구성은 다양하게 변경될 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 패키지(503)를 설명하기 위한 단면도이다. 도 10a 및 도 10b는 또 다른 실시예에 따른 반도체 패키지(503)에서, 제1 패키지(210)와 제2 패키지(220) 각각의 평면도로서, 보다 명확한 설명을 위해 봉지부(40)를 생략하고 도시하였다. 도 9는 도 10a 및 도 10b의 III-III'라인을 따라 절단한 단면도로 이해될 수 있다. 이하, 도 1에 도시된 실시예와 동일한 구성 요소에 대해서는 설명을 생략하고, 달라진 구성을 위주로 설명하기로 한다.
도 9를 참조하면, 본 실시예에 따른 반도체 패키지(503)는 제1 패키지(210)와 제2 패키지(220) 및 상기 제1 및 제2 패키지(210, 220)를 전기적으로 연결하는 복수의 단자들(230)을 포함할 수 있다.
도 9 및 도 10a를 참조하면, 상기 제1 패키지(210)는 제1 회로기판(211)과 상기 제1 회로기판(211) 상에 배치된 복수의 제1 반도체 칩들(214a, 214b, 214c, 214d)을 포함할 수 있다. 상기 제1 회로기판(211)은 제1 코어 절연층(212)과, 제1 상부패드들(213a) 및 제1 하부패드들(213b)을 포함할 수 있다. 상기 제1 회로기판(211)과 복수의 제1 반도체 칩들(214a, 214b, 214c, 214d) 사이에는 접착부(50)가 배치될 수 있다. 상기 복수의 제1 반도체 칩들(214a, 214b, 214c, 214d)은 제1 상부패드들(213a)과 연결된 와이어(W)를 통해 제1 회로기판(211)과 전기적으로 연결될 수 있다.
도 9 및 도 10b를 참조하면, 상기 제2 패키지(220)는 제2 회로기판(221) 상에 배치된 복수의 제2 반도체 칩들(224a, 224b, 224c, 224d)을 포함할 수 있다. 상기 제2 회로기판(221)은 제2 코어 절연층(222)과, 제2 상부패드들(223a) 및 제2 하부패드들(223b)을 포함할 수 있다. 상기 복수의 제2 반도체 칩들(224a, 224b, 224c, 224d)은 플립칩 실장된 것으로 도시되었으나, 이에 제한되는 것은 아니다.
상기 복수의 제2 반도체 칩들(224a, 224b, 224c, 224d)은 복수의 제1 반도체 칩들(214a, 214b, 214c, 214d)이 배치된 것과 유사하게, 적어도 하나의 측면이 상기 제2 회로기판(221)의 측벽에 인접하여 배치될 수 있으며, 이 경우 제2 반도체 칩들(224a, 224b, 224c, 224d)의 방열효과가 개선될 수 있다.
상기 복수의 제2 반도체 칩들(224a, 224b, 224c, 224d)은 메모리 칩, 로직 칩 및 마이크로프로세서 칩 중 적어도 하나를 포함할 수 있으며, 이로부터 상기 제2 패키지(220)는 시스템 인 패키지(SIP)로 구현될 수 있다.
본 실시예에 따르면, 단자(230)의 접합 불량 등 전기적 연결의 신뢰성을 저해하는 요인을 최소화한 패키지 온 패키지(Package on Package, POP) 타입의 반도체 패키지(503)를 얻을 수 있다. 아울러 시스템 인 패키지(SIP)로 구현되는 반도체 패키지(503)가 얻어질 수 있다.
도 11은 본 발명의 다양한 실시예들에 따른 반도체 패키지(501, 502, 503)를 포함하는 전자 장치(1000)을 나타낸 블록도이다.
도 11을 참조하면, 본 실시예에 따른 전자 장치(1000)는, 제어부(1100), 인터페이스(1200), 입출력장치(1300), 메모리(1400) 등을 포함할 수 있다. 제어부(1100), 인터페이스(1200), 입출력장치(1300), 메모리(1400) 등은 데이터가 전달되는 통로를 제공하는 버스(BUS, 1500)를 통해 연결될 수 있다.
제어부(1100)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러 등과 같은 소자를 포함할 수 있다. 메모리(1400)는 다양한 방식으로 데이터를 읽고 쓸 수 있는 소자를 포함할 수 있으며, 제어부(1100)와 메모리(1400)는 앞서 설명한 다양한 실시예들에 따른 반도체 패키지(501, 502, 503) 중 적어도 하나를 포함할 수 있다. 인터페이스(1200)는 통신 네트워크로 데이터를 송수신하기 위한 모듈일 수 있으며, 안테나, 유무선 트랜시버 등을 포함할 수 있다. 입출력장치(1300)는 키패드, 키보드, 터치스크린 장치, 표시 장치, 오디오 입출력 모듈 등을 포함할 수 있다.
또한, 도 11에 도시된 구성 요소 이외에, 전자 장치(1000)는 응용 칩셋, 영상 촬영 장치 등이 더 포함될 수도 있다. 도 11에 도시한 전자 장치(1000)는 그 카테고리가 제한되지 않으며, 개인 휴대용 정보 단말기(PDA), 휴대용 컴퓨터, 모바일폰, 무선폰, 랩톱 컴퓨터, 휴대용 미디어 플레이어, 타블렛 PC 등 다양한 장치일 수 있다.
도 12는 본 발명의 다양한 실시예들에 따른 반도체 패키지(501, 502, 503)를 포함하는 저장 장치(2000)를 나타낸 블록도이다.
도 12를 참조하면, 일 실시예에 따른 저장 장치(2000)는 호스트(2300)와 통신하는 컨트롤러(2100) 및 데이터를 저장하는 메모리들(2200a, 2200b, 2200c)을 포함할 수 있다. 컨트롤러(2100) 및 각 메모리(2200a, 2200b, 2200c)는, 앞서 설명한 다양한 실시예의 반도체 패키지들(501, 502, 503) 중 적어도 하나에 포함될 수 있다. 컨트롤러(2100)와 통신하는 호스트(2300)는 저장 장치(2000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(2100)는 호스트(2300)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리들(2200a, 2200b, 2200c)에 데이터를 저장하거나, 메모리들(2200a, 2200b, 2200c)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다.
10: 제1 패키지 11: 제1 회로기판
12: 제1 코어 절연층 13a: 제1 상부패드
13b: 제1 하부패드 14a, 14b, 14c: 제1 반도체 칩
20: 제2 패키지 21: 제2 회로기판
22: 제2 코어 절연층 23a: 제2 상부패드
23b: 제2 하부패드 24: 제2 반도체 칩
30: 단자 40: 봉지부
50: 접착부

Claims (10)

  1. 제1 영역 및 상기 제1 영역을 제외한 나머지 영역인 제2 영역을 구비하는 제1 회로기판과, 상기 제1 영역 상에 배치된 복수의 제1 반도체 칩들을 포함하는 제1 패키지;
    상기 제1 패키지 상에 배치되며, 제2 회로기판 및 상기 제2 회로기판 상에 배치된 적어도 하나의 제2 반도체 칩을 포함하는 제2 패키지; 및
    상기 제2 영역 상에 배치되며, 상기 제1 및 제2 패키지를 전기적으로 연결하는 복수의 단자들을 포함하고,
    상기 복수의 단자들은 상기 복수의 제1 반도체 칩들 사이에 배치되며, 상기 제2 반도체 칩은 상기 복수의 단자들과 중첩되는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제2 영역은 상기 제1 영역에 의해 둘러싸인 반도체 패키지.
  3. 제1 항에 있어서,
    상기 제1 영역은 상기 회로기판의 측벽들에 인접하여 제공되는 제1 서브 영역 및 상기 제1 서브 영역과 이격된 제2 서브 영역을 포함하고,
    상기 제2 영역은 상기 제1 서브 영역 및 상기 제2 서브 영역 사이에 제공되는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 제1 회로기판은 서로 대향하는 제1 측벽과 제2 측벽 및 상기 제1 및 제2 측벽들과 교차하며, 서로 대향하는 제3 측벽 및 제4 측벽을 구비하며, 상기 복수의 제1 반도체 칩들은 각각 적어도 일 측면이 상기 제1 회로기판의 상기 제1 측벽 또는 상기 제2 측벽에 인접하도록 배치되는 반도체 패키지.
  5. 제4 항에 있어서,
    상기 복수의 단자들은 상기 제1 회로기판 상에 행과 열을 이루어 배치되는 반도체 패키지.
  6. 제5 항에 있어서,
    상기 복수의 단자들은 n×m 배열(n 및 m은 각각 2 이상의 정수)로 배치되며,
    상기 n×m 배열에서 1 행 및 n 행 중 적어도 하나의 행은 상기 제1 회로기판의 상기 제3 측벽 또는 제4 측벽에 인접하며, 1 열 및 m 열 중 적어도 하나의 열은 상기 복수의 제1 반도체 칩들 중 적어도 하나와 인접한 반도체 패키지.
  7. 제1 항에 있어서,
    상기 복수의 제1 반도체 칩들은 서로 다른 기능을 수행하는 반도체 칩을 포함하며,
    상기 반도체 패키지는 시스템 인 패키지(System in Package, SIP)로 구현되는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 복수의 제1 반도체 칩들 중 적어도 하나는 상기 제2 반도체 칩과 다른 기능을 수행하는 반도체 칩을 포함하며,
    상기 반도체 패키지는 시스템 인 패키지(System in Package, SIP)로 구현되는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 제2 회로기판은 상기 제1 회로기판 상에 배치되며, 상기 복수의 단자들과 대응되는 위치에 배치되는 복수의 패드들을 포함하는 반도체 패키지.
  10. 제1 회로기판 및 상기 제1 회로기판 상에 평행하게 배치되며 서로 이격된 복수의 제1 반도체 칩들을 포함하는 제1 패키지;
    상기 제1 패키지 상에 배치되며, 제2 회로기판 및 상기 제2 회로기판 상에 배치된 적어도 하나의 제2 반도체 칩을 포함하는 제2 패키지; 및
    상기 제1 및 제2 패키지를 전기적으로 연결하며, 적어도 일부가 상기 제1 회로기판의 중앙영역 상에 배치된 복수의 단자들을 포함하고,
    상기 제2 반도체 칩은 상기 복수의 단자들과 중첩되는 반도체 패키지.
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