[go: up one dir, main page]

KR102165024B1 - 와이어-접합 멀티-다이 스택을 구비한 집적 회로 패키지 - Google Patents

와이어-접합 멀티-다이 스택을 구비한 집적 회로 패키지 Download PDF

Info

Publication number
KR102165024B1
KR102165024B1 KR1020177017797A KR20177017797A KR102165024B1 KR 102165024 B1 KR102165024 B1 KR 102165024B1 KR 1020177017797 A KR1020177017797 A KR 1020177017797A KR 20177017797 A KR20177017797 A KR 20177017797A KR 102165024 B1 KR102165024 B1 KR 102165024B1
Authority
KR
South Korea
Prior art keywords
die
encapsulation layer
package
integrated circuit
level interconnect
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020177017797A
Other languages
English (en)
Other versions
KR20170081706A (ko
Inventor
토르스텐 메이어
파울리 야비넨
리차드 패튼
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20170081706A publication Critical patent/KR20170081706A/ko
Application granted granted Critical
Publication of KR102165024B1 publication Critical patent/KR102165024B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group subclass H10D
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3178—Coating or filling in grooves made in the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/49—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, the devices being individual devices of subclass H10D or integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
    • H01L2224/48106—Connecting bonding areas at different heights the connector being orthogonal to a side surface of the semiconductor or solid-state body, e.g. parallel layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48235—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85455—Nickel (Ni) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06575—Auxiliary carrier between devices, the carrier having no electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00012—Relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/1579—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20—Parameters
    • H01L2924/207—Diameter ranges

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 발명의 실시예들은 제1 캡슐화층에 적어도 부분적으로 내장되는 제1 다이 및 제2 캡슐화층에 적어도 부분적으로 내장되는 제2 다이를 포함하는 집적 회로(IC) 패키지에 관한 것이다. 제1 다이는 제1 캡슐화층의 제1 측부에 배치되는 복수의 제1 다이 레벨 상호접속부 구조체를 가질 수 있다. IC 패키지는 또한 제1 캡슐화층에 적어도 부분적으로 내장되는 복수의 전기적 라우팅 피처를 포함하고 제1 캡슐화층의 제1 측부와 제2 측부 간에 전기 신호들을 라우팅하도록 구성되는 복수의 전기적 라우팅 피처를 포함할 수 있다. 제2 측부는 제1 측부에 대향하여 배치된다. 제2 다이는 접합 배선들에 의해 적어도 복수의 전기적 라우팅 피처의 서브세트와 전기적으로 결합될 수 있는 복수의 제2 다이 레벨 상호접속부 구조체를 가질 수 있다.

Description

와이어-접합 멀티-다이 스택을 구비한 집적 회로 패키지{INTEGRATED CIRCUIT PACKAGE HAVING WIRE-BONDED MULTI-DIE STACK}
본 발명의 실시예들은 전반적으로 집적 회로 분야에 관한 것으로, 보다 상세하게는, 와이어-접합 멀티-다이 스택을 구비한 집적 회로 패키지에 관한 것이다.
프로세서들과 같은 다이들의 입력/출력 밀도는 계속해서 증가하는 반면, 다이들의 치수들은 축소되고 있다. 멀티-다이 패키지 내의 다이들 간의 상호접속 거리들을 더 짧게 제공하는 것이 바람직할 수 있지만, 이들 기술 향상에 비추어 도전 과제가 있다.
여기서 제공되는 배경기술은 일반적으로 개시의 맥락을 제공하기 위한 것이다. 여기서 달리 나타내지 않는다면, 이 섹션에서 설명되는 요소는 본 출원의 청구범위에 대한 종래 기술이 아니며 이 섹션에 포함시킴으로써 종래 기술로 허용되는 것도 아니다.
실시예들은 첨부의 도면들과 결합하여 다음의 상세한 설명에 의해 용이하게 이해될 것이다. 이 설명을 용이하게 하기 위해, 동일한 참조 번호들은 동일한 구조의 구성요소들을 지칭한다. 실시예들은 예로서 설명되며 첨부 도면들의 도면들로 제한하는 것은 아니다. 명확히 달리 표시되지 않는다면, 이들 도면들은 축척대로 도시되는 것은 아니다.
도 1은 와이어-접합 멀티-다이 스택을 구비한 집적 회로 패키지를 포함하는 예시적인 집적 회로(IC) 어셈블리의 측단면도를 개략적으로 도시한다.
도 2는 본 발명의 몇몇 실시예에 따른 집적 회로 패키지 제조 프로세스의 예시적인 흐름도이다.
도 3 및 도 4는 본 발명의 몇몇 실시예에 따라, 도 2에서 설명된 집적 회로 패키지 제조 프로세스에서의 스테이지들을 도시하는 선택된 동작들의 예시적인 측단면도를 도시한다.
도 5는 본 발명의 다양한 실시예에 따라 패키지-레벨 상호접속부 구조체들을 갖는 예시적인 집적 회로(IC) 어셈블리의 측단면도를 개략적으로 도시한다.
도 6은 본 발명의 다양한 실시예에 따라, 패캐지-레벨 상호접속부 구조체들 및 재분배층(RDL) 상에 배치된 제3 다이를 구비한 예시적인 집적 회로(IC) 어셈블리의 측단면도를 개략적으로 도시한다.
도 7은 본 발명의 다양한 실시예에 따라, 적층되고 와이어-접합된 부가의 다이를 갖는 예시적인 집적 회로(IC) 어셈블리의 측단면도를 개략적으로 도시한다.
도 8은 본 발명의 몇몇 실시예에 따라, 집적 회로 패키지를 포함하는 컴퓨팅 디바이스를 개략적으로 도시한다.
본 발명의 실시예들은 와이어-접합 멀티-다이 스택을 갖는 집적 회로(IC) 패키지 구성을 설명한다. 다음의 설명에서, 예시적인 구현예들의 다양한 양상은 그들의 실질을 다른 당업자들에게 전달하기 위해 당업자들이 공통적으로 사용하는 용어들을 이용하여 설명될 것이다. 그러나, 본 발명의 실시예들은 설명된 양상들의 일부만으로도 실시될 수 있다는 것은 자명할 것이다. 설명의 목적을 위해, 예시적인 구현예들의 철저한 이해를 제공하도록 특정 숫자들, 재료들 및 구성들이 설명된다. 그러나, 본 발명의 실시예들은 특정 세부사항들 없이도 실시될 수 있다는 것이 당업자들에게는 자명할 것이다. 다른 예에서, 공지된 특징들은 예시적인 구현예들을 모호하게 하지 않도록 생략되거나 간소화된다.
다음의 상세한 설명에서, 그 일부를 형성하는 첨부 도면들이 참조되고, 여기서, 유사한 숫자는 전체에 걸쳐 유사한 부분들을 지칭하며, 본 발명의 과제가 실시될 수 있는 예시적인 실시예들에 의해 도시되어 있다. 다른 실시예들이 이용될 수 있고, 본 발명의 범위로부터 벗어나지 않고 구조적 또는 논리적 변경이 이루어질 수 있다. 따라서, 다음의 상세한 설명은 제한하는 의미에서 취해진 것이 아니고, 실시예들의 범위는 첨부 도면 및 그들의 등가물들에 의해서 정의된다.
본 발명의 목적을 위해, 어구 "A 및/또는 B"는 (A), (B), 또는 (A 및 B)를 의미한다. 본 발명의 목적을 위해, 어구 "A, B, 및/또는 C"는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B 및 C)를 의미한다.
본 설명은 상부/하부, 인/아웃(in/out), 위/아래 등과 같은 관점-기반(perspective-based) 설명을 사용할 수 있다. 그러한 설명은 단순히 논의를 용이하게 하기 위해 사용되는 것으로, 여기서 설명되는 실시예들의 적용을 임의의 특정 배향에 제한하고자 하는 것은 아니다.
본 설명은 어구 "실시예에서" 또는 "실시예들에서"를 사용하는데, 이들 어구는 각각 하나 이상의 동일한 실시예 또는 다른 실시예를 지칭할 수 있다. 더욱이, 본 발명의 실시예들에 사용되는 용어 "포함하는", "구비하는", "갖는" 등은 동의어이다.
용어 "~와 결합된"가 그의 파생어와 함께 여기서 사용될 수 있다. "결합된"은 다음 중 하나 이상을 의미할 수 있다. "결합된"은 두 개 이상의 구성요소가 직적인 물리적 또는 전기적 접촉 상태에 있는 것을 의미할 수 있다. 그러나, "결합된"은 또한 두 개 이상의 구성요소가 서로 간접적으로접촉하고 있지만, 여전히 서로 협업하거나 상호작용하는 것을 의미할 수 있고, 하나 이상의 다른 구성요소가 서로 결합되어 있다고 언급된 구성요소들 사이에 결합되거나 접속된다는 것을 의미할 수 있다. 용어 "직접적으로 결합된"은 두 개 이상의 구성요소가 직접적인 접촉 상태에 있는 것을 의미할 수 있다.
다양한 실시예에서, 어구 "제2 피처(feature) 상에 형성된, 증착된, 또는 배치된 제1 피처"는 제1 피처가 제2 피처 위에 형성된, 증착된, 또는 배치된 것을 의미할 수 있고, 제1 피처 중 적어도 일부가 제2 피처의 적어도 일부와 직접적인 접촉(예를 들면, 직접적인 물리적 및/또는 전기적 접촉) 상태에 있거나, 또는 간접적인 접촉(예를 들면, 제1 피처와 제2 피처 사이에 하나 이상의 다른 피처를 갖는) 상태에 있을 수 있다.
여기서 사용되는 바와 같이, 용어 "모듈"은 ASIC(Application Specific Circuit), 전자 회로, SoC(system-on-chip), 하나 이상의 소프트웨어 또는 펌웨어 프로그램을 실행하는 프로세서(공유, 전용, 또는 그룹) 및/또는 메모리(공유, 전용, 또는 그룹), 조합 논리 회로, 및/또는 설명된 기능을 제공하는 다른 적절한 컴포넌트 중 일부 또는 그들을 지칭할 수 있다.
도 1은 본 발명의 실시예에 따라, 회로 기판(116)과 전기적 및 물리적으로 결합된 IC 패키지(102)를 포함하는 예시적인 집적 회로(IC) 어셈블리의 측단면도를 개략적으로 도시한다. 실시예에서, IC 패키지(102)는 하나 이상의 다이(예를 들면, 제1 다이(106))를 포함할 수 있다. 제1 다이(106)는 제1 캡슐화층(104)에 적어도 부분적으로 내장될 수 있다. 제1 다이(106)는 제1 캡슐화층(104)의 제1 측부에 배치될 수 있는 복수의 다이-레벨 상호접속부 구조체(예를 들면, 다이-레벨 상호접속부 구조체(108))를 포함할 수 있다.
IC 패키지(102)는 또한 제1 캡슐화층(104)에 적어도 부분적으로 내장될 수 있는 복수의 전기 라우팅 피처(예를 들면, 전기적 라우팅 피처(110))를 포함할 수 있다. 복수의 전기적 라우팅 피처는 제1 캡슐화층(104)의 제2 측부와, 보여지는 바와 같이, 제2 측부에 대향하여 배치되는 제1 유전층(104)의 제1 측부 사이의 전기 신호들을 라우팅하도록 구성될 수 있다. 몇몇 실시예에서, 전기적 라우팅 피처는, 도시된 바와 같이, 전기적 절연 재료(예를 들면, 전기적 절연 재료(118))에 형성되는 비아 바(via bar)들일 수 있다. 그러한 전기적 절연 재료는 실리콘, 세라믹, 폴리머, 또는 임의의 다른 적절한 재료를 포함할 수 있고 (예를 들면, 실리카 충진재(silica filler), 또는 다른 적절한 충진재로) 채워지거나 채워지지 않을 수 있다.
IC 패키지(102)는 제1 캡슐화층(104)의 제2 측부상에 배치되고 제2 캡슐화층(120)에 적어도 부분적으로 내장되는 제2 다이(122)를 더 포함할 수 있다. 제2 다이(122)는 또한 복수의 제2 다이-레벨 상호접속부 구조체(예를 들면, 다이-레벨 상호접속부 구조체(124))를 가질 수 있다. 복수의 제2 다이-레벨 상호접속부 구조체는 접합 배선(예를 들면, 접합 배선(126))에 의해 전기적 라우팅 피처들과 전기적으로 결합될 수 있다.
몇몇 실시예에서, IC 패키지(102)는 재분배층(112)을 가질 수 있다. 재분배층(112)은 하나 이상의 패키지-레벨 상호접속부 구조체(예를 들면, 땜납 볼(114))과, 전기적 라우팅 피처에 의해, 다이(106)와 다이(122)를 전기적으로 결합하도록 구성될 수 있다. 패키지-레벨 상호접속부 구조체는 IC 패키지(102)를 회로 기판(116)과 전기적 및 물리적으로 결합하도록 구성될 수 있다. IC 패키지(102)는 탄성중합체 구성 또는 임의의 다른 적절한 구성을 포함하는 다양한 적절한 구성에 따라 회로 기판(116)과 결합될 수 있다. 여기에 솔더볼(114)로서 도시되어 있지만, 패키지-레벨 상호접속부 구조체는 회로 기판(116)에 배치된 하나 이상의 패드(예를 들면, 패드(128))를 통해 IC 패키지(102)를 회로 기판(116)과 전기적으로 결합할 수 있는 솔더볼(114) 대신에 또는 그에 부가하여 충진재 또는 다른 적절한 구조체를 포함할 수 있다. IC 패키지(102)는 반도체 재료로 이루어진 이산 칩을 나타낼 수 있고, 몇몇 실시예에서, 프로세서, 메모리, 또는 ASIC을 포함하거나 또는 그의 일부일 수 있다. 몇몇 실시예에서, IC 패키지(102)는 eWLB(embedded wafer level ball grid array) 패키지일 수 있다.
회로 기판(116)은 IC 패키지(102)로 또는 그로부터 전기 신호들을 라우팅하도록 구성된 전기적 라우팅 피처들을 포함할 수 있다. 전기적 라우팅 피처들은, 예를 들면, 회로 기판의 하나 이상의 표면상에 배치된 트레이스, 및/또는 트렌치, 비아 또는 전기 신호들을 라우팅하는 다른 상호접속부 구조체와 같은 내부 라우팅 피처를 포함할 수 있다.
회로 기판(116)은 에폭시 적층체와 같은 전기적 절연 재료로 구성된 인쇄 회로 기판(PCB)일 수 있다. 예를 들면, 회로 기판(116)은, 예를 들면, 폴리테트라플루오로에틸렌, FR-4(Flame Retarant 4), FR-1과 같은 페놀 코튼지(phenolic cotton paper), CEM-1 또는 CEM-3과 같은 코튼지 및 에폭지 재료, 또는 에폭시 수지 프로프레그(prepreg)를 이용하여 함께 적층되는 직조 유리 재료(woven glass material)와 같은 재료로 구성된 전기적 절연층을 포함할 수 있다. 회로 기판(116)은 다른 실시예에서 다른 적절한 재료로 구성될 수 있다. 몇몇 실시예에서, 회로 기판(116)은 마더보드(예를 들면, 도 8의 마더보드(802))일 수 있다.
도 2는 본 발명의 다양한 실시예에 따라 예시적인 IC 패키지(예를 들면, 도 1의 IC 패키지(102))에 대한 예시적인 집적 회로(IC) 패키지 제조 프로세스(200)이다. 도 3 및 도 4는 예시적인 실시예에 따라 IC 패키지 제조 프로세스(200) 내의 단계를 도시하는 선택된 동작들의 단면도를 제공한다. 결과적으로, 도 2 내지 도 4는 서로 결합하여 설명될 것이다. 이러한 설명을 돕기 위해, 도 2에서 수행되는 동작들은 도 3 및 도 4에서의 동작에서 동작으로 이동하는 화살표를 참조한다. 부가하여, 이들 도면을 너무 복잡하게 하지 않도록 도 3 및 도 4에 도시된 각각의 동작에 모든 참조 번호가 도시된 것은 아니다.
IC 제조 프로세스(200)는 블록(202)에서 시작할 수 있으며, 이 블록(202)에서, 제1 다이(302)의 활성 측부가 캐리어(306)와 결합될 수 있다. 이것은 캐리어(306) 상에 배치된 테이프 또는 접착제(예를 들면, 접착제(308))의 사용을 통해 달성될 수 있다. 도시된 바와 같이, 다이(302)의 활성 측부는 그 내부에 배치된 복수의 다이-레벨 상호접속부 구조체(예를 들면, 다이 레벨 상호접속부 구조체(304))를 가질 수 있다. 몇몇 실시예에서, 복수의 전기적 라우팅 피처(312a-312d)(이후, 집합적으로 전기적 라우팅 피처(312)로 지칭됨) 또한 캐리어(306)와 결합될 수 있다. 그러한 실시예에서, 복수의 전기적 라우팅 피처는, 도시된 바와 같이, 전기적 절연 재료(310a 및 310b)에 형성된 비아로 이루어진 비아 바일 수 있다. 이러한 전기적 절연 재료는, 제한되는 것은 아니지만, 실리콘, 세라믹, 폴리머, 유리 등을 포함하는 임의의 적절한 재료를 포함할 수 있다. 전기적 라우팅 피처는, 몇몇 실시예에서, 전기적 라우팅 피처(312a-312d)의 양 단부에 배치된 복수의 접합 패드(314a-314h)를 가질 수 있다. 몇몇 실시예에서, 적어도 접합 패드(314a-314d)는 그 위에 배치된 배선-접합가능 표면 마감을 가질 수 있다. 그러한 배선-접합가능 표면 마감은 니켈, 금 또는 임의의 다른 적절한 재료 또는 재료들의 조합을 포함할 수 있다. 다른 실시예에서, 전기적 라우팅 피처는 블록(204)를 참조하여 아래에서 설명되는 제1 캡슐화층(316)의 형성 후의 개별 절차로서 형성될 수 있다. 전기적 라우팅 피처는 임의의 전기적 도전성 재료(예를 들면, 구리)를 포함할 수 있다.
블록(204)에서, 제1 캡슐화층(316)을 형성하기 위해 캡슐화 재료가 증착될 수 있다. 몇몇 실시예에서, 그러한 캡슐화 재료는 몰드 화합물(예를 들면, 에폭시 수지)일 수 있다. 그러한 실시예에서, 제1 캡슐화층(316)은, 예를 들면, 압축 몰딩 프로세스를 통해 형성될 수 있다. 도시된 바와 같이, 제1 캡슐화층(316)은 제1 다이(302) 및 전기적 라우팅 피처(312)의 적어도 일부를 캡슐화할 수 있다.
몇몇 실시예에서, 제1 캡슐화층(316)은 또한 접합 패드(314a-314d)를 캡슐화할 수 있다. 그러한 실시예에서, 블록(206)에서, 접합 패드(314a-314d) 위해 형성될 수 있는 임의의 캡슐화 재료가 제거되어 보이드(318a-318d)가 된다. 이것은 드릴링(예를 들면, 레이저 드릴링), 그라인딩, 에칭 등에 의해 달성될 수 있다. 레이저 드릴링을 이용하는 실시예에서, 레이저 드릴링은 접합 패드(314a-314d)에 적용될 배선-접합가능 표면 마감을 저하시키거나 파괴할 수 있다. 그러한 실시예에서, 표면 마감(예를 들면, 니켈, 금, 또는 다른 임의의 적절한 표면 마감)은 레이저 드릴링 후에 적용될 수 있다. 그러한 표면 마감은, 예를 들면, 무전해 도금 프로세스를 통해 적용될 수 있다.
블록(208)에서, 캐리어(306)는 제1 캡슐화층(316)으로부터 결합해제될 수 있다. 몇몇 실시예에서, 전술한 절차들은 이후 설명되는 절차들과 분리되어 수행될 수 있다. 그러한 실시예들에서, 절차들은 전술한 프로세스를 통해 생성되는 것과 유사한 IC 패키지 어셈블리를 제공함으로써 시작할 수 있다. 그러한 실시예들에서, 패시베이션 층은, 접합 패드(314a-314h) 및 제1 다이(302)의 복수의 다이-레벨 상호접속부와 같은 임의의 노출된 금속 피처들의 산화 또는 오염을 방지하기 위해 IC 패키지 어셈블리 상에 증착될 수 있다. 그러한 패시베이션 층은, 예를 들면, 적층되거나, 인쇄되거나, 또는 스핀-코팅될 수 있다. 그러한 패시베이션 층이 도포된 곳에서, 아래에 설명되는 절차들을 위해 패시베이션 층에 (예를 들면, 포토리소그래피 프로세스를 통해) 보이드들이 형성될 수 있다.
블록(210)에서, 유전체 층(320)이 형성될 수 있다. 그러한 유전체 층은, 몇몇 실시예에서, 블록(208)에 대한 참조로 전술한 패시베이션 층일 수 있다. 부가하여, 유전체 층(320) 상에 재분배층(RDL; 322)이 형성될 수 있다. RDL(320)은 다이-레벨 상호접속부들(예를 들면, 다이 레벨 상호접속부(304) 및 전기적 라우팅 피처들(312)로부터 나오는 신호를 제공할 수 있다. 여기서 단일 RDL로서 도시되었지만, 결과의 IC 패키지가 충족하는데 필요할 수 있는 디자인 및 적용에 따라 부가의 RDL 및 대응하는 유전체 층이 형성될 수 있다는 것이 이해될 것이다. 블록(212)에서, 도 4로 이동하면, 땜납 정지층(324)이 형성되어 패터닝될 수 있다. 그러한 땜납 정지층은, 예를 들면, 리소그래피 프로세스를 통해 형성될 수 있다.
블록(214)에서, 제2 다이(326)의 후면은, 볼 수 있는 바와 같이, RDL(322)에 대향하는 제1 캡슐화층(316)의 제2 측부와 결합될 수 있다. 이것은, 예를 들면, 테이프 또는 접착제(예를 들면, 접착제(328))를 사용함으로써 달성될 수 있다. 실시예들에서, 제2 다이(326)는 그 위에 배치된 복수의 다이-레벨 상호접속부(330a-330d)를 가질 수 있다. 여기서 사용되는 바와 같이, 다이의 후면은 내부에 다이-레벨 상호접속부들이 배치되어 있지 않은 다이의 후면이다.
블록(216)에서, 제2 다이(326)의 다이-레벨 상호접속부(330a-330d)는 배선(332a-332d)를 통해 전기적 라우팅 피처(312)와 각각 배선-접합될 수 있다. 전기적 라우팅 피처(312)는 제2 다이(326)와 RDL 사이에 전기 신호를 라우팅할 수 있다. 배선(332a-332d)은, 제한되는 것은 아니지만, 알루미늄, 구리, 은, 금 등을 포함하는 임의의 적절한 재료를 포함할 수 있고, 또한 (예를 들면, 코팅된) 멀티-층 배선일 수 있다. 그러한 배선 접합은 임의의 종래의 배선-접합 프로세스를 통해 형성될 수 있다. 몇몇 실시예에서, 제2 다이(326)의 상부 상에 하나 이상의 부가의 다이가 적층될 수 있다. 그러한 실시예에서, 각각의 다이와 이전 다이 사이에 스페이서가 위치되어 배선(예를 들면, 배선(332a-332d))의 탈출(escape)을 가능하게 할 수 있다. 그러한 실시예는 아래에서 도 7을 참조하여 더 상세하게 논의된다. 블록(218)에서, 제2 다이(326) 및 배선(332a-332d) 위에 부가의 캡슐화 재료가 증착되어 제2 캡슐화층(334)를 형성하고 배선-접합 구성을 보호할 수 있다. 도 5 내지 도 7은 전술한 절차로부터 형성될 수 있는 IC 패키지의 다양한 실시예를 도시한다.
도 5는 본 발명의 다양한 실시예에 따라, 패키지-레벨 상호접속부 구조체를 갖는 예시적인 집적 회로(IC) 패키지(500)의 측단면도를 개략적으로 도시한다. 도시된 바와 같이, 도 5는 도 2 내지 도 4를 참조하여 전술한 프로세스를 통해 제조된 IC 패키지 어셈블리를 시작점으로서 취할 수 있다. 그러나, 도 5에서, 패키지-레벨 상호접속부(예를 들면, 솔더볼(502))가 RDL 상에 배치될 수 있다. 여기서 솔더볼로서 도시되었지만, 패키지-레벨 상호접속부 구조체는 솔더볼 대신 또는 그에 부가하여 필러(pillar) 또는 다른 적절한 구조체를 포함할 수 있다. 이들 패키지-레벨 상호접속부 구조체는 IC 패키지(500)를 회로 기판(예를 들면, 도 1의 회로 기판(116)과 전기적으로 결합시키도록 구성될 수 있다.
도 6은 본 발명의 다양한 실시예에 따라, 패키지-레벨 상호접속부 구조체(예를 들면, 솔더볼(606))과 제3 다이(602)가 내부에 통합된 예시적인 집적 회로(IC) 패키지(600)의 측단면도를 개략적으로 도시한다. 도시된 바와 같이, 도 6은 도 2 내지 도 4를 참조하여 전술된 프로세스를 통해 제조되는 IC 패키지 어셈블리를 시작점으로서 취할 수 있다. 그러나, 도 6에서, 패키지-레벨 상호접속부(예를 들면, 솔더볼(606))은 RDL 상에 배치되었다. 부가하여, 제3 다이(602)는 상호접속부 구조체(604)에 의해 IC 패키지 어셈블리와 결합되었다. 여기서, 솔더볼로서 도시되었지만, 패키지-레벨 상호접속부 구조체는 솔더볼 대신 또는 그에 부가하여 필러 또는 다른 적절한 구조체를 포함할 수 있다. 이들 패키지-레벨 상호접속부는 IC 패키지(600)와 회로 기판(예를 들면, 도 1의 회로 기판(116))을 전기적으로 결합시키도록 구성될 수 있다. 볼 수 있는 바와 같이, 제3 다이(602)와 상호접속부 구조체(604)의 결합된 두께는 개별 패키지-레벨 상호접속부 구조체의 두께보다 더 작다. 이것은 제3 다이(602)가 복수의 패키지-레벨 상호접속부 구조체와 동일한 평면에 위치되게 할 수 있다.
도 7은 다이(326)의 상부 상에 부가의 다이(702)가 적층된 예시적인 집적 회로(IC) 패키지(700)의 측단면도를 개략적으로 도시한다. 도시된 바와 같이, IC 패키지(700)는 제1 캡슐화층(716)에 적어도 부분적으로 내장된 복수의 전기적 라우팅 피처(예를 들면, 전기적 라우팅 피처(712)) 및 제1 다이(702)를 포함할 수 있다. 제1 캡슐화층(716)은, 예를 들면, 몰드 화합물일 수 있다. 몇몇 실시예에서, 복수의 전기적 라우팅 피처는, 도시된 바와 같이, 전기적 절연 재료(710a 및 710b)에 형성된 비아 바일 수 있다. 이러한 전기적 절연 재료는, 제한되는 것은 아니지만, 실리콘, 세라믹, 폴리머 등을 포함하는 임의의 적절한 재료를 포함할 수 있다. 전기적 라우팅 피처는, 몇몇 실시예에서, 개별 전기적 라우팅 피처의 양 단부에 배치된 복수의 접합 패드(예를 들면, 접합 패드(714))를 가질 수 있다. 몇몇 실시예에서, 상부 접합 패드(예를 들면, 접합 패드(714))는 그 위에 배선-접합가능 표면 마감이 배치될 수 있다. 그러한 배선-접합가능 표면 마감은 니켈, 금 또는 임의의 다른 적절한 재료 또는 재료들의 조합을 포함할 수 있다. 전기적 라우팅 피처는 임의의 전기적 도전성 재료(예를 들면, 구리)를 포함할 수 있다.
IC 패키지(700)는 또한 재분배층(RDL; 722)을 포함할 수 있다. RDL은 유전체층(720) 상에 배치될 수 있고 다이-레벨 상호접속부(예를 들면, 다이 레벨 상호접속부(704) 및 복수의 전기적 라우팅 피처(예를 들면, 전기적 라우팅 피처(712))로부터 나오는 신호를 제공할 수 있다. 여기서 단일 RDL로서 도시되었지만, 결과의 IC 패키지가 만족할 필요가 있는 적용 및 설계에 따라 부가의 RDL 및 대응하는 유전체층이 형성될 수 있다는 것이 이해될 것이다. RDL 상에 땜납 정지층(724)이 배치될 수 있고, 땜납 정지층(724)의 개구부 내에 복수의 패키지-레벨 상호접속부(예를 들면, 패키지-레벨 상호접속부(744))가 배치될 수 있다.
IC 패키지(700)는 또한 제1 캡슐화층(716)의 측부와 결합될 수 있는 제2 다이(726)를 포함할 수 있다. 이것은, 예를 들면, 테이프 또는 접착제(예를 들면, 접착제(728))를 사용함으로써 달성될 수 있다. 실시예에서, 제2 다이(726)는 그 위에 복수의 다이-레벨 상호접속부(예를 들면, 다이-레벨 상호접속부(730))가 배치될 수 있다. 제2 다이(726)의 다이-레벨 상호접속부는, 도시된 바와 같이, 배선(732a-732d)을 통해, 전기적 라우팅 피처의 제1 서브세트와 복수의 접합 패드의 대응 서브세트를 통해 배선-접합될 수 있다. 전기적 라우팅 피처는 제2 다이(726)와 RDL(722) 사이에 전기 신호를 라우팅할 수 있다. 배선(732a-732d)은, 제한되는 것은 아니지만, 알루미늄, 구리, 은, 금 등을 포함하는 임의의 적절한 재료를 포함할 수 있다. 그러한 배선 접합은 임의의 종래의 배선-접합 프로세스를 통해 형성될 수 있다. 몇몇 실시예에서, 제2 다이(726)의 상부 상에 하나 이상의 부가 다이(예를 들면, 제3 다이(736))가 적층될 수 있다. 그러한 실시예에서, 인접한 다이들 사이에 스페이서(예를 들면, 스페이서(740))가 위치되어 다이 아래로부터 배선(예를 들면, 배선(732a-732d)의 탈출을 가능하게 할 수 있다. 실시예에서, 제3 다이(726)는 그 위에 복수의 다이-레벨 상호접속부(예를 들면, 다이-레벨 상호접속부(742)가 배치될 수 있다. 제2 다이(726)의 다이-레벨 상호접속부는, 도시된 바와 같이, 배선(738a-738d)을 통해, 전기적 라우팅 피처의 제2 서브세트와 복수의 접합 패드의 대응하는 제2 서브세트를 통해 배선-접합될 수 있다. 제2 다이(726), 제3 다이(736) 및 배선(732a-732d 및 738a-738d) 모두 제2 캡슐화층(734)에 내장될 수 있다. 몇몇 실시예에서, 제4 다이는 도 6의 다이(602)의 것과 유사한 구성으로 RDL(722)과 결합될 수 있다.
본 발명의 실시예는 희망대로 구성하기 위한 임의의 적절한 하드웨어 및/또는 소프트웨어를 이용하는 시스템으로 구현될 수 있다. 도 8은 도 1 내지 도 8에 도시된 바와 같은, 여기서 설명된 바와 같은 IC 패키지를 포함하는 컴퓨팅 디바이스를 개략적으로 도시한다. 컴퓨팅 디바이스(800)는 마더보드(802)와 같은 보드를 하우징할 수 있다. 마더보드(802)는, 제한되는 것은 아니지만, 프로세서(804) 및 적어도 하나의 통신 칩(806)을 포함하는 다수의 컴포넌트를 포함할 수 있다. 프로세서(804)는 마더보드(802)와 물리적 및 전기적으로 결합될 수 있다. 몇몇 실시예에서, 적어도 하나의 통신 칩(806) 또한 마더보드(802)에 물리적 및 전기적으로 결합될 수 있다. 추가의 구현예에서, 통신 칩(806)은 프로세서(804)의 일부일 수 있다.
적용예에 따라, 컴퓨팅 디바이스(800)은 마더보드(802)에 물리적 및 전기적으로 결합되거나 결합될 수 없는 다른 컴포넌트를 포함할 수 있다. 이들 다른 컴포넌트들은, 제한되는 것은 아니지만, 휘발성 메모리(예를 들면, DRAM), 비휘발성 메모리(예를 들면, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 크립토 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가이거 카운터(Geiger counter), 가속도계, 자이로스코프, 스피커, 카메라, 및 (하드 디스크 드라이브, 컴팩트 디스크(CD), DVD(digital versatile disk) 등과 같은) 대용량 저장 매체를 포함할 수 있다.
통신 칩(806)은 컴퓨팅 디바이스(800)로 및 그로부터 데이터의 전송을 위한 무선 통신을 가능하게 할 수 있다. 용어 "무선" 및 그의 파생어는, 비고체(non-solid) 매체를 통해 변조된 전자기 방사를 사용함으로써 데이터를 통신할 수 있는 회로, 디바이스, 시스템, 방법, 기술, 통신 채널 등을 설명하는데 사용될 수 있다. 용어는, 몇몇 실시예에서 그들이 그렇지 않을 수 있지만, 임의의 배선을 포함하지 않는다는 것을 내포하는 것은 아니다. 통신 칩(806)은, 제한되는 것은 아니지만, Wi-Fi를 포함하는 IEEE(Institute for Electrical and Electronic Engineers) 표준(IEEE 802.11 패밀리), IEEE 802.16 표준(예를 들면, IEEE 802.16 - 2005년 수정), LTE(Long-Term Evolution) 프로젝트 및 이에 덧붙여 임의의 수정, 업데이트 및/또는 개정판(예를 들면, 어드밴스트 LTE 프로젝트, UMB(ultra mobile broadband) 프로젝트("3GPP2"로도 지칭됨) 등)을 포함하는 임의의 다수의 무선 표준 또는 프로토콜을 구현할 수 있다. IEEE 802.16 호환 BWA 네트워크는 일반적으로 Worldwide Interoperability for Microwave Access를 나타내는 두문자어인 WiMAX 네트워크로서 지칭되고, 이것은 IEEE 802.16 표준에 대한 적합성 및 상호운용성을 통과하는 제품들에 대한 인증 마크이다. 통신 칩(806)은 GSM(Global System for Mobile Communication), GPRS(General Packet Radio Service), UMTS(Universal Mobile Telecommunications System), HSPA(High Speed Packet Access), E-HSPA(Evolved HSPA), 또는 LTE 네트워크에 따라 동작할 수 있다. 통신 칩(806)은 EDGE(Enhanced Data for GSM Evolution), GERAN(GSM EDGE Radio Access Network), UTRAN(Universal Terrestrial Radio Access Network) 또는 E-UTRAN(Evolved UTRAN)에 따라 동작할 수 있다. 통신 칩(806)은 CDMA(Code Division Multiple Access), TDMA(Time Division Multiple Access), DECT(Digital Enhanced Cordless Telecommunications), EV-DO(Evolution-Data Optimized), 그들의 파생물뿐만 아닐, 3G, 4G, 5G 및 그 이상인 임의의 다른 무선 프로토콜에 따라 동작할 수 있다. 통신 칩(806)은 다른 실시예에서는 다른 무선 프로토콜에 따라 동작할 수 있다.
컴퓨팅 디바이스(800)는 복수의 통신 칩(806)을 포함할 수 있다. 예를 들면, 제1 통신 칩(806)은 Wi-Fi 및 블루투스와 같은 보다 짧은 범위의 무선 통신 전용일 수 있고, 제2 통신 칩(806)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 보다 긴 범위의 무선 통신 전용일 수 있다.
컴퓨팅 디바이스(800)의 프로세서(804)는 IC 어셈블리에 통합된 IC 패키지(예를 들면, 도 1의 IC 패키지(102))일 수 있다. 예를 들면, 도 1의 회로 기판(116)은, 여기서 설명된 바와 같이, 마더보드(802)일 수 있고, 프로세서(804)는 IC 패키지(102)의 다이일 수 있다. 프로세서(804) 및 마더보드(802)는 여기서 설명된 바와 같이 패키지-레벨 상호접속부를 이용하여 함께 결합될 수 있다. 용어 "프로세서"는 레지스터 및/또는 메모리로부터의 전자 데이터를 프로세싱하여 그 전자 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(806)은 패키지 기판을 포함할 수 있는 IC 어셈블리에 통합된 IC 패키지(예를 들면, IC 패키지(102))일 수 있다. 추가의 구현예에서, 컴퓨팅 디바이스(800) 내에 하우징되는 또 다른 컴포넌트(예를 들면, 메모리 디바이스 또는 다른 집적 회로 디바이스)는 IC 어셈블리에 통합되는 IC 패키지(예를 들면, IC 패키지(102))일 수 있다.
다양한 구현예에서, 컴퓨팅 디바이스(800)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가의 구현예에서, 컴퓨팅 디바이스(800)는 데이터를 프로세싱하는 임의의 다른 전자 디바이스일 수 있다.
예
다수의 실시예에 따라, 본 발명은 다수의 예를 설명한다. 예 1은, 집적 회로(IC) 패키지로서, 제1 캡슐화층에 적어도 부분적으로 내장되는 제1 다이 - 제1 다이는 제1 캡슐화층의 제1 측부에 배치되는 복수의 제1 다이 레벨 상호접속부 구조체를 가짐 -; 제1 캡슐화층에 적어도 부분적으로 내장되고, 제1 캡슐화층의 제1 측부와 제1 측부에 대향하여 배치되는 제1 캡슐화층의 제2 측부 간에 전기 신호들을 라우팅하도록 구성되는 복수의 전기적 라우팅 피처(feature); 및 제1 캡슐화층의 제2 측부 상에 배치되고, 제2 캡슐화층에 적어도 부분적으로 내장되는 제2 다이 - 제2 다이는 복수의 제2 다이 레벨 상호접속부 구조체를 갖고, 복수의 제2 다이 레벨 상호접속부 구조체는 접합 배선들에 의해 적어도 복수의 전기적 라우팅 피처의 서브세트와 전기적으로 결합됨 - 을 포함하는 집적 회로(IC) 패키지를 포함한다.
예 2는 예 1의 청구 대상을 포함하고, 또한, 제1 캡슐화층의 제1 측부 상에 배치되는 하나 이상의 재분배층(RDL)을 더 포함하고, 하나 이상의 RDL은 제1 다이와 전기적으로 결합되고, 하나 이상의 RDL은 복수의 전기적 라우팅 피처를 통해 제2 다이와 전기적으로 결합된다.
예 3은 예 2의 청구 대상을 포함하고, 또한, 하나 이상의 RDL 상에 배치된 복수의 패키지 레벨 상호접속부 구조체를 더 포함한다.
예 4는 예 2의 청구 대상을 포함하고, 또한, 하나 이상의 RDL 상에 배치되고 하나 이상의 RDL과 전기적으로 결합되는 복수의 제3 다이 레벨 상호접속부 구조체를 갖는 제3 다이를 더 포함한다.
예 5는 예 4의 청구 대상을 포함하고, 또한, 하나 이상의 RDL 상에 배치된 복수의 패키지 레벨 상호접속부 구조체를 더 포함하고, 제3 다이와 복수의 제3 다이 레벨 상호접속부 구조체의 결합 두께는, 복수의 패키지 레벨 상호접속부 구조체와 동일한 평면에 제3 다이를 위치시킬 수 있도록 복수의 패키지 레벨 상호접속부 구조체의 개별 패키지 레벨 상호접속부 구조체의 두께보다 작다.
예 6은 예 1의 청구 대상을 포함하고, 또한, 복수의 전기적 라우팅 피처의 서브세트는 제1 서브세트이고, 상기 IC 패키지는, 제2 캡슐화층에 적어도 부분적으로 내장되고, 접합 배선들에 의해 복수의 전기적 라우팅 피처의 제2 서브세트와 전기적으로 결합되는 복수의 제3 다이 레벨 상호접속부 구조체를 갖는 제3 다이를 더 포함하고, 제3 다이 및 제2 다이는 스페이서를 통해 서로 결합된다.
예 7은 예 1 내지 예 6 중 어느 하나의 청구 대상을 포함하고, 또한, 복수의 전기적 라우팅 피처는 비아 바(via bar)들을 포함한다.
예 8은 예 1 내지 예 6 중 어느 하나의 청구 대상을 포함하고, IC 패키지는 eWLB(embedded wafer level ball grid array) 패키지이다.
예 9는 집적 회로(IC) 패키지를 형성하는 방법으로서, 제1 다이 및 복수의 전기적 라우팅 피처가 적어도 부분적으로 내부에 내장된 제1 캡슐화층을 제공하는 단계 - 제1 다이는 제1 캡슐화층의 제1 측부에 배치되는 복수의 제1 다이 레벨 상호접속부 구조체를 갖고, 전기적 라우팅 피처는 제1 캡슐화층의 제1 측부를 제1 캡슐화층의 제2 측부와 전기적으로 결합시키며, 제1 캡슐화층의 제1 측부는 제1 캡슐화층의 제2 측부와 대향하여 배치됨 - ; 제2 다이를 제1 캡슐화층의 제2 측부와 결합시키는 단계 - 제2 다이는 복수의 제2 다이 레벨 상호접속부 구조체를 포함함 - ; 접합 배선들에 의해 상기 복수의 제2 다이 레벨 상호접속부 구조체를 적어도 복수의 전기적 라우팅 피처의 서브세트와 전기적으로 결합시키는 단계; 및 제2 캡슐화층 내에 배선 접합 구성과 제2 다이의 적어도 일부를 캡슐화시키도록 배선 접합 구성 및 제2 다이 위에 제2 캡슐화층을 형성하는 단계를 포함하는 집적 회로(IC) 패키지 형성 방법을 포함한다.
예 10은 예 9의 청구 대상을 포함하고, 또한, 제1 캡슐화층을 제공하는 단계는, 제1 다이를 캐리어와 결합시키는 단계; 복수의 전기적 라우팅 피처를 상기 캐리어와 결합시키는 단계; 및 제1 캡슐화층을 형성하기 위해 제1 다이 및 상기 복수의 전기적 라우팅 피처 위에 캡슐화 재료를 증착하는 단계를 포함한다.
예 11은 예 9의 청구 대상을 포함하고, 또한, 제1 캡슐화층을 제공하는 단계는, 제1 다이를 캐리어와 결합시키는 단계; 제1 캡슐화층을 형성하기 위해 제1 다이 위에 캡슐화 재료를 증착하는 단계; 및 캡슐화 재료 내에 복수의 전기적 라우팅 피처를 형성하는 단계를 포함한다.
예 12는 예 9의 청구 대상을 포함하고, 또한, 제1 캡슐화층의 제1 측부 상에 하나 이상의 재분배층(RDL)을 형성하는 단계를 더 포함하고, 하나 이상의 RDL은 제1 다이와 전기적으로 결합되고, 하나 이상의 RDL은 복수의 전기적 라우팅 피처에 의해 제2 다이와 전기적으로 결합된다.
예 13은 예 12의 청구 대상을 포함하고, 또한, 하나 이상의 RDL 상에 복수의 패키지 레벨 상호접속부를 형성하는 단계를 더 포함한다.
예 14는 예 12의 청구 대상을 포함하고, 또한, 제3 다이를 그 제3 다이 상에 배치된 복수의 제3 다이 레벨 상호접속부 구조체를 통해 하나 이상의 RDL에 전기적으로 결합시키는 단계를 더 포함한다.
예 15는 예 14의 청구 대상을 포함하고, 또한, 하나 이상의 RDL 상에 복수의 패키지 레벨 상호접속부 구조체를 형성하는 단계를 더 포함하고, 제3 다이와 복수의 제3 다이 레벨 상호접속부 구조체의 결합 두께는, 복수의 패키지 레벨 상호접속부 구조체와 동일한 평면에 제3 다이를 위치시킬 수 있도록 복수의 패키지 레벨 상호접속부 구조체의 개별 패키지 레벨 상호접속부 구조체의 두께보다 작다.
예 16은 예 9의 청구 대상을 포함하고, 또한, 복수의 전기적 라우팅 피처의 서브세트는 제1 서브세트이고 접합 배선들은 제1 접합 배선들이며, 방법은, 복수의 제3 다이 레벨 상호접속부 구조체를 갖는 제3 다이를 스페이서를 통해 제2 다이의 표면에 물리적으로 결합시키는 단계; 및 복수의 제3 다이 레벨 상호접속부 구조체를 제2 접합 배선들에 의해 복수의 전기적 라우팅 피처의 제2 서브세트와 전기적으로 결합시키는 단계를 더 포함하고, 제2 캡슐화층은 제2 배선 접합 구성과 제3 다이의 적어도 일부를 제2 캡슐화층 내에 캡슐화시키도록 형성된다.
예 17은 예 9 내지 예 16 중 어느 하나의 청구 대상을 포함하고, 또한, 복수의 전기적 라우팅 피처는 비아 바들을 포함한다.
예 18은 예 9 내지 예 16 중 어느 하나의 청구 대상을 포함하고, 또한, IC 패키지는 eWLB(embedded wafer level ball grid array) 패키지이다.
예 19는 집적 회로(IC) 어셈블리로서, IC 패키지를 포함하고, IC 패키지는, 제1 캡슐화층에 적어도 부분적으로 내장되는 제1 다이 - 제1 다이는 제1 캡슐화층의 제1 측부에 배치되는 복수의 제1 다이 레벨 상호접속부 구조체를 가짐 -; 제1 캡슐화층에 적어도 부분적으로 내장되고, 제1 캡슐화층의 제1 측부와 제1 측부에 대향하여 배치되는 제1 캡슐화층의 제2 측부 간에 전기 신호들을 라우팅하도록 구성되는 복수의 전기적 라우팅 피처; 제1 캡슐화층의 제2 측부 상에 배치되고, 제2 캡슐화층에 적어도 부분적으로 내장되는 제2 다이 - 제2 다이는 복수의 제2 다이 레벨 상호접속부 구조체를 갖고, 복수의 제2 다이 레벨 상호접속부 구조체는 접합 배선들에 의해 적어도 복수의 전기적 라우팅 피처의 서브세트와 전기적으로 결합됨 - ; 제1 캡슐화층의 제1 측부 상에 배치되고, 복수의 전기적 라우팅 피처를 통해 복수의 제2 다이 레벨 상호접속부 구조체 및 복수의 제1 다이 레벨 상호접속부 구조체와 전기적으로 결합되는 복수의 패키지 레벨 상호접속부; 및 복수의 전기적 라우팅 피처가 내부에 배치되고, 복수의 패드가 위에 배치되는 회로 기판 - 상기 복수의 패드는 상기 복수의 패키지 레벨 상호접속부 구조체와 전기적으로 결합됨 - 을 포함하는 집적 회로(IC) 어셈블리를 포함한다.
예 20은 예 19의 청구 대상을 포함하고, 또한, 집적 회로(IC) 패키지는 프로세서를 포함한다.
예 21은 예 20의 청구 대상을 포함하고, 또한, 회로 기판과 결합된 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가이거 카운터(Geiger counter), 가속도계, 자이로스코프, 스피커, 또는 카메라 중 하나 이상을 더 포함한다.
예 22는 예 19 내지 예 21의 청구 대상을 포함하고, 또한, 집적 회로(IC) 어셈블리는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 리코더의 일부이다.
다양한 실시예는 위의 결합 형태(그리고)로 설명되는 실시예들의 대체(또는) 실시예를 포함하는 전술한 실시예들의 임의의 적절한 조합을 포함할 수 있다(예를 들면, "그리고"는 "및/또는"일 수 있다). 더욱이, 몇몇 실시예들은 실행될 때 전술한 실시예들 중 임의의 것의 액션을 가져오는 명령어들이 저장된 하나 이상의 제조 물품(예를 들면, 비일시적 컴퓨터-판독가능 매체)를 포함할 수 있다. 더욱이, 몇몇 실시예들은 전술한 실시예들의 다양한 동작들을 실행하기 위한 적절한 수단을 갖는 장치 또는 시스템을 포함할 수 있다.
요약서에서 설명되는 것을 포함하여, 도시된 구현예들의 상기 설명은 본 발명의 실시예를 개시된 명확한 형태로 제한하고자 하는 것도 아니고 배타적인 것도 아니다. 설명의 목적을 위해 특정 구현예 및 예가 여기서 설명되었지만, 당업자는 본 발명의 범위에 다양한 균등한 수정이 가능하다는 것을 인식할 것이다.
이들 수정은 전술한 설명에 비추어 본 발명의 실시예에 가해질 수 있다. 다음의 청구범위에서 사용되는 용어는 본 발명의 다양한 실시예를 명세서 및 청구범위에 개시된 특정 구현예에 제한되는 것으로 해석되어서는 안 된다. 오히려, 그 범위는 청구범위 해석의 확립된 주의에 따라 해석되어야 하는 다음의 청구범위에 의해서 전적으로 결정될 것이다.

Claims (22)

  1. 집적 회로(IC) 패키지로서,
    제1 캡슐화층에 적어도 부분적으로 내장되는 제1 다이 - 상기 제1 다이는 상기 제1 다이의 제1 측부 상에서 상기 제1 캡슐화층의 제1 측부에 배치되는 복수의 제1 다이 레벨 상호접속부 구조체를 가지고, 상기 제1 다이는 상기 제1 측부에 대향하는 제2 측부를 가짐 - 와,
    상기 제1 캡슐화층에 적어도 부분적으로 내장되고, 상기 제1 캡슐화층의 제1 측부와 상기 제1 측부에 대향하여 배치되는 상기 제1 캡슐화층의 제2 측부 간에 전기 신호들을 라우팅하도록 구성되는 복수의 전기적 라우팅 피처(electrical routing features)와,
    상기 제1 캡슐화층에 의해 적어도 부분적으로 커버된 전기적 절연 재료층 - 상기 복수의 전기적 라우팅 피처는 상기 전기적 절연 재료층을 통해 연장됨 - 과,
    상기 제1 캡슐화층의 제2 측부 상에 배치되고, 제2 캡슐화층에 적어도 부분적으로 내장되는 제2 다이 - 상기 제2 다이는 복수의 제2 다이 레벨 상호접속부 구조체를 갖고, 상기 복수의 제2 다이 레벨 상호접속부 구조체는 접합 배선들(bonding wires)에 의해 적어도 상기 복수의 전기적 라우팅 피처의 서브세트와 전기적으로 결합되며, 상기 제2 캡슐화층은 상기 제1 캡슐화층과 직접 접촉함 - 를 포함하되,
    상기 제1 캡슐화층은 상기 제1 다이의 제2 측부를 커버하고,
    상기 접합 배선들은 상기 제1 캡슐화층 내에서 복수의 보이드(void)를 통해 연장되고, 상기 제2 캡슐화층은 상기 제1 캡슐화층 내의 상기 복수의 보이드를 채우는
    집적 회로(IC) 패키지.
  2. 제 1 항에 있어서,
    상기 제1 캡슐화층의 제1 측부 상에 배치되는 하나 이상의 재분배층(redistribution layer:RDL)을 더 포함하고,
    상기 하나 이상의 RDL은 상기 제1 다이와 전기적으로 결합되고, 상기 하나 이상의 RDL은 상기 복수의 전기적 라우팅 피처를 통해 상기 제2 다이와 전기적으로 결합되는
    집적 회로(IC) 패키지.
  3. 제 2 항에 있어서,
    상기 하나 이상의 RDL 상에 배치되는 복수의 패키지 레벨 상호접속부 구조체를 더 포함하는
    집적 회로(IC) 패키지.
  4. 제 2 항에 있어서,
    상기 하나 이상의 RDL 상에 배치되고, 상기 하나 이상의 RDL과 전기적으로 결합되는 복수의 제3 다이 레벨 상호접속부 구조체를 갖는 제3 다이를 더 포함하는
    집적 회로(IC) 패키지.
  5. 제 4 항에 있어서,
    상기 하나 이상의 RDL 상에 배치되는 복수의 패키지 레벨 상호접속부 구조체를 더 포함하고,
    상기 제3 다이와 상기 복수의 제3 다이 레벨 상호접속부 구조체의 결합 두께는, 상기 복수의 패키지 레벨 상호접속부 구조체와 동일한 평면에 상기 제3 다이를 위치시킬 수 있도록 상기 복수의 패키지 레벨 상호접속부 구조체의 개별 패키지 레벨 상호접속부 구조체의 두께보다 작은
    집적 회로(IC) 패키지.
  6. 제 1 항에 있어서,
    상기 복수의 전기적 라우팅 피처의 서브세트는 제1 서브세트이고,
    상기 IC 패키지는,
    상기 제2 캡슐화층에 적어도 부분적으로 내장되고, 접합 배선들에 의해 상기 복수의 전기적 라우팅 피처의 제2 서브세트와 전기적으로 결합되는 복수의 제3 다이 레벨 상호접속부 구조체를 갖는 제3 다이를 더 포함하고,
    상기 제3 다이와 상기 제2 다이는 스페이서를 통해 서로 결합되는
    집적 회로(IC) 패키지.
  7. 제 1 항에 있어서,
    상기 복수의 전기적 라우팅 피처는 비아 바(via bar)들을 포함하는
    집적 회로(IC) 패키지.
  8. 제 1 항에 있어서,
    상기 IC 패키지는 eWLB(embedded wafer level ball grid array) 패키지인
    집적 회로(IC) 패키지.
  9. 제 1 항에 있어서,
    상기 제1 캡슐화층과 직접 결합된 제1 측부와 상기 제2 다이와 직접 결합되는 상기 제1 측부에 대향하는 제2 측부를 포함하는 커플링층을 더 포함하고,
    상기 커플링층은 테이프 또는 접착층인
    집적 회로(IC) 패키지.
  10. 삭제
  11. 집적 회로(IC) 어셈블리로서,
    집적 회로(IC) 패키지와,
    복수의 전기적 라우팅 피처가 내부에 배치되고, 복수의 패드가 상부에 배치되는 회로 기판을 포함하되,
    상기 IC 패키지는,
    제1 캡슐화층에 적어도 부분적으로 내장되는 제1 다이 - 상기 제1 다이는 상기 제1 다이의 제1 측부 상에서 상기 제1 캡슐화층의 제1 측부에 배치되는 복수의 제1 다이 레벨 상호접속부 구조체를 가지고, 상기 제1 다이는 상기 제1 측부에 대향하는 제2 측부를 가짐 - 와,
    상기 제1 캡슐화층에 적어도 부분적으로 내장되고, 상기 제1 캡슐화층의 제1 측부와 상기 제1 측부에 대향하여 배치되는 상기 제1 캡슐화층의 제2 측부 간에 전기 신호들을 라우팅하도록 구성되는 복수의 전기적 라우팅 피처와,
    상기 제1 캡슐화층에 의해 적어도 부분적으로 커버된 전기적 절연 재료층 - 상기 복수의 전기적 라우팅 피처는 상기 전기적 절연 재료층을 통해 연장됨 - 과,
    상기 제1 캡슐화층의 제2 측부 상에 배치되고, 제2 캡슐화층에 적어도 부분적으로 내장되는 제2 다이 - 상기 제2 다이는 복수의 제2 다이 레벨 상호접속부 구조체를 갖고, 상기 복수의 제2 다이 레벨 상호접속부 구조체는 접합 배선들에 의해 적어도 상기 복수의 전기적 라우팅 피처의 서브세트와 전기적으로 결합되며, 상기 제2 캡슐화층은 상기 제1 캡슐화층과 직접 접촉함 - 와,
    상기 제1 캡슐화층의 제1 측부 상에 배치되고, 상기 복수의 전기적 라우팅 피처를 통해 상기 복수의 제2 다이 레벨 상호접속부 구조체와 전기적으로 결합되고, 상기 복수의 제1 다이 레벨 상호접속부 구조체와 전기적으로 결합되는 복수의 패키지 레벨 상호접속부 구조체를 포함하며,
    상기 제1 캡슐화층은 상기 제1 다이의 제2 측부를 커버하고,
    상기 복수의 패드는 상기 복수의 패키지 레벨 상호접속부 구조체와 전기적으로 결합되며,
    상기 접합 배선들은 상기 제1 캡슐화층 내에서 복수의 보이드를 통해 연장되고, 상기 제2 캡슐화층은 상기 제1 캡슐화층 내의 상기 복수의 보이드를 채우는
    집적 회로(IC) 어셈블리.
  12. 제 11 항에 있어서,
    상기 집적 회로(IC) 패키지는 프로세서를 포함하는
    집적 회로(IC) 어셈블리.
  13. 제 12 항에 있어서,
    상기 회로 기판과 결합된 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가이거 카운터(Geiger counter), 가속도계, 자이로스코프, 스피커, 또는 카메라 중 하나 이상을 더 포함하는
    집적 회로(IC) 어셈블리.
  14. 제 11 항에 있어서,
    상기 집적 회로(IC) 어셈블리는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 리코더의 일부인
    집적 회로(IC) 어셈블리.
  15. 제 11 항에 있어서,
    상기 제1 캡슐화층과 직접 결합된 제1 측부와 상기 제2 다이와 직접 결합되는 상기 제1 측부에 대향하는 제2 측부를 포함하는 커플링층을 더 포함하고,
    상기 커플링층은 테이프 또는 접착층인
    집적 회로(IC) 어셈블리.
  16. 삭제
  17. 반도체 패키지로서,
    활성 측부 및 상기 활성 측부에 대향하는 후면을 갖는 제1 다이 - 상기 활성 측부는 상부에 복수의 다이 레벨 상호접속부를 가짐 - 와,
    다이 측부 및 패키지 레벨 상호접속부 측부를 갖는 재분배층 - 상기 다이 측부는 상기 제1 다이의 활성 측부에 결합되고, 상기 패키지 레벨 상호접속부 측부는 복수의 패키지 레벨 상호접속부에 결합됨 - 과,
    상기 제1 다이의 제1 에지에 측방향으로(laterally) 인접하고 상기 제 1 다이의 제1 에지로부터 이격되는 제1 비아 바 - 상기 제1 비아 바는 상기 재분배층에 결합됨 - 와,
    상기 제1 다이의 제1 에지에 대향하는 상기 제1 다이의 제2 에지에 측방향으로 인접하고 상기 제1 다이의 제2 에지로부터 이격되는 제2 비아 바 - 상기 제2 비아 바는 상기 재분배층에 결합됨 - 와,
    상기 제1 다이를 측방향으로 둘러싸는 제1 캡슐화층과,
    상기 제1 캡슐화층에 의해 적어도 부분적으로 커버된 전기적 절연 재료층 - 상기 제1 비아 바 및 상기 제2 비아 바는 상기 전기적 절연 재료층을 통해 연장됨 - 과,
    상기 제1 다이 위의 제2 다이 - 상기 제2 다이는 활성 측부 및 상기 활성 측부에 대향하는 후면을 가지고, 상기 제2 다이의 활성 측부는 상부에 복수의 다이 레벨 상호접속부를 가지고, 상기 제2 다이의 후면은 상기 제1 다이의 후면과 마주봄 - 와,
    상기 제2 다이 위의 제3 다이 - 상기 제3 다이는 활성 측부 및 상기 활성 측부에 대향하는 후면을 가지고, 상기 제3 다이의 활성 측부는 상부에 복수의 다이 레벨 상호접속부를 가지고, 상기 제3 다이의 후면은 상기 제2 다이의 활성 측부와 마주봄 - 와,
    상기 제2 다이의 복수의 다이 레벨 상호접속부 중 하나를 상기 제1 비아 바에 결합하는 제1 배선 접합부와,
    상기 제3 다이의 복수의 다이 레벨 상호접속부 중 하나를 상기 제2 비아 바에 결합하는 제2 배선 접합부와,
    상기 제2 다이, 상기 제3 다이, 상기 제1 배선 접합부, 및 상기 제2 배선 접합부에 측방향으로 인접한 제2 캡슐화층 - 상기 제 2 캡슐화층은 상기 제3 다이의 활성 측부 위에도 존재함 - 을 포함하되,
    상기 제1 배선 접합부 및 상기 제2 배선 접합부는 상기 제1 캡슐화층 내에서 복수의 보이드를 통해 연장되고, 상기 제2 캡슐화층은 상기 제1 캡슐화층 내의 상기 복수의 보이드를 채우는
    반도체 패키지.
  18. 제 17 항에 있어서,
    상기 제3 다이의 후면과 상기 제2 다이의 활성 측부 사이의 스페이서를 더 포함하는
    반도체 패키지.
  19. 제 18 항에 있어서,
    상기 제2 캡슐화층은 상기 스페이서에 측방향으로 인접한
    반도체 패키지.
  20. 제 17 항에 있어서,
    상기 제1 배선 접합부와 상기 제1 비아 바 사이의 제1 전도성 패드와,
    상기 제2 배선 접합부와 상기 제2 비아 바 사이의 제2 전도성 패드를 더 포함하는
    반도체 패키지.
  21. 삭제
  22. 삭제
KR1020177017797A 2014-09-26 2014-09-26 와이어-접합 멀티-다이 스택을 구비한 집적 회로 패키지 Active KR102165024B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2014/057781 WO2016048363A1 (en) 2014-09-26 2014-09-26 Integrated circuit package having wire-bonded multi-die stack

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020157023082A Division KR20160047424A (ko) 2014-09-26 2014-09-26 와이어-접합 멀티-다이 스택을 구비한 집적 회로 패키지

Publications (2)

Publication Number Publication Date
KR20170081706A KR20170081706A (ko) 2017-07-12
KR102165024B1 true KR102165024B1 (ko) 2020-10-13

Family

ID=55581679

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020177017797A Active KR102165024B1 (ko) 2014-09-26 2014-09-26 와이어-접합 멀티-다이 스택을 구비한 집적 회로 패키지
KR1020157023082A Ceased KR20160047424A (ko) 2014-09-26 2014-09-26 와이어-접합 멀티-다이 스택을 구비한 집적 회로 패키지

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020157023082A Ceased KR20160047424A (ko) 2014-09-26 2014-09-26 와이어-접합 멀티-다이 스택을 구비한 집적 회로 패키지

Country Status (9)

Country Link
US (5) US9972601B2 (ko)
EP (3) EP4163956A3 (ko)
JP (1) JP2016535462A (ko)
KR (2) KR102165024B1 (ko)
CN (2) CN105659381A (ko)
MY (1) MY199192A (ko)
RU (1) RU2663688C1 (ko)
TW (2) TWI657557B (ko)
WO (1) WO2016048363A1 (ko)

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160083977A (ko) * 2015-01-02 2016-07-13 삼성전자주식회사 반도체 패키지
US10153175B2 (en) * 2015-02-13 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Metal oxide layered structure and methods of forming the same
KR102065943B1 (ko) * 2015-04-17 2020-01-14 삼성전자주식회사 팬-아웃 반도체 패키지 및 그 제조 방법
US9842831B2 (en) 2015-05-14 2017-12-12 Mediatek Inc. Semiconductor package and fabrication method thereof
US10685943B2 (en) 2015-05-14 2020-06-16 Mediatek Inc. Semiconductor chip package with resilient conductive paste post and fabrication method thereof
DE112015007232T5 (de) * 2015-12-23 2019-02-28 Intel IP Corporation Auf eplb/ewlb basierendes pop für hbm oder kundenspezifischer gehäusestapel
US10204870B2 (en) 2016-04-28 2019-02-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
KR101994748B1 (ko) * 2016-09-12 2019-07-01 삼성전기주식회사 팬-아웃 반도체 패키지
US20180090467A1 (en) * 2016-09-27 2018-03-29 Intel Corporation Package with thermal coupling
KR102647213B1 (ko) * 2016-12-31 2024-03-15 인텔 코포레이션 전자 디바이스 패키지
TWI633635B (zh) * 2017-07-10 2018-08-21 台星科股份有限公司 可提升空間使用率的堆疊式晶片封裝結構及其封裝方法
US10804115B2 (en) * 2017-08-03 2020-10-13 General Electric Company Electronics package with integrated interconnect structure and method of manufacturing thereof
US10541153B2 (en) * 2017-08-03 2020-01-21 General Electric Company Electronics package with integrated interconnect structure and method of manufacturing thereof
US10541209B2 (en) * 2017-08-03 2020-01-21 General Electric Company Electronics package including integrated electromagnetic interference shield and method of manufacturing thereof
US10103038B1 (en) 2017-08-24 2018-10-16 Micron Technology, Inc. Thrumold post package with reverse build up hybrid additive structure
US20190067034A1 (en) * 2017-08-24 2019-02-28 Micron Technology, Inc. Hybrid additive structure stackable memory die using wire bond
US20190067248A1 (en) 2017-08-24 2019-02-28 Micron Technology, Inc. Semiconductor device having laterally offset stacked semiconductor dies
US10622270B2 (en) 2017-08-31 2020-04-14 Texas Instruments Incorporated Integrated circuit package with stress directing material
US10553573B2 (en) 2017-09-01 2020-02-04 Texas Instruments Incorporated Self-assembly of semiconductor die onto a leadframe using magnetic fields
US10886187B2 (en) 2017-10-24 2021-01-05 Texas Instruments Incorporated Thermal management in integrated circuit using phononic bandgap structure
US10833648B2 (en) 2017-10-24 2020-11-10 Texas Instruments Incorporated Acoustic management in integrated circuit using phononic bandgap structure
US10497651B2 (en) 2017-10-31 2019-12-03 Texas Instruments Incorporated Electromagnetic interference shield within integrated circuit encapsulation using photonic bandgap structure
US10371891B2 (en) 2017-10-31 2019-08-06 Texas Instruments Incorporated Integrated circuit with dielectric waveguide connector using photonic bandgap structure
US10444432B2 (en) 2017-10-31 2019-10-15 Texas Instruments Incorporated Galvanic signal path isolation in an encapsulated package using a photonic structure
US10557754B2 (en) 2017-10-31 2020-02-11 Texas Instruments Incorporated Spectrometry in integrated circuit using a photonic bandgap structure
US20190164948A1 (en) 2017-11-27 2019-05-30 Powertech Technology Inc. Package structure and manufacturing method thereof
KR20190121560A (ko) 2018-04-18 2019-10-28 삼성전기주식회사 팬-아웃 반도체 패키지
US10790162B2 (en) 2018-09-27 2020-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
DE102019117844A1 (de) 2018-09-27 2020-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierte-schaltung-package und verfahren
KR102769623B1 (ko) 2018-11-27 2025-02-19 삼성전자주식회사 반도체 패키지
KR102735628B1 (ko) * 2018-12-19 2024-12-02 삼성전자주식회사 반도체 패키지의 제조방법
RU2705229C1 (ru) * 2019-03-05 2019-11-06 Федеральное государственное бюджетное образовательное учреждение высшего образования "Петрозаводский государственный университет" Способ трехмерного многокристального корпусирования интегральных микросхем памяти
KR102801218B1 (ko) 2019-08-30 2025-04-29 삼성전자주식회사 디스플레이 모듈 패키지
SG10201908828WA (en) * 2019-09-23 2021-04-29 Apple Inc Embedded Packaging Concepts for Integration of ASICs and Optical Components
KR102573573B1 (ko) 2019-10-25 2023-09-01 삼성전자주식회사 반도체 패키지
US11271071B2 (en) 2019-11-15 2022-03-08 Nuvia, Inc. Integrated system with power management integrated circuit having on-chip thin film inductors
KR102766435B1 (ko) 2020-02-17 2025-02-12 삼성전자주식회사 반도체 패키지
KR102765266B1 (ko) 2020-02-25 2025-02-07 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
US11521959B2 (en) 2020-03-12 2022-12-06 Taiwan Semiconductor Manufacturing Co., Ltd. Die stacking structure and method forming same
DE102020119293A1 (de) * 2020-03-12 2021-09-16 Taiwan Semiconductor Manufacturing Co., Ltd. Die-stapelstruktur und verfahren zum bilden derselben
KR20210137275A (ko) * 2020-05-07 2021-11-17 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
US11222710B1 (en) 2020-08-10 2022-01-11 Micron Technology, Inc. Memory dice arrangement based on signal distribution
KR20220086917A (ko) 2020-12-17 2022-06-24 엘지디스플레이 주식회사 발광 표시 장치와 이를 이용한 멀티 스크린 표시 장치
CN112366142A (zh) * 2021-01-14 2021-02-12 广东佛智芯微电子技术研究有限公司 一种降低打引线高度的芯片封装方法及其封装结构
US12341114B2 (en) 2021-06-14 2025-06-24 Intel Corporation Microelectronic assemblies having a hybrid bonded interposer for die-to-die fan-out scaling
TWI780876B (zh) * 2021-08-25 2022-10-11 旭德科技股份有限公司 封裝載板及封裝結構
US20230088170A1 (en) * 2021-09-21 2023-03-23 Intel Corporation Microelectronic assemblies including solder and non-solder interconnects

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070126122A1 (en) * 2004-05-06 2007-06-07 Michael Bauer Semiconductor device with a wiring substrate and method for producing the same
US20100052131A1 (en) * 2008-08-26 2010-03-04 Lionel Chien Hui Tay Integrated circuit package system with redistribution layer
US20130093097A1 (en) * 2011-10-12 2013-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Package-On-Package (PoP) Structure and Method
US20140035935A1 (en) * 2012-08-03 2014-02-06 Qualcomm Mems Technologies, Inc. Passives via bar

Family Cites Families (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002270762A (ja) 2001-03-09 2002-09-20 Sony Corp 半導体装置
DE10224124A1 (de) * 2002-05-29 2003-12-18 Infineon Technologies Ag Elektronisches Bauteil mit äußeren Flächenkontakten und Verfahren zu seiner Herstellung
US6825064B2 (en) * 2002-09-30 2004-11-30 Ultratera Corporation Multi-chip semiconductor package and fabrication method thereof
US8095073B2 (en) * 2004-06-22 2012-01-10 Sony Ericsson Mobile Communications Ab Method and apparatus for improved mobile station and hearing aid compatibility
US7279786B2 (en) * 2005-02-04 2007-10-09 Stats Chippac Ltd. Nested integrated circuit package on package system
US7163839B2 (en) * 2005-04-27 2007-01-16 Spansion Llc Multi-chip module and method of manufacture
US8586413B2 (en) * 2005-05-04 2013-11-19 Spansion Llc Multi-chip module having a support structure and method of manufacture
US8067831B2 (en) * 2005-09-16 2011-11-29 Stats Chippac Ltd. Integrated circuit package system with planar interconnects
US8810018B2 (en) * 2006-02-03 2014-08-19 Stats Chippac Ltd. Stacked integrated circuit package system with face to face stack configuration
TWI296148B (en) * 2006-04-28 2008-04-21 Advanced Semiconductor Eng Stackable semiconductor package and the method for making the same
JP2008166440A (ja) * 2006-12-27 2008-07-17 Spansion Llc 半導体装置
JP5075463B2 (ja) * 2007-04-19 2012-11-21 ルネサスエレクトロニクス株式会社 半導体装置
JP2007251197A (ja) 2007-05-15 2007-09-27 Hitachi Chem Co Ltd 半導体装置の製造方法
US7863088B2 (en) * 2007-05-16 2011-01-04 Infineon Technologies Ag Semiconductor device including covering a semiconductor with a molding compound and forming a through hole in the molding compound
US7741194B2 (en) * 2008-01-04 2010-06-22 Freescale Semiconductor, Inc. Removable layer manufacturing method
US9236319B2 (en) * 2008-02-29 2016-01-12 Stats Chippac Ltd. Stacked integrated circuit package system
US8039303B2 (en) 2008-06-11 2011-10-18 Stats Chippac, Ltd. Method of forming stress relief layer between die and interconnect structure
US7969009B2 (en) 2008-06-30 2011-06-28 Qualcomm Incorporated Through silicon via bridge interconnect
US7750455B2 (en) 2008-08-08 2010-07-06 Stats Chippac Ltd. Triple tier package on package system
US7989950B2 (en) * 2008-08-14 2011-08-02 Stats Chippac Ltd. Integrated circuit packaging system having a cavity
US7982305B1 (en) * 2008-10-20 2011-07-19 Maxim Integrated Products, Inc. Integrated circuit package including a three-dimensional fan-out / fan-in signal routing
US7838337B2 (en) * 2008-12-01 2010-11-23 Stats Chippac, Ltd. Semiconductor device and method of forming an interposer package with through silicon vias
US8354304B2 (en) * 2008-12-05 2013-01-15 Stats Chippac, Ltd. Semiconductor device and method of forming conductive posts embedded in photosensitive encapsulant
US8592992B2 (en) * 2011-12-14 2013-11-26 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect structure with conductive micro via array for 3-D Fo-WLCSP
US9064936B2 (en) * 2008-12-12 2015-06-23 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
TWI499024B (zh) * 2009-01-07 2015-09-01 Advanced Semiconductor Eng 堆疊式多封裝構造裝置、半導體封裝構造及其製造方法
JP5188426B2 (ja) 2009-03-13 2013-04-24 新光電気工業株式会社 半導体装置及びその製造方法、電子装置
JP2010245107A (ja) 2009-04-01 2010-10-28 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US8021930B2 (en) * 2009-08-12 2011-09-20 Stats Chippac, Ltd. Semiconductor device and method of forming dam material around periphery of die to reduce warpage
US9875911B2 (en) * 2009-09-23 2018-01-23 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming interposer with opening to contain semiconductor die
US8508954B2 (en) * 2009-12-17 2013-08-13 Samsung Electronics Co., Ltd. Systems employing a stacked semiconductor package
KR20110085481A (ko) * 2010-01-20 2011-07-27 삼성전자주식회사 적층 반도체 패키지
US8138014B2 (en) 2010-01-29 2012-03-20 Stats Chippac, Ltd. Method of forming thin profile WLCSP with vertical interconnect over package footprint
JP5437111B2 (ja) * 2010-03-01 2014-03-12 日東電工株式会社 ダイボンドフィルム、ダイシング・ダイボンドフィルム及び半導体装置
JP2011187668A (ja) 2010-03-08 2011-09-22 Toshiba Corp 半導体装置
US8264849B2 (en) 2010-06-23 2012-09-11 Intel Corporation Mold compounds in improved embedded-die coreless substrates, and processes of forming same
KR20120007840A (ko) * 2010-07-15 2012-01-25 삼성전자주식회사 두 개의 패키지 기판 사이에 배치된 스페이서를 가진 ｐｏｐ 반도체 패키지
US8304900B2 (en) * 2010-08-11 2012-11-06 Stats Chippac Ltd. Integrated circuit packaging system with stacked lead and method of manufacture thereof
US8343810B2 (en) * 2010-08-16 2013-01-01 Stats Chippac, Ltd. Semiconductor device and method of forming Fo-WLCSP having conductive layers and conductive vias separated by polymer layers
US8466567B2 (en) * 2010-09-16 2013-06-18 Stats Chippac Ltd. Integrated circuit packaging system with stack interconnect and method of manufacture thereof
DE102010041129A1 (de) 2010-09-21 2012-03-22 Robert Bosch Gmbh Multifunktionssensor als PoP-mWLP
KR101711045B1 (ko) * 2010-12-02 2017-03-02 삼성전자 주식회사 적층 패키지 구조물
KR20120062366A (ko) * 2010-12-06 2012-06-14 삼성전자주식회사 멀티칩 패키지의 제조 방법
KR101828386B1 (ko) * 2011-02-15 2018-02-13 삼성전자주식회사 스택 패키지 및 그의 제조 방법
JP2012248754A (ja) * 2011-05-30 2012-12-13 Lapis Semiconductor Co Ltd 半導体装置の製造方法、及び半導体装置
US8710668B2 (en) * 2011-06-17 2014-04-29 Stats Chippac Ltd. Integrated circuit packaging system with laser hole and method of manufacture thereof
KR20130015393A (ko) 2011-08-03 2013-02-14 하나 마이크론(주) 반도체 패키지 및 이의 제조 방법
JP5864180B2 (ja) * 2011-09-21 2016-02-17 新光電気工業株式会社 半導体パッケージ及びその製造方法
US8698297B2 (en) 2011-09-23 2014-04-15 Stats Chippac Ltd. Integrated circuit packaging system with stack device
KR101874803B1 (ko) * 2012-01-20 2018-08-03 삼성전자주식회사 패키지 온 패키지 구조체
KR101798571B1 (ko) 2012-02-16 2017-11-16 삼성전자주식회사 반도체 패키지
US9418947B2 (en) * 2012-02-27 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming connectors with a molding compound for package on package
US9842798B2 (en) * 2012-03-23 2017-12-12 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a PoP device with embedded vertical interconnect units
US8810024B2 (en) * 2012-03-23 2014-08-19 Stats Chippac Ltd. Semiconductor method and device of forming a fan-out PoP device with PWB vertical interconnect units
CN104364902B (zh) * 2012-05-25 2017-07-07 Nepes 株式会社 半导体封装、其制造方法及封装体叠层
KR101362715B1 (ko) 2012-05-25 2014-02-13 주식회사 네패스 반도체 패키지, 그 제조 방법 및 패키지 온 패키지
KR101947722B1 (ko) * 2012-06-07 2019-04-25 삼성전자주식회사 적층 반도체 패키지 및 이의 제조방법
US9281292B2 (en) * 2012-06-25 2016-03-08 Intel Corporation Single layer low cost wafer level packaging for SFF SiP
US9368438B2 (en) 2012-12-28 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package (PoP) bonding structures
US8963318B2 (en) * 2013-02-28 2015-02-24 Freescale Semiconductor, Inc. Packaged semiconductor device
US9484327B2 (en) 2013-03-15 2016-11-01 Qualcomm Incorporated Package-on-package structure with reduced height
US8669140B1 (en) * 2013-04-04 2014-03-11 Freescale Semiconductor, Inc. Method of forming stacked die package using redistributed chip packaging
JP6163363B2 (ja) * 2013-06-14 2017-07-12 日本発條株式会社 ディスク装置用サスペンション
US9472533B2 (en) * 2013-11-20 2016-10-18 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming wire bondable fan-out EWLB package
US9527723B2 (en) * 2014-03-13 2016-12-27 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming microelectromechanical systems (MEMS) package
US10153175B2 (en) * 2015-02-13 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Metal oxide layered structure and methods of forming the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070126122A1 (en) * 2004-05-06 2007-06-07 Michael Bauer Semiconductor device with a wiring substrate and method for producing the same
US20100052131A1 (en) * 2008-08-26 2010-03-04 Lionel Chien Hui Tay Integrated circuit package system with redistribution layer
US20130093097A1 (en) * 2011-10-12 2013-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Package-On-Package (PoP) Structure and Method
US20140035935A1 (en) * 2012-08-03 2014-02-06 Qualcomm Mems Technologies, Inc. Passives via bar

Also Published As

Publication number Publication date
EP4510174A2 (en) 2025-02-19
CN108807200A (zh) 2018-11-13
US12237305B2 (en) 2025-02-25
US20250167180A1 (en) 2025-05-22
WO2016048363A1 (en) 2016-03-31
EP3198644A4 (en) 2018-05-23
TW201620106A (zh) 2016-06-01
US20180197840A1 (en) 2018-07-12
KR20160047424A (ko) 2016-05-02
EP3198644A1 (en) 2017-08-02
EP4510174A3 (en) 2025-06-18
US20230023328A1 (en) 2023-01-26
EP4163956A2 (en) 2023-04-12
RU2663688C1 (ru) 2018-08-08
US9972601B2 (en) 2018-05-15
KR20170081706A (ko) 2017-07-12
US10249598B2 (en) 2019-04-02
CN105659381A (zh) 2016-06-08
US20180315737A1 (en) 2018-11-01
MY199192A (en) 2023-10-19
TWI657557B (zh) 2019-04-21
US20160276311A1 (en) 2016-09-22
TWI732123B (zh) 2021-07-01
JP2016535462A (ja) 2016-11-10
EP4163956A3 (en) 2023-06-28
TW201843792A (zh) 2018-12-16

Similar Documents

Publication Publication Date Title
KR102165024B1 (ko) 와이어-접합 멀티-다이 스택을 구비한 집적 회로 패키지
US9119313B2 (en) Package substrate with high density interconnect design to capture conductive features on embedded die
KR101938949B1 (ko) 패키지 온 패키지 아키텍처 및 그 제조 방법
US10424561B2 (en) Integrated circuit structures with recessed conductive contacts for package on package
US9455218B2 (en) Embedded die-down package-on-package device
CN107004668B (zh) 用于串扰缓解的接地过孔群集
US9412625B2 (en) Molded insulator in package assembly
KR102505189B1 (ko) 다층 패키지
US9159714B2 (en) Package on wide I/O silicon
US20170092618A1 (en) Package topside ball grid array for ultra low z-height

Legal Events

Date Code Title Description
A107 Divisional application of patent
PA0104 Divisional application for international application

Comment text: Divisional Application for International Patent

Patent event code: PA01041R01D

Patent event date: 20170628

Application number text: 1020157023082

Filing date: 20150825

PG1501 Laying open of application
AMND Amendment
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20190828

Comment text: Request for Examination of Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20191021

Patent event code: PE09021S01D

AMND Amendment
E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20200428

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20191021

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

X091 Application refused [patent]
AMND Amendment
PX0901 Re-examination

Patent event code: PX09011S01I

Patent event date: 20200428

Comment text: Decision to Refuse Application

Patent event code: PX09012R01I

Patent event date: 20191223

Comment text: Amendment to Specification, etc.

Patent event code: PX09012R01I

Patent event date: 20180705

Comment text: Amendment to Specification, etc.

PX0701 Decision of registration after re-examination

Patent event date: 20200706

Comment text: Decision to Grant Registration

Patent event code: PX07013S01D

Patent event date: 20200611

Comment text: Amendment to Specification, etc.

Patent event code: PX07012R01I

Patent event date: 20200428

Comment text: Decision to Refuse Application

Patent event code: PX07011S01I

Patent event date: 20191223

Comment text: Amendment to Specification, etc.

Patent event code: PX07012R01I

Patent event date: 20180705

Comment text: Amendment to Specification, etc.

Patent event code: PX07012R01I

X701 Decision to grant (after re-examination)
GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20201006

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20201006

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20231004

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20240927

Start annual number: 5

End annual number: 5