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KR102158345B1 - 측면 절연 게이트 양극성 트랜지스터 및 이의 제조방법 - Google Patents

측면 절연 게이트 양극성 트랜지스터 및 이의 제조방법 Download PDF

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KR102158345B1
KR102158345B1 KR1020187036722A KR20187036722A KR102158345B1 KR 102158345 B1 KR102158345 B1 KR 102158345B1 KR 1020187036722 A KR1020187036722 A KR 1020187036722A KR 20187036722 A KR20187036722 A KR 20187036722A KR 102158345 B1 KR102158345 B1 KR 102158345B1
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bipolar transistor
insulated gate
gate bipolar
dopant concentration
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슈쿤 치
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씨에스엠씨 테크놀로지스 에프에이비2 코., 엘티디.
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Publication date
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Abstract

본 발명은 측면 절연 게이트 양극성 트랜지스터 및 그 제조방법에 관한 것이다. 상기 측면 절연 게이트 양극성 트랜지스터는, 기판(10), 상기 기판(10) 상의 양극 단자 및 음극 단자, 및 상기 양극 단자 및 음극 단자 사이에 위치하는 드리프트 영역(30) 및 게이트 전극(62)을 포함한다. 상기 양극 단자는, 상기 기판(10) 상의 N형 버퍼 영역(42), 상기 N형 버퍼 영역(42) 내의 P웰(44), 상기 P웰(44) 내의 N+ 영역(46), 상기 N+ 영역(46) 위에 위치하고 상기 P웰(44)에 의해 부분적으로 둘러싸인 그루브, 상기 그루브 내의 다결정 실리콘(74), 상기 그루브 양측의 P+ 접합부(53), 및 상기 P+ 접합부(53) 양측의 N+ 접합부(55)를 포함한다.

Description

측면 절연 게이트 양극성 트랜지스터 및 이의 제조방법
본 발명은 반도체 기술에 관한 것으로, 더욱 상세하게는 측면 절연 게이트 양극성 트랜지스터, 및 상기 측면 절연 게이트 양극성 트랜지스터를 제조하는 방법에 관한 것이다.
고전압 전력 구동형 집적 회로의 출력단에는, LIGBT(Lateral Insulated-Gate Bipolar Transistor)가 일반적으로 사용되고 있다. 측면 이중 확산 금속-산화물 반도체 전계 효과 트랜지스터(LDMOS)의 단일 캐리어에 의한 온-저항(on-resistance)의 감소와 비교하여, LIGBT의 구조는 전자 및 홀 양자의 이중 캐리어 주입에 의해 형성된 전도성 변조 효과로 인해 낮은 온-저항을 나타낼 수 있다.
그러나, LIGBT를 턴-오프 할 때, LIGBT의 드리프트 영역은 캐리어 홀의 잔존으로 인해 더 긴 턴-오프 시간을 가지므로, 소비 전력이 커지는 문제가 있다. 온-저항 및 턴-오프 시간은 홀 농도에 반비례하므로, 온-저항과 턴-오프 시간 사이의 균형을 맞추는 방법이 LIGBT 디바이스의 지속적인 개선 방향이 되어 왔다.
따라서, 낮은 온-저항을 보장함으로써 신속하게 턴-오프 될 수 있는 측면 절연 게이트 양극성 트랜지스터 및 이의 제조 방법을 제공할 필요가 있다.
측면 절연 게이트 양극성 트랜지스터는 기판, 상기 기판 상의 양극(anode) 단자 및 음극(cathode) 단자, 및 상기 양극 단자 및 음극 단자 사이에 위치하는 드리프트 영역 및 게이트를 포함한다. 상기 양극 단자는 상기 기판 상의 N형 버퍼 영역, 상기 N형 버퍼 영역 내의 P웰, 상기 P웰 내의 N+ 영역, 상기 N+ 영역 위에 위치하며 상기 P웰에 의해 부분적으로 둘러싸인 트렌치, 상기 트렌치 내의 폴리실리콘, 상기 트렌치 양측의 P+ 접합부, 및 상기 P+ 접합부 양측의 N+ 접합부를 포함한다.
측면 절연 게이트 양극성 트랜지스터의 제조방법은 다음을 포함한다: 실리콘 웨이퍼에 N형 이온을 주입하고, N형 버퍼 영역을 형성하기 위해 드라이브-인(drive-in)을 수행하는 단계; 상기 실리콘 웨이퍼의 표면 상에 하드 마스크 층을 증착하고, 상기 하드 마스크 층을 에칭하여 트렌치 윈도우를 형성하기 위해 포토레지스트를 사용하여 트렌치 리소그래피(lithography) 및 에칭을 수행하는 단계; 트렌치를 형성하기 위해 트렌치 윈도우 아래 실리콘을 에칭하는 단계; 상기 트렌치의 내부 표면 상에 라이너 산화물 층을 형성하기 위해 라이너 산화(liner oxidation)를 수행하는 단계-상기 트렌치의 측벽에서의 상기 라이너 산화물 층의 두께는 상기 트렌치의 바닥(bottom)에서의 상기 라이너 산화물 층의 두께보다 더 두꺼움-; 상기 트렌치 윈도우를 통해 P형 이온을 주입하는 단계-상기 이온은 상기 산화물 층을 통과하여 상기 트렌치 주위의 N형 버퍼 영역 내에 P웰을 형성함-; 상기 트렌치 내에 산화물 층을 증착하고, 상기 트렌치의 측벽 상에 산화물 필름을 형성하고 상기 산화물 층을 에칭한 후 상기 트렌치 바닥의 양측에 스페이서(spacer) 구조를 형성하는 단계; 상기 트렌치에 N형 이온을 주입하고, 상기 산화물 필름 및 상기 스페이서를 블로킹(blocking)하여 자기-정렬(self-aligned) 주입에 의해 N+ 영역을 형성하는 단계; 상기 트렌치 내에 폴리실리콘을 증착하고, 상기 폴리실리콘을 에칭한 후 상기 하드 마스크 층을 박리하는 단계; 상기 P웰 및 상기 N+ 영역에 어닐링(annealing)을 수행하는 단계; 및 리소그래피 및 에칭에 의해 상기 트렌치의 양측에 P+ 접합부를 형성하고 상기 P+ 접합부의 양측에 N+ 접합부를 형성하는 단계.
상기 측면 절연 게이트 양극성 트랜지스터에서는, 순방향 도통(forward conduction) 중에 복수의 홀이 주입됨으로써, 상당한 컨덕티비티(conductivity) 변조 효과가 형성되어 온-상태 저항을 저감시키고, 반면에, 디바이스가 턴-오프될 때, N+ 영역 및 N+ 접합부가 소수 캐리어 홀을 신속하게 흡수함으로써 턴-오프 손실을 크게 감소시킬 수 있다.
본 발명의 다른 목적, 특징 및 이점은 첨부된 도면에 도시된 바람직한 실시예의 상세한 설명으로부터 명백해질 것이다. 도면의 구성요소는 반드시 축척대로 그려진 것은 아니며, 대신에 본 발명의 원리를 명확하게 설명하는 것에 중점을 둔다. 또한, 도면에서, 동일한 참조 번호는 도면 전반에 걸쳐 대응하는 부분을 나타낸다.
도 1은 일 실시예에 따른 측면 절연 게이트 양극성 트랜지스터의 단면도이다.
도 2는 일 실시예에 따른 측면 절연 게이트 양극성 트랜지스터의 제조방법의 흐름도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들이 보다 구체적으로 설명된다. 바람직한 실시예들이 도면에 제시되어 있다. 그러나, 본 발명의 다양한 실시예들은 많은 다른 형태로 구체화 될 수 있으며, 여기에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다. 오히려, 이들 실시예는 본 발명이 철저하고 완전하게 이루어질 수 있도록 제공되며, 당업자에게 본 발명의 범위를 충분히 전달할 것이다.
한 구성요소가 다른 구성요소에 "고정(fixed)"되는 것으로 언급되는 경우, 구성요소는 다른 구성요소에 직접 고정될 수 있거나 또는 개재된 구성요소들이 존재할 수 있음을 이해할 것이다. 또한, 구성요소가 다른 구성요소에 "연결(connected)" 또는 "결합(coupled)"되는 것으로 언급되는 경우, 그 구성요소는 다른 구성요소에 직접 연결 또는 결합될 수 있거나 개재된 구성요소들이 존재할 수 있다. 본 명세서에 사용된 바와 같이, "수직(vertical)", "수평(horizontal)", "좌측(left)", "우측(right)" 및 유사한 표현들은 단지 예시를 위한 것이다.
여기서 사용된 반도체 용어들은 당업자가 통상적으로 사용하는 기술용어들이다. 예를 들어, P형(P-type) 및 N형(N-type) 불순물(impurities)에 관해서, 도펀트 농도를 구별하기 위해, P+ 형은 단순히 강하게 도핑된 농도를 갖는 P 형을 나타내고, P 형은 중간 도핑된 농도를 갖는 P 형을 나타내며, P- 형은 약하게 도핑된 농도를 갖는 P 형을 나타낸다. N+ 형은 강하게 도핑된 농도를 갖는 N 형을 나타내고, N 형은 중간 도핑된 농도를 갖는 N 형을 나타내며, N- 형은 약하게 도핑된 농도를 갖는 N 형을 나타낸다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 모든 용어(기술용어 및 과학용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의된다. 여기에서 사용된 용어 "및/또는"은 하나 이상의 관련 열거된 항목의 임의의 조합 및 모든 조합을 포함한다.
긴 드리프트 영역으로 인해, 전도성 변조 효과로 인한 낮은 전도 전압 강하와 함께, 측면 절연 게이트 양극성 트랜지스터 기술은 드리프트 영역 내 소수 캐리어(minority carriers)의 잔류로 인한 긴 턴-오프 시간의 문제를 겪는다. 따라서, 온-상태의 전압 강하와 턴-오프 시간 사이의 균형을 맞추는 방법이 측면 절연 게이트 양극성 트랜지스터의 지속적인 개선 방향이 되어 왔다.
도 1은 일 실시예에 따른 측면 절연 게이트 양극성 트랜지스터의 개략도이다. 상기 측면 절연 게이트 양극성 트랜지스터는, 기판(10), 상기 기판(10) 상에 형성된 양극 단자 및 음극 단자, 및 상기 양극 단자와 음극 단자 사이의 드리프트 영역(30) 및 게이트(62)를 포함한다. (상기 게이트(62) 바닥(bottom)의 게이트 산화물 층은 도 1에서 생략됨) 상기 양극 단자는 기판(10)상의 N형 버퍼 영역(42), 상기 N형 버퍼 영역(42) 내의 P웰(44), 상기 P웰(44) 내의 N+ 영역(46), 상기 N+ 영역(46) 위에 위치하고 상기 P웰(44)에 의해 둘러싸인 트렌치, 상기 트렌치 내의 폴리실리콘(74), 상기 트렌치 양측의 P+ 접합부(53) 및 상기 P+ 접합부(53) 양측의 N+ 접합부(55)을 포함한다. 상기 음극 단자는 기판(10) 상에 P- 영역(52), 상기 P- 영역(52) 내의 P- 바디 영역(54) 및 이미터 N+ 영역(56)을 포함하고, 음극 금속(64)은 상기 이미터의 전극 역할을 한다.
전술한 측면 절연 게이트 양극성 트랜지스터에서, 게이트(62)가 순방향 바이어스(forward bias) 될 때, 디바이스 채널이 턴-온되고, 전자 전류는 이미터의 N+ 영역(56)으로부터 흐르고, P- 영역(52)의 채널을 통과하고, 드리프트 영역(30), N형 버퍼 영역(42) 및 N+ 영역(46)으로 들어간다. 콜렉터가 순방향 바이어스 되면, 홀은 상기 콜렉터의 P웰(44)로부터 PN 접합부의 넓은 영역을 통해 N형 버퍼 영역(42)으로 주입되기 시작함으로써, 고효율의 다중-경로 다수 캐리어(majority carrier) 홀 주입을 달성하고 온-저항을 크게 감소시킨다. LIGBT가 역으로 턴 오프 될 때, 컬렉터(P+ 접합부(53) 및 N+ 접합부(55)를 포함)는 순방향 바이어스 되고, N+ 영역(46), P웰(44) 및 N형 버퍼 영역(42)은 홀 주입에 대한 더 낮은 저항 경로를 형성하고, 이는 드리프트 영역(30) 내의 잔여 소수 캐리어 홀을 신속하게 추출하기 시작하여, 빠른 스위칭 속도가 보장되고 빠른 턴 오프의 목적이 달성될 수 있다.
도 1에 도시된 실시예에서, 상기 트렌치는 바닥에서부터 상부로 갈수록 점진적으로 폭이 증가하여 경사를 형성하고 좁은 바닥과 넓은 상부를 갖는 구조이다.
도 1에 도시된 실시예에서, 상기 N형 버퍼 영역(42)의 도펀트 농도는 상기 P웰(44)의 도펀트 농도보다 작고, 상기 P웰(44)의 도펀트 농도는 상기 P+ 접합부(53) 및 상기 N+ 접합부(55)의 도펀트 농도보다 작다. 일 실시예에서, 상기 N형 버퍼 영역(42)의 도펀트 농도는 2E15 내지 5E15 cm-3의 범위이고, 상기 P웰(44)의 도펀트 농도는 4E17 내지 8E17 cm-3의 범위이며, 상기 P+ 접합부(53) 및 N+ 접합부(55)의 도펀트 농도는 5E20 내지 10E20 cm-3의 범위이다.
도 1에 도시된 실시예에서, 상기 양극 터미널은 상기 트렌치의 내부 표면 상에 위치하는 산화물 층을 더 포함한다. 상기 산화물 층은 상기 트렌치의 측벽 상에 위치하는 산화물 필름(72) 및 상기 트렌치의 바닥의 양측에 위치한 스페이서(spacer) 구조(72a)를 포함하고, 상기 산화물 층은 상기 트렌치의 바닥의 중간 부분에 대응하는 위치에 보이드(void)를 가짐으로써 상기 폴리실리콘(74)이 아래의 N+ 영역(46)과 직접 접촉한다.
도시된 실시예에서, 상기 트렌치의 바닥 양측에 위치한 폴리실리콘(74)은 N+ 강하게 도핑된 폴리실리콘이고, 도펀트 농도는 E21 내지 E22 cm-3 정도이다.
HVIC 및 SPIC 애플리케이션에서 실리콘-온-인슐레이터(SOI) 기술이 점차 중요해지고 있는 한편, IGBT 디바이스는 높은 입력 임피던스 및 전도성 변조 효과에 의한 낮은 온-저항(on-resistance) 특성으로 인해 전력 디바이스 애플리케이션 분야에서 점차 중요한 역할을 담당해오고 있다. 벌크 실리콘 접합 절연 소자와 비교하면, SOI 유형의 LIGBT 소자는 낮은 전류 누설, 낮은 온-상태 저항, 높은 입력 임피던스, 높은 패키지 밀도, 빠른 스위칭, 뛰어난 소음 감소 효과 및 트렌치 절연으로 인한 고온 작업 하에서의 실현 가능성으로 인해, 자동자 전자제품, 가전제품, 통신 및 산업 애플리케이션에서 증가하는 애플리케이션을 달성한다. 온-상태 저항을 줄이기 위해 홀을 효율적으로 주입하고 상당한 전도성 변조 효과를 요구하는 것이 특히 중요하지만, 그에 따라 디바이스가 꺼진 상태에서 소수 캐리어 홀이 빠르게 소멸되지 않음으로 인한 턴-오프 손실이 증가한다. 도 1에 도시된 LIGBT는, 실리콘-온-인슐레이터형 측면 절연 게이트 양극성 트랜지스터(SOI-LIGBT) 이고, 기판(10) 및 드리프트 영역(30) 사이에 위치하는 매립 산화물 층(20)을 포함한다. 기판(10)은 P형 기판이고, 드리프트 영역(30)은 N형 드리프트 영역이다.
도 2는 일 실시예에 따른 측면 절연 게이트 양극성 트랜지스터 제조방법의 흐름도이고, 상기 방법은 다음을 포함한다:
단계 S210에서, N형 이온이 실리콘 웨이퍼에 주입되고, 드라이브-인(drive-in)이 수행되어 N형 버퍼 영역을 형성한다.
단계 S220에서, 하드 마스크 층이 증착되고, 트렌치 리소그래피(lithography) 및 에칭이 수행되어 상기 하드 마스크 층을 에칭하여 트렌치 윈도우를 형성한다.
상기 하드 마스크 층은 상기 실리콘 웨이퍼의 표면 상에 증착되고, 포토레지스트(photoresist)가 상기 하드 마스크 층의 표면 상에 코팅되어 리소그래피를 수행한다. 리소그래피 후에 포토레지스트 아래에 노출된 하드 마스크가 에칭되어 트렌치 윈도우를 형성함으로써 하부 실리콘을 노출시킨다. 도시된 실시예에서, 하드 마스크 층은 실리콘 질화물 층이다. 대안적인 실시예에서, 당 기술분야에서 알려진 다른 하드 마스크가 또한 사용될 수 있다.
일 실시예에서, 하드 마스크 층의 증착에 앞서 패드 산화물 층이 또한 형성된다.
단계 S230에서, 상기 트렌치 윈도우 아래의 실리콘이 에칭되어 트렌치를 형성한다.
도시된 실시예에서, 에칭은 폭이 상부에서 하부로 점진적으로 감소하는 구조 및 넓은 상부 및 좁은 하부를 갖는 구조를 형성하도록 수행된다.
단계 S240에서, 상기 트렌치의 내부 표면 상에 라이너 산화물 층을 형성하기 위해 라이너 산화(liner oxidation)가 수행된다.
트렌치의 측벽과 바닥의 결정 방위(crystal orientation)가 상이하기 때문에, 라이너 산화물 층의 산화 속도에 차이가 있고, 측벽에서의 산화물 층의 두께는 바닥에서의 산화물 층의 두께보다 더 크다.
단계 S250에서, P형 이온이 주입되고, 트렌치 주위의 N형 버퍼 영역 내에 P웰이 형성된다.
상기 P형 이온은 트렌치 윈도우를 통해 주입되고, 상기 이온은 산화물 층을 통과하여 트렌치 주위의 N형 버퍼 영역 내에 P웰을 형성한다. 트렌치의 측벽에서의 산화물 층의 두께가 바닥에서의 산화물 층의 두께보다 크기 때문에, P웰 내의 P형 이온의 농도 분포는 그에 따라 영향을 받을 것이다.
단계 S260에서, 산화물 층이 상기 트렌치에 증착된다. 상기 트렌치의 측벽에는 산화물 필름이 형성되고, 상기 산화물 층을 에칭한 후 상기 트렌치의 바닥 양측에는 스페이서 구조가 형성된다.
도시된 실시예에서, 실리콘 디옥사이드(silicon dioxide) 층을 형성하기 위한 반응물로서 에틸 오르토실리케이트(TEOS)를 이용하여 화학 기상 증착이 수행된다. 다른 실시예에서, 산화물 층은 또한 당 기술분야에서 알려진 다른 기술을 이용하여 형성될 수도 있다. 증착 후, 트렌치의 측벽에 산화물 필름이 형성되고, 이방성(anisotropic) 에칭을 이용하여 트렌치 바닥의 양측에 스페이서 구조가 형성된다. 나아가, 단계 S270에서 N+ 주입의 윈도우 역할을 하는 트렌치 바닥의 중간 부분에 산화물 층의 보이드가 형성된다.
단계 S270에서, N형 이온이 주입되고, 산화물 필름 및 스페이서 구조를 차단(blocking)하여 자기-정렬 주입(self-aligned implantation)에 의해 N+ 영역이 형성된다.
상기 N형 이온이 트렌치에 주입되고, 산화물 필름 및 스페이서 구조의 차단하에 자기-정렬 주입에 의해 N+ 영역이 형성된다.
상기 자기-정렬 주입에 의해 형성된 N형 영역 및 상기 P웰 뿐만 아니라 N형 버퍼 영역은, 종방향(longitudinal) 수직 NPN을 형성하며, 이는 소수 캐리어 수명을 제어하는 중요한 수단으로 작용한다.
단계 S280에서, 상기 트렌치 상에 폴리실리콘이 증착되고, 상기 폴리실리콘을 에칭한 후 상기 하드 마스크 층이 박리된다.
상기 폴리실리콘이 증착되고 상기 트렌치 외부의 잉여(redundant) 폴리실리콘이 에칭 제거되고, 그 다음 하드 마스크 층이 제거된다. 도시된 실시예에서, 폴리실리콘을 증착하는 단계 이전에, 본 방법은 실리콘 디옥사이드(이산화규소) 불순물을 제거하기 위해 N+ 영역에 인접한 이산화 실리콘을 헹구는(rinsing) 단계를 더 포함한다.
도시된 실시예에서, 폴리실리콘(74)은 N+로 강하게 도핑되고, 도펀트 농도는 E21 내지 E22 cm-3 정도이다.
단계 S290에서, P웰 및 N+ 영역에 어닐링이 수행된다.
열 어닐링은 P웰, N+ 영역 등에서 도핑된 이온을 활성화시키기 위해 수행된다. 어닐링이 완료된 후, 디바이스의 다른 영역에서의 제조 공정, CMOS 공정 등이 수행된다.
단계 S310에서, 리소그래피 및 에칭에 의해 상기 트렌치의 양측에 P+ 접합부가 형성되고 상기 P+ 접합부의 양측에 N+ 접합부가 형성된다.
주입이 완료된 후, 그에 따라 어닐링이 또한 수행되고, 이어서 디바이스의 후속 공정이 수행된다.
일 실시예에서, 단계 S250에서의 주입은 다중 주입에 의해 수행되므로, P웰의 불순물의 분포 형태를 최적화 할 수 있는, 보다 느린 변화를 갖는 도펀트 농도 기울기(gradient)가 얻어지고, 특정 영역 내에서 일정한 도펀트 농도를 달성하며, N+/P-/N- 트라이오드(triode)의 배율을 높이고 홀의 추출 속도를 가속하는데 도움이 된다.
전술한 방법을 이용하여 제조된 측면 절연 게이트 양극성 트랜지스터의 개략도가 도 1에 도시된다. 상기 측면 절연 게이트 양극성 트랜지스터에서는, 순방향 도통(forward conduction) 중에 복수의 홀이 주입됨으로써, 상당한 전도성 변조 효과가 형성되어 온-저항을 저감한다. 반면, 디바이스가 꺼지면, N+ 영역 및 N+ 접합부는 소수 캐리어 홀을 빠르게 흡수할 수 있어 턴-오프 손실을 크게 줄일 수 있다. 다시 말해, LIGBT의 컬렉터를 최적화함으로써, 깊은 콜렉터 P웰 및 P+ 접합부가 트렌치 구조를 통해 도입되고, N+ 폴리실리콘 및 N+ 영역이 형성된다. 순방향 도통(forward conduction) 동안, 전자/홀 전류 채널의 넓은 분포가 형성됨으로써 전류 용량을 향상시킨다. 역 블로킹(reverse blocking) 동안, 상기 최적화된 컬렉터는 소수 캐리어 홀을 보다 신속하게 수집하고 턴-오프 시간을 감소시키는 것을 돕는다. 일 실시예에서, N형 버퍼 영역(42)의 도펀트 농도는 2E15 내지 5E15 cm-3의 범위이고, P웰(44)의 도펀트 농도는 4E17 내지 8E17 cm-3이며, P+ 접합부(53) 및 N+ 접합부(55)의 도펀트 농도는 5E20 내지 10E20 cm-3의 범위이다.
본 발명은 특정 실시예를 참조하여 본 명세서에서 예시되고 설명되었지만, 도시된 세부사항들로 한정하는 것을 의도하지 않는다. 본 개시 내용을 벗어나지 않는 한 특허청구범위의 등가물의 범위와 영역 내에서 다양한 변형이 이루어질 수 있다. 따라서, 본 발명의 보호 범위는 특허청구범위의 보호 범위를 따라야 한다.

Claims (15)

  1. 측면 절연 게이트 양극성 트랜지스터로서,
    P형 기판;
    상기 기판 상에 위치한 음극(cathode) 단자;
    상기 기판 상에 위치한 양극(anode) 단자, -상기 양극 단자는 상기 기판 상에 위치한 N형 버퍼 영역, 상기 N형 버퍼 영역 내에 위치한 P 웰(well), 상기 P웰 내에 위치한 N+ 영역, 상기 N+ 영역 위에 위치하고 부분적으로 상기 P 웰로 둘러싸인 트렌치(trench), 상기 트렌치 내에 위치한 폴리실리콘, 상기 트렌치의 양측에 위치한 P+ 접합부, 및 상기 P+ 접합부의 양측에 위치한 N+ 접합부를 포함-;
    상기 음극 단자 및 상기 양극 단자 사이에 위치한 드리프트(drift) 영역; 및
    상기 음극 단자 및 상기 양극 단자 사이에 위치한 게이트를 포함하고,
    상기 트렌치는 바닥에서 상부로 갈수록 폭이 점차 증가하여 경사를 형성하고 좁은 바닥과 넓은 상부를 갖는 구조인 것을 특징으로 하는, 측면 절연 게이트 양극성 트랜지스터.
  2. 삭제
  3. 제1항에 있어서,
    상기 N형 버퍼 영역의 도펀트 농도는 상기 P웰의 도펀트 농도보다 작고, 상기 P웰의 도펀트 농도는 상기 P+ 접합부 및 상기 N+ 접합부의 도펀트 농도보다 작은 것을 특징으로 하는, 측면 절연 게이트 양극성 트랜지스터.
  4. 제3항에 있어서,
    상기 N형 버퍼 영역의 도펀트 농도는 2E15 내지 5E15 cm-3의 범위이고, 상기 P웰의 도펀트 농도는 4E17 내지 8E17 cm-3의 범위이며, 상기 P+ 접합부 및 N+ 접합부의 도펀트 농도는 5E20 내지 10E20 cm-3의 범위인 것을 특징으로 하는, 측면 절연 게이트 양극성 트랜지스터.
  5. 제1항에 있어서,
    상기 양극(anode) 단자는 상기 트렌치의 내부면 상에 위치하는 산화물 층을 더 포함하고, 상기 산화물 층은 상기 트렌치의 측벽 상에 위치하는 산화물 필름 및 상기 트렌치의 바닥의 양측에 위치한 스페이서(spacer) 구조를 포함하고, 상기 산화물 층은 상기 트렌치의 바닥의 중간 부분에 대응하는 위치에 보이드(void)를 가짐으로써 상기 폴리실리콘이 아래의 N+ 영역과 직접 접촉하도록 하는 것을 특징으로 하는, 측면 절연 게이트 양극성 트랜지스터.
  6. 제1항에 있어서,
    상기 폴리실리콘의 도펀트 농도는 1E21 내지 10E22 cm-3 범위인 것을 특징으로 하는, 측면 절연 게이트 양극성 트랜지스터.
  7. 제1 항에 있어서,
    상기 측면 절연 게이트 양극성 트랜지스터는, 실리콘-온-인슐레이터 (silicon-on-insulator) 형의 측면 절연 게이트 양극성 트랜지스터이고;
    상기 측면 절연 게이트 양극성 트랜지스터는 상기 기판 및 상기 드리프트 영역 사이에 위치한 매립 산화물 층을 더 포함하며;
    상기 기판은 P형 기판이고, 상기 드리프트 영역은 N형 드리프트 영역인 것을 특징으로 하는, 측면 절연 게이트 양극성 트랜지스터.
  8. 측면 절연 게이트 양극성 트랜지스터의 제조방법으로서,
    실리콘 웨이퍼에 N형 이온을 주입하고, N형 버퍼 영역을 형성하기 위해 드라이브-인(drive-in)을 수행하는 단계;
    상기 실리콘 웨이퍼의 표면 상에 하드 마스크 층을 증착하고, 상기 하드 마스크 층을 에칭하여 트렌치 윈도우를 형성하기 위해 포토레지스트를 사용하여 트렌치 리소그래피(lithography) 및 에칭을 수행하는 단계;
    트렌치를 형성하기 위해 트렌치 윈도우 아래 실리콘을 에칭하는 단계;
    상기 트렌치의 내부 표면 상에 라이너 산화물 층을 형성하기 위해 라이너 산화(liner oxidation)를 수행하는 단계-상기 트렌치의 측벽에서의 상기 라이너 산화물 층의 두께는 상기 트렌치의 바닥에서의 상기 라이너 산화물 층의 두께보다 더 두꺼움-;
    상기 트렌치 윈도우를 통해 P형 이온을 주입하는 단계-상기 이온은 상기 산화물 층을 통과하여 상기 트렌치 주위의 N형 버퍼 영역 내에 P웰을 형성함-;
    상기 트렌치 내에 산화물 층을 증착하고, 상기 트렌치의 측벽 상에 산화물 필름을 형성하고 상기 산화물 층을 에칭한 후 상기 트렌치 바닥의 양측에 스페이서(spacer) 구조를 형성하는 단계;
    상기 트렌치에 N형 이온을 주입하고, 상기 산화물 필름 및 상기 스페이서의 블로킹(blocking) 하에서 자기-정렬 주입(self-aligned implantation)에 의해 N+ 영역을 형성하는 단계;
    상기 트렌치 내에 폴리실리콘을 증착하고, 상기 폴리실리콘을 에칭한 후 상기 하드 마스크 층을 박리하는 단계;
    상기 P웰 및 상기 N+ 영역에 어닐링(annealing)을 수행하는 단계; 및
    리소그래피 및 에칭에 의해 상기 트렌치의 양측에 P+ 접합부를 형성하고 상기 P+ 접합부의 양측에 N+ 접합부를 형성하는 단계를 포함하고,
    상기 트렌치는 바닥에서 상부로 갈수록 폭이 점차 증가하여 경사를 형성하고 좁은 바닥과 넓은 상부를 갖는 구조인 것을 특징으로 하는 측면 절연 게이트 양극성 트랜지스터의 제조방법.
  9. 제8항에 있어서,
    상기 하드 마스크 층은 실리콘 나이트라이드 층인 것을 특징으로 하는, 측면 절연 게이트 양극성 트랜지스터의 제조방법.
  10. 제8항에 있어서,
    상기 산화물 층을 상기 트렌치 내에 증착하고, 상기 트렌치의 측벽 상에 산화물 필름을 형성하고 상기 산화물 층을 에칭한 후 상기 트렌치 바닥의 양측에 스페이서(spacer) 구조를 형성하는 단계 동안,
    에틸 오르토실리케이트(ethyl orthosilicate)를 반응물로 사용하여 화학 기상 증착 (chemical vapor deposition)을 수행하고 이방성(anisotropic) 에칭을 수행하는 것을 특징으로 하는, 측면 절연 게이트 양극성 트랜지스터의 제조방법.
  11. 제8항에 있어서,
    상기 트렌치 내에 폴리실리콘을 증착하는 단계 이전에, 그리고 상기 트렌치에 N형 이온을 주입하는 단계 이후에, 상기 산화물 층을 헹구는(rinsing) 단계를 더 포함하는 것을 특징으로 하는, 측면 절연 게이트 양극성 트랜지스터의 제조방법.
  12. 제8항에 있어서,
    상기 트렌치 윈도우를 통해 상기 P형 이온을 주입하는 단계 동안, 상기 이온은 상기 산화물 층을 통과하여 상기 트렌치 주위의 N형 버퍼 영역 내에 P웰을 형성하고, 보다 느리게 변화하는 도펀트 농도 기울기(gradient)를 얻기 위해 다중 주입이 수행되는 것을 특징으로 하는, 측면 절연 게이트 양극성 트랜지스터의 제조방법.
  13. 제8항에 있어서,
    상기 N형 버퍼 영역의 도펀트 농도는 상기 P웰의 도펀트 농도보다 작고, 상기 P 웰의 상기 도펀트 농도는 상기 P+ 접합부 및 상기 N+ 접합부의 도펀트 농도보다 작은 것을 특징으로 하는, 측면 절연 게이트 양극성 트랜지스터의 제조방법.
  14. 제8항에 있어서,
    상기 N형 버퍼 영역의 도펀트 농도는 2E15 내지 5E15 cm-3의 범위이고, 상기 P웰의 도펀트 농도는 4E17 내지 8E17 cm-3의 범위이며, 상기 P+ 접합부 및 N+ 접합부의 도펀트 농도는 5E20 내지 10E20 cm-3의 범위인 것을 특징으로 하는, 측면 절연 게이트 양극성 트랜지스터의 제조방법.
  15. 제8항에 있어서,
    상기 측면 절연 게이트 양극성 트랜지스터는, 실리콘-온-인슐레이터 (silicon-on-insulator) 형의 측면 절연 게이트 양극성 트랜지스터이고;
    기판은 P형 기판이고, 드리프트 영역은 N형 드리프트 영역인 것을 특징으로 하는, 측면 절연 게이트 양극성 트랜지스터의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210100320A (ko) * 2020-02-06 2021-08-17 한국전력공사 비대칭 트렌치 모스펫 소자

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106158956B (zh) * 2015-04-08 2020-02-11 无锡华润上华科技有限公司 具有resurf结构的ldmosfet及其制造方法
CN109728083A (zh) * 2018-12-03 2019-05-07 珠海格力电器股份有限公司 一种绝缘栅双极型晶体管及其制备方法、电气设备
CN115483281A (zh) 2021-05-31 2022-12-16 无锡华润上华科技有限公司 逆导型横向绝缘栅双极型晶体管
CN113555416B (zh) * 2021-09-22 2021-12-31 四川上特科技有限公司 一种功率二极管器件
CN113793804B (zh) * 2021-11-15 2022-02-22 微龛(广州)半导体有限公司 一种横向绝缘栅双极晶体管结构及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050062101A1 (en) * 2003-08-29 2005-03-24 Akio Sugi Semiconductor device
CN102148240A (zh) * 2011-03-10 2011-08-10 电子科技大学 一种具有分裂阳极结构的soi-ligbt器件
CN102157550A (zh) * 2011-03-10 2011-08-17 杭州电子科技大学 一种具有p埋层的纵向沟道SOI LIGBT器件单元
CN104347397A (zh) * 2013-07-23 2015-02-11 无锡华润上华半导体有限公司 注入增强型绝缘栅双极型晶体管的制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6313000B1 (en) * 1999-11-18 2001-11-06 National Semiconductor Corporation Process for formation of vertically isolated bipolar transistor device
JP2005101581A (ja) 2003-08-29 2005-04-14 Fuji Electric Holdings Co Ltd 半導体装置
CN101288176B (zh) 2005-10-12 2010-08-25 富士电机系统株式会社 Soi沟槽横型igbt
US7465964B2 (en) * 2005-12-30 2008-12-16 Cambridge Semiconductor Limited Semiconductor device in which an injector region is isolated from a substrate
CN2914330Y (zh) 2006-05-24 2007-06-20 杭州电子科技大学 抗esd的集成soi ligbt器件单元
US8354710B2 (en) 2008-08-08 2013-01-15 Infineon Technologies Ag Field-effect device and manufacturing method thereof
US8253164B2 (en) 2010-12-23 2012-08-28 Force Mos Technology Co., Ltd. Fast switching lateral insulated gate bipolar transistor (LIGBT) with trenched contacts
US9070735B2 (en) * 2013-07-02 2015-06-30 Cambridge Microelectronics Ltd. Lateral power semiconductor transistors
CN105789298B (zh) 2014-12-19 2019-06-07 无锡华润上华科技有限公司 横向绝缘栅双极型晶体管及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050062101A1 (en) * 2003-08-29 2005-03-24 Akio Sugi Semiconductor device
CN102148240A (zh) * 2011-03-10 2011-08-10 电子科技大学 一种具有分裂阳极结构的soi-ligbt器件
CN102157550A (zh) * 2011-03-10 2011-08-17 杭州电子科技大学 一种具有p埋层的纵向沟道SOI LIGBT器件单元
CN104347397A (zh) * 2013-07-23 2015-02-11 无锡华润上华半导体有限公司 注入增强型绝缘栅双极型晶体管的制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210100320A (ko) * 2020-02-06 2021-08-17 한국전력공사 비대칭 트렌치 모스펫 소자
KR102717707B1 (ko) 2020-02-06 2024-10-16 한국전력공사 비대칭 트렌치 모스펫 소자

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