JP2005101581A - 半導体装置 - Google Patents

Abstract

【課題】 横型ＩＧＢＴを備えた半導体装置において、高集積化、低オン抵抗化、スイッチングロスの低減および高速化を実現すること。また、ＩＧＢＴ同士、あるいはＩＧＢＴとＣＭＯＳデバイス等を一体化させたときに、ラッチアップなどの誤動作を防ぐこと。
【解決手段】 支持基板１０２、酸化膜１０３およびｐ^lang=EN-US>-半導体層１０１よりなるＳＯＩ基板１００に、分離溝１０６内面に形成された絶縁膜１０７を備えたトレンチ分離領域１０５によって、島状の素子形成領域１０４を設ける。この素子形成領域１０４内において、トレンチ２０２を形成し、そのトレンチ２０２内にゲート絶縁膜２０３を介してゲート電極２０４を形成する。トレンチ２０２の底面にコレクタ領域２０９を設けるとともに、トレンチ２０２の外側にエミッタ領域２１１を設ける。
【選択図】 図１
lang=EN-US>

Description

本発明は、半導体装置に関し、特にスイッチング電源用ＩＣ、自動車パワー系駆動用ＩＣ、プラズマディスプレーパネルドライバ用ＩＣなど、高耐圧で大電流を制御するＩＣに用いられる低オン抵抗の絶縁ゲート型半導体装置に関する。

近年、携帯情報機器の急速な普及や通信技術の高度化などに伴い、パワーＭＯＳＦＥＴを内蔵したパワーＩＣの重要性が高まっている。横型パワーＭＯＳＦＥＴと制御回路とを一体化したパワーＩＣでは、従来のパワーＭＯＳＦＥＴ単体と制御駆動回路とを組み合わせてなる構成に対して、小型化、低消費電力化、高信頼性化および低コスト化などが期待される。そこで、ＣＭＯＳプロセスをベースにした高性能横型パワーＭＯＳＦＥＴの開発が活発におこなわれている。
最近では、従来のプレーナ型の横型パワーＭＯＳＦＥＴと比較して、さらなる低オン抵抗化と、パワーＩＣに集積する際の高集積化が可能であることから、トレンチ横型パワーＭＯＳＦＥＴ（以下、ＴＬＰＭとする）の開発が活発におこなわれている。ＴＬＰＭには、トレンチ底面にドレインコンタクトを設けるタイプ（以下、ＴＬＰＭ／Ｄとする）と、トレンチ底面にソースコンタクトを設けるタイプ（以下、ＴＬＰＭ／Ｓとする）がある（たとえば、特許文献１、非特許文献１および非特許文献２参照。）。

従来のＴＬＰＭ／ＤおよびＴＬＰＭ／Ｓの構成について説明する。図３６は、従来のＴＬＰＭ／Ｄの構成を示す断面図である。図３６に示すように、ｐlang=EN-US>-半導体基板１にトレンチ２が形成されている。トレンチ２内は、外側から中心に向かって順に設けられたゲート絶縁膜３、ゲート電極４、層間絶縁膜５および埋め込み電極６により埋められている。トレンチ２の下半部には、耐圧を確保するためにゲート絶縁膜３よりも厚い絶縁膜７が設けられている。
トレンチ２の下半部は、ｎ^lang=EN-US>-拡張ドレイン領域８により囲まれている。ｎ⁺ドレイン領域９は、ｎ^lang=EN-US>-拡張ドレイン領域８においてトレンチ２の底面の下側に設けられている。前記埋め込み電極６は、トレンチ２の底面において、ｎ^lang=EN-US>+ドレイン領域９に電気的に接続している。トレンチ２の上半部の外側は、ｐベース領域１０となっている。

ｎ^lang=EN-US>+ソース領域１１は、ｐベース領域１０においてトレンチ２のすぐ外側に設けられている。ｐ^lang=EN-US>+プラグ領域１２は、ｐベース領域１０内に設けられている。ドレイン電極１３は、前記埋め込み電極６の上端に電気的に接続している。また、ソース電極１４は、基板表面の層間絶縁膜１５を貫通して、ｎ^lang=EN-US>+ソース領域１１とｐ⁺プラグ領域１２の両方に電気的に接続している。
図３７は、従来のＴＬＰＭ／Ｓの構成を示す断面図である。図３７に示すように、ｐlang=EN-US>-半導体基板１に形成されたトレンチ２内は、外側から中心に向かって順に設けられたゲート絶縁膜３、ゲート電極４、層間絶縁膜５および埋め込み電極６により埋められている。トレンチ２の上半部のすぐ外側には、耐圧を確保するためにゲート絶縁膜３よりも厚い絶縁膜７が設けられている。

トレンチ２の下半部は、ｐベース領域１０により囲まれている。ｎ^lang=EN-US>+ソース領域１１は、ｐベース領域１０においてトレンチ２の底面の下側に設けられている。前記埋め込み電極６は、トレンチ２の底面において、ｎ^lang=EN-US>+ソース領域１１に電気的に接続している。トレンチ２の上半部の外側は、ｎ^lang=EN-US>-拡張ドレイン領域８となっている。
ｎ^lang=EN-US>+ドレイン領域９は、ｎ^-拡張ドレイン領域８内に設けられている。ドレイン電極１３は、基板表面の層間絶縁膜１５およびその上の層間絶縁膜１６を貫通して、ｎ^lang=EN-US>+ドレイン領域９に電気的に接続している。また、ソース電極１４は、層間絶縁膜１６を貫通して、前記埋め込み電極６の上端に電気的に接続している。
一般にＭＯＳＦＥＴにおいては、単位面積あたりのオン抵抗が低い方が望ましい。単位面積あたりのチャネル幅（以下、チャネル密度とする）は、単位面積あたりのオン抵抗を決める重要なパラメータの一つであり、ＭＯＳＦＥＴのデバイスピッチに反比例する。図３６または図３７に示すＴＬＰＭでは、トレンチ２の側壁にトランジスタが形成されているので、デバイスピッチが従来のプレーナ型パワーＭＯＳＦＥＴの半分程度になる。したがって、従来のプレーナ型パワーＭＯＳＦＥＴと比べて、ＴＬＰＭではチャネル密度がおおよそ２倍となり、オン抵抗が半減する。

しかしながら、ＭＯＳＦＥＴは、多数キャリアによって動作するモノポーラ・デバイスであり、電流はデバイス表面で流れるだけである。したがって、単位面積あたりのオン抵抗の低減化にはいまだ改善の余地が残されている。また、ＭＯＳＦＥＴをパワーＩＣに搭載する際には、接合分離技術によって素子同士を分離することになる。したがって、ＴＬＰＭと、これを制御するためのＣＭＯＳデバイスとを一体化させると、トランジスタ同士の相互作用によりラッチアッブが発生するおそれがある。
そこで、ＭＯＳＦＥＴの代わりに絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴとする）を用い、誘電体分離技術により素子同士を分離する構成が提案されている。ＩＧＢＴは、バイポーラ・デバイスであるため、伝導度変調を利用してオン抵抗を下げることができるという利点を有する。本出願人は、ＳＯＩ（シリコン・オン・インシュレータ）技術を適用したプレーナ型の横型ＩＧＢＴについて先に出願している（たとえば、特許文献２参照。）。

図３８は、従来のプレーナ型の横型ＩＧＢＴの構成を示す断面図である。図３８に示すように、ｎ型単結晶シリコン半導体層２１が、支持基板２２の表面に設けられた酸化膜２３上に積層されている。素子形成領域２４は、トレンチ分離領域２５によって、シリコン半導体層２１に島状に分離されて形成されている。トレンチ分離領域２５は、シリコン半導体層２１を貫通して酸化膜２３に達する分離溝２６と、この分離溝２６の内面に設けられた誘電体膜２７と、誘電体膜２７の内側を埋めるポリシリコン２８により構成されている。
素子形成領域２４において、シリコン半導体層２１の表面層には、ｎ^lang=EN-US>-ドリフト領域２９が設けられている。ｐ⁺コレクタ領域３０は、ｎ^lang=EN-US>-ドリフト領域２９内に設けられている。また、素子形成領域２４において、シリコン半導体層２１の表面層には、ｐベース領域３１がｎ^lang=EN-US>-ドリフト領域２９から離れて設けられている。ｐベース領域３１内には、ｎ^lang=EN-US>+エミッタ領域３２およびｐ⁺ベース領域３３が設けられている。

ｎ^lang=EN-US>+エミッタ領域３２とｎ^-ドリフト領域２９との間のシリコン半導体層２１の表面上には、ゲート絶縁膜３４を介してゲート電極３５が設けられている。コレクタ電極３６は、ｐ^lang=EN-US>+コレクタ領域３０に電気的に接続されている。エミッタ電極３７は、ｎ⁺エミッタ領域３２とｐ^lang=EN-US>+ベース領域３３の両方に電気的に接続されている。
図３８に示すプレーナ型の横型ＩＧＢＴのオン抵抗は、同じデバイスサイズのプレーナ型の横型ＭＯＳＦＥＴの４分の１になるので、図３６または図３７に示すＴＬＰＭの２分の１に低減されることになる。また、ＳＯＩ構造により支持基板２２と素子とが分離されているため、基板電流を防ぐことができるので、スイッチングロスの低減と高速化を図ることができる。さらに、誘電体分離技術の採用により、ＩＧＢＴ同士、またはＩＧＢＴとＣＭＯＳデバイスとを一体化させた際に、ＩＧＢＴとトランジスタ間の相互作用を解消することができるので、寄生サイリスタのラッチアップを解消することができる。
特開２００２−３５３４４７号公報 特開平６−１５１５７６号公報 エヌ・フジシマ（lang=EN-US>N. Fujishima）、外５名、「ア ロー オン・レジスタンス トレンチ ラテラル パワー ＭＯＳＦＥＴ イン ア ０．６μｍ スマート パワー テクノロジー フォー ２０−３０Ｖ アプリケーションズ（lang=EN-US>A Low On−resistance Trench Lateral Power MOSFET in a 0.6μｍ Smart lang=EN-US>Power Technology for 20−30 V Applications）」、アイ・トリプル・イー アイ・イー・ディー・エム（IEEE IEDM）、（米国）、２００２年、テクニカル・ダイジェスト、ｐ．４５５−４５８ エイ・スギ（lang=EN-US>A. Sugi）、外６名、「ア ３０Ｖ クラス イクストリームリ ロー オン・レジスタンス メッシュト トレンチ ラテラル パワー ＭＯＳＦＥＴ（A 30V Class Extremely Low On−resistance Meshed Trench lang=EN-US>Lateral Power MOSFET）」、アイ・トリプル・イー アイ・イー・ディー・エム（IEEE IEDM）、（米国）、２００２年、テクニカル・ダイジェスト、ｐ．２９７−３００

しかしながら、従来のプレーナ型の横型ＩＧＢＴでは、ドリフト領域が横方向、すなわち素子の厚さ方向に直交する方向に形成されているので、耐圧を上げようとするとドリフト領域を横方向に延ばさなければならない。そのため、高集積化の妨げとなるという問題点がある。また、ドリフト領域を横方向に延ばすことによるデバイスピッチの増大により、オン抵抗が増大するという問題点もある。
本発明は、上記問題点に鑑みてなされたものであって、デバイスピッチが小さく、高集積化が可能なトレンチ横型ＩＧＢＴ（以下、ＴＬ−ＩＧＢＴとする）を備えた半導体装置を提供することを目的とする。また、本発明は、ＴＬ−ＩＧＢＴを備えた半導体装置において、ＴＬ−ＩＧＢＴの基板電流を解消してスイッチングロスの低減と高速化を実現することを目的とする。

さらに、本発明は、ＴＬ−ＩＧＢＴを備えた半導体装置において、ＴＬＰＭやプレーナ型の横型ＩＧＢＴよりもオン抵抗を低くすることを目的とする。さらにまた、本発明は、ＴＬ−ＩＧＢＴ同士を一体化させた半導体装置においてラッチアップを防ぐこと、あるいはＴＬ−ＩＧＢＴとＣＭＯＳデバイス等を一体化させた半導体装置においてトランジスタ間の相互作用による誤動作を防ぐことを目的とする。

上記目的を達成するため、第１の発明にかかる半導体装置は、半導体層に形成されたトレンチの底面の下側に設けられた第１導電型のコレクタ領域と、前記半導体層の表面層において前記トレンチの外側に設けられた第２導電型のエミッタ領域と、前記エミッタ領域と前記コレクタ領域との間に設けられた第１導電型のベース領域と、前記ベース領域と前記コレクタ領域との間に設けられた第２導電型のドリフト領域と、前記トレンチの内側に設けられたゲート絶縁膜と、前記ゲート絶縁膜の内側に設けられたゲート電極と、前記ゲート電極の内側に設けられた層間絶縁膜と、前記層間絶縁膜の内側に設けられ、前記トレンチの底面で前記コレクタ領域に電気的に接続する埋め込み電極と、前記埋め込み電極に電気的に接続するコレクタ電極と、前記エミッタ領域と前記ベース領域の両方に電気的に接続するエミッタ電極と、を具備することを特徴とする。

第１の発明において、さらに、前記トレンチの下半部に前記ゲート絶縁膜よりも厚い絶縁膜を有していたり、前記コレクタ領域を囲む第２導電型のバッファ領域を有する構成であってもよい。また、半導体装置が、前記半導体層を貫通する分離溝内面に絶縁膜が形成されたトレンチ分離領域によって周囲から絶縁された素子形成領域内に形成されていてもよいし、前記半導体層は、絶縁層上に積層されたシリコン半導体でできていてもよい。
第１の発明によれば、半導体基板に形成されたトレンチ内にゲート電極を有し、トレンチの側壁または底面の付近に電流経路を有するＴＬ−ＩＧＢＴを備えた半導体装置が得られる。また、ＳＯＩ基板上にＴＬ−ＩＧＢＴが形成された半導体装置が得られる。
また、上記目的を達成するため、第２の発明にかかる半導体装置は、半導体層に形成されたトレンチの底面の下側に設けられた第２導電型のエミッタ領域と、前記半導体層の表面層において前記トレンチの外側に設けられた第１導電型のコレクタ領域と、前記エミッタ領域と前記コレクタ領域との間に設けられた第１導電型のベース領域と、前記ベース領域と前記コレクタ領域との間に設けられた第２導電型のドリフト領域と、前記トレンチの内側に設けられたゲート絶縁膜と、前記ゲート絶縁膜の内側に設けられたゲート電極と、前記ゲート電極の内側に設けられた層間絶縁膜と、前記層間絶縁膜の内側に設けられ、前記トレンチの底面で前記エミッタ領域に電気的に接続する埋め込み電極と、前記埋め込み電極に電気的に接続するエミッタ電極と、前記コレクタ領域に電気的に接続するコレクタ電極と、を具備することを特徴とする。

第２の発明において、さらに、前記トレンチの上半部に前記ゲート絶縁膜よりも厚い絶縁膜を有していたり、前記コレクタ領域を囲む第２導電型のバッファ領域を有する構成であってもよい。また、半導体装置が、前記半導体層を貫通する分離溝内面に絶縁膜が形成されたトレンチ分離領域によって周囲から絶縁された素子形成領域内に形成されていてもよいし、前記半導体層は、絶縁層上に積層されたシリコン半導体でできていてもよい。
第２の発明によれば、半導体基板に形成されたトレンチ内にゲート電極を有し、トレンチの側壁または底面の付近に電流経路を有するＴＬ−ＩＧＢＴを備えた半導体装置が得られる。また、ＳＯＩ基板上にＴＬ−ＩＧＢＴが形成された半導体装置が得られる。
また、上記目的を達成するため、第３の発明にかかる半導体装置は、絶縁層上に積層されたシリコン半導体層が、前記半導体層を貫通する分離溝内面に絶縁膜が形成されたトレンチ分離領域による誘電体分離によって複数の素子形成領域に分割されており、前記複数の素子形成領域のうちの第１の素子形成領域には、前記第１の発明にかかる半導体装置が形成され、前記複数の素子形成領域のうちの第２の素子形成領域には、前記第１の発明にかかる半導体装置で、かつ前記第１の素子形成領域に形成された半導体装置とは導電型が異なる半導体装置が形成されていることを特徴とする。あるいは、誘電体分離されている第１の素子形成領域および第２の素子形成領域には、それぞれ前記第１の発明にかかる半導体装置および前記第２の発明にかかる半導体装置が形成されていてもよいし、第１の素子形成領域および第２の素子形成領域に形成されている半導体装置が前記第２の発明にかかる半導体装置であり、かつ導電型が異なるもの同士であってもよい。

第３の発明によれば、ＴＬ−ＩＧＢＴ同士が、誘電体分離技術により素子分離された状態で一体化された構成の半導体装置が得られる。
また、上記目的を達成するため、第４の発明にかかる半導体装置は、絶縁層上に積層されたシリコン半導体層が、前記半導体層を貫通する分離溝内面に絶縁膜が形成されたトレンチ分離領域によって複数の素子形成領域に誘電体分離されており、第１の素子形成領域には、前記第１または前記第２の発明にかかる半導体装置が形成され、第２の素子形成領域には、前記第１の素子形成領域に形成された半導体装置を制御するプレーナ型のｐチャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳＦＥＴの一方または両方が形成されていることを特徴とする。第４の発明において、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとが、誘電体分離された異なる素子形成領域に形成されていてもよい。

第４の発明によれば、ＴＬ−ＩＧＢＴとＣＭＯＳデバイス等とが、誘電体分離技術により素子分離された状態で一体化された構成の半導体装置が得られる。

本発明によれば、半導体基板に形成されたトレンチ内にゲート電極を有し、トレンチの側壁または底面の付近に電流経路を有するＴＬ−ＩＧＢＴを備えた半導体装置が得られる。したがって、高集積化することができるとともに、ＴＬＰＭやプレーナ型の横型ＩＧＢＴよりもオン抵抗を低くすることができる。
また、ＳＯＩ基板上にＴＬ−ＩＧＢＴが形成されることにより、ＴＬ−ＩＧＢＴの基板電流を解消してスイッチングロスの低減と高速化を実現することができる。また、ＴＬ−ＩＧＢＴ同士が誘電体分離技術により素子分離されることにより、ラッチアップを防ぐことができる。また、ＴＬ−ＩＧＢＴとＣＭＯＳデバイス等とが誘電体分離技術により素子分離されることにより、トランジスタ間の相互作用による誤動作を防ぐことができる。

以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。
実施の形態１．
図１は、本発明の実施の形態１にかかる半導体装置の構成を示す断面図である。実施の形態１の半導体装置は、トレンチ底面にコレクタコンタクトを設けたＴＬ−ＩＧＢＴ（以下、ＴＬ−ＩＧＢＴ／Ｃとする）である。図１に示すように、このＴＬ−ＩＧＢＴ／Ｃ２００は、ｐ^lang=EN-US>-型単結晶シリコン半導体層（以下、ｐ^-半導体層とする）１０１を、半導体支持基板（以下、支持基板とする）１０２の表面に絶縁層として設けられた酸化膜１０３上に積層した構成のＳＯＩ基板１００に形成されている。
素子形成領域１０４は、トレンチ分離領域１０５によって、ｐ^lang=EN-US>-半導体層１０１に島状に形成されている。トレンチ分離領域１０５は、ｐ^lang=EN-US>-半導体層１０１を貫通して酸化膜１０３に達する分離溝１０６と、この分離溝１０６の内面に設けられた絶縁膜１０７と、絶縁膜１０７の内側を埋める導電体としてのポリシリコン１０８により構成されている。分離溝１０６は、絶縁膜１０７のみで埋めてもよい。実施の形態２以降においても同様に分離溝１０６は、絶縁膜１０７のみで埋めてもよい。

ＴＬ−ＩＧＢＴ／Ｃ２００は、素子形成領域１０４に形成されている。ＴＬ−ＩＧＢＴ／Ｃ２００は、ゲート絶縁膜２０３、ゲート電極２０４、第１の層間絶縁膜２０５、埋め込み電極２０６、第２の層間絶縁膜２０７、ｎ^lang=EN-US>-ドリフト領域２０８、ｎ⁺バッファ領域２１５、ｐ^lang=EN-US>+コレクタ領域２０９、ｐベース領域２１０、ｎ⁺エミッタ領域２１１、ｐ^lang=EN-US>+プラグ領域２１２、コレクタ電極２１３、エミッタ電極２１４、第３の層間絶縁膜１０９およびパッシベーション膜１１０を備えている。
素子形成領域１０４において、ｐ^lang=EN-US>-半導体層１０１にはトレンチ２０２が形成されている。ゲート絶縁膜２０３は、トレンチ２０２の側壁の上半部に設けられている。ゲート電極２０４は、ゲート絶縁膜２０３の内側に設けられている。トレンチ２０２の下半部には、耐圧を確保するためにゲート絶縁膜２０３よりも厚い第２の層間絶縁膜２０７が設けられている。

ゲート電極２０４および第２の層間絶縁膜２０７の内側には、第１の層間絶縁膜２０５が設けられている。埋め込み電極２０６は、第１の層間絶縁膜２０５の内側に設けられている。トレンチ２０２は、これらゲート絶縁膜２０３、ゲート電極２０４、第２の層間絶縁膜２０７、第１の層間絶縁膜２０５および埋め込み電極２０６により埋められている。
トレンチ２０２の下半部は、ｎ^lang=EN-US>-ドリフト領域２０８により囲まれている。ｎ⁺バッファ領域２１５は、ｎ^lang=EN-US>-ドリフト領域２０８においてトレンチ２０２の底面の下側に設けられている。ｐ^lang=EN-US>+コレクタ領域２０９は、ｎ⁺バッファ領域２１５においてトレンチ２０２の底面に沿って設けられている。前記埋め込み電極２０６は、トレンチ２０２の底面において、ｐ^lang=EN-US>+コレクタ領域２０９に電気的に接続している。

トレンチ２０２の上半部の外側は、ｐベース領域２１０となっている。ｎ^lang=EN-US>+エミッタ領域２１１は、ｐベース領域２１０においてトレンチ２０２のすぐ外側に設けられている。つまり、ｐベース領域２１０は、ｎ^lang=EN-US>+エミッタ領域２１１とｎ^-ドリフト領域２０８との間に設けられている。ｐ^lang=EN-US>+プラグ領域２１２は、ｐベース領域２１０内において、ｎ⁺エミッタ領域２１１の外側に設けられている。
コレクタ電極２１３は、第３の層間絶縁膜１０９を貫通して前記埋め込み電極２０６の上端に電気的に接続している。また、エミッタ電極２１４は、第３の層間絶縁膜１０９およびＳＯＩ基板１００表面の酸化膜１１１を貫通して、ｎ^lang=EN-US>+エミッタ領域２１１とｐ⁺プラグ領域２１２の両方に電気的に接続している。これら電極２１３，２１４はパッシベーション膜１１０により被覆されている。

つぎに、上述した構成のＴＬ−ＩＧＢＴ／Ｃ２００の製造プロセスについて説明する。図２〜図４は、ＴＬ−ＩＧＢＴ／Ｃ２００の製造途中の状態を示す断面図である。
まず、図２に示すように、ＳＯＩ基板１００の酸化膜１０３をエッチングストッパーとしてエッチングをおこない、ＳＯＩ基板１００に、ｐ^lang=EN-US>-半導体層１０１を貫通して酸化膜１０３に達する分離溝１０６を形成する。そして、その分離溝１０６の内面に酸化膜よりなる絶縁膜１０７を形成し、さらにその内側にポリシリコン１０８を堆積して、分離溝１０６を埋める。その後、エッチバックして、ＳＯＩ基板１００表面を平坦化する。分離溝１０６は絶縁膜１０７のみで埋めてもよい。実施の形態２以降も同様に分離溝１０６を絶縁膜１０７のみで埋めてもよい。
ついで、１回目のトレンチエッチングをおこない、素子形成領域１０４に１段目のトレンチ２２１を形成する。そして、１段目のトレンチ２２１の内壁を酸化して、１段目のトレンチ２２１の内壁にゲート絶縁膜２０３を形成する。ついで、窒化膜１２１を積層し、この窒化膜１２１を、１段目のトレンチ２２１の側壁部分のゲート絶縁膜２０３の表面にのみ残す。

残った窒化膜１２１をマスクとして２回目のトレンチエッチングをおこない、１段目のトレンチ２２１の底面を掘り下げて２段目のトレンチ２２２を形成する。つづいて、２段目のトレンチ２２２からｎ型不純物を導入し、ｎ^lang=EN-US>-ドリフト領域２０８をトレンチ２０２の下半部を囲むように形成する。その後、２段目のトレンチ２２２の内壁に生成した酸化膜を除去する。ここまでの状態が図２に示されている。
ついで、図３に示すように、１段目のトレンチ２２１の側壁に窒化膜１２１を残したまま２段目のトレンチ２２２の内壁を酸化し、トレンチ２０２の下半部に第２の層間絶縁膜２０７を形成する。窒化膜１２１を除去した後、ポリシリコンよりなるゲート電極２０４を形成する。その後、２段目のトレンチ２２２の底面からｎ型不純物を導入し、ｎ^lang=EN-US>+バッファ領域２１５を形成する。ＳＯＩ基板１００表面全面に酸化膜を堆積し、異方性ドライエッチングにより堆積された酸化膜をエッチングすることにより、２段目のトレンチ２２２の底面に開口部を形成し、２段目のトレンチ２２２の側壁に第１の層間絶縁膜２０５を形成し、ＳＯＩ基板１００表面上に酸化膜１１１を形成する。酸化膜を堆積する際には、２段目のトレンチ２２２の底面に形成される酸化膜の厚さよりも、トレンチ２２１、２２２形成領域以外のＳＯＩ基板１００表面上に形成される酸化膜の方が厚く形成されるため、異方性ドライエッチングにより２段目のトレンチ２２２の底面に開口部を形成すると酸化膜１１１が残る。その後、２段目のトレンチ２２２の底面開口部からｐ型不純物を導入し、ｐ^lang=EN-US>+コレクタ領域２０９を形成する。

なお、ｎ^lang=EN-US>+バッファ領域２１５、第１の層間絶縁膜２０５およびｐ⁺コレクタ領域２０９の形成順序は、適宜変更可能である。たとえば、ｎ^lang=EN-US>+バッファ領域２１５の形成後、ｐ⁺コレクタ領域２０９を形成してから第１の層間絶縁膜２０５を形成してもよい。この場合には、ｎ^lang=EN-US>+バッファ領域２１５を浅く形成することができるので、ｎ⁺バッファ領域２１５が比較的高濃度であっても、キャリア注入効率を下げることなく、高耐圧で、かつ低オン抵抗であるという特性が得られる。
ついで、トレンチ２０２内を埋め込み電極２０６で埋め、エッチバックしてＳＯＩ基板１００の表面を平坦化する。ここまでの状態が図３に示されている。ここで、埋め込み電極２０６を、タングステンなどの金属材料を用いて形成してもよいし、ｐ型不純物を含むドープトポリシリコンを用いて形成してもよい。ドープトポリシリコンを用いる場合には、ポリシリコンから２段目のトレンチ２２２の底面を介してｎ^lang=EN-US>+バッファ領域２１５内へｐ型不純物が拡散する。したがって、ｐ型不純物のイオン注入をおこなわなくても、ｐ^lang=EN-US>+コレクタ領域２０９を形成することができるので、工程が簡略化される。

ついで、図４に示すように、第３の層間絶縁膜１０９を積層し、第３の層間絶縁膜１０９にコンタクトホールを開口し、素子形成領域１０４のトレンチ２０２の外側領域の基板表面と埋め込み電極２０６の表面を露出させる。ついで、トレンチ２０２の外側領域にｐベース領域２１０、ｎ^lang=EN-US>+エミッタ領域２１１およびｐ⁺プラグ領域２１２を形成する。ここまでの状態が図４に示されている。ついで、コレクタ電極２１３およびエミッタ電極２１４を形成する。最後に、パッシベーション膜１１０を積層することによって、図１に示す構成のＴＬ−ＩＧＢＴ／Ｃ２００が完成する。
上述した実施の形態１によれば、ＴＬ−ＩＧＢＴ／Ｃ２００が、トレンチ２０２内にゲート電極２０４を有し、トレンチ２０２の側壁または底面の付近に電流経路を有するので、高集積化することができるとともに、ＴＬＰＭやプレーナ型の横型ＩＧＢＴよりもオン抵抗を低くすることができる。たとえば、集積度が同じであれば、オン抵抗をＴＬＰＭの４分の１にすることができる。また、実施の形態１によれば、ＴＬ−ＩＧＢＴ／Ｃ２００がＳＯＩ基板１００上に形成されているので、基板電流を解消してスイッチングロスの低減と高速化を実現することができる。

なお、図５に断面図を示すＴＬ−ＩＧＢＴ／Ｃ２３０のように、ｎ^lang=EN-US>+バッファ領域の形成工程を省略して、トレンチ２０２の底面にｎ⁺バッファ領域２１５を設けない構成としてもよい。この場合には、製造工程を簡略化することができるだけでなく、ｎ^lang=EN-US>-ドリフト領域２０８の不純物濃度を最適化することによって、高いキャリア注入効率が得られるので、高耐圧で、かつ低オン抵抗であるという特性が得られる。
実施の形態２．
図６および図７は、本発明の実施の形態２にかかる半導体装置の構成を示す断面図であり、トレンチの長手方向の異なる位置での断面構成を示している。実施の形態２の半導体装置は、トレンチ底面にエミッタコンタクトを設けたＴＬ−ＩＧＢＴ（以下、ＴＬ−ＩＧＢＴ／Ｅとする）である。

図６および図７に示すように、このＴＬ−ＩＧＢＴ／Ｅ３００は、実施の形態１のＴＬ−ＩＧＢＴ／Ｃ２００と同様に、支持基板１０２、酸化膜１０３およびｐ^lang=EN-US>-半導体層１０１よりなるＳＯＩ基板１００の素子形成領域１１４に形成されている。素子形成領域１１４は、実施の形態１と同様に、分離溝１０６、絶縁膜１０７およびポリシリコン１０８よりなるトレンチ分離領域１０５によって、ｐ^lang=EN-US>-半導体層１０１に島状に形成されている。
ＴＬ−ＩＧＢＴ／Ｅ３００は、ゲート絶縁膜３０３、ゲート電極３０４、第１の層間絶縁膜３０５、埋め込み電極３０６、第２の層間絶縁膜３０７、ｎ^lang=EN-US>-ドリフト領域３０８、ｎ⁺バッファ領域３１５、ｐ^lang=EN-US>+コレクタ領域３０９、ｐベース領域３１０、ｎ⁺エミッタ領域３１１、ｐ^lang=EN-US>+プラグ領域３１２、コレクタ電極３１３、エミッタ電極３１４、第３の層間絶縁膜１０９およびパッシベーション膜１１０を備えている。

素子形成領域１１４において、ｐ^lang=EN-US>-半導体層１０１にはトレンチ３０２が形成されている。ゲート絶縁膜３０３は、トレンチ３０２の側壁の下半部に設けられている。トレンチ３０２の上半部には、耐圧を確保するためにゲート絶縁膜３０３よりも厚い第２の層間絶縁膜３０７が設けられている。ゲート電極３０４は、ゲート絶縁膜３０３および第２の層間絶縁膜３０７の内側に設けられている。
ゲート電極３０４の内側には、第１の層間絶縁膜３０５が設けられている。この第１の層間絶縁膜３０５はＳＯＩ基板１００表面まで伸びている。埋め込み電極３０６は、第１の層間絶縁膜３０５の内側に設けられている。トレンチ３０２は、これらゲート絶縁膜３０３、ゲート電極３０４、第２の層間絶縁膜３０７、第１の層間絶縁膜３０５および埋め込み電極３０６により埋められている。

ｐベース領域３１０は、トレンチ３０２の底面の下側に設けられており、後述するように、ｎ^lang=EN-US>+エミッタ領域３１１とｎ^-ドリフト領域３０８との間に設けられている。ｎ^lang=EN-US>+エミッタ領域３１１は、ｐベース領域３１０においてトレンチ３０２の底面に沿って設けられている（図６参照）。また、別の断面においては、ｐ^lang=EN-US>+プラグ領域３１２が、ｐベース領域３１０においてトレンチ３０２の底面に沿って設けられている（図７参照）。
前記埋め込み電極３０６は、トレンチ３０２の底面において、ｎ^lang=EN-US>+エミッタ領域３１１に電気的に接続している。また、埋め込み電極３０６は、ｐ^lang=EN-US>+プラグ領域３１２にも電気的に接続している。これは、埋め込み電極３０６とｐ^lang=EN-US>-半導体層１０１とを電気的に接続することによってフローティングを防ぎ、大電流素子であっても耐圧を確保するためである。

ｎ^lang=EN-US>-ドリフト領域３０８は、トレンチ３０２の上半部の外側に設けられている。ｎ^lang=EN-US>+バッファ領域３１５は、ｎ^-ドリフト領域３０８の表面領域に設けられている。ｐ^lang=EN-US>+コレクタ領域３０９は、ｎ⁺バッファ領域３１５の表面領域に設けられている。
エミッタ電極３１４は、第３の層間絶縁膜１０９を貫通して前記埋め込み電極３０６の上端に電気的に接続している。また、コレクタ電極３１３は、第３の層間絶縁膜１０９、第１の層間絶縁膜３０５および基板表面の酸化膜１１１を貫通してｐ^lang=EN-US>+コレクタ領域３０９に電気的に接続している。これら電極３１３，３１４はパッシベーション膜１１０により被覆されている。
つぎに、上述した構成のＴＬ−ＩＧＢＴ／Ｅ３００の製造プロセスについて説明する。図８〜図１２は、ＴＬ−ＩＧＢＴ／Ｅ３００の製造途中の状態を示す断面図である。ただし、図８に示す断面構成は、図６の断面位置と図７の断面位置とで共通である。また、図９と図１０は、同じタイミングにおける断面構成を示しており、図９は図６と同じ断面位置の構成であり、図１０は図７と同じ断面位置の構成である。図１１および図１２も同様であり、図１１は図６と同じ断面位置の構成であり、図１２は図７と同じ断面位置の構成である。

まず、図８に示すように、ＳＯＩ基板１００の表面に酸化膜（マスク酸化膜）１１１を形成する。そして、ＳＯＩ基板１００の酸化膜１０３をエッチングストッパーとしてエッチングをおこない、ＳＯＩ基板１００に、ｐ^lang=EN-US>-半導体層１０１を貫通して酸化膜１０３に達する分離溝１０６を形成する。その分離溝１０６の内面に酸化膜よりなる絶縁膜１０７を形成し、さらにその内側にポリシリコン１０８を堆積して、分離溝１０６を埋める。その後、エッチバックして、ＳＯＩ基板１００表面を平坦化する。
ついで、１回目のトレンチエッチングをおこない、素子形成領域１１４に１段目のトレンチ３２１を形成する。そして、１段目のトレンチ３２１の側壁からｎ型不純物を導入し、ｎ^lang=EN-US>-ドリフト領域３０８をトレンチ３０２の外側に形成する。その後、１段目のトレンチ３２１の側壁を酸化して、第２の層間絶縁膜３０７を形成する。

ついで、第２の層間絶縁膜３０７をマスクとして２回目のトレンチエッチングをおこない、１段目のトレンチ３２１の底面を掘り下げて２段目のトレンチ３２２を形成する。その後、２段目のトレンチ３２２の内壁に生成した酸化膜を除去する。ここまでの状態が図８に示されている。
ついで、図９および図１０に示すように、第２の層間絶縁膜３０７の内側および２段目のトレンチ３２２の内壁にゲート絶縁膜３０３を形成し、さらにその内側にポリシリコンよりなるゲート電極３０４を形成する。ついで、２段目のトレンチ３２２の底面からｐ型不純物を導入してｐベース領域３１０を形成する。また、図９に示す領域では、ｎ型不純物を導入してｎ^lang=EN-US>+エミッタ領域３１１を形成し、図１０に示す領域では、ｐ型不純物を導入してｐ^lang=EN-US>+プラグ領域３１２を形成する。

ついで、トレンチ３０２の側壁に第１の層間絶縁膜３０５を形成する。その後、トレンチ３０２内を埋め込み電極３０６で埋め、エッチバックしてＳＯＩ基板１００表面を平坦化する。ここまでの状態が図９および図１０に示されている。ついで、図１１および図１２に示すように、第３の層間絶縁膜１０９を積層し、第３の層間絶縁膜１０９にコンタクトホールを開口し、素子形成領域１１４のトレンチ３０２の外側領域の基板表面と埋め込み電極３０６の表面を露出させる。
そして、トレンチ３０２の外側領域にｎ^lang=EN-US>+バッファ領域３１５とｐ⁺コレクタ領域３０９を順に形成する。ここまでの状態が図１１および図１２に示されている。ついで、コレクタ電極３１３およびエミッタ電極３１４を形成する。最後に、パッシベーション膜１１０を積層することによって、図６および図７に示す構成のＴＬ−ＩＧＢＴ／Ｅ３００が完成する。

上述した実施の形態２によれば、ＴＬ−ＩＧＢＴ／Ｅ３００が、トレンチ３０２内にゲート電極３０４を有し、トレンチ３０２の側壁または底面の付近に電流経路を有するので、高集積化することができるとともに、ＴＬＰＭやプレーナ型の横型ＩＧＢＴよりもオン抵抗を低くすることができる。また、実施の形態２によれば、ＴＬ−ＩＧＢＴ／Ｅ３００がＳＯＩ基板１００上に形成されているので、基板電流を解消してスイッチングロスの低減と高速化を実現することができる。さらに、実施の形態２によれば、実施の形態１の半導体装置よりもゲート−コレクタ間の寄生容量が小さくなるので、より優れたスイッチング特性が得られる。
なお、図１３および図１４に示すＴＬ−ＩＧＢＴ／Ｅ３３０のように、ｎ^lang=EN-US>+バッファ領域３１５の形成工程を省略して、トレンチ３０２の外側領域にｎ^lang=EN-US>+バッファ領域３１５を設けない構成としてもよい。この場合には、製造工程を簡略化することができるだけでなく、ｎ^lang=EN-US>-ドリフト領域３０８の不純物濃度を最適化することによって、高いキャリア注入効率が得られるので、高耐圧で、かつ低オン抵抗であるという特性が得られる。なお、図１３は図６に相当する断面位置の構成であり、図１４は図７に相当する断面位置の構成である。
実施の形態３．
図１５は、本発明の実施の形態３にかかる半導体装置の構成を示す断面図である。実施の形態３の半導体装置は、ＳＯＩ基板に、トレンチ底面にコレクタコンタクトを設けたｎチャネルＴＬ−ＩＧＢＴ／Ｃ（以下、ｎ−ＴＬ−ＩＧＢＴ／Ｃとする）と、トレンチ底面にコレクタコンタクトを設けたｐチャネルＴＬ−ＩＧＢＴ／Ｃ（以下、ｐ−ＴＬ−ＩＧＢＴ／Ｃとする）を集積したものである。

図１５に示すように、支持基板１０２、酸化膜１０３およびｐ^lang=EN-US>-半導体層１０１よりなる実施の形態１と同様のＳＯＩ基板１００は、分離溝１０６、絶縁膜１０７およびポリシリコン１０８よりなる実施の形態１と同様のトレンチ分離領域１０５によって、複数の島状の第１および第２の素子形成領域１２４，１３４に分割されている。第１の素子形成領域１２４には、たとえば実施の形態１のｎ−ＴＬ−ＩＧＢＴ／Ｃ２００が形成されている。
一方、第２の素子形成領域１３４には、たとえば実施の形態１のＴＬ−ＩＧＢＴ／Ｃ２００と同様の構成のｐ−ＴＬ−ＩＧＢＴ／Ｃ２４０が形成されている。第２の素子形成領域１３４では、ｐ^lang=EN-US>-半導体層１０１にｎ^-ウェル領域１３５が形成されている。図示例では、ｐ−ＴＬ−ＩＧＢＴ／Ｃ２４０は、このｎ^lang=EN-US>-ウェル領域１３５内に形成されている。

ｐ−ＴＬ−ＩＧＢＴ／Ｃ２４０は、ｎ^lang=EN-US>-ウェル領域１３５に形成されたトレンチ２４２、ゲート絶縁膜２４３、ゲート電極２４４、第１の層間絶縁膜２４５、埋め込み電極２４６、第２の層間絶縁膜２４７、ｐ^lang=EN-US>-ドリフト領域２４８、ｐ⁺バッファ領域２５５、ｎ^lang=EN-US>+コレクタ領域２４９、ｎベース領域２５０、ｐ⁺エミッタ領域２５１、ｎ^lang=EN-US>+プラグ領域２５２、コレクタ電極２５３、エミッタ電極２５４、第３の層間絶縁膜１０９およびパッシベーション膜１１０を備えている。
ｐ−ＴＬ−ＩＧＢＴ／Ｃ２４０の構成についての説明は、実施の形態１のＴＬ−ＩＧＢＴ／Ｃ２００の説明において、構成要素を次のように読み替えるものとする。すなわち、トレンチ２０２、ゲート絶縁膜２０３、ゲート電極２０４、第１の層間絶縁膜２０５、埋め込み電極２０６、第２の層間絶縁膜２０７、ｎ^lang=EN-US>-ドリフト領域２０８、ｎ⁺バッファ領域２１５、ｐ^lang=EN-US>+コレクタ領域２０９、ｐベース領域２１０、ｎ⁺エミッタ領域２１１、ｐ^lang=EN-US>+プラグ領域２１２、コレクタ電極２１３およびエミッタ電極２１４を、それぞれとレンチ２４２、ゲート絶縁膜２４３、ゲート電極２４４、第１の層間絶縁膜２４５、埋め込み電極２４６、第２の層間絶縁膜２４７、ｐ^lang=EN-US>-ドリフト領域２４８、ｐ⁺バッファ領域２５５、ｎ^lang=EN-US>+コレクタ領域２４９、ｎベース領域２５０、ｐ⁺エミッタ領域２５１、ｎ^lang=EN-US>+プラグ領域２５２、コレクタ電極２５３およびエミッタ電極２５４と読み替えるものとする。また、ｐ^lang=EN-US>-半導体層１０１をｎ^-ウェル領域１３５と読み替えるものとする。

ｎ−ＴＬ−ＩＧＢＴ／Ｃ２００の構成は、実施の形態１の構成について説明したとおりであるので、ここでは省略する。なお、基板表面の酸化膜１１１、第３の層間絶縁膜１０９およびパッシベーション膜１１０は、ｐ−ＴＬ−ＩＧＢＴ／Ｃ２４０とｎ−ＴＬ−ＩＧＢＴ／Ｃ２００とで共通である。
つぎに、上述した構成のｎ−ＴＬ−ＩＧＢＴ／Ｃ２００とｐ−ＴＬ−ＩＧＢＴ／Ｃ２４０を集積した半導体装置の製造プロセスについて説明する。まず、ＳＯＩ基板１００に実施の形態１と同様にしてトレンチ分離領域１０５を形成し、ＳＯＩ基板１００に複数の第１および第２の素子形成領域１２４，１３４を設ける。ついで、第２の素子形成領域１３４にｎ^lang=EN-US>-ウェル領域１３５を形成する。ｎ^-ウェル領域１３５を設ける理由は、ｐ−ＴＬ−ＩＧＢＴ／Ｃ２４０でのパンチスルーを防止するためである。

しかる後、第１の素子形成領域１２４においては、ｎ−ＴＬ−ＩＧＢＴ／Ｃ２００を形成する。ｎ−ＴＬ−ＩＧＢＴ／Ｃ２００を形成するプロセスについては、実施の形態１で説明したとおりであるので、ここでは省略する。第２の素子形成領域１３４では、実施の形態１のＴＬ−ＩＧＢＴ／Ｃ２００を形成するプロセスと同様のプロセスにしたがって、ｐ−ＴＬ−ＩＧＢＴ／Ｃ２４０を形成する。ただし、ｐ−ＴＬ−ＩＧＢＴ／Ｃ２４０の製造プロセスについては、実施の形態１のＴＬ−ＩＧＢＴ／Ｃ２００の製造プロセスの説明を、各構成要素を上述したように読み替え、さらに導電型のｐをｎに、またｎをｐに入れ替えて読むものとする。
ｎ−ＴＬ−ＩＧＢＴ／Ｃ２００とｐ−ＴＬ−ＩＧＢＴ／Ｃ２４０を製造するにあたって、両ＩＧＢＴのゲート絶縁膜２０３，２４３を同時に形成することができる。また、両ＩＧＢＴの第２の層間絶縁膜２０７，２４７も同時に形成することができる。また、両ＩＧＢＴのゲート電極２０４，２４４も同時に形成することができる。また、両ＩＧＢＴの第１の層間絶縁膜２０５，２４５も同時に形成することができる。

上述した実施の形態３によれば、ｎ−ＴＬ−ＩＧＢＴ／Ｃ２００およびｐ−ＴＬ−ＩＧＢＴ／Ｃ２４０が、それぞれトレンチ２０２，２４２内にゲート電極２０４，２４４を有し、トレンチ２０２，２４２の側壁または底面の付近に電流経路を有するので、高集積化することができるとともに、ＴＬＰＭやプレーナ型の横型ＩＧＢＴよりもオン抵抗を低くすることができる。また、実施の形態３によれば、ｎ−ＴＬ−ＩＧＢＴ／Ｃ２００およびｐ−ＴＬ−ＩＧＢＴ／Ｃ２４０がＳＯＩ基板１００上に形成されているので、基板電流を解消してスイッチングロスの低減と高速化を実現することができる。さらに、実施の形態３によれば、ｎ−ＴＬ−ＩＧＢＴ／Ｃ２００とｐ−ＴＬ−ＩＧＢＴ／Ｃ２４０とがトレンチ分離領域１０５により誘電体分離されているので、両ＩＧＢＴの相互作用によるラッチアップを防止することができる。

なお、ｐ−ＴＬ−ＩＧＢＴ／Ｃ２４０の素子形成領域１３４にｎ^lang=EN-US>-ウェル領域１３５を設けない構成としてもよい。その場合には、ｎベース領域２５０の不純物濃度を最適化することによって、パンチスルーを防ぐことができる。また、トレンチ２０２，２４２の底面にｎ^lang=EN-US>+バッファ領域２１５およびｐ⁺バッファ領域２５５の両方を設けない、トレンチ２０２の底面にｎ^lang=EN-US>+バッファ領域２１５を設けない、またはトレンチ２４２の底面にｐ⁺バッファ領域２５５を設けない構成としてもよい。その場合には、製造工程を簡略化することができるだけでなく、バッファ領域のない素子のｎ^lang=EN-US>-ドリフト領域２０８またはｐ^-ドリフト領域２４８の不純物濃度を最適化することによって、高いキャリア注入効率が得られるので、高耐圧で、かつ低オン抵抗であるという特性が得られる。
実施の形態４．
図１６および図１７は、本発明の実施の形態４にかかる半導体装置の構成を示す断面図であり、トレンチの長手方向の異なる位置での断面構成を示している。実施の形態４の半導体装置は、ＳＯＩ基板に、トレンチ底面にエミッタコンタクトを設けたｎチャネルＴＬ−ＩＧＢＴ／Ｅ（以下、ｎ−ＴＬ−ＩＧＢＴ／Ｅとする）と、トレンチ底面にエミッタコンタクトを設けたｐチャネルＴＬ−ＩＧＢＴ／Ｅ（以下、ｐ−ＴＬ−ＩＧＢＴ／Ｅとする）を集積したものである。

図１６および図１７に示すように、ＳＯＩ基板１００がトレンチ分離領域１０５によって複数の島状の第１および第２の素子形成領域１２４，１３４に分割されているのは、実施の形態３と同様である。実施の形態４では、第１の素子形成領域１２４には、たとえば実施の形態２のＴＬ−ＩＧＢＴ／Ｅ（ｎ−ＴＬ−ＩＧＢＴ／Ｅ）３００が形成されている。一方、第２の素子形成領域１３４では、ｐ^lang=EN-US>-半導体層１０１にｎ^-ウェル領域１３５が形成されており、このｎ^lang=EN-US>-ウェル領域１３５内にたとえば実施の形態２のｎ−ＴＬ−ＩＧＢＴ／Ｅと同様の構成のｐ−ＴＬ−ＩＧＢＴ／Ｅ３４０が形成されている。
ｐ−ＴＬ−ＩＧＢＴ／Ｅ３４０は、ｎ^lang=EN-US>-ウェル領域１３５に形成されたトレンチ３４２、ゲート絶縁膜３４３、ゲート電極３４４、第１の層間絶縁膜３４５、埋め込み電極３４６、第２の層間絶縁膜３４７、ｐ^lang=EN-US>-ドリフト領域３４８、ｐ⁺バッファ領域３５５、ｎ^lang=EN-US>+コレクタ領域３４９、ｎベース領域３５０、ｐ⁺エミッタ領域３５１、ｎ^lang=EN-US>+プラグ領域３５２、コレクタ電極３５３、エミッタ電極３５４、第３の層間絶縁膜１０９およびパッシベーション膜１１０を備えている。

ｐ−ＴＬ−ＩＧＢＴ／Ｅ３４０の構成についての説明は、実施の形態２のＴＬ−ＩＧＢＴ／Ｅ３００の説明において、構成要件を次のように読み替えるものとする。すなわち、トレンチ３０２、ゲート絶縁膜３０３、ゲート電極３０４、第１の層間絶縁膜３０５、埋め込み電極３０６、第２の層間絶縁膜３０７、ｎ^lang=EN-US>-ドリフト領域３０８、ｎ⁺バッファ領域３１５、ｐ^lang=EN-US>+コレクタ領域３０９、ｐベース領域３１０、ｎ⁺エミッタ領域３１１、ｐ^lang=EN-US>+プラグ領域３１２、コレクタ電極３１３およびエミッタ電極３１４を、それぞれとレンチ３４２、ゲート絶縁膜３４３、ゲート電極３４４、第１の層間絶縁膜３４５、埋め込み電極３４６、第２の層間絶縁膜３４７、ｐ^lang=EN-US>-ドリフト領域３４８、ｐ⁺バッファ領域３５５、ｎ^lang=EN-US>+コレクタ領域３４９、ｎベース領域３５０、ｐ⁺エミッタ領域３５１、ｎ^lang=EN-US>+プラグ領域３５２、コレクタ電極３５３およびエミッタ電極３５４と読み替えるものとする。また、ｐ^lang=EN-US>-半導体層１０１をｎ^-ウェル領域１３５と読み替えるものとする。

ｎ−ＴＬ−ＩＧＢＴ／Ｅ３００の構成については、実施の形態２で説明したとおりであるので、ここでは省略する。なお、基板表面の酸化膜１１１、第３の層間絶縁膜１０９およびパッシベーション膜１１０は、ｐ−ＴＬ−ＩＧＢＴ／Ｅ３４０とｎ−ＴＬ−ＩＧＢＴ／Ｅ３００とで共通である。
つぎに、上述した構成のｎ−ＴＬ−ＩＧＢＴ／Ｅ３００とｐ−ＴＬ−ＩＧＢＴ／Ｅ３４０を集積した半導体装置の製造プロセスについて説明する。まず、ＳＯＩ基板１００にトレンチ分離領域１０５を形成して複数の第１および第２の素子形成領域１２４，１３４を設け、第２の素子形成領域１３４にｎ^lang=EN-US>-ウェル領域１３５を形成するのは、実施の形態３と同様である。ｎ^-ウェル領域１３５を設ける理由は、ｐ−ＴＬ−ＩＧＢＴ／Ｅ３４０でのパンチスルーを防止するためである。

しかる後、第１の素子形成領域１２４においては、ｎ−ＴＬ−ＩＧＢＴ／Ｅ３００を形成する。ｎ−ＴＬ−ＩＧＢＴ／Ｅ３００を形成するプロセスについては、実施の形態２で説明したとおりであるので、ここでは省略する。第２の素子形成領域１３４では、実施の形態２のＴＬ−ＩＧＢＴ／Ｅ３００を形成するプロセスと同様のプロセスにしたがって、ｐ−ＴＬ−ＩＧＢＴ／Ｅ３４０を形成する。ただし、ｐ−ＴＬ−ＩＧＢＴ／Ｅ３４０の製造プロセスについては、実施の形態２のＴＬ−ＩＧＢＴ／Ｅ３００の製造プロセスの説明を、各構成要素を上述したように読み替え、さらに導電型のｐをｎに、またｎをｐに入れ替えて読むものとする。
ｎ−ＴＬ−ＩＧＢＴ／Ｅ３００とｐ−ＴＬ−ＩＧＢＴ／Ｅ３４０を製造するにあたって、両ＩＧＢＴのゲート絶縁膜３０３，３４３を同時に形成することができる。また、両ＩＧＢＴの第２の層間絶縁膜３０７，３４７も同時に形成することができる。また、両ＩＧＢＴのゲート電極３０４，３４４も同時に形成することができる。また、両ＩＧＢＴの第１の層間絶縁膜３０５，３４５も同時に形成することができる。

上述した実施の形態４によれば、ｎ−ＴＬ−ＩＧＢＴ／Ｅ３００およびｐ−ＴＬ−ＩＧＢＴ／Ｅ３４０が、それぞれトレンチ３０２，３４２内にゲート電極３０４，３４４を有し、トレンチ３０２，３４２の側壁または底面の付近に電流経路を有するので、高集積化することができるとともに、ＴＬＰＭやプレーナ型の横型ＩＧＢＴよりもオン抵抗を低くすることができる。また、実施の形態４によれば、ｎ−ＴＬ−ＩＧＢＴ／Ｅ３００およびｐ−ＴＬ−ＩＧＢＴ／Ｅ３４０がＳＯＩ基板１００上に形成されているので、基板電流を解消してスイッチングロスの低減と高速化を実現することができる。
さらに、実施の形態４によれば、ｎ−ＴＬ−ＩＧＢＴ／Ｅ３００とｐ−ＴＬ−ＩＧＢＴ／Ｅ３４０とがトレンチ分離領域１０５により誘電体分離されているので、両ＩＧＢＴの相互作用によるラッチアップを防止することができる。さらにまた、実施の形態４によれば、実施の形態２の半導体装置よりもゲート−コレクタ間の寄生容量が小さくなるので、より優れたスイッチング特性が得られる。

なお、ｐ−ＴＬ−ＩＧＢＴ／Ｅ３４０の素子形成領域１３４にｎ^lang=EN-US>-ウェル領域１３５を設けない構成としてもよい。その場合には、ｎベース領域３５０の不純物濃度を最適化することによって、パンチスルーを防ぐことができる。また、トレンチ３０２，３４２の外側にｎ^lang=EN-US>+バッファ領域３１５およびｐ⁺バッファ領域３５５の両方を設けない、トレンチ３０２の外側にｎ^lang=EN-US>+バッファ領域３１５を設けない、またはトレンチ３４２の外側にｐ⁺バッファ領域３５５を設けない構成としてもよい。その場合には、製造工程を簡略化することができるだけでなく、バッファ領域のない素子のｎ^lang=EN-US>-ドリフト領域３０８またはｐ^-ドリフト領域３４８の不純物濃度を最適化することによって、高いキャリア注入効率が得られるので、高耐圧で、かつ低オン抵抗であるという特性が得られる。
実施の形態５．
図１８および図１９は、本発明の実施の形態５にかかる半導体装置の構成を示す断面図であり、トレンチの長手方向の異なる位置での断面構成を示している。実施の形態５の半導体装置は、ＳＯＩ基板に、トレンチ底面にコレクタコンタクトを設けたｎ−ＴＬ−ＩＧＢＴ／Ｃと、トレンチ底面にエミッタコンタクトを設けたｐ−ＴＬ−ＩＧＢＴ／Ｅを集積したものである。

図１８および図１９に示すように、ＳＯＩ基板１００がトレンチ分離領域１０５によって複数の島状の第１および第２の素子形成領域１２４，１３４に分割されているのは、実施の形態３と同様である。実施の形態５では、第１の素子形成領域１２４には、たとえば実施の形態１のＴＬ−ＩＧＢＴ／Ｃ２００（ｎ−ＴＬ−ＩＧＢＴ／Ｃ）２００が形成されている。一方、第２の素子形成領域１３４では、ｐ^lang=EN-US>-半導体層１０１に設けられたｎ^-ウェル領域１３５内にたとえば実施の形態４のｐ−ＴＬ−ＩＧＢＴ／Ｅ３４０が形成されている。基板表面の酸化膜１１１、第３の層間絶縁膜１０９およびパッシベーション膜１１０は、ｎ−ＴＬ−ＩＧＢＴ／Ｃ２００とｐ−ＴＬ−ＩＧＢＴ／Ｅ３４０とで共通である。
ｎ−ＴＬ−ＩＧＢＴ／Ｃ２００の構成および製造プロセスについては、実施の形態１で説明したとおりであるので、ここでは省略する。また、ｐ−ＴＬ−ＩＧＢＴ／Ｅ３４０の構成および製造プロセスについては、実施の形態４において説明したように、実施の形態２のＴＬ−ＩＧＢＴ／Ｅ３００に関する説明において構成要素を読み替えたとおりであるので、ここでは省略する。

上述した実施の形態５によれば、ｎ−ＴＬ−ＩＧＢＴ／Ｃ２００およびｐ−ＴＬ−ＩＧＢＴ／Ｅ３４０が、それぞれトレンチ内にゲート電極を有し、トレンチの側壁または底面の付近に電流経路を有するので、高集積化することができるとともに、ＴＬＰＭやプレーナ型の横型ＩＧＢＴよりもオン抵抗を低くすることができる。また、実施の形態５によれば、ｎ−ＴＬ−ＩＧＢＴ／Ｃ２００およびｐ−ＴＬ−ＩＧＢＴ／Ｅ３４０がＳＯＩ基板１００上に形成されているので、基板電流を解消してスイッチングロスの低減と高速化を実現することができる。
さらに、実施の形態５によれば、ｎ−ＴＬ−ＩＧＢＴ／Ｃ２００とｐ−ＴＬ−ＩＧＢＴ／Ｅ３４０とがトレンチ分離領域１０５により誘電体分離されているので、両ＩＧＢＴの相互作用によるラッチアップを防止することができる。さらにまた、実施の形態５によれば、相対的に低速スイッチング特性を有するｎ−ＴＬ−ＩＧＢＴ／Ｃ２００と、相対的に高速スイッチング特性を有するｐ−ＴＬ−ＩＧＢＴ／Ｅ３４０が集積されているので、ワイヤボンディングを施さずに低速と高速の両方の用途に合ったパワーＩＣを作製することができる。したがって、部品点数を削減することができ、信頼性が向上する。

なお、ｐ−ＴＬ−ＩＧＢＴ／Ｅ３４０の素子形成領域１３４にｎ^lang=EN-US>-ウェル領域１３５を設けない構成としてもよい。その場合には、ｎベース領域３５０の不純物濃度を最適化することによって、パンチスルーを防ぐことができる。また、ｎ^lang=EN-US>+バッファ領域２１５およびｐ⁺バッファ領域３５５の一方または両方を設けない構成としてもよい。その場合には、製造工程を簡略化することができるだけでなく、バッファ領域のない素子のｎ^lang=EN-US>-ドリフト領域またはｐ^-ドリフト領域の不純物濃度を最適化することによって、高いキャリア注入効率が得られるので、高耐圧で、かつ低オン抵抗であるという特性が得られる。
また、ｐ−ＴＬ−ＩＧＢＴ／Ｃとｎ−ＴＬ−ＩＧＢＴ／Ｅを集積してもよいし、ｎ−ＴＬ−ＩＧＢＴ／Ｃとｎ−ＴＬ−ＩＧＢＴ／Ｅ、あるいはｐ−ＴＬ−ＩＧＢＴ／Ｃとｐ−ＴＬ−ＩＧＢＴ／Ｅを集積してもよい。
実施の形態６．
図２０は、本発明の実施の形態６にかかる半導体装置の構成を示す断面図である。実施の形態６の半導体装置は、ＳＯＩ基板に、トレンチ底面にコレクタコンタクトを設けたＴＬ−ＩＧＢＴ／Ｃと、このＴＬ−ＩＧＢＴ／Ｃを制御するＣＭＯＳデバイスを集積したものである。

図２０に示すように、ＳＯＩ基板１００がトレンチ分離領域１０５によって複数の島状の第１および第２の素子形成領域１４４，１５４に分割されているのは、実施の形態３と同様である。実施の形態６では、第１の素子形成領域１４４には、たとえば実施の形態１のＴＬ−ＩＧＢＴ／Ｃ２００が形成されている。一方、第２の素子形成領域１５４では、ＣＭＯＳデバイスとしてプレーナ型のｐチャネルＭＯＳＦＥＴ（以下、ＰＭＯＳとする）４００およびｎチャネルＭＯＳＦＥＴ（以下、ＮＭＯＳとする）５００が形成されている。
基板表面の酸化膜１１１、第３の層間絶縁膜１０９およびパッシベーション膜１１０は、ＴＬ−ＩＧＢＴ／Ｃ２００、ＰＭＯＳ４００およびＮＭＯＳ５００で共通である。第２の素子形成領域１５４において、ＰＭＯＳ４００とＮＭＯＳ５００はＬＯＣＯＳ（lang=EN-US>local oxidation of silicon）によって設けられた選択酸化膜１６０により素子分離されている。

ＰＭＯＳ４００は、ｐ^lang=EN-US>-半導体層１０１に設けられたｎ^-ウェル領域１５５内に形成されている。ｐ^lang=EN-US>+ソース領域４０１およびｐ⁺ドレイン領域４０２は、ｎ^lang=EN-US>-ウェル領域１５５の表面層において、チャネルが形成される領域（以下、チャネル領域とする）を挟んで離れて形成されている。
チャネル領域上には、ゲート絶縁膜４０３を介してゲート電極４０４が形成されている。ソース電極４０５は、第３の層間絶縁膜１０９および基板表面の酸化膜１１１を貫通してｐ^lang=EN-US>+ソース領域４０１に電気的に接続している。ドレイン電極４０６は、第３の層間絶縁膜１０９および基板表面の酸化膜１１１を貫通してｐ^lang=EN-US>+ドレイン領域４０２に電気的に接続している。
ＮＭＯＳ５００は、ｐ^lang=EN-US>-半導体層１０１に設けられたｐ^-ウェル領域１５６内に形成されている。ｎ^lang=EN-US>+ソース領域５０１およびｎ⁺ドレイン領域５０２は、ｐ^lang=EN-US>-ウェル領域１５６の表面層において、チャネル領域を挟んで離れて形成されている。

チャネル領域上には、ゲート絶縁膜５０３を介してゲート電極５０４が形成されている。ソース電極５０５は、第３の層間絶縁膜１０９および基板表面の酸化膜１１１を貫通してｎ^lang=EN-US>+ソース領域５０１に電気的に接続している。ドレイン電極５０６は、第３の層間絶縁膜１０９および基板表面の酸化膜１１１を貫通してｎ^lang=EN-US>+ドレイン領域５０２に電気的に接続している。ＴＬ−ＩＧＢＴ／Ｃ２００の構成については、実施の形態１で説明したとおりであるので、ここでは省略する。
つぎに、上述した構成のＴＬ−ＩＧＢＴ／Ｃ２００とＰＭＯＳ４００とＮＭＯＳ５００を集積した半導体装置の製造プロセスについて説明する。図２１〜図２４は、この半導体装置の製造途中の状態を示す断面図である。まず、図２１に示すように、ＳＯＩ基板１００にトレンチ分離領域１０５を形成して複数の第１および第２の素子形成領域１４４，１５４を設ける。ついで、第２の素子形成領域１５４にｎ^lang=EN-US>-ウェル領域１５５とｐ^-ウェル領域１５６を形成する。

ついで、実施の形態１と同様にして、第１の素子形成領域１４４において、１段目のトレンチの形成、窒化膜１２１による２段目トレンチエッチング用マスクの形成、２段目トレンチの形成によるトレンチ２０２の形成、ｎ^lang=EN-US>-ドリフト領域２０８の形成、および２段目トレンチ内壁の酸化膜除去を順次おこなう。ここまでの状態が図２１に示されている。
ついで、図２２に示すように、トレンチ２０２の下半部に第２の層間絶縁膜２０７を形成し、第２の素子形成領域１５４に選択酸化膜１６０を形成する。そして、窒化膜１２１およびトレンチ２０２の側壁の薄い酸化膜を除去した後、ゲート酸化をおこない、ＴＬ−ＩＧＢＴ／Ｃ２００のゲート絶縁膜２０３、ＰＭＯＳ４００のゲート絶縁膜４０３およびＮＭＯＳ５００のゲート絶縁膜５０３を形成する。ここまでの状態が図２２に示されている。

ついで、図２３に示すように、ＴＬ−ＩＧＢＴ／Ｃ２００のゲート電極２０４、ＰＭＯＳ４００のゲート電極４０４およびＮＭＯＳ５００のゲート電極５０４を形成する。そして、ＴＬ−ＩＧＢＴ／Ｃ２００のｐベース領域２１０、ｎ^lang=EN-US>+エミッタ領域２１１およびｐ⁺プラグ領域２１２を形成する。その後、トレンチ２０２の内側に第１の層間絶縁膜２０５を形成する。
ついで、トレンチ２０２の底面から不純物を導入してｎ^lang=EN-US>+バッファ領域２１５およびｐ⁺コレクタ領域２０９を形成する。また、ＰＭＯＳ４００のｐ^lang=EN-US>+ソース領域４０１およびｐ⁺ドレイン領域４０２を形成し、ＮＭＯＳ５００のｎ^lang=EN-US>+ソース領域５０１およびｎ⁺ドレイン領域５０２を形成する。ここまでの状態が図２３に示されている。

ついで、図２４に示すように、トレンチ２０２内を埋め込み電極２０６で埋め、エッチバックしてＳＯＩ基板１００の表面を平坦化する。そして、第３の層間絶縁膜１０９を積層する。ここまでの状態が図２４に示されている。ついで、第３の層間絶縁膜１０９にコンタクトホールを開口し、ＴＬ−ＩＧＢＴ／Ｃ２００のコレクタ電極２１３とエミッタ電極２１４、ＰＭＯＳ４００のソース電極４０５とドレイン電極４０６、およびＮＭＯＳ５００のソース電極５０５とドレイン電極５０６をそれぞれ形成する。最後に、パッシベーション膜１１０を積層し、図２０に示す構成の半導体装置が完成する。
上述した実施の形態６によれば、ＴＬ−ＩＧＢＴ／Ｃ２００が、トレンチ２０２内にゲート電極２０４を有し、トレンチ２０２の側壁または底面の付近に電流経路を有するので、高集積化することができるとともに、ＴＬＰＭやプレーナ型の横型ＩＧＢＴよりもオン抵抗を低くすることができる。また、実施の形態６によれば、ＴＬ−ＩＧＢＴ／Ｃ２００がＳＯＩ基板１００上に形成されているので、基板電流を解消してスイッチングロスの低減と高速化を実現することができる。さらに、実施の形態６によれば、ＴＬ−ＩＧＢＴ／Ｃ２００とＣＭＯＳデバイスとがトレンチ分離領域１０５により誘電体分離されているので、ＴＬ−ＩＧＢＴ／Ｃ２００とＣＭＯＳデバイスとの相互作用によるラッチアップを防止することができる。

なお、上述した他の実施形態と同様に、ＴＬ−ＩＧＢＴ／Ｃ２００にｎ^lang=EN-US>+バッファ領域２１５を設けない構成としてもよい。また、図２５に示す半導体装置のように、ＰＭＯＳ４００とＮＭＯＳ５００とを、接合分離ではなく、トレンチ分離領域１０５によって誘電体分離した構成としてもよい。そうすれば、ＣＭＯＳ部の寄生サイリスタによるラッチアップを防ぐことができる。
また、ｐ−ＴＬ−ＩＧＢＴ／Ｃ、ｎ−ＴＬ−ＩＧＢＴ／Ｅまたはｐ−ＴＬ−ＩＧＢＴ／ＥをＣＭＯＳデバイスと集積してもよいし、ｎ−ＴＬ−ＩＧＢＴ／Ｃ、ｐ−ＴＬ−ＩＧＢＴ／Ｃ、ｎ−ＴＬ−ＩＧＢＴ／Ｅおよびｐ−ＴＬ−ＩＧＢＴ／Ｅのうちの２以上のデバイスとＣＭＯＳデバイスを集積してもよい。また、これらのＩＧＢＴデバイスを、ＣＭＯＳデバイスに限らず、ＰＭＯＳのみ、またはＮＭＯＳのみと集積してもよい。
実施の形態７．
図２６および図２７は、本発明の実施の形態７にかかる半導体装置の構成を示す断面図であり、トレンチの長手方向の異なる位置での断面構成を示している。実施の形態７の半導体装置は、ＳＯＩ基板に、トレンチ底面にエミッタコンタクトを設けたＴＬ−ＩＧＢＴ／Ｅと、このＴＬ−ＩＧＢＴ／Ｅを制御するＣＭＯＳデバイスを集積したものである。

図２６および図２７に示すように、ＳＯＩ基板１００がトレンチ分離領域１０５によって複数の島状の第１および第２の素子形成領域１４４，１５４に分割されているのは、実施の形態３と同様である。実施の形態７では、第１の素子形成領域１４４には、たとえば実施の形態２のＴＬ−ＩＧＢＴ／Ｅ３００が形成されている。一方、第２の素子形成領域１５４では、ＣＭＯＳデバイスとしてＰＭＯＳ４００およびＮＭＯＳ５００が形成されている。
基板表面の酸化膜１１１、第３の層間絶縁膜１０９およびパッシベーション膜１１０は、ＴＬ−ＩＧＢＴ／Ｅ３００、ＰＭＯＳ４００およびＮＭＯＳ５００で共通である。第２の素子形成領域１５４において、ＰＭＯＳ４００とＮＭＯＳ５００は選択酸化膜１６０により素子分離されている。

ＴＬ−ＩＧＢＴ／Ｅ３００の構成については、実施の形態２で説明したとおりである。また、ＰＭＯＳ４００およびＮＭＯＳ５００の構成については、実施の形態６で説明したとおりである。したがって、これらの構成については、説明を省略する。
つぎに、上述した構成のＴＬ−ＩＧＢＴ／Ｅ３００とＰＭＯＳ４００とＮＭＯＳ５００を集積した半導体装置の製造プロセスについて説明する。図２８〜図３３は、この半導体装置の製造途中の状態を示す断面図である。ただし、図２８と図２９に示す断面構成は、図２６の断面位置と図２７の断面位置とで共通である。また、図３０と図３１は、同じタイミングにおける断面構成を示しており、図３０は図２６と同じ断面位置の構成であり、図３１は図２７と同じ断面位置の構成である。図３２および図３３も同様であり、図３２は図２６と同じ断面位置の構成であり、図３３は図２７と同じ断面位置の構成である。

まず、図２８に示すように、ＳＯＩ基板１００にトレンチ分離領域１０５を形成して複数の第１および第２の素子形成領域１４４，１５４を設ける。ついで、第２の素子形成領域１５４にｎ^lang=EN-US>-ウェル領域１５５とｐ^-ウェル領域１５６を形成する。ついで、実施の形態２と同様にして、第１の素子形成領域１４４において、１段目のトレンチの形成、ｎ^lang=EN-US>-ドリフト領域３０８の形成、第２の層間絶縁膜３０７の形成、２段目トレンチの形成によるトレンチ３０２の形成、および２段目トレンチ内壁の酸化膜除去を順次おこなう。ここまでの状態が図２８に示されている。
ついで、図２９に示すように、第２の素子形成領域１５４に選択酸化膜１６０を形成する。そして、ゲート酸化をおこない、ＴＬ−ＩＧＢＴ／Ｅ３００のゲート絶縁膜３０３、ＰＭＯＳ４００のゲート絶縁膜４０３およびＮＭＯＳ５００のゲート絶縁膜５０３を形成する。ここまでの状態が図２９に示されている。ついで、図３０および図３１に示すように、ＴＬ−ＩＧＢＴ／Ｅ３００のゲート電極３０４、ＰＭＯＳ４００のゲート電極４０４およびＮＭＯＳ５００のゲート電極５０４を形成する。

そして、ＴＬ−ＩＧＢＴ／Ｅ３００のｐベース領域３１０、ｎ^lang=EN-US>+エミッタ領域３１１およびｐ⁺プラグ領域３１２を形成する。その後、トレンチ３０２の内側に第１の層間絶縁膜３０５を形成する。ついで、ＰＭＯＳ４００のｐ^lang=EN-US>+ソース領域４０１およびｐ⁺ドレイン領域４０２を形成し、ＮＭＯＳ５００のｎ^lang=EN-US>+ソース領域５０１およびｎ⁺ドレイン領域５０２を形成する。ここまでの状態が図３０および図３１に示されている。
ついで、図３２および図３３に示すように、トレンチ３０２内を埋め込み電極３０６で埋め、エッチバックしてＳＯＩ基板１００の表面を平坦化する。そして、第３の層間絶縁膜１０９を積層する。ここまでの状態が図３２および図３３に示されている。ついで、第３の層間絶縁膜１０９にコンタクトホールを開口し、ＴＬ−ＩＧＢＴ／Ｅ３００のｎ^lang=EN-US>+バッファ領域３１５とｐ⁺コレクタ領域３０９を順に形成する。

その後、ＴＬ−ＩＧＢＴ／Ｅ３００のコレクタ電極３１３とエミッタ電極３１４、ＰＭＯＳ４００のソース電極４０５とドレイン電極４０６、およびＮＭＯＳ５００のソース電極５０５とドレイン電極５０６をそれぞれ形成する。最後に、パッシベーション膜１１０を積層し、図２６および図２７に示す構成の半導体装置が完成する。
上述した実施の形態７によれば、ＴＬ−ＩＧＢＴ／Ｅ３００が、トレンチ３０２内にゲート電極３０４を有し、トレンチ３０２の側壁または底面の付近に電流経路を有するので、高集積化することができるとともに、ＴＬＰＭやプレーナ型の横型ＩＧＢＴよりもオン抵抗を低くすることができる。また、実施の形態７によれば、ＴＬ−ＩＧＢＴ／Ｅ３００がＳＯＩ基板１００上に形成されているので、基板電流を解消してスイッチングロスの低減と高速化を実現することができる。さらに、実施の形態７によれば、ＴＬ−ＩＧＢＴ／Ｅ３００とＣＭＯＳデバイスとがトレンチ分離領域１０５により誘電体分離されているので、ＴＬ−ＩＧＢＴ／Ｅ３００とＣＭＯＳデバイスとの相互作用によるラッチアップを防止することができる。

なお、上述した他の実施形態と同様に、ＴＬ−ＩＧＢＴ／Ｅ３００にｎ^lang=EN-US>+バッファ領域３１５を設けない構成としてもよい。また、図３４および図３５に示す半導体装置のように、ＰＭＯＳ４００とＮＭＯＳ５００とを、接合分離ではなく、トレンチ分離領域１０５によって誘電体分離した構成としてもよい。そうすれば、ＣＭＯＳ部の寄生サイリスタによるラッチアップを防ぐことができる。なお、図３４は図２６に相当する断面位置の構成であり、図３５は図２７に相当する断面位置の構成である。
以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。たとえば、上述した各実施の形態では、第１導電型をｐ型とし、第２導電型をｎ型としたが、本発明はその逆の導電型でも成り立つ。

本発明の実施の形態１にかかる半導体装置の構成を示す断面図である。 本発明の実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 本発明の実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 本発明の実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 本発明の実施の形態１にかかる半導体装置の他の構成を示す断面図である。 本発明の実施の形態２にかかる半導体装置の構成を示す断面図である。 本発明の実施の形態２にかかる半導体装置の構成を示す断面図である。 本発明の実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 本発明の実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 本発明の実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 本発明の実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 本発明の実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 本発明の実施の形態２にかかる半導体装置の他の構成を示す断面図である。 本発明の実施の形態２にかかる半導体装置の他の構成を示す断面図である。 本発明の実施の形態３にかかる半導体装置の構成を示す断面図である。 本発明の実施の形態４にかかる半導体装置の構成を示す断面図である。 本発明の実施の形態４にかかる半導体装置の構成を示す断面図である。 本発明の実施の形態５にかかる半導体装置の構成を示す断面図である。 本発明の実施の形態５にかかる半導体装置の構成を示す断面図である。 本発明の実施の形態６にかかる半導体装置の構成を示す断面図である。 本発明の実施の形態６にかかる半導体装置の製造途中の状態を示す断面図である。 本発明の実施の形態６にかかる半導体装置の製造途中の状態を示す断面図である。 本発明の実施の形態６にかかる半導体装置の製造途中の状態を示す断面図である。 本発明の実施の形態６にかかる半導体装置の製造途中の状態を示す断面図である。 本発明の実施の形態６にかかる半導体装置の他の構成を示す断面図である。 本発明の実施の形態７にかかる半導体装置の構成を示す断面図である。 本発明の実施の形態７にかかる半導体装置の構成を示す断面図である。 本発明の実施の形態７にかかる半導体装置の製造途中の状態を示す断面図である。 本発明の実施の形態７にかかる半導体装置の製造途中の状態を示す断面図である。 本発明の実施の形態７にかかる半導体装置の製造途中の状態を示す断面図である。 本発明の実施の形態７にかかる半導体装置の製造途中の状態を示す断面図である。 本発明の実施の形態７にかかる半導体装置の製造途中の状態を示す断面図である。 本発明の実施の形態７にかかる半導体装置の製造途中の状態を示す断面図である。 本発明の実施の形態７にかかる半導体装置の他の構成を示す断面図である。 本発明の実施の形態７にかかる半導体装置の他の構成を示す断面図である。 従来のＴＬＰＭ／Ｄの構成を示す断面図である。 従来のＴＬＰＭ／Ｓの構成を示す断面図である。 従来のプレーナ型の横型ＩＧＢＴの構成を示す断面図である。

符号の説明

１０１ 単結晶シリコン半導体層
１０３ 絶縁層（酸化膜）
１０４，１１４，１２４，１４４，１３４，１５４ 素子形成領域
１０５ トレンチ分離領域
１０６ 分離溝
１０７ 絶縁膜
１０８ 導電体（ポリシリコン）
２００，２３０，２４０ 半導体装置（ＴＬ−ＩＧＢＴ／Ｃ）
２０２，２４２，３０２，３４２ トレンチ
２０３，２４３，３０３，３４３ ゲート絶縁膜
２０４，２４４，３０４，３４４ ゲート電極
２０５，２４５，３０５，３４５ 第１の層間絶縁膜
２０６，２４６，３０６，３４６ 埋め込み電極
２０７，２４７，３０７，３４７ 第２の層間絶縁膜
２０８，２４８，３０８，３４８ ドリフト領域
２０９，２４９，３０９，３４９ コレクタ領域
２１０，２５０，３１０，３５０ ベース領域
２１１，２５１，３１１，３５１ エミッタ領域
２１３，２５３，３１３，３５３ コレクタ電極
２１４，２５４，３１４，３５４ エミッタ電極
２１５，２５５，３１５，３５５ バッファ領域
３００，３３０，３４０ 半導体装置（ＴＬ−ＩＧＢＴ／Ｅ）
４００ ｐチャネルＭＯＳＦＥＴ
５００ ｎチャネルＭＯＳＦＥＴ

Claims (17)

1. 半導体層に形成されたトレンチの底面の下側に設けられた第１導電型のコレクタ領域と、
   前記半導体層の表面層において前記トレンチの外側に設けられた第２導電型のエミッタ領域と、
   前記エミッタ領域と前記コレクタ領域との間に設けられた第１導電型のベース領域と、
   前記ベース領域と前記コレクタ領域との間に設けられた第２導電型のドリフト領域と、
   前記トレンチの内側に設けられたゲート絶縁膜と、
   前記ゲート絶縁膜の内側に設けられたゲート電極と、
   前記ゲート電極の内側に設けられた層間絶縁膜と、
   前記層間絶縁膜の内側に設けられ、前記トレンチの底面で前記コレクタ領域に電気的に接続する埋め込み電極と、
   前記埋め込み電極に電気的に接続するコレクタ電極と、
   前記エミッタ領域と前記ベース領域の両方に電気的に接続するエミッタ電極と、
   を具備することを特徴とする半導体装置。
2. さらに、前記トレンチの下半部に前記ゲート絶縁膜よりも厚い絶縁膜を有することを特徴とする請求項１に記載の半導体装置。
3. さらに、前記コレクタ領域を囲む第２導電型のバッファ領域を有することを特徴とする請求項１または２に記載の半導体装置。
4. 前記半導体層を貫通する分離溝内面に絶縁膜が形成されたトレンチ分離領域によって周囲から絶縁された素子形成領域内に形成されていることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
5. 前記半導体層は、絶縁層上に積層されたシリコン半導体でできていることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
6. 半導体層に形成されたトレンチの底面の下側に設けられた第２導電型のエミッタ領域と、
   前記半導体層の表面層において前記トレンチの外側に設けられた第１導電型のコレクタ領域と、
   前記エミッタ領域と前記コレクタ領域との間に設けられた第１導電型のベース領域と、
   前記ベース領域と前記コレクタ領域との間に設けられた第２導電型のドリフト領域と、
   前記トレンチの内側に設けられたゲート絶縁膜と、
   前記ゲート絶縁膜の内側に設けられたゲート電極と、
   前記ゲート電極の内側に設けられた層間絶縁膜と、
   前記層間絶縁膜の内側に設けられ、前記トレンチの底面で前記エミッタ領域に電気的に接続する埋め込み電極と、
   前記埋め込み電極に電気的に接続するエミッタ電極と、
   前記コレクタ領域に電気的に接続するコレクタ電極と、
   を具備することを特徴とする半導体装置。
7. さらに、前記トレンチの上半部に前記ゲート絶縁膜よりも厚い絶縁膜を有することを特徴とする請求項６に記載の半導体装置。
8. さらに、前記コレクタ領域を囲む第２導電型のバッファ領域を有することを特徴とする請求項６または７に記載の半導体装置。
9. 前記半導体層を貫通する分離溝内面に絶縁膜が形成されたトレンチ分離領域によって周囲から絶縁された素子形成領域内に形成されていることを特徴とする請求項６〜８のいずれか一つに記載の半導体装置。
10. 前記半導体層は、絶縁層上に積層されたシリコン半導体でできていることを特徴とする請求項６〜９のいずれか一つに記載の半導体装置。
11. 絶縁層上に積層されたシリコン半導体層が、前記半導体層を貫通する分離溝内面に絶縁膜が形成されたトレンチ分離領域による誘電体分離によって複数の素子形成領域に分割されており、
    前記複数の素子形成領域のうちの第１の素子形成領域には、前記請求項１〜３のいずれか一つに記載の半導体装置が形成され、
    前記複数の素子形成領域のうちの第２の素子形成領域には、前記請求項１〜３のいずれか一つに記載の半導体装置で、かつ前記第１の素子形成領域に形成された半導体装置とは導電型が異なる半導体装置が形成されていることを特徴とする半導体装置。
12. 絶縁層上に積層されたシリコン半導体層が、前記半導体層を貫通する分離溝内面に絶縁膜が形成されたトレンチ分離領域によって複数の素子形成領域に誘電体分離されており、
    第１の素子形成領域には、前記請求項１〜３のいずれか一つに記載の半導体装置が形成され、
    第２の素子形成領域には、前記請求項６〜８のいずれか一つに記載の半導体装置で、かつ前記第１の素子形成領域に形成された半導体装置と同じ導電型の半導体装置が形成されていることを特徴とする半導体装置。
13. 絶縁層上に積層されたシリコン半導体層が、前記半導体層を貫通する分離溝内面に絶縁膜が形成されたトレンチ分離領域によって複数の素子形成領域に誘電体分離されており、
    第１の素子形成領域には、前記請求項１〜３のいずれか一つに記載の半導体装置が形成され、
    第２の素子形成領域には、前記請求項６〜８のいずれか一つに記載の半導体装置で、かつ前記第１の素子形成領域に形成された半導体装置とは導電型が異なる半導体装置が形成されていることを特徴とする半導体装置。
14. 絶縁層上に積層されたシリコン半導体層が、前記半導体層を貫通する分離溝内面に絶縁膜が形成されたトレンチ分離領域によって複数の素子形成領域に誘電体分離されており、
    第１の素子形成領域には、前記請求項６〜８のいずれか一つに記載の半導体装置が形成され、
    第２の素子形成領域には、前記請求項６〜８のいずれか一つに記載の半導体装置で、かつ前記第１の素子形成領域に形成された半導体装置とは導電型が異なる半導体装置が形成されていることを特徴とする半導体装置。
15. 絶縁層上に積層されたシリコン半導体層が、前記半導体層を貫通する分離溝内面に絶縁膜が形成されたトレンチ分離領域によって複数の素子形成領域に誘電体分離されており、
    第１の素子形成領域には、前記請求項１〜３のいずれか一つ、および前記請求項６〜８のいずれか一つに記載の半導体装置のいずれか一つが形成され、
    第２の素子形成領域には、前記第１の素子形成領域に形成された半導体装置を制御するプレーナ型のｐチャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳＦＥＴの一方が形成されていることを特徴とする半導体装置。
16. 絶縁層上に積層されたシリコン半導体層が、前記半導体層を貫通する分離溝内面に絶縁膜が形成されたトレンチ分離領域によって複数の素子形成領域に誘電体分離されており、
    第１の素子形成領域には、前記請求項１〜３のいずれか一つ、および前記請求項６〜８のいずれか一つに記載の半導体装置のいずれか一つが形成され、
    第２の素子形成領域には、前記第１の素子形成領域に形成された半導体装置を制御するプレーナ型のｐチャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳＦＥＴが形成されていることを特徴とする半導体装置。
17. 絶縁層上に積層されたシリコン半導体層が、前記半導体層を貫通する分離溝内面に絶縁膜が形成されたトレンチ分離領域によって複数の素子形成領域に誘電体分離されており、
    第１の素子形成領域には、前記請求項１〜３のいずれか一つ、または前記請求項６〜８のいずれか一つに記載の半導体装置が形成され、
    第２の素子形成領域には、前記第１の素子形成領域に形成された半導体装置を制御するプレーナ型のｐチャネルＭＯＳＦＥＴが形成され、
    第３の素子形成領域には、前記第１の素子形成領域に形成された半導体装置を制御するプレーナ型のｎチャネルＭＯＳＦＥＴが形成されていることを特徴とする半導体装置。

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