KR100737309B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents
반도체 장치 및 반도체 장치의 제조 방법 Download PDFInfo
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Abstract
본 발명은 칩 사이즈의 증대를 억제하면서, 절연체 위에 배치된 도전형이 상이한 전계 효과형 트랜지스터 아래에 필드 플레이트를 형성하는 것을 과제로 한다.
소자 분리 절연층(7a)에 걸치도록 배치된 게이트 전극(10a)을 게이트 절연막(8a, 9a)을 각각 통하여 단결정 반도체층(5a, 6a) 위에 형성하고, 게이트 전극(10a)을 끼워 넣도록 배치된 P형 소스층(11a) 및 P형 드레인층(12a)을 단결정 반도체층(5a)에 형성하며, 게이트 전극(10a)을 끼워 넣도록 배치된 N형 소스층(13a) 및 N형 드레인층(14a)을 단결정 반도체층(6a)에 형성하고, 게이트 전극(10a), 소자 분리 절연층(7a) 및 절연층(4a)을 관통하여 반도체층(3a)에 접속된 매립 전극(15a)을 형성한다.
단결정 반도체층, 매립 절연층, 소자 분리 절연층, 공동부, 지지체
Description
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치의 개략 구성을 나타낸 사시도.
도 2는 도 1의 반도체 장치의 회로 구성의 일례를 나타낸 도면.
도 3은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 4는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 5는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 6은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 7은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 8은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 9는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 10은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 11은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 12는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도면의 주요 부분에 대한 부호의 설명
1, 31: 반도체 기판 2, 4a, 4b, 32, 34, 41: 절연층
3a, 3b, 5a, 5b, 6a, 6b, 33, 35, 51, 52: 단결정 반도체층
11a, 13a, 11b, 13b: 소스층 12a, 14a, 12b, 14b: 드레인층
15a, 15b, 65: 매립 전극
63a, 63b, 64a, 64b: 소스/드레인층 8a, 8b, 9a, 9b, 61: 게이트 절연막
10a, 10b, 62: 게이트 전극 7a, 7b, 16: 소자 분리 절연층
44b, 48: 컨택트층 36, 37, 38: 홈
39: 산화막 40: 매립 절연층
64: 개구부 53: 희생 산화막
54: 산화 방지막 56: 지지체
57a, 57b: 공동부(空洞部)
T1, T3: P채널 전계 효과형 트랜지스터
T2, T4: N채널 전계 효과형 트랜지스터
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로서, 특히 절연체 위에 배치된 도전형이 상이한 전계 효과형 트랜지스터에 필드 플레이트를 형성하는 방법에 적용하여 적합한 것이다.
종래의 반도체 장치에서는, 예를 들어 특허문헌 1 및 2에 개시되어 있는 바와 같이, 전계 효과형 트랜지스터의 고(高)내압화를 도모하기 위해, 전계 효과형 트랜지스터를 덮는 절연막 위에 필드 플레이트를 형성하고, 게이트 또는 소스에 필드 플레이트를 접속하는 방법이 있다.
[특허문헌 1] 일본국 공개특허평9-45909호 공보
[특허문헌 2] 일본국 공개특허평9-205211호 공보
그러나, 종래의 필드 플레이트 구조에서는, 전계 효과형 트랜지스터를 덮는 절연막 위에 필드 플레이트가 형성된다. 이 때문에, 게이트 전극이나 소스/드레인 컨택트를 피하도록 필드 플레이트를 배치할 필요가 있고, 게이트 단부나 필드 플레이트 단부에서의 전계 집중에 의한 내압 저하의 문제가 있었다.
또한, SOI 트랜지스터에서는, SOI의 Si 박막의 표면으로부터 드레인 전위가 공급되면, 드레인의 오프셋층이나 고농도 불순물 확산층과 매립 산화막의 계면(界面)에 고전압이 인가된다. 이 때문에, 드레인의 오프셋층이나 고농도 불순물 확산층과 매립 산화막의 계면에 국소적으로 강한 전계가 발생하여 SOI 트랜지스터의 고내압화를 방해하게 된다는 문제가 있었다.
또한, 필드 플레이트를 게이트 또는 소스에 접속하기 위해, 전계 효과형 트랜지스터마다 필드 플레이트를 분리하면, 필드 플레이트와 접속하기 위한 컨택트를 전계 효과형 트랜지스터마다 설치할 필요가 있어 칩 사이즈의 증대를 초래한다는 문제가 있었다.
또한, 반도체 집적 회로의 미세화에 따라 채널 길이가 짧아지면, 서브스레시홀드(sub-threshold) 영역의 드레인 전류의 상승 특성이 열화(劣化)된다. 이 때문에, 트랜지스터의 저(低)전압 동작의 방해로 되는 동시에, 오프(off) 시의 누설 전류가 증가하여, 동작 시나 대기 시의 소비전력이 증대할 뿐만 아니라, 트랜지스터의 파괴 요인으로도 된다는 문제가 있었다.
따라서, 본 발명의 목적은 칩 사이즈의 증대를 억제하면서, 절연체 위에 배치된 도전형이 상이한 전계 효과형 트랜지스터 아래에 필드 플레이트를 형성하는 것이 가능한 반도체 장치 및 반도체 장치의 제조 방법을 제공하는 것이다.
상술한 과제를 해결하기 위해, 본 발명의 일 형태에 따른 반도체 장치에 의하면, 게이트 전극을 공유하도록 하여 P채널 전계 효과형 트랜지스터 및 N채널 전계 효과형 트랜지스터가 형성된 반도체층과, 상기 P채널 전계 효과형 트랜지스터 및 N채널 전계 효과형 트랜지스터 쌍방(雙方)의 채널에 공통으로 배치되고, 상기 반도체층의 이면(裏面) 측에 제 1 절연층을 통하여 형성된 필드 플레이트와, 상기 필드 플레이트 아래에 배치된 제 2 절연층을 구비하는 것을 특징으로 한다.
이것에 의해, 게이트 전극이나 소스/드레인 컨택트 등의 배치 제약을 받지 않고, P채널 전계 효과형 트랜지스터 및 N채널 전계 효과형 트랜지스터의 액티브 영역의 전위를 1매의 필드 플레이트에서 제어하는 것이 가능해진다. 이 때문에, 제조 프로세스의 번잡화를 억제하면서, 서브스레시홀드 영역의 드레인 전류의 상승 특성을 향상시키는 것이 가능해지는 동시에, 드레인 측의 채널 단부의 전계를 완화할 수 있다. 이 때문에, 트랜지스터의 저전압 동작을 가능하게 하면서, 오프 시의 누설 전류를 감소시킬 수 있어, 동작 시나 대기 시의 소비전력을 저감시키는 것이 가능해지는 동시에, 전계 효과형 트랜지스터의 고내압화를 도모할 수 있다.
또한, 본 발명의 일 형태에 따른 반도체 장치에 의하면, 상기 게이트 전극과 상기 필드 플레이트를 접속하는 배선층을 더 구비하는 것을 특징으로 한다.
이것에 의해, 필드 플레이트 위의 1개소에서 접속을 취함으로써, P채널 전계 효과형 트랜지스터 및 N채널 전계 효과형 트랜지스터 쌍방의 채널 영역의 이면 측이 게이트 전극과 동일 전위로 되도록 제어할 수 있고, 채널 영역의 깊은 부분의 포텐셜(potential) 지배력을 향상시킬 수 있다. 이 때문에, 칩 사이즈의 증대를 억제하면서, 오프 시의 누설 전류를 감소시킬 수 있어, 동작 시나 대기 시의 소비전력을 저감시키는 것이 가능해지는 동시에, 전계 효과형 트랜지스터의 고내압화를 도모할 수 있다.
또한, 본 발명의 일 형태에 따른 반도체 장치에 의하면, 상기 필드 플레이트는 상기 P채널 전계 효과형 트랜지스터 및 N채널 전계 효과형 트랜지스터의 액티브 영역보다도 면적이 큰 것을 특징으로 한다.
이것에 의해, 액티브 영역을 피하도록 하면서 필드 플레이트에 컨택트를 취하는 것이 가능해지고, 제조 프로세스의 번잡화를 억제하면서, 게이트 전극과 필드 플레이트가 동일 전위로 되도록 제어할 수 있다.
또한, 본 발명의 일 형태에 따른 반도체 장치에 의하면, 상기 필드 플레이트는 상기 반도체층보다도 막 두께가 두꺼운 것을 특징으로 한다.
이것에 의해, 필드 플레이트의 막 두께를 조정함으로써, 필드 플레이트를 저(低)저항화할 수 있고, 필드 플레이트가 대면적화된 경우에도, 제조 프로세스의 번잡화를 억제하면서, 필드 플레이트의 전위를 안정화시킬 수 있다.
또한, 본 발명의 일 형태에 따른 반도체 장치에 의하면, 상기 반도체층 및 상기 필드 플레이트는 단결정 반도체, 다결정 반도체 또는 비정질 반도체인 것을 특징으로 한다.
이것에 의해, 반도체층을 적층시킴으로써, P채널 전계 효과형 트랜지스터 및 N채널 전계 효과형 트랜지스터 아래에 필드 플레이트를 배치할 수 있고, 필드 플레이트를 안정적으로 형성할 수 있다.
또한, 본 발명의 일 형태에 따른 반도체 장치에 의하면, 상기 제 1 절연층은 상기 P채널 전계 효과형 트랜지스터 및 N채널 전계 효과형 트랜지스터의 게이트 절연막보다도 막 두께가 두꺼운 것을 특징으로 한다.
이것에 의해, 필드 플레이트와의 사이에서 형성되는 소스/드레인층의 기생 용량을 감소시킬 수 있다.
또한, 본 발명의 일 형태에 따른 반도체 장치에 의하면, 상기 제 2 절연층은 상기 제 1 절연층보다도 막 두께가 두꺼운 것을 특징으로 한다.
이것에 의해, 제 2 절연층을 통하여 형성되는 필드 플레이트의 기생 용량을 감소시킬 수 있고, 게이트 전극이 필드 플레이트에 접속된 경우에도, 게이트 전극의 구동 능력 저하를 억제하는 것이 가능해지는 동시에, 채널 영역의 깊이 방향의 포텐셜 지배력을 향상시킬 수 있어, 전계 효과형 트랜지스터의 임계값 전압을 제어하기 쉽게 할 수 있다.
또한, 상기 제 1 절연층이 얇기 때문에, 필드 플레이트의 게이트 전극에 대한 접속 여부에 관계없이, 필드 플레이트의 채널 영역의 깊이 방향의 포텐셜 지배력을 향상시킬 수 있어, 전계 효과형 트랜지스터의 임계값을 제어하기 쉽게 할 수 있다. 이것과 동시에, 전계 효과형 트랜지스터의 구동 능력을 향상시킬 수 있다.
또한, 본 발명의 일 형태에 따른 반도체 장치에 의하면, 제 1 절연층 위에서 서로 메사(mesa) 분리된 반도체층과, 상기 메사 분리된 반도체층 사이에 매립된 소자 분리 절연층과, 상기 소자 분리 절연층에 걸치도록 배치된 게이트 전극을 공유하도록 하여 상기 반도체층에 형성된 P채널 전계 효과형 트랜지스터 및 N채널 전계 효과형 트랜지스터와, 상기 P채널 전계 효과형 트랜지스터 및 N채널 전계 효과형 트랜지스터 쌍방의 채널에 공통으로 배치되고, 상기 반도체층의 이면 측에 제 1 절연층을 통하여 형성된 필드 플레이트와, 상기 필드 플레이트 아래에 배치된 제 2 절연층과, 상기 게이트 전극, 상기 소자 분리 절연층 및 상기 제 1 절연층을 관통하여 상기 반도체층에 접속된 매립 전극을 구비하는 것을 특징으로 한다.
이것에 의해, P채널 전계 효과형 트랜지스터 및 N채널 전계 효과형 트랜지스터를 제 1 절연층 위에서 소자 분리하는 것이 가능해지는 동시에, 소자 분리 절연층을 통하여 필드 플레이트 위의 1개소에서 게이트 전극과 접속을 취함으로써, P채널 전계 효과형 트랜지스터 및 N채널 전계 효과형 트랜지스터 쌍방의 채널 영역의 이면 측이 게이트 전극과 동일 전위로 되도록 제어할 수 있다. 이 때문에, 칩 사이즈의 증대를 억제하면서, 오프 시의 누설 전류를 감소시킬 수 있어, 동작 시나 대기 시의 소비전력을 저감시키는 것이 가능해지는 동시에, 전계 효과형 트랜지스터의 고내압화를 도모할 수 있다.
또한, 본 발명의 일 형태에 따른 반도체 장치의 제조 방법에 의하면, 제 1 절연층 위에 적층된 제 1 반도체층 위에 제 2 절연층을 통하여 제 2 반도체층을 형성하는 공정과, 상기 제 2 반도체층을 패터닝함으로써, 상기 제 2 반도체층을 제 1 및 제 2 영역으로 메사 분리하는 공정과, 상기 메사 분리된 상기 제 2 절연층 사이에 소자 분리 절연층을 매립하는 공정과, 상기 제 2 반도체층의 제 1 및 제 2 영역의 표면에 게이트 절연막을 형성하는 공정과, 상기 소자 분리 절연층에 걸치도록 하여 상기 제 2 반도체층의 제 1 및 제 2 영역에 이르도록 배치된 게이트 전극을 상기 게이트 절연막 위에 형성하는 공정과, 상기 제 2 반도체층의 제 1 영역에 제 1 도전형 소스/드레인층을 형성하는 공정과, 상기 제 2 반도체층의 제 2 영역에 제 2 도전형 소스/드레인층을 형성하는 공정과, 상기 게이트 전극, 상기 소자 분리 절 연층 및 상기 제 2 절연층을 관통하여 상기 제 1 반도체층에 접속된 매립 전극을 형성하는 공정을 구비하는 것을 특징으로 한다.
이것에 의해, 제 1 반도체층을 필드 플레이트로서 기능시키는 것이 가능해지고, SOI 트랜지스터를 제 2 반도체층에 형성하는 것을 가능하게 하면서, SOI 트랜지스터가 형성된 제 2 반도체층의 이면에 필드 플레이트를 배치하는 것이 가능해지는 동시에, 필드 플레이트 위의 1개소에 컨택트를 형성함으로써, P채널 전계 효과형 트랜지스터 및 N채널 전계 효과형 트랜지스터 쌍방의 게이트 전극과 필드 플레이트를 접속할 수 있다. 이 때문에, 게이트 전극이나 소스/드레인 컨택트 등의 배치 제약을 받지 않고, 전계 집중이 일어나는 부분에 필드 플레이트를 배치하는 것이 가능해져, 칩 사이즈의 증대를 억제하면서, 오프 시의 누설 전류를 감소시키는 것이 가능해지는 동시에, CMOS 회로의 고내압화를 도모할 수 있다.
또한, 본 발명의 일 형태에 따른 반도체 장치의 제조 방법에 의하면, 제 1 반도체층보다도 에칭 레이트가 작은 제 2 반도체층이 상기 제 1 반도체층 위에 적층된 적층 구조를 반도체 기판 위에 복수층 형성하는 공정과, 상기 제 1 반도체층 및 제 2 반도체층을 관통하여 상기 반도체 기판을 노출시키는 제 1 홈을 형성하는 동시에, 상층의 제 1 반도체층 및 상층의 제 2 반도체층을 관통하여 하층의 제 2 반도체층을 노출시키는 제 2 홈을 형성하는 공정과, 상기 제 1 홈 및 상기 제 2 홈에 매립되고, 상기 반도체 기판 위에서 상기 제 2 반도체층을 지지하는 지지체를 형성하는 공정과, 상기 제 1 반도체층의 적어도 일부를 상기 제 2 반도체층으로부터 노출시키는 노출부를 형성하는 공정과, 상기 노출부를 통하여 제 1 반도체층을 선택적으로 에칭함으로써, 상기 제 1 반도체층이 제거된 공동부(空洞部)를 형성하는 공정과, 상기 공동부 내에 매립된 매립 절연층을 형성하는 공정과, 상기 지지체를 박막화함으로써, 상기 제 1 홈에 매립된 소자 분리 절연층을 형성하는 공정과, 상기 제 1 홈에 의해 분리된 상기 제 2 반도체층의 제 1 및 제 2 영역의 표면에 게이트 절연막을 형성하는 공정과, 상기 소자 분리 절연층에 걸치도록 하여 상기 제 2 반도체층의 제 1 및 제 2 영역에 이르도록 배치된 게이트 전극을 상기 게이트 절연막 위에 형성하는 공정과, 상기 제 2 반도체층의 제 1 영역에 제 1 도전형 소스/드레인층을 형성하는 공정과, 상기 제 2 반도체층의 제 2 영역에 제 2 도전형 소스/드레인층을 형성하는 공정을 구비하는 것을 특징으로 한다.
이것에 의해, SOI 기판을 사용하지 않고, 제 1 반도체층을 필드 플레이트로서 기능시키는 것이 가능해지는 동시에, SOI 트랜지스터를 제 2 반도체층에 형성할 수 있어, SOI 트랜지스터가 형성된 제 2 반도체층의 이면에 필드 플레이트를 배치하는 것이 가능해진다. 또한, 제 1 반도체층 위에 제 2 반도체층이 적층된 경우에도, 노출부를 통하여 에칭 가스 또는 에칭액을 제 1 반도체층에 접촉시키는 것이 가능해지고, 제 2 반도체층을 남긴 상태에서 제 1 및 제 2 반도체층 사이의 선택비 차이를 이용하여 제 1 반도체층을 제거하는 것이 가능해지는 동시에, 제 2 반도체층 아래의 공동부 내에 매립된 매립 절연층을 형성할 수 있다. 또한, 제 1 홈 및 제 2 홈에 매립된 지지체를 형성함으로써, 제 2 반도체층 아래에 공동부가 형성된 경우에도, 제 2 반도체층을 반도체 기판 위에 지지하는 것이 가능해지는 동시에, STI(Shallow Trench Isolation) 구조를 형성하는 것이 가능해진다.
이 때문에, 제 2 반도체층의 결함 발생을 저감시키면서, 제 2 반도체층을 매립 절연층 위에 배치하는 것이 가능해지는 동시에, 제조 프로세스의 번잡화를 억제하면서, 필드 플레이트 위에 배치된 제 2 반도체층을 소자 분리하는 것이 가능해지고, 비용 상승을 억제하면서, CMOS 회로의 오프 시의 누설 전류를 감소시키는 것이 가능해지는 동시에, CMOS 회로의 고내압화를 도모할 수 있다.
이하, 본 발명의 실시예에 따른 반도체 장치 및 그 제조 방법에 대해서 도면을 참조하면서 설명한다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치의 개략 구성을 나타낸 사시도이다.
도 1에 있어서, 반도체 기판(1) 위에는 절연층(2)이 형성되고, 절연층(2)에는 메사 분리된 단결정 반도체층(3a, 3b)이 적층되어 있다. 그리고, 단결정 반도체층(3a) 위에는 메사 분리된 단결정 반도체층(5a, 6a)이 절연층(4a)을 통하여 적층되고, 단결정 반도체층(3b) 위에는 메사 분리된 단결정 반도체층(5b, 6b)이 절연층(4b)을 통하여 적층된다. 또한, 반도체 기판(1) 및 단결정 반도체층(3a, 3b, 5a, 6a, 5b, 6b)의 재질로서는, 예를 들어 Si, Ge, SiGe, GaAs, InP, GaP, GaN, SiC 등을 사용할 수 있다. 또한, 단결정 반도체층(3a, 3b, 5a, 6a, 5b, 6b) 대신에 다결정 반도체층 또는 비정질 반도체층을 사용하도록 할 수도 있다.
그리고, 메사 분리된 단결정 반도체층(5a, 6a) 사이에는 소자 분리 절연층(7a)이 매립되는 동시에, 메사 분리된 단결정 반도체층(5b, 6b) 사이에는 소자 분리 절연층(7b)이 매립되어 있다. 또한, 메사 분리된 단결정 반도체층(3a, 3b) 사이에는 소자 분리 절연층(7b)이 매립되어 있다.
그리고, 단결정 반도체층(5a, 6a) 위에는 소자 분리 절연층(7a)에 걸치도록 배치된 게이트 전극(10a)이 게이트 절연막(8a, 9a)을 각각 통하여 형성되어 있다. 그리고, 단결정 반도체층(5a)에는 게이트 전극(10a)을 끼워 넣도록 배치된 P형 소스층(11a) 및 P형 드레인층(12a)이 형성되고, 단결정 반도체층(6a)에는 게이트 전극(10a)을 끼워 넣도록 배치된 N형 소스층(13a) 및 N형 드레인층(14a)이 형성된다. 그리고, 게이트 전극(10a) 위에는 게이트 전극(10a), 소자 분리 절연층(7a) 및 절연층(4a)을 관통하여 반도체층(3a)에 접속된 매립 전극(15a)이 형성되어 있다.
또한, 단결정 반도체층(5b, 6b) 위에는 소자 분리 절연층(7b)에 걸치도록 배치된 게이트 전극(10b)이 게이트 절연막(8b, 9b)을 각각 통하여 형성되어 있다. 그리고, 단결정 반도체층(5b)에는 게이트 전극(10b)을 끼워 넣도록 배치된 P형 소스층(11b) 및 P형 드레인층(12b)이 형성되고, 단결정 반도체층(6b)에는 게이트 전극(10b)을 끼워 넣도록 배치된 N형 소스층(13b) 및 N형 드레인층(14b)이 형성된다. 그리고, 게이트 전극(10b) 위에는 게이트 전극(10b), 소자 분리 절연층(7b) 및 절연층(4b)을 관통하여 반도체층(3b)에 접속된 매립 전극(15b)이 형성되어 있다.
이것에 의해, 단결정 반도체층(3a, 3b)을 필드 플레이트로서 기능시키는 것이 가능해지고, SOI 트랜지스터를 단결정 반도체층(5a, 6a, 5b, 6b)에 형성하는 것을 가능하게 하면서, SOI 트랜지스터가 형성된 단결정 반도체층(5a, 6a, 5b, 6b)의 이면에 필드 플레이트를 배치하는 것이 가능해지는 동시에, 필드 플레이트 위의 1개소에 컨택트를 형성함으로써, P채널 전계 효과형 트랜지스터 및 N채널 전계 효과 형 트랜지스터 쌍방의 게이트 전극(10a, 10b)과 필드 플레이트를 각각 접속할 수 있다. 이 때문에, 게이트 전극(10a, 10b)이나 소스/드레인 컨택트 등의 배치 제약을 받지 않고, 전계 집중이 일어나는 부분에 필드 플레이트를 배치하는 것이 가능해지는 동시에, 채널 영역의 깊은 부분의 포텐셜 지배력을 향상시킬 수 있어, 칩 사이즈의 증대를 억제하면서, 오프 시의 누설 전류를 감소시키는 것이 가능해지는 동시에, CMOS 회로의 고내압화를 도모할 수 있다.
또한, 단결정 반도체층(3a)의 면적은 단결정 반도체층(5a, 6a) 전체의 면적보다도 큰 것이 바람직하고, 단결정 반도체층(3b)의 면적은 단결정 반도체층(5b, 6b) 전체의 면적보다도 큰 것이 바람직하다. 이것에 의해, 액티브 영역을 피하도록 하면서 필드 플레이트에 컨택트를 취하는 것이 가능해지고, 제조 프로세스의 번잡화를 억제하면서, 게이트 전극과 필드 플레이트가 동일 전위로 되도록 제어할 수 있다.
또한, 단결정 반도체층(3a)은 단결정 반도체층(5a, 6a, 5b, 6b)보다도 막 두께가 두꺼운 것이 바람직하다. 이것에 의해, 단결정 반도체층(3a)의 막 두께를 조정함으로써, 필드 플레이트를 저저항화할 수 있고, 필드 플레이트가 대면적화된 경우에도, 제조 프로세스의 번잡화를 억제하면서, 필드 플레이트의 전위를 안정화시킬 수 있다.
또한, 절연층(4a, 4b)은 게이트 절연막(8a, 9a, 8b, 9b)보다도 막 두께가 두꺼운 것이 바람직하다. 이것에 의해, 단결정 반도체층(3a)과의 사이에서 형성되는 P형 소스층(11a), P형 드레인층(12a), N형 소스층(13a) 및 N형 드레인층(14a)의 기 생 용량을 감소시키는 것이 가능해지는 동시에, 단결정 반도체층(3b)과의 사이에서 형성되는 P형 소스층(11b), P형 드레인층(12b), N형 소스층(13b) 및 N형 드레인층(14b)의 기생 용량을 감소시키는 것이 가능해져 전계 효과형 트랜지스터의 온(on) 전류를 증대시킬 수 있다.
또한, 절연층(2)은 절연층(4a, 4b)보다도 막 두께가 두꺼운 것이 바람직하다. 이것에 의해, 절연층(2)을 통하여 형성되는 단결정 반도체층(3a, 3b)의 기생 용량을 감소시킬 수 있고, 게이트 전극(10a, 10b)이 단결정 반도체층(3a, 3b)에 각각 접속된 경우에도, 게이트 전극(10a, 10b)의 구동 능력 저하를 억제하는 것이 가능해지는 동시에, 단결정 반도체층(5a, 6a, 5b, 6b)의 깊이 방향의 포텐셜 지배력을 향상시킬 수 있어, 임계값 전압을 제어하기 쉽게 할 수 있고, 서브스레시홀드 영역의 드레인 전류의 상승 특성이 향상된다.
도 2는 도 1의 반도체 장치의 회로 구성의 일례를 나타낸 도면이다.
도 2에 있어서, P채널 전계 효과형 트랜지스터(T1) 및 N채널 전계 효과형 트랜지스터(T2)의 게이트는 공통으로 접속되는 동시에, P채널 전계 효과형 트랜지스터(T3) 및 N채널 전계 효과형 트랜지스터(T4)의 게이트는 공통으로 접속된다. 또한, P채널 전계 효과형 트랜지스터(T1) 및 N채널 전계 효과형 트랜지스터(T2)의 드레인은 공통으로 접속되는 동시에, P채널 전계 효과형 트랜지스터(T3) 및 N채널 전계 효과형 트랜지스터(T4)의 게이트에 접속되고, P채널 전계 효과형 트랜지스터(T3) 및 N채널 전계 효과형 트랜지스터(T4)의 드레인은 공통으로 접속되는 동시에, P채널 전계 효과형 트랜지스터(T1) 및 N채널 전계 효과형 트랜지스터(T2)의 게 이트에 접속된다. 그리고, P채널 전계 효과형 트랜지스터(T1, T3)의 소스는 전원 전위(VDD)에 접속되는 동시에, N채널 전계 효과형 트랜지스터(T2, T4)의 소스는 접지(接地)되어 있다.
여기서, 도 1의 게이트 전극(10a), P형 소스층(11a) 및 P형 드레인층(12a)에 의해 P채널 전계 효과형 트랜지스터(T1)를 구성하고, 도 1의 게이트 전극(10a), N형 소스층(13a) 및 N형 드레인층(14a)에 의해 N채널 전계 효과형 트랜지스터(T2)를 구성하며, 도 1의 게이트 전극(10b), P형 소스층(11b) 및 P형 드레인층(12b)에 의해 P채널 전계 효과형 트랜지스터(T3)를 구성하고, 도 1의 게이트 전극(10b), N형 소스층(13b) 및 N형 드레인층(14b)에 의해 N채널 전계 효과형 트랜지스터(T4)를 구성할 수 있다.
이것에 의해, P채널 SOI 트랜지스터 및 N채널 SOI 트랜지스터의 이면에 필드 플레이트를 공통으로 배치하는 것이 가능해지는 동시에, CMOS 인버터나 플립플롭(flip-flop)을 구성하는 것이 가능해진다. 이 때문에, 칩 사이즈의 증대를 억제하면서, 다양한 기능을 갖는 소자를 구성하는 것이 가능해지는 동시에, CMOS 회로의 소비전력 저감화, 저전압 동작화 및 고내압화를 도모할 수 있다.
도 3의 (a) 내지 도 12의 (a)는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타낸 평면도, 도 3의 (b) 내지 도 12의 (b)는 도 3의 (a) 내지 도 12의 (a)의 A1-A1' 내지 A10-A10'선에 의해 각각 절단한 단면도, 도 3의 (c) 내지 도 12의 (c)는 도 3의 (a) 내지 도 12의 (a)의 B1-B1' 내지 B10-B10'선에 의해 각각 절단한 단면도이다.
도 3에 있어서, 반도체 기판(31) 위에는 단결정 반도체층(51, 33, 52, 35)이 차례로 적층되어 있다. 또한, 단결정 반도체층(51, 52)은 반도체 기판(31) 및 단결정 반도체층(33, 35)보다도 에칭 레이트가 큰 재질을 사용할 수 있다. 특히 반도체 기판(31)이 Si인 경우, 단결정 반도체층(51, 52)으로서 SiGe, 단결정 반도체층(33, 35)으로서 Si를 사용하는 것이 바람직하다. 이것에 의해, 단결정 반도체층(51, 52)과 단결정 반도체층(33, 35) 사이의 격자 정합(整合)을 취하는 것을 가능하게 하면서, 단결정 반도체층(51, 52)과 단결정 반도체층(33, 35) 사이의 선택비를 확보할 수 있다. 또한, 단결정 반도체층(51, 33, 52, 35) 대신에 다결정 반도체층, 비정질 반도체층 또는 다공질(多孔質) 반도체층을 사용하도록 할 수도 있다. 또한, 단결정 반도체층(51, 52) 대신에 단결정 반도체층을 에피택셜(epitaxial) 성장에 의해 성막 가능한 γ-산화알루미늄 등의 금속 산화막을 사용하도록 할 수도 있다. 또한, 단결정 반도체층(51, 33, 52, 35)의 막 두께는 예를 들어 1∼100㎚ 정도로 할 수 있다.
그리고, 단결정 반도체층(35)의 열산화 또는 CVD 처리에 의해 단결정 반도체층(35)의 표면에 희생 산화막(53)을 형성한다. 그리고, CVD 등의 방법에 의해, 희생 산화막(53) 위의 전면(全面)에 산화 방지막(54)을 형성한다. 또한, 산화 방지막(54)으로서는, 예를 들어 실리콘 질화막을 사용할 수 있다.
다음으로, 도 4에 나타낸 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용하여 산화 방지막(54), 희생 산화막(53), 단결정 반도체층(35, 52, 33, 51)을 패터닝함으로써, 반도체 기판(31)을 노출시키는 홈(36)을 소정의 방향을 따라 형성 한다. 또한, 반도체 기판(31)을 노출시킬 경우, 반도체 기판(31)의 표면에서 에칭을 정지시키도록 할 수도 있고, 반도체 기판(31)을 오버에칭하여 반도체 기판(31)에 오목부를 형성하도록 할 수도 있다. 또한, 홈(36)의 배치 위치는 단결정 반도체층(33)의 소자 분리 영역의 일부에 대응시킬 수 있다.
또한, 포토리소그래피 기술 및 에칭 기술을 이용하여 산화 방지막(54), 희생 산화막(53), 단결정 반도체층(35, 52)을 패터닝함으로써, 홈(36)과 겹치도록 배치된 홈(36)보다도 폭이 넓은 홈(37)을 형성하는 동시에, 단결정 반도체층(33)의 표면을 노출시키는 홈(60)을 단결정 반도체층(35)의 내측에 형성한다. 여기서, 홈(37, 60)의 배치 위치는 반도체층(35)의 소자 분리 영역에 대응시킬 수 있다.
또한, 단결정 반도체층(33)의 표면을 노출시키는 대신에, 단결정 반도체층(52)의 표면에서 에칭을 정지시키도록 할 수도 있고, 단결정 반도체층(52)을 오버에칭하여 단결정 반도체층(52)의 도중까지 에칭하도록 할 수도 있다. 여기서, 단결정 반도체층(52)의 에칭을 도중에 정지시킴으로써, 홈(36, 60) 내의 단결정 반도체층(33)의 표면이 노출되는 것을 방지할 수 있다. 이 때문에, 단결정 반도체층(51, 52)을 에칭 제거할 때에, 홈(36, 60) 내의 단결정 반도체층(33)이 에칭액 또는 에칭 가스에 노출되는 시간을 줄이는 것이 가능해지고, 홈(36, 60) 내의 단결정 반도체층(33)의 오버에칭을 억제할 수 있다.
다음으로, 도 5에 나타낸 바와 같이, CVD 등의 방법에 의해, 홈(36, 37, 60) 내에 매립되고, 단결정 반도체층(33, 35)을 반도체 기판(31) 위에서 지지하는 지지체(56)를 반도체 기판(31) 위의 전면(全面)에 형성한다. 또한, 지지체(56)의 재질 로서는, 예를 들어 실리콘 산화막이나 실리콘 질화막 등의 절연체를 사용할 수 있다.
다음으로, 도 6에 나타낸 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용하여 산화 방지막(54), 희생 산화막(53), 단결정 반도체층(35, 52, 33, 51)을 패터닝함으로써, 반도체 기판(31)을 노출시키는 홈(38)을 홈(36)과 직교하는 방향을 따라 형성한다. 여기서, 홈(38)은 단결정 반도체층(35)이 홈(60)에 의해 단결정 반도체층(35a, 35b)으로 분단(分斷)되도록 배치할 수 있다. 또한, 반도체 기판(31)을 노출시킬 경우, 반도체 기판(31)의 표면에서 에칭을 정지시키도록 할 수도 있고, 반도체 기판(31)을 오버에칭하여 반도체 기판(31)에 오목부를 형성하도록 할 수도 있다. 또한, 홈(38)의 배치 위치는 단결정 반도체층(33, 35)의 소자 분리 영역에 대응시킬 수 있다.
다음으로, 도 7에 나타낸 바와 같이, 홈(38)을 통하여 에칭 가스 또는 에칭액을 단결정 반도체층(51, 52)에 접촉시킴으로써, 단결정 반도체층(51, 52)을 에칭 제거하고, 반도체 기판(31)과 단결정 반도체층(33) 사이에 공동부(57a)를 형성하는 동시에, 단결정 반도체층(33, 35) 사이에 공동부(57b)를 형성한다.
여기서, 홈(36, 37) 내에 지지체(56)를 설치함으로써, 단결정 반도체층(51, 52)이 제거된 경우에도, 단결정 반도체층(33, 35)을 반도체 기판(31) 위에서 지지하는 것이 가능해지는 동시에, 홈(36, 37)과는 별도로 홈(38)을 설치함으로써, 단결정 반도체층(33, 35) 아래에 각각 배치된 단결정 반도체층(51, 52)에 에칭 가스 또는 에칭액을 접촉시키는 것이 가능해진다. 이 때문에, 단결정 반도체층(33, 35) 의 결정 품질을 손상시키지 않고, 단결정 반도체층(33, 35)과 반도체 기판(31) 사이의 절연을 도모하는 것이 가능해진다.
또한, 반도체 기판(31), 단결정 반도체층(33, 35)이 Si, 단결정 반도체층(51, 52)이 SiGe인 경우, 단결정 반도체층(51, 52)의 에칭액으로서 질산 불화수소산을 사용하는 것이 바람직하다. 이것에 의해, Si와 SiGe의 선택비로서 1:100∼1000 정도를 얻을 수 있고, 반도체 기판(31) 및 단결정 반도체층(33, 35)의 오버에칭을 억제하면서, 단결정 반도체층(51, 52)을 제거하는 것이 가능해진다. 또한, 단결정 반도체층(51, 52)의 에칭액으로서, 질산 불화수소산 과산화수소, 암모니아 과산화수소, 또는 아세트산 불화수소산 과산화수소 등을 사용할 수도 있다.
또한, 단결정 반도체층(51, 52)을 에칭 제거하기 전에, 양극(陽極) 산화 등의 방법에 의해 단결정 반도체층(51, 52)을 다공질화하도록 할 수도 있고, 단결정 반도체층(51, 52)에 이온 주입을 행함으로써, 단결정 반도체층(51, 52)을 비정질화하도록 할 수도 있다. 이것에 의해, 단결정 반도체층(51, 52)의 에칭 레이트를 증대시키는 것이 가능해지고, 단결정 반도체층(33, 35)의 오버에칭을 억제하면서, 단결정 반도체층(51, 52)의 에칭 면적을 확대할 수 있다.
다음으로, 도 8에 나타낸 바와 같이, 반도체 기판(31) 및 단결정 반도체층(33, 35)의 열산화를 행함으로써, 반도체 기판(31)과 단결정 반도체층(33) 사이의 공동부(57a)에 매립 절연층(32)을 형성하는 동시에, 단결정 반도체층(33, 35) 사이의 공동부(57b)에 매립 절연층(34)을 형성한다. 또한, 반도체 기판(31) 및 단결정 반도체층(33, 35)의 열산화에 의해 매립 절연층(32, 34)을 형성할 경우, 매립 성을 향상시키기 위해, 반응 율속(律速)으로 되는 저온의 습식 산화를 이용하는 것이 바람직하다. 여기서, 반도체 기판(31) 및 단결정 반도체층(33, 35)의 열산화에 의해 매립 절연층(32, 34)을 형성할 경우, 홈(38) 내의 반도체 기판(31) 및 단결정 반도체층(33, 35)이 산화되어, 홈(38) 내의 측벽에 산화막(39)이 형성된다.
이것에 의해, 에피택셜 성장 시의 단결정 반도체층(33, 35)의 막 두께 및 단결정 반도체층(33, 35)의 열산화 시에 형성된 매립 절연층(32, 34)의 막 두께에 의해, 소자 분리 후의 단결정 반도체층(33, 35)의 막 두께를 각각 규정할 수 있다. 이 때문에, 단결정 반도체층(33, 35)의 막 두께를 양호한 정밀도로 제어할 수 있어, 단결정 반도체층(33, 35)의 막 두께의 편차를 저감시키는 것을 가능하게 하면서, 단결정 반도체층(33, 35)을 박막화할 수 있다. 또한, 단결정 반도체층(35) 위에 산화 방지막(54)을 설치함으로써, 단결정 반도체층(35)의 표면이 열산화되는 것을 방지하면서, 단결정 반도체층(35)의 이면 측에 매립 절연층(34)을 형성하는 것이 가능해진다.
또한, 공동부(57a, 57b)에 매립 절연층(32, 34)을 각각 형성한 후, 1000℃ 이상의 고온 어닐링을 행하도록 할 수도 있다. 이것에 의해, 매립 절연층(32, 34)을 리플로(reflow)시키는 것이 가능해지고, 매립 절연층(32, 34)의 스트레스를 완화시키는 것이 가능해지는 동시에, 단결정 반도체층(33, 35)과의 경계에서의 계면 준위를 저감시킬 수 있다. 또한, 매립 절연층(32, 34)은 공동부(57a, 57b)를 모두 메우도록 형성할 수도 있고, 공동부(57a, 57b)가 일부 남도록 형성할 수도 있다.
또한, 도 8의 방법에서는 반도체 기판(31) 및 단결정 반도체층(33, 35)의 열 산화를 행함으로써, 반도체 기판(31)과 단결정 반도체층(33, 35) 사이의 공동부(57a, 57b)에 매립 절연층(32, 34)을 형성하는 방법에 대해서 설명했지만, CVD법에 의해 반도체 기판(31)과 단결정 반도체층(33, 35) 사이의 공동부(57a, 57b)에 절연막을 성막시킴으로써, 반도체 기판(31)과 단결정 반도체층(33, 35) 사이의 공동부(57a, 57b)를 매립 절연층(32, 34)에 의해 매립하도록 할 수도 있다. 이것에 의해, 단결정 반도체층(33, 35)의 막 감소를 방지하면서, 반도체 기판(31)과 단결정 반도체층(33, 35) 사이의 공동부(39)를 산화막 이외의 재료에 의해 매립하는 것이 가능해진다. 이 때문에, 반도체 기판(31)과 단결정 반도체층(33) 사이에 배치되는 매립 절연층(32)의 후막화(厚膜化)를 도모하는 것이 가능해지는 동시에, 유전율을 저하시키는 것이 가능해지고, 단결정 반도체층(33)의 기생 용량을 저감시킬 수 있다.
또한, 매립 절연층(32, 34)의 재질로서는, 예를 들어 실리콘 산화막 이외에, FSG(플루오로실리케이트 유리)막이나 실리콘 질화막 등을 사용하도록 할 수도 있다. 또한, 매립 절연층(32, 34)으로서, SOG(Spin On Glass)막 이외에, PSG막, BPSG막, PAE(polyarylene ether)계 막, HSQ(hydrogen silsesquioxane)계 막, MSQ(methyl silsesquioxane)계 막, PCB계 막, CF계 막, SiOC계 막, SiOF계 막 등의 유기 low-k막, 또는 이들의 다공질(porous)막을 사용하도록 할 수도 있다.
다음으로, 도 9에 나타낸 바와 같이, CVD 등의 방법에 의해, 홈(38) 내가 매립되도록 하여 지지체(56) 위에 절연층(45)을 퇴적한다. 그리고, CMP(화학적 기계적 연마) 등의 방법을 이용하여 절연층(45) 및 지지체(56)를 박막화하는 동시에, 산화 방지막(54) 및 희생 산화막(53)을 제거함으로써, 단결정 반도체층(35)의 표면을 노출시킨다. 또한, 절연층(45)으로서는, 예를 들어 SiO2 또는 Si3N4 등을 사용할 수 있다.
여기서, III족 또는 IV족 원자 이온을 적절한 가속 에너지로 단결정 반도체층(33)에 주입하고, 어닐링에 의해 전기적 활성화 처리를 행한다.
다음으로, 도 10에 나타낸 바와 같이, 단결정 반도체층(35) 표면의 열산화를 행함으로써, 단결정 반도체층(35)의 표면에 게이트 절연막(61)을 형성한다. 그리고, CVD 등의 방법에 의해, 게이트 절연막(61)이 형성된 단결정 반도체층(35) 위에 다결정 실리콘층을 형성한다. 그리고, 포토리소그래피 기술 및 에칭 기술을 이용하여 다결정 실리콘층을 패터닝함으로써, 지지체(56)에 걸치도록 하여 단결정 반도체층(35a, 35b)에 공통으로 배치된 게이트 전극(62)을 형성한다.
다음으로, 게이트 전극(62)을 마스크로 하여 B, BF2 등의 불순물을 단결정 반도체층(35a) 내에 이온 주입함으로써, 게이트 전극(62)을 끼워 넣도록 배치된 P형 소스/드레인층(63a, 63b)을 단결정 반도체층(35a)에 형성한다. 또한, 게이트 전극(62)을 마스크로 하여 As, P 등의 불순물을 단결정 반도체층(35b) 내에 이온 주입함으로써, 게이트 전극(62)을 끼워 넣도록 배치된 N형 소스/드레인층(64a, 64b)을 단결정 반도체층(35b)에 형성한다.
다음으로, 도 11에 나타낸 바와 같이, CVD 등의 방법에 의해, 게이트 전극(62) 위에 절연층(63)을 퇴적한다. 그리고, 포토리소그래피 기술 및 에칭 기술 을 이용하여 절연층(63), 게이트 전극(62), 게이트 절연막(61), 단결정 반도체층(35) 및 매립 절연층(34)을 패터닝함으로써, 절연층(63), 게이트 전극(62), 게이트 절연막(61), 단결정 반도체층(35) 및 매립 절연층(34)을 관통하여 단결정 반도체층(33)을 노출시키는 개구부(64)를 형성한다.
다음으로, 도 12에 나타낸 바와 같이, CVD 등의 방법에 의해, 개구부(64)가 매립되도록 성막된 도전막을 절연층(63) 위에 형성한다. 그리고, 포토리소그래피 기술 및 에칭 기술을 이용하여 도전막을 패터닝함으로써, 게이트 전극(62)과 단결정 반도체층(33)을 접속하는 매립 전극(65)을 형성한다.
이것에 의해, SOI 기판을 사용하지 않고, 게이트 전극(62)을 공유하는 P채널 SOI 트랜지스터 및 N채널 SOI 트랜지스터를 단결정 반도체층(35)에 형성하는 것이 가능해지는 동시에, 단결정 반도체층(33)을 필드 플레이트로서 기능시키는 것이 가능해지고, SOI 트랜지스터가 형성된 단결정 반도체층(35)의 이면에 필드 플레이트를 배치하는 것이 가능해진다. 또한, 홈(36, 37, 60)에 매립된 지지체(56)를 형성함으로써, 단결정 반도체층(33, 35) 아래에 공동부(57a, 57b)가 형성된 경우에도, 단결정 반도체층(33, 35)을 반도체 기판(31) 위에서 지지하는 것이 가능해지는 동시에, 단결정 반도체층(35)을 소자 분리하는 STI(Shallow Trench Isolation) 구조를 형성하는 것이 가능해진다.
이 때문에, 게이트 전극(62)이나 소스/드레인 컨택트 등의 배치 제약을 받지 않고, 채널 영역의 깊은 부분의 포텐셜 지배력을 향상시키는 것이 가능해지는 동시에, 제조 프로세스의 번잡화를 억제하면서, 필드 플레이트 위에 배치된 P채널 SOI 트랜지스터 및 N채널 SOI 트랜지스터를 소자 분리하는 것이 가능해지고, 비용 상승을 억제하면서, CMOS 회로의 저전압 구동과 오프 시의 누설 전류를 감소시키는 것이 가능해지는 동시에, CMOS 회로의 고내압화를 도모할 수 있다.
상술한 바와 같이 본 발명에 의하면, 칩 사이즈의 증대를 억제하면서, 절연체 위에 배치된 도전형이 상이한 전계 효과형 트랜지스터 아래에 필드 플레이트를 형성하는 것이 가능한 반도체 장치 및 반도체 장치의 제조 방법을 제공할 수 있다.
Claims (10)
- 게이트 전극을 공유(共有)하도록 하여 P채널 전계 효과형 트랜지스터 및 N채널 전계 효과형 트랜지스터가 형성된 반도체층과,상기 P채널 전계 효과형 트랜지스터 및 N채널 전계 효과형 트랜지스터 쌍방(雙方)의 채널에 공통으로 배치되고, 상기 반도체층의 이면(裏面) 측에 제 1 절연층을 통하여 형성된 필드 플레이트(field plate)와,상기 필드 플레이트 아래에 배치된 제 2 절연층을 구비하는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 게이트 전극과 상기 필드 플레이트를 접속하는 배선층을 더 구비하는 것을 특징으로 하는 반도체 장치.
- 제 1 항 또는 제 2 항에 있어서,상기 필드 플레이트는 상기 P채널 전계 효과형 트랜지스터 및 N채널 전계 효과형 트랜지스터의 액티브 영역보다도 면적이 큰 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 필드 플레이트는 상기 반도체층보다도 막 두께가 두꺼운 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 반도체층 및 상기 필드 플레이트는 단결정 반도체, 다결정 반도체 또는 비정질 반도체인 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 제 1 절연층은 상기 P채널 전계 효과형 트랜지스터 및 N채널 전계 효과형 트랜지스터의 게이트 절연막보다도 막 두께가 두꺼운 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 제 2 절연층은 상기 제 1 절연층보다도 막 두께가 두꺼운 것을 특징으로 하는 반도체 장치.
- 제 1 절연층 위에서 서로 메사(mesa) 분리된 반도체층과,상기 메사 분리된 반도체층 사이에 매립된 소자 분리 절연층과,상기 소자 분리 절연층에 걸치도록 배치된 게이트 전극을 공유하도록 하여 상기 반도체층에 형성된 P채널 전계 효과형 트랜지스터 및 N채널 전계 효과형 트랜지스터와,상기 P채널 전계 효과형 트랜지스터 및 N채널 전계 효과형 트랜지스터 쌍방의 채널에 공통으로 배치되고, 상기 반도체층의 이면 측에 제 1 절연층을 통하여 형성된 필드 플레이트와,상기 필드 플레이트 아래에 배치된 제 2 절연층과,상기 게이트 전극, 상기 소자 분리 절연층 및 상기 제 1 절연층을 관통하여 상기 반도체층에 접속된 매립 전극을 구비하는 것을 특징으로 하는 반도체 장치.
- 제 1 절연층 위에 적층된 제 1 반도체층 위에 제 2 절연층을 통하여 제 2 반도체층을 형성하는 공정과,상기 제 2 반도체층을 패터닝함으로써, 상기 제 2 반도체층을 제 1 및 제 2 영역으로 메사 분리하는 공정과,상기 메사 분리된 상기 제 2 절연층 사이에 소자 분리 절연층을 매립하는 공정과,상기 제 2 반도체층의 제 1 및 제 2 영역의 표면에 게이트 절연막을 형성하는 공정과,상기 소자 분리 절연층에 걸치도록 하여 상기 제 2 반도체층의 제 1 및 제 2 영역에 이르도록 배치된 게이트 전극을 상기 게이트 절연막 위에 형성하는 공정과,상기 제 2 반도체층의 제 1 영역에 제 1 도전형 소스/드레인층을 형성하는 공정과,상기 제 2 반도체층의 제 2 영역에 제 2 도전형 소스/드레인층을 형성하는 공정과,상기 게이트 전극, 상기 소자 분리 절연층 및 상기 제 2 절연층을 관통하여 상기 제 1 반도체층에 접속된 매립 전극을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 반도체층보다도 에칭 레이트가 작은 제 2 반도체층이 상기 제 1 반도체층 위에 적층된 적층 구조를 반도체 기판 위에 복수층 형성하는 공정과,상기 제 1 반도체층 및 제 2 반도체층을 관통하여 상기 반도체 기판을 노출시키는 제 1 홈을 형성하는 동시에, 상층의 제 1 반도체층 및 상층의 제 2 반도체층을 관통하여 하층의 제 2 반도체층을 노출시키는 제 2 홈을 형성하는 공정과,상기 제 1 홈 및 상기 제 2 홈에 매립되고, 상기 반도체 기판 위에서 상기 제 2 반도체층을 지지하는 지지체를 형성하는 공정과,상기 제 1 반도체층의 적어도 일부를 상기 제 2 반도체층으로부터 노출시키는 노출부를 형성하는 공정과,상기 노출부를 통하여 제 1 반도체층을 선택적으로 에칭함으로써, 상기 제 1 반도체층이 제거된 공동부(空洞部)를 형성하는 공정과,상기 공동부 내에 매립된 매립 절연층을 형성하는 공정과,상기 지지체를 박막화함으로써, 상기 제 1 홈에 매립된 소자 분리 절연층을 형성하는 공정과,상기 제 1 홈에 의해 분리된 상기 제 2 반도체층의 제 1 및 제 2 영역의 표 면에 게이트 절연막을 형성하는 공정과,상기 소자 분리 절연층에 걸치도록 하여 상기 제 2 반도체층의 제 1 및 제 2 영역에 이르도록 배치된 게이트 전극을 상기 게이트 절연막 위에 형성하는 공정과,상기 제 2 반도체층의 제 1 영역에 제 1 도전형 소스/드레인층을 형성하는 공정과,상기 제 2 반도체층의 제 2 영역에 제 2 도전형 소스/드레인층을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Payment date: 20120621 Start annual number: 6 End annual number: 6 |
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| FPAY | Annual fee payment |
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| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
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