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KR102099841B1 - 선택적 에피택셜 성장된 iii-v족 재료 기반 디바이스 - Google Patents

선택적 에피택셜 성장된 iii-v족 재료 기반 디바이스 Download PDF

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KR102099841B1
KR102099841B1 KR1020157032315A KR20157032315A KR102099841B1 KR 102099841 B1 KR102099841 B1 KR 102099841B1 KR 1020157032315 A KR1020157032315 A KR 1020157032315A KR 20157032315 A KR20157032315 A KR 20157032315A KR 102099841 B1 KR102099841 B1 KR 102099841B1
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니티 고엘
길버트 듀이
매튜 브이. 메츠
닐로이 무커지
마르코 라도사블예비치
벤자민 추-쿵
잭 티. 카발리에로스
로버트 에스. 차우
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인텔 코포레이션
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Abstract

제1 III-V족 재료 기반 버퍼층은 실리콘 기판 상에 퇴적된다. 제2 III-V족 재료 기반 버퍼층은 제1 III-V족 재료 기반 버퍼층 상에 퇴적된다. III-V족 재료 기반 디바이스 채널층은 제2 III-V족 재료 기반 버퍼층 상에 퇴적된다.

Description

선택적 에피택셜 성장된 III-V족 재료 기반 디바이스{SELECTIVE EPITAXIALLY GROWN III-V MATERIALS BASED DEVICES}
본 명세서에 기술된 바와 같은 실시예들은 전자 디바이스 제조 분야에 관한 것으로, 특히 III-V족 재료 기반 디바이스들의 제조에 관한 것이다.
일반적으로, 신소재들, 예를 들어 III-V족 재료가 실리콘("Si") 기판 상에 성장될 때, 격자 미스매칭으로 인해 결함들이 생성된다. 이러한 결함들은 III-V족 재료들에서 캐리어들(예를 들어, 전자들, 홀들, 또는 둘다)의 이동도를 감소시킬 수 있다.
결함의 생성으로 인해, III-V족 재료 기반 디바이스들, 게르마늄 기반 디바이스들, 또는 기타 격자 미스매칭 재료 기판 디바이스들을 CMOS(Complementary Metal-Oxide Semiconductor) 시스템들을 위한 실리콘 기판 상에 통합하는 것은 커다란 도전이다.
현재, 실리콘 기판 상에 III-V족 MOS 디바이스들을 형성하기 위해 선택적인 영역 에피택시가 이용된다. 일반적으로, 선택적인 영역 에피택시는 반도체 기판 상에 퇴적된 패턴화된 유전체 마스크를 통한 에피택셜층의 로컬 성장을 지칭한다. 격자 미스매칭으로 인해, 패턴화된 실리콘 기판 상에 III-V족 기반 디바이스들이 로컬 성장될 때, 결함들이 생성된다. 현재, 실리콘 기판 상에 n형 및 p형 III-V족 재료 기반 MOS 디바이스들을 통합하기 위한 기술적인 해결책이 없다.
도 1은 일 실시예에 따른 전자 디바이스 구조의 단면도를 나타낸다.
도 2는 도 1과 유사한 단면도로서, 일 실시예에 따라 기판 상에 제1 버퍼층이 퇴적된 이후의 도면이다.
도 3은 도 2와 유사한 단면도로서, 일 실시예에 따라 제1 버퍼층 상에 제2 버퍼층이 퇴적된 이후의 도면이다.
도 4는 도 3과 유사한 단면도로서, 일 실시예에 따라 제2 버퍼층 상에 디바이스층이 퇴적된 이후의 도면이다.
도 5는 도 4와 유사한 단면도로서, 일 실시예에 따라 디바이스층 상에 얇은 캡층이 선택적으로 성장된 이후의 도면이다.
도 6은 도 5와 유사한 단면도로서, 일 실시예에 따라 디바이스층 상에 고농도 도핑된 층이 퇴적된 이후의 도면이다.
도 7은 도 6과 유사한 단면도로서, 일 실시예에 따라 디바이스의 게이트 영역으로부터 고농도 도핑된 소스/드레인층이 제거된 이후의 도면이다.
도 8은 도 7과 유사한 단면도로서, 일 실시예에 따라 디바이스 핀이 형성된 이후의 도면이다.
도 9는 도 8과 유사한 단면도로서, 일 실시예에 따라 제1 버퍼층의 일부의 측벽들에 인접한 절연층 상에 절연층이 퇴적된 이후의 도면이다.
도 10은 도 9와 유사한 단면도로서, 일 실시예에 따라 핀 상에 게이트 유전체층과 게이트 전극층이 퇴적된 이후의 도면이다.
도 11은 일 실시예에 따른 도 6에 도시된 바와 같은 다층 스택의 사시도이다.
도 12는 일 실시예에 따른 도 10에 도시된 바와 같은 트라이-게이트 트랜지스터의 일부의 사시도이다.
도 13은 일 실시예에 따라 캐리어들의 홀 이동도 대 InGaAs 채널 두께를 나타내는 예시적인 그래프이다.
도 14는 일 실시예에 따라 유효 전자 질량(m0) 대 In 함유량(％)을 나타내는 예시적인 그래프이다.
도 15는 일 실시예에 따라 InGaAs 내의 인듐 함유량 대 격자 상수를 나타내는 예시적인 그래프이다.
도 16은 일 실시예에 따른 컴퓨팅 디바이스(1600)를 예시한다.
후술하는 설명에서, 본 명세서에 기술되는 바와 같은 하나 이상의 실시예의 철저한 이해를 제공하기 위해, 특정 재료들, 구성요소들의 치수 등과 같은 수많은 특정 상세 사항이 제시된다. 그러나, 본 분야의 통상의 기술을 가진 자에게는, 본 명세서에 기술되는 바와 같은 하나 이상의 실시예가 이들 특정 상세 사항없이도 실시될 수 있다는 것이 명백할 것이다. 다른 예들에서, 반도체 제조 프로세스들, 기술들, 재료들, 장비 등은 본 설명을 불필요하게 모호하게 하지 않도록 하기 위해 아주 상세히 설명되지 않았다.
소정의 예시적인 실시예들이 기술되고 첨부 도면들에 나타나 있지만, 그러한 실시예들은 제한이 아닌 단지 예시일 뿐이며, 본 분야의 통상의 기술을 가진 자들이 수정할 수 있기 때문에 실시예들은 도시되고 기술된 특정 구조들 및 배열들에 제한되지 않는다는 것을 이해해야 한다.
본 명세서 전체에 걸쳐 "일 실시예", "다른 실시예", 또는 "실시예"라는 언급은 그러한 실시예와 관련하여 기술된 특정 특징, 구조, 또는 특성이 적어도 일 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서의 전체에 걸친 여러 곳에서 "일 실시예" 또는 "실시예"와 같은 어구의 출현은 반드시 모두가 동일한 실시예를 언급하는 것은 아니다. 더욱이, 특정 특징들, 구조들, 또는 특성들은 하나 이상의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다.
또한, 본 발명의 양상들은 개시된 단일 실시예의 모든 특징보다 적게 존재한다. 따라서, 본 상세한 설명에 후속하는 청구항들은 이에 의해 본 상세한 설명에 명백하게 포함되고, 각각의 청구항은 본 발명의 별개의 실시예로서 자립한다. 예시적인 실시예들이 본 명세서에 기술되었지만, 본 분야의 숙련된 자라면 이러한 예시적인 실시예들이 본 명세서에 기술되는 바와 같이 수정 및 변경으로 실시될 수 있다는 것을 인식할 것이다. 따라서, 본 설명은 제한적이라기보다 예시적인 것으로 간주되어야 할 것이다.
선택적 애피택셜 성장된 III-V족 재료 기반 디바이스들을 제조하기 위한 방법들 및 장치들이 본 명세서에 기술된다. 제1 버퍼층은 기판상의 절연층에서의 트렌치 내에 퇴적된다. 이 제1 버퍼층 상에는 제2 버퍼층이 퇴적된다. 이 제2 버퍼층 상에는 디바이스층이 퇴적된다. 실시예에서, 제2 버퍼층은 디바이스 채널층의 격자 파라미터와 매칭되는 격자 파라미터를 갖는다. 실시예에서, 제1 버퍼층은 기판의 격자 파라미터와 디바이스 채널층의 격자 파라미터 사이의 격자 파라미터를 갖는다. 실시예에서, 제1 버퍼층, 제2 버퍼층, 및 디바이스층 중 적어도 하나는 III-V족 재료 기반층이고, 기판은 실리콘 기판이다. 실시예에서, 캡층은 디바이스층 상에 퇴적된다. 실시예에서, 제1 버퍼층의 일부상의 제2 버퍼층상의 디바이스층을 포함하는 핀이 형성된다. 실시예에서, 게이트 유전체는 핀 위에 퇴적되고; 소스 및 드레인 영역들은 핀 내에 형성된다. 실시예에서, 디바이스층은 채널층을 포함한다.
적어도 일부 실시예들에서, 다층 스택은 실리콘 기판 상에 제1 III-V족 재료 기반 버퍼층을 포함한다. 제1 III-V족 재료 기반 버퍼층 위에는 제2 III-V족 재료 기반 버퍼층이 퇴적된다. 제1 III-V족 재료 기반 버퍼층상의 제2 III-V족 재료 기반 버퍼층을 포함하는 다층 스택은 실리콘 기판상의 절연층 내의 트렌치에 퇴적된다. 본 명세서에 기술되는 다층 스택은 선택 에피택시 접근법을 이용한 실리콘상의 III-V족 재료 통합을 허용한다. 선택적 에피택셜 성장은 실리콘 기판상의 절연층 내의 트렌치에 다층 스택을 성장시키는 것을 포함한다. 기판 상의 절연층 내의 트렌치는 트렌치에 퇴적된 버퍼층들 내에서 격자 미스매칭 성장으로부터 기인한 결함들이 캡쳐되도록 애스팩트비(폭에 대한 깊이(D/W))를 갖는다.
기판과 디바이스층 간에 선택적으로 성장된 버퍼층들은 디바이스층들로 전파되는 결함들을 감소시키는 하부 버퍼층들 내의 전위 결함들을 캡쳐하는 이점을 제공한다. 본 명세서에 기술되는 바와 같은 층 스택 조합은 실리콘 기판과 III-V족 디바이스층 사이의 더 큰 격자 미스매칭을 수용하는 이점을 제공한다. 실시예에서, III-V족 디바이스층은 높은 인듐("In") 조성물(예를 들어, 적어도 53％)을 갖는 InGaAs이다.
본 명세서에 기술된 바와 같은 다중 버퍼층들을 포함하는 층 스택의 실시예들은 실리콘 기판과 III-V족 디바이스 채널층 사이의 격자 미스매칭을 수용한다. 본 명세서에 기술되는 헤테로-집적 해결책은 임의의 디바이스 아키텍처, 예를 들어, 트라이게이트 디바이스, 나노와이어들, 나노리본들, 및 그와 유사한 것을 제조하는데 이용될 수 있다.
도 1은 일 실시예에 따른 III-V족 재료 기반 전자 디바이스 구조의 단면도(100)를 나타낸다. 트렌치(103)는 기판(101)을 노출시킨 절연층(102) 내에 형성된다.
일 실시예에서, 기판(101)은 반도체 재료, 예를 들어 단결정 실리콘("Si"), 게르마늄("Ge"), 실리콘 게르마늄("SiGe"), III-V족 재료 기반 재료, 예를 들어, 갈륨 비소("GaAs"), 또는 이들의 임의 조합을 포함한다. 일 실시예에서, 기판(101)은 집적 회로들을 위한 금속 상호접속층들을 포함한다. 적어도 일부 실시예에서, 기판(101)은 전자 디바이스들, 예를 들어 트랜지스터들, 메모리들, 캐패시터들, 저항기들, 광전자 디바이스들, 스위치들 및 전기적 절연층, 예를 들어 층간 유전체, 트렌치 절연층, 또는 전자 디바이스 제조 기술 분야의 통상의 기술자에게 공지된 임의의 다른 절연층에 의해 분리되는 임의의 다른 능동 및 수동 전자 디바이스들을 포함한다. 적어도 일부 실시예들에서, 기판(101)은 상호접속부들, 예를 들어 금속화층들을 접속하도록 구성된 비아들을 포함한다.
일 실시예에서, 기판(101)은 벌크 하위 기판, 중간 절연층, 및 상부 단결정층을 포함하는 SOI(semiconductor-on-isolator) 기판이다. 상부 단결정층은 예를 들어, 실리콘 위에 나열된 임의의 재료를 포함할 수 있다.
절연층(102)은 인접 디바이스들을 절연시키고 누설을 방지하는데 적합한 임의의 재료일 수 있다. 일 실시예에서, 전기적 절연층(102)은 산화물층, 예를 들어 실리콘 이산화물, 또는 전자 디바이스 설계에 의해 결정된 임의의 다른 전기적 절연층이다. 일 실시예에서, 절연층(102)은 층간 유전체(ILD), 예를 들어 실리콘 이산화물을 포함한다. 일 실시예에서, 절연층(102)은 폴리이미드, 에폭시, 벤조사이클로부텐(BCB)과 같은 광한정가능 재료들(photodefinable materials), 및 WPR-시리즈 재료들 또는 스핀-온-글래스를 포함할 수 있다. 일 실시예에서, 절연층(102)은 낮은 유전율(로우-k) ILD 층이다. 일반적으로, 로우-k는 실리콘 이산화물의 유전율보다 낮은 유전 상수(유전율 k)를 갖는 유전체들로 지칭된다.
일 실시예에서, 절연층(102)은 기판(101)상의 하나의 핀을 다른 핀들로부터 분리하는 필드 분리 영역들을 제공하기 위한 STI(shallow trench isolation)층이다. 일 실시예에서, 층(102)의 두께는 500 옹스트롬(Å) 내지 10,000Å의 대략적인 범위에 있다. 절연층(102)은 화학적 기상 증착(CVD), 및 물리적 기상 증착(PVP)과 같은, 그러나 이에 국한되지 않는 전자 디바이스 제조 기술 분야의 통상의 기술자에게 공지된 임의의 기술들을 이용하여 퇴적된 블랭킷일 수 있다.
실시예에서, 절연층(102)은 전자 디바이스 제조 기술 분야의 통상의 기술자에게 공지된 패터닝 기술 및 에칭 기술 중 하나를 이용하여 트렌치(103)와 같은 트렌치들을 형성하기 위해 패터닝 및 에칭된다. 트렌치(103)는 깊이 D(121)와 폭 W(122)을 갖는다. 트렌치(103)의 애스팩트비(D/W)는 그 트렌치를 통하여 퇴적된 버퍼층들의 두께를 결정한다. 트렌치의 D/W 비가 높아질수록, 버퍼층들은 더 두꺼워진다. 실시예에서, 기판 상에 트렌치를 통해 퇴적된 버퍼층들은, 격자 미스매칭으로부터 기인하는 대부분의 결함이 그 버퍼층들 내에 트랩되고 버퍼층들 상에 형성된 디바이스층 내에 전파되는 것을 방지하도록 충분히 두껍다. 실시예에서, 트렌치(D/W)의 애스팩트비는 적어도 1.5이고, 보다 상세하게는, 적어도 3이다. 실시예에서, 트렌치의 폭은 전자 디바이스의 폭에 의해 결정된다. 전자 디바이스는 예를 들어, 트라이-게이트 디바이스, 나노와이어 기반 디바이스, 나노리본 기반 디바이스, 또는 임의의 다른 전자 디바이스일 수 있다. 예를 들어, 트라이-게이트 트랜지스터를 위한 트렌치(103)의 폭은 약 5nm 내지 약 80nm일 수 있다. 예를 들어, 나노튜브 디바이스 또는 나노와이어 디바이스를 위한 트렌치(103)의 폭은 약 5nm 내지 약 80nm일 수 있다. 실시예에서, 트렌치의 깊이는 트렌치의 폭보다 적어도 3배 더 크다. 예를 들어, 트라이-게이트 트랜지스터의 경우, 트렌치(103)의 깊이는 약 250 나노미터("nm") 내지 약 400nm일 수 있으며, 보다 상세하게는, 약 300nm 내지 약 350nm일 수 있다.
절연층(102) 내의 트렌치(103)는 하부에 놓여진 기판(101)을 노출시키는 정사각형, 직사각형, 둥근형, 타원형, 또는 임의의 다른 형상을 가질 수 있다. 적어도 일부 실시예들에서, 트렌치의 폭은 약 20nm 내지 약 300nm이다. 적어도 일부 실시예들에서, 트렌치의 깊이는 약 60nm에 내지 약 600nm이다.
도 2는 도 1과 유사한 단면도(200)로서, 일 실시예에 따라 기판 상에 제1 버퍼층이 퇴적된 이후의 도면이다. 제1 버퍼층(104)은 기판(101)의 노출부 상에 트렌치(103)를 통하여 선택적으로 퇴적된다. 실시예에서, 버퍼층(104)은 기판(101)의 격자 파라미터와 그 위에 형성되는 디바이스층의 격자 파라미터 사이의 격자 파라미터를 갖는다. 일반적으로, 격자 상수는 결정 격자의 유닛 셀들 간의 거리로서 통상적으로 언급되는 격자 파라미터이다. 격자 파라미터는 상이한 재료들 간의 구조적 호환성의 척도이다.
버퍼층(104)를 위한 재료는 제1 버퍼층(104)("LC1")의 격자 상수가 Si("LCSi")과 디바이스 채널층("LCdc")의 격자 상수 사이에 있도록 선택된다. 실시예에서, 기판(101)은 실리콘 기판이고, 버퍼층(104)은 III-V족 재료를 포함한다. 일반적으로, III-V족 재료는 알루미늄("Al"), 갈륨("Ga"), 인듐("In")과 같은, 주기율표의 III족 원소들 중 적어도 하나와, 질소("N"), 인("P"), 비소("As"), 안티몬("Sb")과 같은, 주기율표의 V족 원소들 중 적어도 하나를 포함하는 화합물 반도체 재료를 지칭한다. 실시예에서, 버퍼층(104)은 InP, GaAs, InAlAs, 기타 III-V족 재료 또는 이들의 임의의 조합이다. 실시예에서, 제1 버퍼층(104)의 격자 상수는 비율 R=(LC1-LCsi)/LCsi이 약 4％ 내지 약 8％가 되도록 한다.
실시예에서, 제1 버퍼층(104)의 두께는 적어도 약 50 나노미터("nm")이며, 보다 구체적으로, 적어도 약 70nm이다.
실시예에서, 버퍼층(104)은 선택적인 영역 에피택시를 이용하여 기판(101)의 노출부 위에 트렌치(103)를 통하여 퇴적된다. 도 2에 도시된 바와 같이, 에피택셜 버퍼층(104)은 트렌치(103)를 통하여 반도체 기판(101)의 노출부 상에 국부적으로 성장된다. 에피택셜 버퍼층(104)은 전자 디바이스 제조의 통상의 기술자에게 공지된 에피택셜 기술들 중 하나, 예를 들어, CVD(chemical vapor deposition), MOCVD(metallo organic chemical vapor deposition), ALD(atomic layer deposition), 또는 전자 디바이스 제조의 통상의 기술자에게 공지된 다른 에피택셜 성장 기술을 이용하여 기판(101)의 노출부 위에 트렌치(103)를 통하여 선택적으로 퇴적될 수 있다. 실시예에서, InP의 제1 에피택셜 버퍼층은 약 400℃ 내지 약 650℃의 온도에서, 보다 상세하게는, 약 500℃에서 MOCVD 기술에 의해 기판(101)의 노출부 위에 트렌치(103)를 통하여 퇴적된다.
도 3은 도 2와 유사한 단면도(300)로서, 일 실시예에 따라 제1 버퍼층 상에 제2 버퍼층이 퇴적된 이후의 도면이다. 제2 버퍼층(105)은 버퍼층(104) 상에 트렌치(103)를 통하여 선택적으로 퇴적된다. 실시예에서, 제2 버퍼층(105)은 III-V족 재료를 포함한다. 실시예에서, 제2 버퍼층(105)은 인듐 알루미늄 비화물("InxAl1 -xAs"), 인듐 갈륨 비소 안티몬화물("InxGa1 - xAsSb"), 기타 III-V족 재료, 또는 이들의 임의의 조합이다. 실시예에서, 하나의 III-V족 재료 기반의 제2 버퍼층(105)은 다른 III-V족 재료의 제1 버퍼층(104) 상에 퇴적된다. 실시예에서, 제2 III-V족 재료 기반 버퍼층(105)은 III-V족 재료 기반 디바이스 채널층의 격자 파라미터와 매칭되는 격자 파라미터를 갖는다. 실시예에서, 제2 III-V족 재료 기반 버퍼층(105)은 높은 인듐 함유량(적어도 중량 당 53％)을 갖는 III-V족 재료의 디바이스층, 예를 들어, InxAl1 - xAs층, InxGa1 - xAsSb층 -x는 적어도 0.53임- 의 격자 파라미터와 매칭되는 격자 파라미터를 갖는다, 보다 구체적인 실시예에서, 제2 버퍼층(105)은 인듐 함유량의 적어도 70％ 원자 부분을 갖는 III-V족 재료의 디바이스층, 예를 들어("InxAl1 - xAs", "InxGa1 - xAsSb") -x는 적어도 0.7임- 의 격자 파라미터와 매칭되는 격자 파라미터를 갖는다.
실시예에서, 디바이스 채널층은 인듐 갈륨 비화물("InGaAs")이고, 버퍼층(105)은 InAlAs, InGaAsSb, 또는 이들의 임의의 조합이다. 실시예에서, 제1 버퍼층과의 하부 인터페이스와 디바이스 채널층과의 상부 인터페이스를 갖는 제2 버퍼 재료의 선택은 제2 버퍼층의 격자 상수가 InGaAs 채널층의 격자 상수와 매칭되도록 한다. 실시예에서, 제2 버퍼층(105)의 두께는 적어도 약 200nm이다.
실시예에서, 버퍼층(105)은 선택적인 영역 에피택시를 이용하여 버퍼층(104) 상에 트렌치(103)를 통하여 퇴적된다. 도 2에 도시된 바와 같이, 에피택셜 버퍼층(105)은 트렌치(103)를 통하여 제1 버퍼층(104) 상에 국부적으로 성장된다. 에피택셜 버퍼층(105)은 전자 디바이스 제조의 통상의 기술자에게 공지된 에피택셜 기술들 중 하나, 예를 들어, CVD(chemical vapor deposition), MOCVD(metallo organic chemical vapor deposition), ALD(atomic layer deposition), 또는 전자 디바이스 제조의 통상의 기술자에게 공지된 다른 에피택셜 성장 기술을 이용하여 제1 버퍼층(104) 상에 트렌치(103)를 통하여 선택적으로 퇴적될 수 있다. 실시예에서, InAlAs의 제2 에피택셜 버퍼층은 약 425℃ 내지 약 650℃의 온도에서, 보다 상세하게는, 약 450℃ 내지 약 650℃의 온도에서, MOCVD 기술에 의해 제1 버퍼층(104) 상에 트렌치(103)를 통하여 퇴적된다.
도 4는 도 3과 유사한 단면도(400)로서, 일 실시예에 따라 제2 버퍼층 상에 디바이스층이 퇴적된 이후의 도면이다. 디바이스층(106)은 제2 버퍼층(105) 상에 트렌치(103)를 통하여 선택적으로 퇴적된다. 실시예에서, 디바이스층(106)은 디바이스 채널층을 포함한다. 제2 버퍼층(105)은 디바이스층(106)의 격자 파라미터와 매칭되는 격자 파라미터를 갖는다. 실시예에서, 디바이스층(106)은 높은 인듐 함유량(예를 들어, 중량 당 적어도 53％)을 갖는 III-V족 재료, 예를 들어 InGaAs, InGaAsSb(예를 들어, InxGa1 - xAs, InxGa1 - xAsSb, 여기서 x는 적어도 0.53임)를 포함한다. 실시예에서, 디바이스층(105)은 인듐의 적어도 70％를 포함하는 InGaAs, InGaAsSb(예를 들어, InxGa1 - xAs, InxGa1 - xAsSb, 여기서 x는 적어도 0.7임)를 포함한다.
실시예에서, 디바이스 채널층(106)은 InGaAs이고 제2 버퍼층(105)은 InAlAs, InGaAsSb 또는 이들의 임의의 조합이다. 상술한 바와 같이, 실시예에서, 제2 버퍼층의 III-V족 재료의 격자 상수는 디바이스층(106)의 III-V족 재료의 격자 상수와 매칭된다. 디바이스층(106)의 두께는 디바이스 설계에 의해 결정된다. 실시예에서, 디바이스층(106)의 두께는 약 5nm 내지 약 100 nm이다.
실시예에서, 디바이스층(106)은 선택적인 영역 에피택시를 이용하여 버퍼층(105) 상에 트렌치(103)를 통하여 퇴적된다. 도 4에 도시된 바와 같이, 디바이스층(106)은 트렌치(103)를 통하여 버퍼층(105) 상에 국부적으로 성장된다. 에피택셜 디바이스층(106)은 전자 디바이스 제조의 통상의 기술자에게 공지된 에피택셜 기술들 중 하나, 예를 들어, CVD(chemical vapor deposition), MOCVD(metallo organic chemical vapor deposition), ALD(atomic layer deposition), 또는 전자 디바이스 제조의 통상의 기술자에게 공지된 다른 에피택셜 성장 기술을 이용하여 버퍼층(105) 상에 트렌치(103)를 통하여 선택적으로 퇴적될 수 있다. 실시예에서, InGaAs의 디바이스층은 약 400℃ 내지 약 650℃의 온도에서, MOCVD 기술에 의해 버퍼층(105) 상에 트렌치(103)를 통하여 퇴적된다.
도 5는 도 4와 유사한 단면도(500)로서, 일 실시예에 따라 디바이스층 상에 얇은 캡층이 선택적으로 성장된 이후의 도면이다. 얇은 캡층은 게이트의 제어를 향상시키기 위해, 디바이스층(106) 상에 하이-k 게이트 유전체, 예를 TaSiOx와의 인터페이스로서 선택적으로 퇴적될 수 있다. 얇은 캡층(107)은 디바이스층(106) 상에 트렌치(103)를 통하여 선택적으로 퇴적될 수 있다. 실시예에서, 캡층(107)은 III-V족 재료를 포함한다. 실시예에서, 캡층(107)은 InP이다. 실시예에서, 캡층(107)의 두께는 약 0.5nm 내지 약 3nm이다.
실시예에서, 캡층(107)은 선택적인 영역 에피택시를 이용하여 디바이스층(106) 상에 트렌치(103)를 통하여 퇴적된다. 도 5에 도시된 바와 같이, 캡층(107)은 트렌치(103)를 통하여 디바이스층(106) 상에 국부적으로 성장된다. 캡층(107)은 전자 디바이스 제조의 통상의 기술자에게 공지된 에피택셜 기술들 중 하나, 예를 들어, CVD(chemical vapor deposition), MOCVD(metallo organic chemical vapor deposition), ALD(atomic layer deposition), 또는 전자 디바이스 제조의 통상의 기술자에게 공지된 다른 에피택셜 성장 기술을 이용하여 디바이스층(106) 상에 트렌치(103)를 통하여 선택적으로 퇴적될 수 있다.
도 6은 도 5와 유사한 단면도(600)로서, 일 실시예에 따라 디바이스층 상에 고농도 도핑된 층이 퇴적된 이후의 도면이다. 실시예에서, 고농도 도핑된 층(108)은 트랜지스터 디바이스를 위한 소스 및 드레인을 제공하기 위해 디바이스층 상에 퇴적된다. 도 6에 도시된 바와 같이, 다층 스택은 기판(101) 상의 제1 버퍼층(104) 상의 제2 버퍼층(105) 상의 디바이스층(106) 상의 캡층(107) 상에 고농도 도핑된 층(108)을 포함하는 기판(101)상의 트렌치(103) 내에서 선택적으로 성장된다. 실시예에서, 고농도 도핑된 소스/드레인층(108)은 프로세스에서 나중에 게이트 영역으로부터 제거되고 트랜지스터 제조동안 소스/드레인 영역들에 남겨진다.
실시예에서, 고농도 도핑된 소스/드레인층(108)은 III-V족 재료를 포함한다. 실시예에서, 고농도 도핑층(108)은 1x1019와 1x1021 원자/cm3 간의 도펀트들의 농도를 가지고, 디바이스층(107)의 III-V족 재료과 유사한 III-V족 재료를 포함한다. 실시예에서, 소스/드레인층(108)의 두께는 디바이스 설계에 의해 결정된다. 실시예에서, 소스/드레인층(108)의 두께는 약 10nm 내지 약 100nm이다. 보다 구체적인 실시예에서, 소스/드레인층(108)의 두께는 약 20nm이다. 실시예에서, 소스/드레인 층(108)은 선택적인 영역 에피택시를 이용하여 캡층(107) 상에 트렌치(103)를 통하여 퇴적된다. 소스/드레인층(108)은 전자 디바이스 제조의 통상의 기술자에게 공지된 에피택셜 기술들 중 하나, 예를 들어, CVD(chemical vapor deposition), MOCVD(metallo organic chemical vapor deposition), ALD(atomic layer deposition), 또는 전자 디바이스 제조의 통상의 기술자에게 공지된 다른 에피택셜 성장 기술을 이용하여 캡층(107) 상에 트렌치(103)를 통하여 선택적으로 퇴적될 수 있다.
도 11은 일 실시예에 따른 도 6에 도시된 바와 같은 다층 스택의 사시도(1100)이다. 전자 디바이스를 제조하기 위한 다층 스택은 기판(202) 상의 절연층(202) 내에 형성된 트렌치 내에 제1 버퍼층(204)을 포함한다. 제2 버퍼층(205)은 제1 버퍼층(204) 상에 퇴적되고 제2 버퍼층 상에는 디바이스 채널층(206)이 퇴적된다. 제2 버퍼층(205)은 디바이스 채널층(206)의 격자 파라미터와 매칭되는 격자 파라미터를 갖는다. 상술한 바와 같이, 제1 버퍼층(204)은 기판(201)의 격자 파라미터와 디바이스 채널층(206)의 격자 파라미터 사이의 격자 파라미터를 갖는다.
상술한 바와 같이, 실시예에서, 제1 버퍼층(204), 제2 버퍼층(205) 및 디바이스 채널층(206)은 각각 III-V족 재료 기반 층이고, 기판(201)은 실리콘 기판이다. 상술한 바와 같이, 캡층(207)은 디바이스 채널층(206) 상에 선택적으로 퇴적된다. 상술한 바와 같이, 실시예에서, 제1 버퍼층(204), 제2 버퍼층(205), 디바이스 채널층(206) 및 캡층(207)은 각각 CVD에 의해 퇴적된다.
일반적으로, 격자 미스매칭 필름들이 함께 통합될 때, 결함들은 형성된다. 이러한 결함들이 일단 형성되면, 소정 각도로 격자에 전파된다. 전자 디바이스를 제조하기 위한 다층 스택은 기판(201) 상의 절연층(202)에서의 트렌치(203) 내의 제1 버퍼층(204), 제1 버퍼층(204) 상의 제2 버퍼층(205), 및 제2 버퍼층(205) 상의 디바이스 채널층(206)을 포함하며, 여기서 제2 버퍼층(205)은 디바이스 채널층(206)의 격자 파라미터와 매칭되는 격자 파라미터를 가지고, 제1 버퍼층(204)은 기판(201)의 격자 파라미터와 디바이스 채널층(206)의 격자 파라미터 사이의 격자 파라미터를 가지고, 디바이스 성능에 영향을 미치지 않도록 실제 디바이스 채널층(206) 아래로 결함 종료 인터페이스를 잘 이동하게 한다.
도 7은 도 6과 유사한 단면도(700)로서, 일 실시예에 따라 고농도 도핑된 소스/드레인층이 디바이스의 게이트 영역(123)으로부터 제거된 이후의 도면이다. 고농도 도핑된 소스/드레인층(108)은 디바이스층(106)의 소스/드레인 영역들(도시 생략) 상에 본래의 상태로 남아 있다.
도 8은 도 7과 유사한 단면도(800)로서, 일 실시예에 따라 디바이스 핀이 형성된 이후의 도면이다. 도 8에 도시된 바와 같이, 디바이스 핀(109)은 제2 버퍼층(110)의 일부 상의 디바이스층(111)의 일부 상의 선택적인 캡층(112)의 일부를 포함한다. 도 8에 도시된 바와 같이, 핀(108)은 상부면(124)과, 대향하는 측벽들(125와 126)을 갖는다. 실시예에서, 핀(109)을 형성하는 것은 캡층(107) 상에 패턴화된 하드 마스크를 퇴적하고나서 전자 디바이스 제조의 통상의 기술자에게 공지된 바와 같은 디바이스 설계에 의해 결정된 깊이로 절연층(102)을 리세싱하는 것을 포함한다. 일 실시예에서, 절연층(102)은 핀(109)을 원상태 그대로 남겨둔 채 선택적 에칭 기술에 의해 리세싱된다. 예를 들어, 절연층(102)은 기판(101) 상에서 핀에 대한 실질적으로 높은 선택도를 갖는 화학적 성질을 갖는 습식 에칭 및 건식 에칭과 같은, 그러나 이에 국한되지 않는, 전자 디바이스 제조의 통상의 기술자에게 공지된 선택적 에칭 기술을 이용하여 리세싱된다. 이것은 화학적 성질이 기판(101)의 핀보다 절연층(102)을 우세하게 에칭한다는 것을 의미한다. 일 실시예에서, 핀에 대한 절연층(102)의 에칭 레이트의 비율은 적어도 10:1이다.
도 8에 도시된 바와 같이, 패턴화된 하드 마스크는 핀(109)으로부터 제거된다. 패턴화된 하드 마스크층은 전자 디바이스 제조의 통상의 기술자에게 공지된 바와 같은 CMP와 같은 폴리싱 프로세스에 의해 핀(109)의 상부로부터 제거될 수 있다. 도 8에 도시된 바와 같이, 절연층(102)은 절연층(102)의 상부면에 대한 디바이스 핀(109)의 높이를 정의하는 선정된 깊이로 리세싱된다. 핀(109)의 높이와 폭은 일반적으로 설계에 의해 결정된다. 실시예에서, 핀(109)의 높이는 약 10nm 내지 약 100nm이고 핀(109)의 폭은 약 5nm 내지 약 20nm이다.
도 9는 도 8과 유사한 단면도(900)로서, 일 실시예에 따라 제1 버퍼층(110)의 일부의 측벽들에 인접한 절연층(102) 상에 절연층(113)이 퇴적된 이후의 도면이다. 일 실시예에서, 절연층(113)은 인접하는 디바이스들을 절연하고 핀으로부터의 누설을 방지하기에 적절한 임의의 재료일 수 있다. 일 실시예에서, 전기적 절연층(113)은 산화물층, 예를 들어, 실리콘 이산화물 또는 설계에 의해 결정된 임의의 다른 전기적 절연층이다. 일 실시예에서, 절연층(113)은 기판(101) 상의 다른 핀들로부터 하나의 핀을 절연하는 필드 절연 영역을 제공하기 위한 STI 층이다. 일 실시예에서, 절연층(113)의 두께는 핀 디바이스 설계에 의해 결정된 제2 버퍼층(110)의 일부의 두께에 대응한다. 실시예에서, 절연층(113)의 두께는 1nm 내지 약 30nm의 대략적인 범위에 있다. 절연층(113)은 화학적 기상 증착(CVD) 및 물리 기상 증착(PVP)과 같은, 그러나 이에 국한되지 않는 전자 디바이스 제조 기술 분야의 통상의 기술자에게 공지된 임의의 기술들을 이용하여 퇴적된 블랭킷일 수 있다.
도 10은 도 9와 유사한 단면도(1000)로서, 일 실시예에 따라 핀 위에 게이트 유전체층과 게이트 전극층이 퇴적된 이후의 도면이다. 게이트 유전체층(114)은 반도체 핀(109)의 3개의 측면 상에 그리고 그 둘레에 형성된다. 도 10에 도시된 바와 같이, 게이트 유전체층(114)은 상부면(124) 상에 또는 인접하여 형성되고, 측벽(125) 상에 또는 인접하여 형성되며, 핀(109)의 측벽(126) 상에 또는 인접하여 형성된다. 게이트 유전체층(114)은 임의의 공지된 게이트 유전체층일 수 있다.
일 실시예에서, 게이트 유전체층(103)은 실리콘 이산화물의 유전 상수보다 더 큰 유전 상수를 갖는 하이-k 유전체 재료이다. 일 실시예에서, 전기 절연 층(103)은 금속 산화물 유전체와 같은, 하이-k 유전체 재료를 포함한다. 예를 들어, 게이트 유전체층(103)은 탄탈륨 실리콘 산화물(TaSiOx), 펜타옥사이드(Ta2O5), 티타늄 산화물(TiO2), 지르코늄 산화물(ZrO2), 하프늄 산화물(HfO2), 란타늄 산화물(La2O4), 리드 지르코늄 티타네이트(PZT), 기타 하이-k 유전체 재료, 또는 이들의 조합일 수 있지만, 이에 국한되지 않는다. 실시예에서, 게이트 유전체층(103)은 실리콘 이산화물(SiO2), 실리콘 산질화물(SiOxNy) 또는 실리콘 질화물(Si3N4) 유전체층이다. 실시예에서, 게이트 유전체층(103)의 두께는 약 1nm 내지 약 20nm사이의 개략적인 범위에 있으며, 보다 구체적으로, 약 5nm 내지 약 10nm 사이의 개략적인 범위에 있다.
도 10에 도시된 바와 같이, 게이트 전극층(115)은 핀(109) 상의 게이트 유전체층(114) 상에 퇴적된다. 게이트 전극(115)은 도 10에 도시된 바와 같이 게이트 유전체층(114) 상에 그리고 그 둘레에 형성된다. 게이트 전극(115)은 반도체 핀(109)의 측벽(125) 상의 게이트 유전체(114) 상에 또는 인접하여 형성되고, 반도체 핀(109)의 상부면(124) 상의 게이트 유전체(114) 상에 형성되고, 반도체 핀(109)의 측벽(125) 상의 게이트 유전체층(114) 상에 또는 인접하여 형성된다.
도 10에 도시된 바와 같이, 게이트 전극(115)은 핀 디바이스의 채널 길이를 정의하는 거리에 의해 분리된 측벽(127)과 측벽(128)과 같은, 한 쌍의 측면 대향 측벽들과 상부면(130)을 갖는다. 게이트 전극(115)은 임의의 적절한 게이트 전극 재료를로 형성될 수 있다. 실시예에서, 게이트 전극(115)은 텅스텐, 탄탈, 티타늄, 및 이들의 질화물과 같은, 그러나 이에 국한되지 않는 금속 게이트 전극이다. 게이트 전극(115)은 반드시 단일 재료일 필요는 없으며, 다결정 실리콘/금속 전극 또는 금속/다결정 실리콘 전극과 같은, 그러나 이에 국한되지 않는 박막들의 복합 스택(composite stack)일 수 있다는 것이다. 실시예에서, 게이트 전극(115)은 1x1019 원자/㎤ 내지 1x1020 원자/㎤ 간의 농도 밀도로 도핑된 다결정 실리콘을 포함한다.
도 12는 일 실시예에 따른 도 10에 도시된 바와 같은 트라이-게이트 트랜지스터의 일부의 사시도(1200)이다. 도 12에 도시된 바와 같이, 트라이-게이트 트랜지스터는 핀(309)에 인접한 기판(301) 상에 전기적 절연층(302)을 포함한다. 일 실시예에서, 트라이-게이트 트랜지스터는 하나 이상의 금속화된 층(도시 생략)에 결합된다. 하나 이상의 금속화층은 유전체 재료, 예를 들어 층간 유전체(ILD)(도시 생략)에 의해 인접하는 금속화층들로부터 분리될 수 있다. 인접하는 금속화층들은 비아들(도시 생략)에 의해 전기적으로 상호접속될 수 있다.
도 12에 도시된 바와 같이, 핀(309)은 절연층(302)의 상부면으로부터 돌출된다. 핀(309)은 III-V족 재료 기반 제1 버퍼층(304) 상의 III-V족 재료 기반 제2 버퍼층(305)의 일부(306) 상의 III-V족 재료 기반 디바이스 채널층(307) 상의 선택적 III-V족 재료 기반 캡층(308)을 포함한다. 게이트 전극(311)은 게이트 유전체(310) 상에 그리고 그 둘레에 형성된다.
III-V족 재료 기반 제1 버퍼층(304) 상의 III-V족 재료 기반 제2 버퍼층(305)의 일부(306) 상의 III-V족 재료 기반 디바이스 채널층(307) 상의 선택적 III-V족 재료 기반 캡층(308)을 포함하고, 제2 버퍼층은 디바이스 채널층의 격자 파라미터와 매칭되는 격자 파라미터를 가지고, 제1 버퍼층은 기판의 격자 파라미터와 디바이스층의 격자 파라미터 사이의 격자 파라미터를 갖는 핀(309)은 버퍼층들(304와 305)의 두께 내에서 결함들이 캡쳐될 수 있도록 기판(301)과 디바이스 채널층(307)간의 격자 미스매칭의 수용을 제공한다.
도 12에 도시된 바와 같이, 핀(309)은 반도체 핀 폭을 정의하는 거리에 의해 분리된 한 쌍의 대향하는 측벽들을 갖는다. 일 실시예에서, 핀 폭은 약 5㎚ 내지 약 50㎚의 대략적인 범위에 있다. 일 실시예에서, 핀들의 길이는 폭보다 크며 설계에 의해 결정된다. 일 실시예에서, 핀들의 길이는 약 50㎚ 내지 수백 미크론이다. 실시예에서, 절연층(302)의 상부면 위의 핀 높이는 약 5nm 내지 500nm의 대략적인 범위에 있다.
도 12에 도시된 바와 같이, 게이트 전극(311)은 핀(309)의 게이트 유전체(310) 상에 퇴적된다. 게이트 전극(311)은 게이트 유전체(310) 상에 그리고 그 둘레에 형성된다. 소스 영역과 드레인 영역은 핀(313)의 디바이스층 일부(313)에서 게이트 전극(311)의 대향측들에 형성된다. 소스/드레인 전극들(312) 중 하나는 게이트 전극(311)의 일 측에 있는 소스/드레인 영역 상에 형성되고, 소스/드레인 전극들 중 다른 하나(도시 생략)는 전자 디바이스 제조의 통상의 기술자에게 공지된 기술들 중 하나를 이용하여 게이트 전극(311)의 대향측에 있는 소스/드레인 영역 상에 형성된다.
소스 및 드레인 영역들은 N형 또는 P형 도전성과 같은 동일한 도전형으로 형성된다. 실시예에서, 소스 및 드레인 영역들은 1x1019 원자/㎤와 1x1021 원자/㎤ 간의 도핑 농도를 갖는다. 소스 및 드레인 영역들은 균일한 농도로 형성될 수 있거나 팁 영역들(tip regions)(예를 들어, 소스/드레인 연장부)과 같은 상이한 농도 또는 도핑 프로파일의 서브영역들을 포함할 수 있다. 실시예에서, 소스 및 드레인 영역들은 동일한 도핑 농도 및 프로파일을 갖는다. 실시예에서, 소스 영역(104) 및 드레인 영역(106)과 같은, 소스 및 드레인 영역들의 도핑 농도 및 프로파일은 특정 전기적 특성을 획득하기 위해 변할 수 있다. 소스 영역과 드레인 영역들 사이에 위치한 핀(309)의 일부는 트랜지스터의 채널 영역(314)을 정의한다.
채널 영역(314)은 또한 게이트 전극(311)에 둘러싸인 반도체 핀(309)의 면적으로서 정의될 수 있다. 그러나, 때로는, 소스/드레인 영역은 게이트 전극 길이(Lg)보다 약간 짧은 채널 영역을 정의하기 위해, 예를 들어 확산을 통해 게이트 전극 약간 아래로 연장할 수 있다. 실시예에서, 채널 영역(314)은 진성(intrinsic) 또는 미도핑된(undoped) 것이다. 실시예에서, 채널 영역(314)은 예를 들어, 1x1016 원자/㎤ 내지 1x1019 원자/㎤ 간의 도전성 레벨로 도핑된다. 실시예에서, 채널 영역이 도핑되는 경우, 이것은 일반적으로 소스/드레인 영역의 반대의 도전형으로 도핑된다. 예를 들어, 소스 및 드레인 영역들이 N형 도전성인 경우, 채널 영역은 p형 도전성으로 도핑될 것이다. 마찬가지로, 소스 및 드레인 영역들이 P형 도전성인 경우, 채널 영역은 N형 도전성일 것이다. 이러한 방식으로, 트라이-게이트 트랜지스터(100)는 각각 NMOS 트랜지스터 또는 PMOS 트랜지스터로 형성될 수 있다.
채널 영역(314)과 같은 채널 영역은 균일하게 도핑될 수 있거나, 비균일하게 도핑될 수 있거나 또는 특정 전기적 및 성능 특성을 제공하기 위해 상이한 농도들로 도핑될 수 있다. 예를 들어, 채널 영역(314)과 같은 채널 영역들은 원할 경우 공지된 할로 영역(halo region)들을 포함할 수 있다. 도 12에 도시된 바와 같이, 트라이-게이트 트랜지스터는 핀(309) 상에 3개의 채널을 제공하는 3개의 측면상의 반도체 핀(309)을 둘러싸는 유전체(310) 및 게이트 전극(311)을 구비하고, 3개의 채널은 측벽(315)과 같은 핀의 하나의 측벽 상의 소스 및 드레인 영역 사이에서 연장하는 하나의 채널, 표면(317)과 같은 핀의 상부면 상의 소스 및 드레인 영역 사이에서 연장하는 제2 채널, 및 측벽(316)과 같은 핀의 다른 측벽 상의 소스 및 드레인 영역 사이에서 연장하는 제3 채널을 갖는다.
실시예에서, 트랜지스터(1200)의 소스 영역들은 더 높은 레벨의 금속화(예를 들어, 금속 1, 금속 2, 금속 3, 및 기타 등등)에 전기적으로 결합되어 어레이의 다양한 트랜지스터를 기능 회로들에 전기적으로 상호접속한다. 일 실시예에서, 트랜지스터(1200)의 드레인 영역들은 더 높은 레벨의 금속화(예를 들어, 금속 1, 금속 2, 금속 3, 및 기타 등등)에 결합되어 어레이의 다양한 트랜지스터를 함께 기능 회로들에 전기적으로 상호접속한다.
도 13은 일 실시예에 따른 캐리어들(예를 들어, 전자들, 홀들)(1301)의 홀 이동도 대 InGaAs 채널 두께(1302)를 나타내는 예시적인 그래프(1300)이다. In0.7Ga0.3As와 같은, 높은(예를 들어, 적어도 70％) 인듐 조성을 갖는 InGaAs 재료는 III-V족 디바이스에 대해 매력적인 채널 재료 옵션을 제공하는 높은 캐리어 이동도를 갖는다. 디바이스 채널층으로서 In0 . 7Ga0 . 3As와 같은, 높은(예를 들어, 적어도 70％) 인듐 조성을 갖는 InGaAs을 사용하여 디바이스의 성능을 증가시키고 디바이스 이득을 증가시킨다. 데이터(1303)는 홀 이동도가 5nm의 얇은 디바이스 보디에 이르기 까지 약 10,000 cm2/(V·s) 에서 높게 유지된다는 것을 나타낸다. 캐리어들의 이동도에 대해 표면 거칠기는 어떠한 영향도 없다.
도 14는 일 실시예에 따라 유효 전자 질량(m0)(1401) 대 In 함유량(％)(1402)을 나타내는 예시적인 그래프(1400)이다. 데이터(1403)는 m0가 인듐 함유량(％)이 더 높아짐에 따라 감소하는 것을 나타낸다. 도 12를 참조하면, 높은(예를 들어, 70％) 인듐 함유량을 갖는 InGaAs(예를 들어, In0 . 7Ga0 . 3As)를 사용하여 제조된 트라이-게이트 디바이스에서 핀의 핀 높이("Hsi")를 증가시키기 위해, 채널(예를 들어, 층(307))과 채널에 인접한 하부 버퍼(예를 들어, 버퍼층(305))간의 격자 미스매칭은 최소화될 필요가 있다. 격자 미스매칭이 큰 경우, 새로운 결함들 생성을 방지하기 위해, In0 . 7Ga0 . 3As의 두께(그리고 그에 따라 Hsi)는 임계층 두께로 제한될 필요가 있다. 그 결과, In0 . 7Ga0 . 3As 디바이스 채널층에 인접한 하부 버퍼층은 In0.7Ga0.3As 채널과 실질적으로 동일(또는 근접한) 격자 상수를 가질 필요가 있다. 디바이스 채널층(307)과 같은 디바이스 채널층과 제2 버퍼층(305)의 일부(306)와 같은 버퍼층의 하부에 놓여진 부분의 유사한 격자 상수들은, (1) 트라이게이트 Hsi가 제한되지 않도록 하고, (2) 임의의 새로운 결함들이 채널/인접한 하부 버퍼에서 생성되는 것을 방지하고, (3) 버퍼층(305)과 버퍼층(303) 사이와 같이, 제2 버퍼층과 제1 버퍼층 사이의 인터페이스에 생성되는 모든 결함들과, 버퍼층(303)과 트렌치(303)과 같은 트랜치 내의 기판(301) 사이와 같이, 제1 버퍼층과 Si 기판 사이의 인터페이스에 생성되는 모든 결함들이 디바이스 채널층(307)과 같은 디바이스 채널층 전에 잘 캡쳐되게 한다.
도 15는 일 실시예에 따라 InGaAs 내의 인듐 함유량(1501) 대 격자 상수(1502)를 나타내는 예시적인 그래프(1500)이다. 도 15에 도시된 바와 같이, InGaAs 디바이스 내의 인듐 농도가 더 높아질수록 GAA(gate all around) 실리콘 아키텍처를 달성하기가 더 쉬워진다. 인듐 함유량의 증가는 InGaAs의 격자 상수를 증가시킨다. 도 15에 도시된 바와 같이, 트라이게이트 디바이스(1503)는 임계층 두께로 인해 In0 . 7Ga0 . 3As를 위한 새로운 버퍼를 필요로 한다. 나노와이어 디바이스(1504)는 임계층 두께 tc(t<tc) 미만의 두께 t를 갖는다.
데이터(1505)은 III-V족 재료 기반 제1 버퍼층 상의 III-V족 재료 기반 제2 버퍼층 상에 III-V족 재료 기반 디바이스 채널층을 제조함으로써 디바이스 성능이 증가되는 것을 나타내며, 여기서 제2 버퍼층은 디바이스 채널층의 격자 파라미터와 매칭되는 격자 파라미터를 가지고, 제1 버퍼층은 기판의 격자 파라미터와 디바이스층(예를 들어, 버퍼 디바이스(1503) 상의 트라이게이트, 버퍼 디바이스(1504) 상의 나노와이어)의 격자 파라미터 사이의 격자 파라미터를 갖는다.
도 16은 일 실시예에 따른 컴퓨팅 디바이스(1600)를 예시한다. 컴퓨팅 디바이스(1600)는 보드(1602)를 하우징한다. 보드(1602)는 프로세서(1601) 및 적어도 하나의 통신 칩(1604)을 포함하지만 이에 제한되지 않는 다수의 컴포넌트를 포함할 수 있다. 프로세서(1601)는 보드(1602)에 물리적으로 및 전기적으로 결합된다. 일부 구현들에서, 적어도 하나의 통신 칩은 또한 보드(1602)에 물리적으로 및 전기적으로 결합된다. 추가적 구현들에서, 적어도 하나의 통신 칩(1604)은 프로세서(1601)의 일부이다.
그 응용예에 따라, 컴퓨팅 디바이스(1600)는 보드(1602)에 물리적으로 및 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은, 메모리, 예를 들어 휘발성 메모리(1608)(예를 들어, DRAM), 비휘발성 메모리(1610)(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서(1612), 디지털 신호 프로세서(도시되지 않음), 암호화 프로세서(도시되지 않음), 칩셋(1614), 안테나(1616), 디스플레이, 예를 들어 터치스크린 디스플레이(1617), 디스플레이 제어기, 예를 들어 터치스크린 제어기(1611), 배터리(1618), 오디오 코덱(도시되지 않음), 비디오 코덱(도시되지 않음), 증폭기, 예를 들어 전력 증폭기(1609), 위성 위치 확인 시스템(global positioning system)(GPS) 디바이스(1613), 나침반(1614), 가속도계(도시되지 않음), 자이로스코프(도시되지 않음), 스피커(1615), 카메라(1603) 및 (하드 디스크 드라이브, 컴팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등과 같은) 대용량 저장 디바이스(도시되지 않음)를 포함하지만, 이것으로 제한되는 것은 아니다.
통신 칩, 예를 들어 통신 칩(1604)은 컴퓨팅 디바이스(1600)로의 및 컴퓨팅 디바이스(1600)로부터의 데이터 전달에 대해 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어는, 비고체 매체를 통한 변조된 전자기 방사(electromagnetic radiation)의 사용을 통하여 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 사용될 수 있다. 이 용어는 연관된 디바이스들이 임의의 유선도 포함하지 않는다는 것을 암시하지는 않지만, 일부 실시예들에서는 그렇게 의미할 수도 있다. 통신 칩(1604)은, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(Long Term Evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들 뿐만 아니라, 3G, 4G, 5G 및 그 이상의 것으로 지정되는 임의의 다른 무선 프로토콜들을 포함하는 복수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있지만, 이에 제한되는 것은 아니다. 컴퓨팅 디바이스(1600)는 복수의 통신 칩들을 포함할 수 있다. 예를 들어, 통신 칩(1604)은 Wi-Fi 및 블루투스와 같은 근거리 무선 통신에 전용될 수 있고, 통신 칩(1636)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용될 수 있다.
본 명세서에 기술된 바와 같이, 적어도 일부 실시예들에서, 적어도 컴퓨팅 디바이스(1600)의 컴포넌트들 중 적어도 일부(예를 들어, 프로세서(1601), 통신 칩(1604), 그래픽 CPU(1612))는 실리콘 기판 상의 절연층에서의 트랜치 내의 제1 III-V족 재료 기반 버퍼층, 제1 III-V족 재료 기반 버퍼층 상의 제2 III-V족 재료 기반 버퍼층, 제2 버퍼층 상의 III-V족 재료 기반 디바이스층을 포함하는 다층 스택을 포함하고, 제2 III-V족 재료 기반 버퍼층은 III-V족 재료 기반 디바이스 채널층의 격자 파라미터와 매칭되는 격자 파라미터를 가지고, 제1 III-V족 재료 기반 버퍼층은 실리콘 기판의 격자 파라미터와 III-V족 재료 기반 디바이스층의 격자 파라미터 사이의 격자 파라미터를 갖는다.
컴퓨팅 디바이스(1600)의 적어도 일부 컴포넌트들(예를 들어, 프로세서(1601), 그래픽 CPU(1612))의 집적 회로 다이는 본 명세서에 기술된 바와 같은 방법들을 이용하여 제조된 트라이-게이트 트랜지스터들, 나노와이어들, 나노리본들과 같은, 하나 이상의 III-V족 재료 기반 디바이스들을 포함한다. "프로세서(processor)"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자적 데이터를 처리하여 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자적 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(1604)은 본 명세서에 기술된 실시예들에 따라, 또한 실리콘 기판 상의 절연층에서의 트랜치 내의 제1 III-V족 재료 기반 버퍼층, 제1 III-V족 재료 기반 버퍼층 상의 제2 III-V족 재료 기반 버퍼층, 및 제2 버퍼층 상의 III-V족 재료 기반 디바이스층을 포함하는 다층 스택을 포함할 수 있으며, 제2 III-V족 재료 기반 버퍼층은 III-V족 재료 기반 디바이스 채널층의 격자 파라미터와 매칭되는 격자 파라미터를 가지고, 제1 III-V족 재료 기반 버퍼층은 실리콘 기판의 격자 파라미터와 III-V족 재료 기반 디바이스층의 격자 파라미터 사이의 격자 파라미터를 갖는다.
추가적 구현들에서, 컴퓨팅 디바이스(1600) 내에 수용된 다른 컴포넌트는 본 명세서에 기술된 실시예들에 따라, 실리콘 기판 상의 절연층에서의 트랜치 내의 제1 III-V족 재료 기반 버퍼층, 제1 III-V족 재료 기반 버퍼층 상의 제2 III-V족 재료 기반 버퍼층, 및 제2 버퍼층 상의 III-V족 재료 기반 디바이스층을 포함하는 다층 스택을 포함할 수 있으며, 제2 III-V족 재료 기반 버퍼층은 III-V족 재료 기반 디바이스 채널층의 격자 파라미터와 매칭되는 격자 파라미터를 가지고, 제1 III-V족 재료 기반 버퍼층은 실리콘 기판의 격자 파라미터와 III-V족 재료 기반 디바이스층의 격자 파라미터 사이의 격자 파라미터를 갖는다.
하나의 구현에 따라, 통신 칩의 집적 회로 다이는 본 명세서에 기술된 바와 같이, 트라이-게이트 트랜지스터들, 나노와이어 및 나보리본 디바이스들과 같은 하나 이상의 디바이스들을 포함한다. 다양한 구현예들에서, 컴퓨팅 디바이스(1600)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋-톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가적인 구현예들에서, 컴퓨팅 디바이스(1600)는 데이터를 프로세싱하는 임의의 다른 전자 디바이스일 수 있다.
하기 예들은 추가 실시예들과 관련된다:
III-V족 재료 기반 디바이스를 제조하기 위한 방법은 실리콘 기판 상에 제1 III-V족 재료 기반 버퍼층을 퇴적하는 단계; 제1 III-V족 재료 기반 버퍼층 상에 제2 III-V족 재료 기반 버퍼층을 퇴적하는 단계; 및 제2 III-V족 재료 기반 버퍼층 상에 III-V족 재료 기반 디바이스 채널층을 퇴적하는 단계를 포함한다.
III-V족 재료 기반 디바이스를 제조하기 위한 방법은 실리콘 기판 상에 제1 III-V족 재료 기반 버퍼층을 퇴적하는 단계; 제1 III-V족 재료 기반 버퍼층 상에 제2 III-V족 재료 기반 버퍼층을 퇴적하는 단계; 및 제2 III-V족 재료 기반 버퍼층 상에 III-V족 재료 기반 디바이스 채널층을 퇴적하는 단계를 포함하고, 제2 III-V족 재료 기반 버퍼층은 III-V족 재료 기반 디바이스 채널층의 격자 파라미터와 매칭되는 격자 파라미터를 갖는다.
III-V족 재료 기반 디바이스를 제조하기 위한 방법은 실리콘 기판 상에 제1 III-V족 재료 기반 버퍼층을 퇴적하는 단계; 제1 III-V족 재료 기반 버퍼층 상에 제2 III-V족 재료 기반 버퍼층을 퇴적하는 단계; 및 제2 III-V족 재료 기반 버퍼층 상에 III-V족 재료 기반 디바이스 채널층을 퇴적하는 단계를 포함하고, 제1 III-V족 재료 기반 버퍼층은 실리콘 기판의 격자 파라미터와 III-V족 재료 기반 디바이스 채널층의 격자 파라미터 사이의 격자 파라미터를 갖는다.
III-V족 재료 기반 디바이스를 제조하기 위한 방법은 실리콘 기판 상에 제1 III-V족 재료 기반 버퍼층을 퇴적하는 단계; 제1 III-V족 재료 기반 버퍼층 상에 제2 III-V족 재료 기반 버퍼층을 퇴적하는 단계; 제2 III-V족 재료 기반 버퍼층 상에 III-V족 재료 기반 디바이스 채널층을 퇴적하는 단계; 및 III-V족 재료 기반 디바이스 채널층 상에 캡층을 퇴적하는 단계를 한다.
III-V족 재료 기반 디바이스를 제조하기 위한 방법은 실리콘 기판 상의 트랜치 내에 제1 III-V족 재료 기반 버퍼층을 퇴적한 기판 상의 절연층 내에 트랜치를 형성하는 단계; 제1 III-V족 재료 기반 버퍼층 상에 제2 III-V족 재료 기반 버퍼층을 퇴적하는 단계; 및 제2 III-V족 재료 기반 버퍼층 상에 III-V족 재료 기반 디바이스 채널층을 퇴적하는 단계를 포함한다.
III-V족 재료 기반 디바이스를 제조하기 위한 방법은 실리콘 기판 상의 절연층에서의 트랜치 내에 제1 III-V족 재료 기반 버퍼층을 퇴적하는 단계; 제1 III-V족 재료 기반 버퍼층 상에 제2 III-V족 재료 기반 버퍼층을 퇴적하는 단계; 제2 III-V족 재료 기반 버퍼층 상에 III-V족 재료 기반 디바이스 채널층을 퇴적하는 단계; 및 III-V족 재료 기반 디바이스 채널층 위에 게이트 유전체층을 퇴적하는 단계를 포함한다.
III-V족 재료 기반 디바이스를 제조하기 위한 방법은 실리콘 기판 상의 절연층에서의 트랜치 내에 제1 III-V족 재료 기반 버퍼층을 퇴적하는 단계; 제1 III-V족 재료 기반 버퍼층 상에 제2 III-V족 재료 기반 버퍼층을 퇴적하는 단계; 제2 III-V족 재료 기반 버퍼층 상에 III-V족 재료 기반 디바이스 채널층을 퇴적하는 단계; 제1 III-V족 재료 기반 버퍼층의 일부 상의 제2 III-V족 재료 기반 버퍼층 상에 III-V족 재료 기반 디바이스 채널층을 포함하는 핀을 형성하는 단계; 및 핀 상에 게이트 게이트 유전체층을 퇴적하는 단계를 포함한다.
III-V족 재료 기반 디바이스를 제조하기 위한 방법은 실리콘 기판 상의 절연층에서의 트랜치 내에 제1 III-V족 재료 기반 버퍼층을 퇴적하는 단계; 제1 III-V족 재료 기반 버퍼층 상에 제2 III-V족 재료 기반 버퍼층을 퇴적하는 단계; 제2 III-V족 재료 기반 버퍼층 상에 III-V족 재료 기반 디바이스 채널층을 퇴적하는 단계; 및 III-V족 재료 기판 디바이스 채널층 위에 도핑된 III-V족 재료 기반층을 퇴적하는 단계를 포함한다.
III-V족 재료 기반 디바이스를 제조하기 위한 방법은 실리콘 기판 상의 절연층에서의 트랜치 내에 제1 III-V족 재료 기반 버퍼층을 퇴적하는 단계; 제1 III-V족 재료 기반 버퍼층 상에 제2 III-V족 재료 기반 버퍼층을 퇴적하는 단계; 및 제2 III-V족 재료 기반 버퍼층 상에 III-V족 재료 기반 디바이스 채널층을 퇴적하는 단계를 포함하고, III-V족 재료 기반 디바이스 채널층 내의 인듐의 농도는 적어도 53％이다.
III-V족 재료 기반 디바이스를 제조하기 위한 방법은 실리콘 기판 상의 절연층에서의 트랜치 내에 제1 III-V족 재료 기반 버퍼층을 퇴적하는 단계; 제1 III-V족 재료 기반 버퍼층 상에 제2 III-V족 재료 기반 버퍼층을 퇴적하는 단계; 및 제2 III-V족 재료 기반 버퍼층 상에 III-V족 재료 기반 디바이스 채널층을 퇴적하는 단계를 포함하고, 제1 III-V족 재료 기반 버퍼층, 제2 III-V족 재료 기반 버퍼층, 및 III-V족 재료 기반 디바이스 채널층 중 적어도 하나는 CVD에 의해 퇴적된다.
III-V족 재료 기반 디바이스는 실리콘 기판 상의 제1 III-V족 재료 기반 버퍼층; 제1 III-V족 재료 기반 버퍼층 상의 제2 III-V족 재료 기반 버퍼층; 및 제2 III-V족 재료 기반 버퍼층 상의 III-V족 재료 기반 디바이스 채널층을 포함한다.
III-V족 재료 기반 디바이스는 실리콘 기판 상의 제1 III-V족 재료 기반 버퍼층; 제1 III-V족 재료 기반 버퍼층 상의 제2 III-V족 재료 기반 버퍼층; 및 제2 III-V족 재료 기반 버퍼층 상의 III-V족 재료 기반 디바이스 채널층을 포함하고, 제2 III-V족 재료 기반 버퍼층은 III-V족 재료 기반 디바이스 채널층의 격자 파라미터와 매칭되는 격자 파라미터를 갖는다.
III-V족 재료 기반 디바이스는 실리콘 기판 상의 제1 III-V족 재료 기반 버퍼층; 제1 III-V족 재료 기반 버퍼층 상의 제2 III-V족 재료 기반 버퍼층; 및 제2 III-V족 재료 기반 버퍼층 상의 III-V족 재료 기반 디바이스 채널층을 포함하고, 제1 III-V족 재료 기반 버퍼층은 실리콘 기판의 격자 파라미터와 III-V족 재료 기반 디바이스 채널층의 격자 파라미터 사이의 격자 파라미터를 갖는다.
III-V족 재료 기반 디바이스는 실리콘 기판 상의 제1 III-V족 재료 기반 버퍼층; 제1 III-V족 재료 기반 버퍼층 상의 제2 III-V족 재료 기반 버퍼층; 및 제2 III-V족 재료 기반 버퍼층 상의 III-V족 재료 기반 디바이스 채널층을 포함하고, 제1 III-V족 재료 기반 버퍼층, 제2 III-V족 재료 기반 버퍼층, III-V족 재료 기반 디바이스 채널층 중 적어도 하나는 CVD에 의해 퇴적된다.
III-V족 재료 기반 디바이스는 실리콘 기판 상의 제1 III-V족 재료 기반 버퍼층; 제1 III-V족 재료 기반 버퍼층 상의 제2 III-V족 재료 기반 버퍼층; 및 제2 III-V족 재료 기반 버퍼층 상의 III-V족 재료 기반 디바이스 채널층을 포함하고, III-V족 재료 기반 디바이스 채널층 상에 캡층이 퇴적된다. III-V족 재료 기반 디바이스는 실리콘 기판 상의 절연층 내의 트랜치; 실리콘 기판 상의 트랜치 내의 제1 III-V족 재료 기판 버퍼층; 제1 III-V족 재료 기반 버퍼층 상의 제2 III-V족 재료 기반 버퍼층; 및 제2 III-V족 재료 기반 버퍼층 상의 III-V족 재료 기반 디바이스 채널층을 포함한다.
III-V족 재료 기반 디바이스는 실리콘 기판 상의 제1 III-V족 재료 기반 버퍼층; 제1 III-V족 재료 기반 버퍼층 상의 제2 III-V족 재료 기반 버퍼층; 제2 III-V족 재료 기반 버퍼층 상의 III-V족 재료 기반 디바이스 채널층; 및 III-V족 재료 기반 디바이스 채널층 위에 게이트 유전체층을 포함한다.
III-V족 재료 기반 디바이스는 실리콘 기판 상의 제1 III-V족 재료 기반 버퍼층; 제1 III-V족 재료 기반 버퍼층 상의 제2 III-V족 재료 기반 버퍼층; 제2 III-V족 재료 기반 버퍼층 상의 III-V족 재료 기반 디바이스 채널층을 포함하고, III-V족 재료 기반 디바이스 채널층, 제2 III-V족 재료 기반 버퍼층, 및 제1 III-V족 재료 기반 버퍼층으로부터 핀이 형성된다.
III-V족 재료 기반 디바이스는 실리콘 기판 상의 제1 III-V족 재료 기반 버퍼층; 제1 III-V족 재료 기반 버퍼층 상의 제2 III-V족 재료 기반 버퍼층; 제2 III-V족 재료 기반 버퍼층 상의 III-V족 재료 기반 디바이스 채널층; 및 III-V족 재료 기반 디바이스 채널층의 일부 위에 도핑된 III-V족 재료 기반층을 포함한다.
III-V족 재료 기반 디바이스는 실리콘 기판 상의 제1 III-V족 재료 기반 버퍼층; 제1 III-V족 재료 기반 버퍼층 상의 제2 III-V족 재료 기반 버퍼층; 및 제2 III-V족 재료 기반 버퍼층 상의 III-V족 재료 기반 디바이스 채널층을 포함하고, III-V족 재료 기반 디바이스 채널층 내의 인듐의 농도는 적어도 53％이다.
전자 디바이스를 제조하기 위한 방법은 기판 상의 절연층에서의 트랜치 내에 제1 버퍼층을 퇴적하는 단계; 제1 버퍼층 상에 제2 버퍼층을 퇴적하는 단계; 및 제2 버퍼층 상에 디바이스층을 퇴적하는 단계를 포함하고, 제2 버퍼층은 디바이스 채널의 격자 파라미터와 매칭되는 격자 파라미터를 갖는다.
전자 디바이스를 제조하기 위한 방법은 기판 상의 절연층에서의 트랜치 내에 제1 버퍼층을 퇴적하는 단계; 제1 버퍼층 상에 제2 버퍼층을 퇴적하는 단계; 및 제2 버퍼층 상에 디바이스층을 퇴적하는 단계를 포함하고, 제2 버퍼층은 디바이스 채널층의 격자 파라미터와 매칭되는 격자 파라미터를 가지고, 제1 버퍼층은 기판의 격자 파라미터와 디바이스층의 격자 파라미터 사이의 격자 파라미터를 갖는다.
전자 디바이스를 제조하기 위한 방법은 기판 상의 절연층에서의 트랜치 내에 제1 버퍼층을 퇴적하는 단계; 제1 버퍼층 상에 제2 버퍼층을 퇴적하는 단계; 및 제2 버퍼층 상에 디바이스층을 퇴적하는 단계를 포함하고, 제2 버퍼층은 디바이스 채널층의 격자 파라미터와 매칭되는 격자 파라미터를 가지고, 제1 버퍼층은 기판의 격자 파라미터와 디바이스층의 격자 파라미터 사이의 격자 파라미터를 가지고, 제1 버퍼층, 제2 버퍼층 및 디바이스층 중 적어도 하나는 III-V족 재료 기판층이고, 기판은 실리콘 기판이다.
전자 디바이스를 제조하기 위한 방법은 기판 상의 절연층에서의 트랜치 내에 제1 버퍼층을 퇴적하는 단계; 제1 버퍼층 상에 제2 버퍼층을 퇴적하는 단계; 및 제2 버퍼층 상에 디바이스층을 퇴적하는 단계를 포함하고, 제2 버퍼층은 디바이스 채널층의 격자 파라미터와 매칭되는 격자 파라미터를 가지고, 제1 버퍼층은 기판의 격자 파라미터와 디바이스층의 격자 파라미터 사이의 격자 파라미터를 가지고, 제1 버퍼층, 제2 버퍼층 및 디바이스층 중 적어도 하나는 III-V족 재료 기판층이고, 기판은 실리콘 기판이다.
전자 디바이스를 제조하기 위한 방법은 기판 상의 절연층에서의 트랜치 내에 제1 버퍼층을 퇴적하는 단계; 제1 버퍼층 상에 제2 버퍼층을 퇴적하는 단계; 및 제2 버퍼층 상에 디바이스층을 퇴적하는 단계를 포함하고, 제2 버퍼층은 디바이스 채널층의 격자 파라미터와 매칭되는 격자 파라미터를 가지고, 제1 버퍼층은 기판의 격자 파라미터와 디바이스층의 격자 파라미터 사이의 격자 파라미터를 가지고, 디바이스층 상에는 캡층이 퇴적된다.
전자 디바이스는 기판 상의 절연층에서의 트랜치 내의 제1 버퍼층, 제1 버퍼층 상의 제2 버퍼층, 및 제2 버퍼층 상의 디바이스층을 포함하고, 제2 버퍼층은 디바이스 채널층의 격자 파라미터와 매칭되는 격자 파라미터를 가지고, 제1 버퍼층은 기판의 격자 파라미터와 디바이스층의 격자 파라미터 사이의 격자 파라미터를 갖는다.
전자 디바이스는 기판 상의 절연층에서의 트랜치 내의 제1 버퍼층, 제1 버퍼층 상의 제2 버퍼층, 및 제2 버퍼층 상의 디바이스층을 포함하고, 제2 버퍼층은 디바이스 채널층의 격자 파라미터와 매칭되는 격자 파라미터를 가지고, 제1 버퍼층은 기판의 격자 파라미터와 디바이스층의 격자 파라미터 사이의 격자 파라미터를 가지고, 제1 버퍼층, 제2 버퍼층 및 디바이스층 중 적어도 하나는 III-V족 재료 기반층이고, 기판은 실리콘 기판이다.
전자 디바이스는 기판 상의 절연층에서의 트랜치 내의 제1 버퍼층, 제1 버퍼층 상의 제2 버퍼층, 및 제2 버퍼층 상의 디바이스층을 포함하고, 제2 버퍼층은 디바이스 채널층의 격자 파라미터와 매칭되는 격자 파라미터를 가지고, 제1 버퍼층은 기판의 격자 파라미터와 디바이스층의 격자 파라미터 사이의 격자 파라미터를 가지고, 디바이스층 상에는 캡층이 퇴적된다.

Claims (24)

  1. III-V족 재료 기반 디바이스를 제조하기 위한 방법으로서,
    실리콘 기판 상의 절연층 내에 트렌치를 형성하는 단계;
    상기 실리콘 기판 상의 상기 트렌치 내에 제1 III-V족 재료 기반 버퍼층을 퇴적하는 단계;
    상기 제1 III-V족 재료 기반 버퍼층 상에 제2 III-V족 재료 기반 버퍼층을 퇴적하는 단계; 및
    상기 제2 III-V족 재료 기반 버퍼층 상에 III-V족 재료 기반 디바이스 채널층을 퇴적하는 단계
    를 포함하고,
    상기 제1 III-V족 재료 기반 버퍼층은 상기 실리콘 기판의 격자 파라미터와 상기 III-V족 재료 기반 디바이스 채널층의 격자 파라미터 사이의 격자 파라미터를 갖고,
    상기 제2 III-V족 재료 기반 버퍼층의 일부 및 상기 III-V족 재료 기반 디바이스 채널층은 상기 절연층의 상부 표면으로부터 돌출되는, 방법.
  2. 제1항에 있어서,
    상기 제2 III-V족 재료 기반 버퍼층은 상기 III-V족 재료 기반 디바이스 채널층의 격자 파라미터와 매칭되는 격자 파라미터를 갖는, 방법.
  3. 삭제
  4. 제1항에 있어서,
    상기 III-V족 재료 기반 디바이스 채널층 상에 캡층을 퇴적하는 단계를 더 포함하는, 방법.
  5. 삭제
  6. 제1항에 있어서,
    상기 제1 III-V족 재료 기반 버퍼층의 일부 상의 상기 제2 III-V족 재료 기반 버퍼층 상에 상기 III-V족 재료 기반 디바이스 채널층을 포함하는 핀을 형성하는 단계; 및
    상기 핀 상에 게이트 유전체층을 퇴적하는 단계를 더 포함하는, 방법.
  7. 제1항에 있어서,
    상기 III-V족 재료 기반 디바이스 채널층 위에 도핑된 III-V족 재료 기반층을 퇴적하는 단계를 더 포함하는, 방법.
  8. III-V족 재료 기반 디바이스로서,
    실리콘 기판 상의 절연층 내의 트렌치;
    상기 실리콘 기판 상의 상기 트렌치 내에 퇴적되는 제1 III-V족 재료 기반 버퍼층;
    상기 제1 III-V족 재료 기반 버퍼층 상의 제2 III-V족 재료 기반 버퍼층; 및
    상기 제2 III-V족 재료 기반 버퍼층 상의 III-V족 재료 기반 디바이스 채널층
    을 포함하고,
    상기 제1 III-V족 재료 기반 버퍼층은 상기 실리콘 기판의 격자 파라미터와 상기 III-V족 재료 기반 디바이스 채널층의 격자 파라미터 사이의 격자 파라미터를 갖고,
    상기 제2 III-V족 재료 기반 버퍼층의 일부 및 상기 III-V족 재료 기반 디바이스 채널층은 상기 절연층의 상부 표면으로부터 돌출되는, III-V족 재료 기반 디바이스.
  9. 제8항에 있어서,
    상기 제2 III-V족 재료 기반 버퍼층은 상기 III-V족 재료 기반 디바이스 채널층의 격자 파라미터와 매칭되는 격자 파라미터를 갖는, III-V족 재료 기반 디바이스.
  10. 삭제
  11. 제8항에 있어서,
    상기 III-V족 재료 기반 디바이스 채널층 상에 캡층이 퇴적되는, III-V족 재료 기반 디바이스.
  12. 삭제
  13. 제8항에 있어서,
    상기 III-V족 재료 기반 디바이스 채널층, 상기 제2 III-V족 재료 기반 버퍼층, 및 상기 제1 III-V족 재료 기반 버퍼층으로부터 핀이 형성되는, III-V족 재료 기반 디바이스.
  14. 제8항에 있어서,
    상기 III-V족 재료 기반 디바이스 채널층의 일부 위에 도핑된 III-V족 재료 기반층을 더 포함하는, III-V족 재료 기반 디바이스.
  15. 제8항에 있어서,
    상기 III-V족 재료 기반 디바이스 채널층 내의 인듐의 농도는 적어도 53％인, III-V족 재료 기반 디바이스.
  16. 전자 디바이스를 제조하기 위한 방법으로서,
    기판 상의 절연층 내의 트렌치 내에 제1 버퍼층을 퇴적하는 단계;
    상기 제1 버퍼층 상에 제2 버퍼층을 퇴적하는 단계; 및
    상기 제2 버퍼층 상에 디바이스층을 퇴적하는 단계 - 상기 제2 버퍼층은 상기 디바이스층의 격자 파라미터와 매칭되는 격자 파라미터를 가짐 -
    를 포함하고,
    상기 제1 버퍼층은 상기 기판의 격자 파라미터와 상기 디바이스층의 격자 파라미터 사이의 격자 파라미터를 갖고,
    상기 제2 버퍼층의 일부 및 상기 디바이스층은 상기 절연층의 상부 표면으로부터 돌출되는, 방법.
  17. 삭제
  18. 제16항에 있어서,
    상기 제1 버퍼층, 상기 제2 버퍼층, 및 상기 디바이스층 중 적어도 하나는 III-V족 재료 기반 층이고, 상기 기판은 실리콘 기판인, 방법.
  19. 제16항에 있어서,
    상기 디바이스층 상에 캡층이 퇴적되는, 방법.
  20. 제16항에 있어서,
    상기 제1 버퍼층, 상기 제2 버퍼층 및 상기 디바이스층 중 적어도 하나는 CVD에 의해 퇴적되는, 방법.
  21. 집적 회로 구조체로서,
    단결정 실리콘을 포함하는 기판;
    상기 기판 상의 절연층 - 상기 절연층은 실리콘 및 산소를 포함하고, 상기 절연층은 상기 기판의 단결정 실리콘 표면을 노출시키는 트렌치를 내부에 가짐 -;
    상기 트렌치 내의 그리고 상기 기판의 단결정 실리콘 표면 상의 제1 버퍼층 - 상기 제1 버퍼층은 인듐 및 인(phosphorous)을 포함함 -;
    상기 트렌치 내의 그리고 상기 제1 버퍼층 상의 제2 버퍼층 - 상기 제2 버퍼층은 인듐, 갈륨, 비소 및 안티몬을 포함함 -; 및
    상기 제2 버퍼층 상의 디바이스 채널층 - 상기 디바이스 채널층은 인듐, 갈륨 및 비소를 포함하고, 상기 디바이스 채널층은 상부 및 측벽들을 가짐 -
    을 포함하고,
    상기 제1 버퍼층은 상기 기판의 격자 파라미터와 상기 디바이스 채널층의 격자 파라미터 사이의 격자 파라미터를 갖고,
    상기 제2 버퍼층의 일부 및 상기 디바이스 채널층은 상기 절연층의 상부 표면으로부터 돌출되는 집적 회로 구조체.
  22. 제21항에 있어서,
    상기 디바이스 채널층의 상기 상부 및 측벽들 상의 게이트 전극 및 게이트 유전체층을 더 포함하는 집적 회로 구조체.
  23. 제21항에 있어서,
    상기 디바이스 채널층은 트랜지스터 채널층인 집적 회로 구조체.
  24. 제21항에 있어서,
    상기 디바이스 채널층은 적어도 53%의 인듐의 농도를 갖는 집적 회로 구조체.
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Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI509695B (zh) 2010-06-10 2015-11-21 Asm Int 使膜選擇性沈積於基板上的方法
US9112003B2 (en) 2011-12-09 2015-08-18 Asm International N.V. Selective formation of metallic films on metallic surfaces
KR102099841B1 (ko) * 2013-06-28 2020-04-13 인텔 코포레이션 선택적 에피택셜 성장된 iii-v족 재료 기반 디바이스
TWI661072B (zh) 2014-02-04 2019-06-01 荷蘭商Ａｓｍ Ｉｐ控股公司 金屬、金屬氧化物與介電質的選擇性沈積
CN106030758B (zh) * 2014-03-28 2020-07-17 英特尔公司 选择性外延生长的基于iii-v材料的器件
US10047435B2 (en) 2014-04-16 2018-08-14 Asm Ip Holding B.V. Dual selective deposition
KR102185458B1 (ko) 2015-02-03 2020-12-03 에이에스엠 아이피 홀딩 비.브이. 선택적 퇴적
US9490145B2 (en) 2015-02-23 2016-11-08 Asm Ip Holding B.V. Removal of surface passivation
EP3314660A4 (en) * 2015-06-23 2019-01-23 Intel Corporation INDUSTRIAL NMOS TRANSISTOR CHANNELS
WO2017003407A1 (en) * 2015-06-27 2017-01-05 Intel Corporation Ge nano wire transistor with gaas as the sacrificial layer
WO2017003409A1 (en) * 2015-06-27 2017-01-05 Intel Corporation Offstate parasitic leakage reduction for tunneling field effect transistors
KR102352659B1 (ko) * 2015-06-27 2022-01-18 인텔 코포레이션 저 손상 자기 정렬형 양쪽성 finfet 팁 도핑
US10546858B2 (en) 2015-06-27 2020-01-28 Intel Corporation Low damage self-aligned amphoteric FINFET tip doping
US11025029B2 (en) 2015-07-09 2021-06-01 International Business Machines Corporation Monolithic III-V nanolaser on silicon with blanket growth
US9583623B2 (en) 2015-07-31 2017-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including fin structures disposed over buffer structures and manufacturing method thereof
US10428421B2 (en) 2015-08-03 2019-10-01 Asm Ip Holding B.V. Selective deposition on metal or metallic surfaces relative to dielectric surfaces
US10121699B2 (en) 2015-08-05 2018-11-06 Asm Ip Holding B.V. Selective deposition of aluminum and nitrogen containing material
US10566185B2 (en) 2015-08-05 2020-02-18 Asm Ip Holding B.V. Selective deposition of aluminum and nitrogen containing material
EP3133046A1 (en) 2015-08-17 2017-02-22 IMEC vzw Al-poor barrier for ingaas semiconductor structure
US10695794B2 (en) 2015-10-09 2020-06-30 Asm Ip Holding B.V. Vapor phase deposition of organic films
US10343186B2 (en) 2015-10-09 2019-07-09 Asm Ip Holding B.V. Vapor phase deposition of organic films
US10814349B2 (en) 2015-10-09 2020-10-27 Asm Ip Holding B.V. Vapor phase deposition of organic films
EP3185299B1 (en) 2015-12-21 2023-05-24 IMEC vzw Self-alligned nanostructures for semi-conductor device
CN108701714B (zh) * 2016-02-22 2021-09-07 英特尔公司 创建具有富铟侧表面和底表面的有源沟道的设备和方法
US9981286B2 (en) 2016-03-08 2018-05-29 Asm Ip Holding B.V. Selective formation of metal silicides
KR102182550B1 (ko) 2016-04-18 2020-11-25 에이에스엠 아이피 홀딩 비.브이. 유도된 자기-조립층을 기판 상에 형성하는 방법
US10204782B2 (en) 2016-04-18 2019-02-12 Imec Vzw Combined anneal and selective deposition process
US11081342B2 (en) 2016-05-05 2021-08-03 Asm Ip Holding B.V. Selective deposition using hydrophobic precursors
US10453701B2 (en) 2016-06-01 2019-10-22 Asm Ip Holding B.V. Deposition of organic films
US10373820B2 (en) 2016-06-01 2019-08-06 Asm Ip Holding B.V. Deposition of organic films
US9805974B1 (en) 2016-06-08 2017-10-31 Asm Ip Holding B.V. Selective deposition of metallic films
US10014212B2 (en) 2016-06-08 2018-07-03 Asm Ip Holding B.V. Selective deposition of metallic films
US9803277B1 (en) 2016-06-08 2017-10-31 Asm Ip Holding B.V. Reaction chamber passivation and selective deposition of metallic films
US11004954B2 (en) 2016-09-30 2021-05-11 Intel Corporation Epitaxial buffer to reduce sub-channel leakage in MOS transistors
US11430656B2 (en) 2016-11-29 2022-08-30 Asm Ip Holding B.V. Deposition of oxide thin films
US11094535B2 (en) 2017-02-14 2021-08-17 Asm Ip Holding B.V. Selective passivation and selective deposition
US11501965B2 (en) 2017-05-05 2022-11-15 Asm Ip Holding B.V. Plasma enhanced deposition processes for controlled formation of metal oxide thin films
CN115233183B (zh) 2017-05-16 2025-01-10 Asmip控股有限公司 电介质上氧化物的选择性peald
US9947582B1 (en) 2017-06-02 2018-04-17 Asm Ip Holding B.V. Processes for preventing oxidation of metal thin films
WO2019005106A1 (en) * 2017-06-30 2019-01-03 Intel Corporation PROHIBITED WIDE BAND CHANNEL TRANSISTOR AND SOURCE / BAND DRAIN PROHIBITED NARROW
US10900120B2 (en) 2017-07-14 2021-01-26 Asm Ip Holding B.V. Passivation against vapor deposition
US11069795B2 (en) * 2017-09-28 2021-07-20 Intel Corporation Transistors with channel and sub-channel regions with distinct compositions and dimensions
US11164974B2 (en) * 2017-09-29 2021-11-02 Intel Corporation Channel layer formed in an art trench
JP7146690B2 (ja) 2018-05-02 2022-10-04 エーエスエム アイピー ホールディング ビー．ブイ． 堆積および除去を使用した選択的層形成
JP2020056104A (ja) 2018-10-02 2020-04-09 エーエスエム アイピー ホールディング ビー．ブイ． 選択的パッシベーションおよび選択的堆積
US11965238B2 (en) 2019-04-12 2024-04-23 Asm Ip Holding B.V. Selective deposition of metal oxides on metal surfaces
US11139163B2 (en) 2019-10-31 2021-10-05 Asm Ip Holding B.V. Selective deposition of SiOC thin films
US11594637B2 (en) * 2020-03-27 2023-02-28 Intel Corporation Gate-all-around integrated circuit structures having fin stack isolation
TW202140832A (zh) 2020-03-30 2021-11-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 氧化矽在金屬表面上之選擇性沉積
TWI865747B (zh) 2020-03-30 2024-12-11 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 在兩不同表面上同時選擇性沉積兩不同材料
TWI862807B (zh) 2020-03-30 2024-11-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 相對於金屬表面在介電表面上之氧化矽的選擇性沉積
CN119421421B (zh) * 2025-01-06 2025-05-06 长春长光圆辰微电子技术有限公司 一种tmbs器件的制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010042503A1 (en) * 1999-02-10 2001-11-22 Lo Yu-Hwa Method for design of epitaxial layer and substrate structures for high-quality epitaxial growth on lattice-mismatched substrates
US20110147711A1 (en) * 2009-12-23 2011-06-23 Ravi Pillarisetty Non-planar germanium quantum well devices
CN103065973A (zh) * 2013-01-22 2013-04-24 中国科学院半导体研究所 在Si基上制备InP基n-MOS器件的方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01207920A (ja) * 1988-02-16 1989-08-21 Oki Electric Ind Co Ltd ＩｎＰ半導体薄膜の製造方法
JP3093904B2 (ja) 1993-02-16 2000-10-03 富士通株式会社 化合物半導体結晶の成長方法
US6177688B1 (en) * 1998-11-24 2001-01-23 North Carolina State University Pendeoepitaxial gallium nitride semiconductor layers on silcon carbide substrates
US6603448B2 (en) * 1999-12-16 2003-08-05 Matsushita Electric Industrial Co., Ltd Plasma display panel
JP4170004B2 (ja) * 2002-03-28 2008-10-22 日本板硝子株式会社 化合物半導体積層膜構造
TW200409203A (en) 2004-01-30 2004-06-01 Nan Ya Photonics Inc Epitaxial growth method for metamorphic strain-relaxed buffer layer having nitrogen compound
US7300837B2 (en) 2004-04-30 2007-11-27 Taiwan Semiconductor Manufacturing Co., Ltd FinFET transistor device on SOI and method of fabrication
US7566949B2 (en) 2006-04-28 2009-07-28 International Business Machines Corporation High performance 3D FET structures, and methods for forming the same using preferential crystallographic etching
US8143646B2 (en) * 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
GB2460197A (en) * 2007-02-16 2009-11-25 Sumitomo Chemical Co Gallium nitride epitaxial crystal, method for production thereof and field effect transistor
US8278687B2 (en) * 2008-03-28 2012-10-02 Intel Corporation Semiconductor heterostructures to reduce short channel effects
JP2010040973A (ja) 2008-08-08 2010-02-18 Sony Corp 半導体装置およびその製造方法
CN101814457B (zh) * 2009-02-24 2013-04-24 台湾积体电路制造股份有限公司 在位错阻挡层上的高迁移率沟道器件
US20100263707A1 (en) 2009-04-17 2010-10-21 Dan Daeweon Cheong Base structure for iii-v semiconductor devices on group iv substrates and method of fabrication thereof
JP4978667B2 (ja) * 2009-07-15 2012-07-18 住友電気工業株式会社 窒化ガリウム系半導体レーザダイオード
US8148230B2 (en) * 2009-07-15 2012-04-03 Sandisk 3D Llc Method of making damascene diodes using selective etching methods
US8415718B2 (en) 2009-10-30 2013-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming epi film in substrate trench
CN102714162B (zh) * 2009-11-04 2015-04-29 同和电子科技有限公司 第iii族氮化物外延层压基板
RU100336U1 (ru) * 2010-08-03 2010-12-10 Закрытое акционерное общество "СуперОкс" Тонкопленочный фотоэлектрический элемент
US8592292B2 (en) * 2010-09-02 2013-11-26 National Semiconductor Corporation Growth of multi-layer group III-nitride buffers on large-area silicon substrates and other substrates
US9214538B2 (en) * 2011-05-16 2015-12-15 Eta Semiconductor Inc. High performance multigate transistor
JP2013026321A (ja) * 2011-07-19 2013-02-04 Sharp Corp 窒化物系半導体層を含むエピタキシャルウエハ
US8643108B2 (en) * 2011-08-19 2014-02-04 Altera Corporation Buffered finFET device
KR20130047813A (ko) * 2011-10-31 2013-05-09 삼성전자주식회사 Ｉｉｉ-ｖ족 화합물 반도체층을 포함하는 반도체 소자 및 그 제조방법
US9583574B2 (en) * 2012-09-28 2017-02-28 Intel Corporation Epitaxial buffer layers for group III-N transistors on silicon substrates
KR102065523B1 (ko) * 2013-03-29 2020-01-13 인텔 코포레이션 연장된 리세스된 스페이서 및 소스/드레인 영역들을 갖는 트랜지스터 아키텍처 및 그 제조 방법
KR102099841B1 (ko) * 2013-06-28 2020-04-13 인텔 코포레이션 선택적 에피택셜 성장된 iii-v족 재료 기반 디바이스

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010042503A1 (en) * 1999-02-10 2001-11-22 Lo Yu-Hwa Method for design of epitaxial layer and substrate structures for high-quality epitaxial growth on lattice-mismatched substrates
US20110147711A1 (en) * 2009-12-23 2011-06-23 Ravi Pillarisetty Non-planar germanium quantum well devices
CN103065973A (zh) * 2013-01-22 2013-04-24 中国科学院半导体研究所 在Si基上制备InP基n-MOS器件的方法

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Publication number Publication date
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