KR102076374B1

KR102076374B1 - Ｅｓｄ 장치 및 그 제조 방법

Info

Publication number: KR102076374B1
Application number: KR1020140160505A
Authority: KR
Inventors: 김호현; 양하용; 박정환
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2014-11-18
Filing date: 2014-11-18
Publication date: 2020-03-03
Anticipated expiration: 2034-11-18
Also published as: US20160141429A1; US10263123B2; KR20160059494A

Abstract

본 발명은 ESD(ElectroStatic Discharge, 정전기 방전) 장치 및 그 제조 방법에 관한 것으로, 제품 고장의 원인이 되는 장전기 방전을 방지할 수 있는 반도체 소자인 ESD 장치 및 그 제조 방법에 관한 것이다.
구체적으로 하나의 제너(Zener) 다이오드 및 복수 개의 PN 다이오드를 포함하도록 구성되며, 특히 종래 대비 제너 다이오드가 형성되는 면적을 향상시킴으로써 ESD 특성을 향상시킬 수 있는 ESD 장치 및 그 제조 방법에 관한 것이다.

Description

ＥＳＤ 장치 및 그 제조 방법{ElectroStatic Discharge device and method of fabricating the same}

본 발명은 ESD(ElectroStatic Discharge, 정전기 방전) 장치 및 그 제조 방법에 관한 것으로, 제품 고장의 원인이 되는 장전기 방전을 방지할 수 있는 반도체 소자인 ESD 장치 및 그 제조 방법에 관한 것이다.

구체적으로 하나의 제너(Zener) 다이오드 및 복수 개의 PN 다이오드를 포함하도록 구성되며, 특히 종래 대비 제너 다이오드가 형성되는 면적을 향상시킴으로써 ESD 특성을 향상시킬 수 있는 ESD 장치 및 그 제조 방법에 관한 것이다.

종래 반도체 산업에서는 다양한 방법 및 구조를 활용하여 Electrostatic discharge(정전기 방전, 이하 ESD) 보호 장치들을 제조하였다. 이와 관련된 일 국제 사양(Specification)에 따르면, 국제전기표준회의(International Electrotechnical Commission, 이하 IEC) 규격에서는 IEC 61000-4-2(2 레벨)에 해당되는 규격인 약 1 나노초 이내에 높은 입력 전압 및 전류에 반응 가능한 ESD 장치 규격을 일반적으로 많이 언급한다.

종래 몇몇 ESD 장치는 제너 다이오드(Zener Diode) 및 P-N 접합 다이오드(P-N junction diode)를 활용하여 ESD 보호하는 구성을 개시하였다. 일반적으로, 종래의 ESD 장치는 급격한 항복 전압(breakdown voltage) 특성을 가짐으로써 이와 상반되게 낮은 커패시턴스 특성을 갖는 문제점이 있었다. 상기 급격한 항복 전압 특성은 ESD 장치를 위한 낮은 클램프 전압(clamp voltage)을 제공하기 위해서 필요하다. 대부분의 경우, ESD 장치는 일반적으로 1-6 pF 보다 큰 커패시턴스를 갖는다. 이러한 높은 커패시턴스는 ESD 장치의 반응 시간을 제한한다.

이와 같은 종래의 ESD 장치들은 상대적으로 큰 커패시턴스 값을 가지게 되어 반응 속도가 느리며, 양(positive) 또는 음(negative)의 ESD 이벤트 발생시 이를 일정 크기의 클램프 전압으로 제어하기에는 다소 한계가 있었다.

미국특허문헌 제7,579,632 호

본 발명은 상기와 같은 문제점을 해결하고자 제안된 발명으로, 종래 대비 낮은 커패시턴스 값을 가지며 보다 향상된 제너 다이오드 특성을 갖는 ESD 장치 및 이에 대한 제조 방법을 제공하고자 한다.

본 발명의 일 측면에 따른 ESD 장치는 제1 도전형의 반도체 기판; 상기 반도체 기판의 상부에 형성되는 제2 도전형의 에피층; 상기 반도체 기판 및 에피층의 사이 영역 중 일 영역에 형성되는 제2 도전형의 반도체층; 상기 반도체층보다 높은 농도를 갖고, 상기 반도체층 및 반도체 기판에 중첩되도록 형성되며, 상기 반도체층의 깊이보다 깊은 영역에 형성되는 제2 도전형의 제너 영역; 상기 에피층의 상부면에 형성되며 상기 반도체층의 상부 영역에 형성되는 제1 도전형의 제1 도핑 영역; 상기 반도체층, 제너 영역 및 제1 도핑 영역을 둘러싸도록 형성되는 제1 블로킹 구조; 및 상기 제1 블로킹 구조의 외부 영역인 상기 에피층의 상부면에 형성되는 제2 도전형의 제2 도핑 영역;을 포함하며, 상기 반도체층은 상기 제1 도핑 영역과 오버랩되고, 상기 제너 영역은 상기 제1 도핑 명역 및 제2 도핑 영역과 오버랩 되지 않는다.

상기 반도체층의 도핑 농도는, 상기 에피층의 도핑 농도보다 높게 형성될 수 있다.

상기 제너 영역의 도핑 농도는, 상기 반도체층의 도핑 농도보다 높게 형성될 수 있다.

상기 제너 영역은, 상기 반도체층 및 반도체 기판에 중첩되도록 형성되는 복수 개의 수직 구조가 일정 간격으로 이격되도록 형성될 수 있다.

바람직하게는, 상기 제너 영역의 하부면은 물결 모양으로 형성될 수 있다.

상기 에피층의 상부면에 형성되며 상기 반도체층의 상부 영역에 형성되는 제2 도전형의 제3 도핑 영역;을 더 포함할 수 있다.

2개의 상기 제1 도핑 영역은 서로 일정 거리 이격되어 형성되고, 상기 제3 도핑 영역은 상기 2개의 제1 도핑 영역의 사이 영역에 형성될 수 있다.

상기 제2 도핑 영역을 둘러싸도록 형성된 제2 블로킹 구조;를 더 포함할 수 있다.

상기 에피층의 상부면의 일 영역에 형성되는 절연막; 및 상기 절연막의 상부에 형성되어 상기 제1 도핑 영역 및 제2 도핑 영역을 전기적으로 연결하는 전극;을 더 포함할 수 있다.

본 발명의 다른 측면에 따른 ESD 장치의 제조 방법은 제1 도전형의 반도체 기판의 상부면 일 영역에 제2 도전형의 반도체층을 형성하는 단계; 상기 반도체층보다 높은 농도를 갖고, 상기 반도체층 및 상기 반도체 기판에 중첩하고, 상기 반도체층의 기이보다 깊은 영역에 제2 도전형의 제너 영역을 형성하는 단계; 상기 반도체 기판 및 반도체층의 상부면에 제2 도전형의 에피층을 형성하는 단계; 상기 반도체층의 상부 영역인 상기 에피층의 상부면에 제1 도전형의 제1 도핑 영역을 형성하는 단계; 상기 반도체층이 형성되지 않은 에피층의 상부면에 제2 도전형의 제2 도핑 영역을 형성하는 단계; 및 상기 제1 도핑 영역 및 제2 도핑 영역 사이에 제1 분리 구조를 형성하는 단계;를 포함하고, 상기 반도체층은 상기 제1 도핑 영역과 오버랩되고, 상기 제너 영역은 상기 제1 도핑 영역 및 제2 도핑 영역과 오버랩 되지 않는다.

제1 도전형의 반도체 기판의 상부면 일 영역에 제2 도전형의 반도체층을 형성하는 단계; 상기 반도체층 및 상기 반도체 기판에 중첩하여 제2 도전형의 제너 영역을 형성하는 단계; 상기 반도체 기판 및 반도체층의 상부면에 제2 도전형의 에피층을 형성하는 단계; 상기 반도체층의 상부 영역인 상기 에피층의 상부면에 제1 도전형의 제1 도핑 영역을 형성하는 단계; 상기 반도체층이 형성되지 않은 에피층의 상부면에 제2 도전형의 제2 도핑 영역을 형성하는 단계; 및 상기 제1 도핑 영역 및 제2 도핑 영역 사이에 제1 분리 구조를 형성하는 단계;를 포함한다.

상기 제1 도핑 영역을 형성하는 단계를 통해 상기 제1 도핑 영역을 2개 형성하고, 상기 2개의 제1 도핑 영역의 사이 영역인 상기 에피층의 상부면에 제2 도전형의 제3 도핑 영역을 형성하는 단계;를 더 포함할 수 있다.

상기 제너 영역을 형성하는 단계는, 일정 패턴으로 형성된 마스크 공정을 통해 복수 개의 제너 영역을 형성할 수 있다.

상기 제너 영역의 도핑 농도는 상기 반도체층의 도핑 농도보다 높게 형성될 수 있다.

상기 제1 분리 구조를 형성하는 단계는, 상기 에피층의 상부면으로부터 상기 에피층을 관통하며 상기 반도체 기판의 일 부분까지 연장되는 트렌치를 형성하는 단계; 및 상기 트렌치 내부에 절연체를 형성하는 단계; 를 포함할 수 있다.

상기 제1 분리 구조는, 상기 제1 도핑 영역을 둘러싸도록 형성될 수 있다.

상기 제2 도핑 영역을 둘러싸도록 제2 분리 구조를 형성하는 단계;를 더 포함할 수 있다.

본 발명의 바람직한 실시예에 따른 ESD 장치 및 이에 대한 제조 방법은 제1 도전형의 반도체 기판과 제2 도전형의 에피층이 맞닿는 영역에 제2 도전형의 반도체층을 형성하고 상기 반도체층과 반도체 기판에 중첩되도록 제2 도전형의 제너 영역을 형성함으로써 종래 대비 낮은 커패시턴스 값을 가지며 보다 향상된 제너 다이오드 특성을 가질 수 있다는 효과가 있다.

도 1은 본 발명의 일 예에 따른 ESD 장치에 대한 회로도,
도 2는 본 발명의 일 예에 따른 ESD 장치의 단면도,
도 3은 본 발명에 적용가능한 제너 영역에 대한 상면도의 일 예를 나타낸 도면,
도 4는 본 발명의 일 예에 따라 실제 형성되는 제너 영역의 구조를 나타내는 도면,
도 5는 본 발명에 따른 ESD 장치의 상면도, 및
도 6a 내지 6d는 본 발명의 다른 예에 따른 ESD 장치의 제조 방법을 나타낸 도면이다.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

공간적으로 상대적인 용어인 아래(below, beneath, lower), 위(above, upper) 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관 관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 아래(below, beneath)로 기술된 소자는 다른 소자의 위(above, upper)에 놓여질 수 있다. 따라서, 예시적인 용어인 아래는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.

또한, "제1 도전형" 및 "제2 도전형"이라는 용어는 P 또는 N 형과 같이 서로 반대되는 도전형을 가리키며, 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 이하, 본 발명의 일실시예에서는 제1 도전형이 P형이고, 제2 도전형이 N형인 경우를 예시하여 설명한다.

도 1은 본 발명의 일 예에 따른 ESD 장치에 대한 회로도이다.

도 1에 도시된 바와 같이, 본 발명에 따른 ESD 장치(10)는 2개의 단자(11, 12)를 포함하고, 상기 두 단자(11, 12) 사이에서 양방향적으로 ESD 보호 기능을 수행한다. 따라서 제1 단자(11) 및 제2 단자(12)는 상황에 따라 (입력 단자, 출력 단자) 또는 (출력 단자, 입력 단자)로 동작할 수 있다.

ESD 장치(10)는 상기 두 단자(11, 12) 사이에서 발생되는 최대 전압을 ESD 장치의 클램프 전압(clamp voltage)으로 제한할 뿐만 아니라, 보다 향상된 항복 전압(breakdown voltage) 특성을 제공함으로써 클램프 전압의 값을 보다 정교하게 제어할 수 있다.

상기 ESD 장치(10)는 제1 스티어링 다이오드 채널(16) 및 제2 스티어링 다이오드 채널(22)을 포함하는 복수 개의 스티어링 다이오드 채널을 포함한다. 제1 스티어링 다이오드 채널(16)은 제1 스티어링 다이오드(14) 및 제2 스티어링 다이오드(15)를 포함하고, 상기 제1 스티어링 다이오드(14)의 애노드 전극은 제1 단자(11) 및 제2스티어링 다이오드(15)의 캐소드 전극에 공통적으로 연결된다. 제2 스티어링 다이오드 채널(22)은 제3 스티어링 다이오드(20) 및 제4 스티어링 다이오드(21)를 포함하고, 상기 제3 스티어링 다이오드(120)의 애노드 전극은 제2 단자(12) 및 제4 스티어링 다이오드(21)의 캐소드 전극에 공통적으로 연결된다.

제1 내지 제4 스티어링 다이오드(14,15,20,21)는 낮은 커패시턴스 값을 갖는 다이오드로 구성되고, 제너 다이오드(18)는 상기 제1 스티어링 다이오드 채널(16) 및 제2 스티어링 다이오드 채널(22)에 병렬로 연결된다. 즉, 제너 다이오드(18)의 애노드 전극은 제2 스티어링 다이오드(15) 및 제4 스티어링 다이오드(21)의 애노드 전극과 공통적으로 연결되고, 제너 다이오드(18)의 캐소드 전극은 제1 스티어링 다이오드(14) 및 제3 스티어링 다이오드(20)의 캐소드 전극과 공통적으로 연결된다.

양성 정전기 방전 이벤트(Positive Electrostatic discharge event)가 제1 단자(11)에 입력시, 제1 단자(11)는 제2 단자(12)에 비해 상대적으로 큰 양성 전압을 제공받는다. 상기 양성 전압은 제1 및 제4 스티어링 다이오드(14, 21)에 대해서는 순방향 바이어스(forward bias)가 되며, 제너 다이오드(18), 제2 및 제3 스티어링 다이오드(15, 20)에 대해서는 역방향 바이어드(reverse bias)가 된다. 제1 단자(11) 및 제2 단자(12) 사이의 전압이 ESD 장치(10)의 문턱 전압에 다다르게 되면, 양성 전류(Ip)는 제1 단자(11)로부터 제1 다이오드(14), 제너 다이오드(18), 제4 다이오드(21)를 거쳐 제2 단자(12)로 흐르게 된다. 이때 제너 다이오드(18)의 제너 전압은 상기 두 단자(11, 12) 사이에서 형성되는 최대 전압을 적절한 제너 전압으로 클램프한다.

음성 정전기 방전 이벤트(Negative Electrostatic discharge event)가 제1 단자(11)에 입력시, 제1 단자(11)는 제2 단자(12)에 비해 상대적으로 큰 음성 전압을 제공받는다. 상기 음성 전압은 제2 및 제3 스티어링 다이오드(15, 20)에 대해서는 순방향 바이어스(forward bias)가 되며, 제너 다이오드(18), 제1 및 제4 스티어링 다이오드(14, 21)에 대해서는 역방향 바이어드(reverse bias)가 된다. 제1 단자(11) 및 제2 단자(12) 사이의 전압이 ESD 장치(10)의 음의 문턱 전압에 다다르게 되면, 음성 전류(In)는 제2 단자(12)로부터 제3 다이오드(20), 제너 다이오드(18), 제2 다이오드(15)를 거쳐 제2 단자(12)로 흐르게 된다. 이때 제너 다이오드(18)의 제너 전압은 상기 두 단자(11, 12) 사이에서 형성되는 최대 전압을 적절한 제너 전압으로 클램프한다.

이하, 본 발명에 따른 ESD 장치에 대한 반도체 구성에 대해 상세히 설명하기 위해 도 2 내지 도 5를 참조하여 상세히 설명한다.

도 2는 본 발명의 일 예에 따른 ESD 장치의 단면도이다. 도 1에 도시된 다이오드(14,15,20,21) 및 제너 다이오드(18)는 도 2와 같이 반도체 기판(100) 상에 형성된다. 본 발명에 대한 기술 구성에 있어, 이해의 편의를 위해 다이오드(14, 15, 20, 21) 및 제너 다이오드 (18)은 일반적인 화살표를 활용하여 나타낸다.

도 2에 도시된 바와 같이, 본 발명에 따른 ESD 장치는 반도체 기판(100), 에피층(200), 반도체층(130), 제너 영역(150), 제1 도핑 영역(210), 제2 도핑 영역(220) 등을 포함한다.

구체적으로, P형 불순물로 도핑된 반도체 기판(100)의 상부에는 N형 불순물로 도핑된 에피층(200)이 형성된다. 바람직한 실시예에서, 상기 반도체 기판(100)은 P형 불순물이 1e19 atoms/cm3 이상의 농도를 갖도록 도핑되어 형성되고, 상기 에피층(200)은 N형 불순물이 1e13 atoms/cm3 이상의 농도를 갖도록 도핑되어 형성될 수 있다.

상기 반도체 기판(100) 및 에피층(200)의 사이 영역 중 일 영역에는 N형 불순물로 도핑된 반도체층(130)이 형성된다. 바람직한 실시예에서, 상기 반도체층(130)은 상기 에피층(200)보다 높은 불순물 농도를 갖도록 형성될 수 있다. 즉, 상기 반도체층(130)은 N형 불순물이 1e16 - 1e18 atoms/cm3 의 농도를 갖도록 도핑되어 형성될 수 있다. 바람직하게는 제너 영역(150)보다 낮은 농도를 갖도록 컨트롤 하는 것이 중요하다. 이하, 도 2에서는 설명의 편의를 위해 상기 반도체층(130)이 도면 상의 중앙 부분에 형성되는 예로 설명한다.

N형 불순물로 도핑된 제너 영역(150)은 상기와 같은 반도체층(130) 및 반도체 기판(100)에 중첩되도록 형성된다. 일 예로, 상기 제너 영역(150)은 상기 반도체층(130) 및 반도체 기판(100)에 중첩되도록 형성되는 복수개의 수직 구조가 일정 간격 이격되도록 형성될 수 있다. 제너 영역(150)은 상대적으로 에피층(200)보다 반도체 기판(100) 방향으로 더 깊이 침투해 들어간다. 그래서 제너 영역과 반도체 기판(100)과 더 많은 복수의 제너 다이오드(18)를 형성하도록 도와 준다. 상기 제너 영역(150)은 1e18 - 1e20 atoms/cm3 의 농도를 갖도록 형성된다. 최소한 반도체 층(130)보다 농도가 높아야 한다. 그래서 반도체 층(130)에서 제너 다이오드(18)가 형성되지 않고, 제너 영역(150)을 통해서 제너 다이오드(18)가 형성되도록 해야 한다. 그리고 반도체 층(130)과 나란히 형성되지만, 반도체 층(130)보다 두껍게 형성된다. 두껍게 형성되므로 말미암아, 제너 다이오드 면적이 커지는 효과가 있다. 또한 제너 영역(150)은 제1 도핑 영역(210), 제2 도핑 영역(220)과 오버랩(중첩)되지 않는 영역이다.

도 2는 제너 영역(150) 등을 포함하는 ESD 장치에 대한 단면도로써, 도 2 상에서는 복수개의 수직 구조로 형성되는 구성을 도시하고 있으나 실제 제너 영역(150)은 다양한 형태로 형성될 수 있음은 물론이다. 이에 대해서는 이하 도 3을 통해 상세히 설명한다.

도 3은 본 발명에 적용가능한 제너 영역에 대한 상면도의 일 예를 나타낸 도면이다.

도 3에 도시된 바와 같이, 본 발명에 따른 ESD 장치에 있어 제너 영역(150)은 다양한 형태로 형성될 수 있다.

예를 들어, 상기 제너 영역(150)은 도 3a와 같이 일정 크기의 바(bar) 형상으로 형성되고, 상기 바 형상이 일정 패턴으로 배치되도록 형성될 수 있다. 또는, 도 3b와 같이 도 3a의 경우보다 작은 크기의 바 형상이 보다 촘촘히 배치되도록 형성될 수도 있다.

또 다른 예로, 도 3c와 같이, 제너 영역(150)은 N형 불순물이 주입되는 영역이 일 변의 길이가 다른 변의 길이보다 큰 사각형이 일정한 간격으로 이격되어 형성되는 패턴인 스트라이프 형태로 형성될 수 있다.

또 다른 예로, 상기 제너 영역은 도 3d와 같이 N형 불순물의 주입이 제한되는 영역이 일정 간격으로 이격되어 형성되는 원형 형상으로 형성되거나(또는, 이와 반대로 N형 불순물이 주입되는 영역이 일정 간격으로 이격되어 형성되는 원형 형상으로 형성되거나), 도 3e와 같이 N형 불순물이 주입되는 영역 및 N형 불순물의 주입이 제한되는 영역이 벌집(Honeycomb) 구조로 형성될 수도 있다.

이와 같이 다양한 형상으로 형성 가능한 제너 영역(150)에 있어, 도 2에서는 설명의 편의상 제너 영역(150)에 해당되는 각각의 수직 구조가 일정 간격으로 이격되어 서로 구분되어 형성되는 것으로 도시하였으나, 실제로 상기 제너 영역(150)은 매우 작은 이격 거리를 두고 이온 주입된 후 확산 공정 등을 통해 형성됨으로써 각 제너 영역은 서로 연결되는 형태로 형성될 수 있다. 이하, 도 4를 통해 상세히 설명한다.

도 4는 본 발명의 일 예에 따라 실제 형성되는 제너 영역의 구조를 나타내는 도면이다.

도 4에 도시된 바와 같이, 도 2에서는 복수 개의 제너 영역(150)이 서로 구분되도록 이온 주입되는 구성을 도시하였으나, 이온 주입 후 확산(diffusion) 공정 등을 수행하게 되면 불순물의 확산 공정으로 인해 인접한 제너 영역(150)은 도 4와 같은 서로 연결되는 형태가 되고, 이에 따라 상기 제너 영역(150)과 반도체 기판(100)이 맞닿는 부분에는 선형의 접합 부분이 아닌 물결 형태의 접합(Wave Junction)이 형성되게 된다. 즉, 본 발명에 따른 ESD 장치에서는 제너 영역(150)과 반도체 기판(100)이 맞닿는 영역이 물결 형태로 형성됨으로써 종래 선형의 접합 면적에 비해 커지게 된다. 복수개의 제너 영역(150)이 서로 연결된 제너 다이오드(18)가 형성된 것이다. 서로 연결된 형태는 복수개의 물결 무늬 형태의 제너 영역이 기판(100)과 에피층(200)을 향하여 볼록하게 형성된 것이다.

일반적으로, 제너 다이오드(18)는 상기 제너 영역(150)과 반도체 기판(100) 사이 영역에 형성되고, 이러한 제너 다이오드의 특성은 상기 제너 영역(150)과 반도체 기판(100)이 맞닿는 면적의 크기에 비례한다.

따라서, 본 발명에서는 상기 제너 영역(150)과 반도체 기판(100)이 맞닿는 면적을 물결 형태의 접합(wave junction)으로 형성함으로써 ESD 장치의 특성을 향상시키고, 이에 따라 정전기 방전에 따른 회로의 손상을 방지하는 능력을 향상시키는 효과가 있다.

P형의 제1 도핑 영역(210)은 상기 에피층(200)의 상부면 중 상기 반도체층(130)이 형성된 영역의 상부 영역에 형성된다. 상기 제1 도핑 영역(210)은 각각 제1 또는 제3 다이오드(14, 20)에 포함될 수 있다.

이와 같이 제1 또는 제3 다이오드(14, 20)에 포함되는 제1 도핑 영역(210)의 아래 영역에는 반도체층(130)이 형성됨으로써 반도체 기판(100) 과 제너영역(150) 사이에 역 전압이 인가될 때 공핍층이 반도체층(130)을 통과하여 제1 도핑영역(210) 에 닿게 되어 누설 전류를 증가 시키는 펀치-스루(punch-through) 현상을 방지할 수 있다.

본 발명에 있어, 상기 제1 도핑 영역(210)은 2개 형성될 수 있고, 각각의 제1 도핑 영역(210)은 일정 간격 이격되어 형성될 수 있다. 바람직하게는, 각각의 제1 도핑 영역(210)은 상기 반도체층(130)의 좌측 상부 영역 및 우측 상부 영역에 일정 간격 이격되어 형성될 수 있다.

제1 블로킹 구조(230)는 상기 반도체층(130), 제너 영역(150) 및 제1 도핑 영역(210)을 둘러싸도록 형성된다. 이를 위해, 상기 제1 블로킹 구조(230)는 상기 에피층(200)을 관통하며 상기 반도체 기판(100)에 대해 일정 깊이로 연장되어 형성된 트렌치 및 상기 트렌치 내부에 형성된 절연체를 포함할 수 있다.

이와 같은 제1 블로킹 구조(230)는 제1 도핑 영역(210)을 포함하는 에피층(200)과 제2 도핑 영역(220)을 포함하는 에피층(200)을 분리한다. 즉, 제1 블로킹 구조(230)는 제1 및 제3 다이오드(14, 20)와 제2 및 제4 다이오드(15, 21)를 서로 분리한다.

상기 제1 블로킹 구조(230)의 형성 깊이는 다양하게 형성될 수 있다. 바람직하게는 에피층(200)의 표면으로부터 제너 영역(150)이 형성된 깊이와 같거나, 이보다 크게 형성될 수 있다.

앞에서 설명한 바와 같이, N형의 제2 도핑 영역(220)은 제1 블로킹 구조(230)의 외부 영역인 에피층(200)의 상부면에 형성된다. 제1 도핑 영역(210)과 유사하게, N형의 제2 도핑 영역(220)은 각각 제2 및 제4 다이오드(15, 21)를 형성한다.

추가적으로, 본 발명에 적용가능한 ESD 장치는 상기 에피층(200)의 상부면에 형성되며 상기 반도체층(150)의 상부 영역에 형성되는 N형 불순물로 도핑된 제3 도핑 영역(240)을 포함할 수 있다. 바람직하게는, 상기 제3 도핑 영역(240)은 2개의 제1 도핑 영역(210)의 사이 영역에 상기 제1 도핑 영역(210)과 일정 간격 이격되어 형성될 수 있다. 또한, 상기 제3 도핑 영역(240)은 상기 제1 도핑 영역(210)과 동일한 깊이로 형성될 수 있다.

상기 제3 도핑 영역(240)은 상기 2개의 제1 도핑 영역(210) 사이에 형성되어 제1 및 제3 다이오드(14, 20) 사이 영역의 에피층(200)의 표면 영역에서 반전 채널(inversion channel)이 형성되는 것을 방지하는 역할을 할 수 있다. 또한, 상기 제3 도핑 영역(240)은 제1 도핑 영역(210) 및 에피층(200) 사이에 기생 트랜지스터(parasitic transistor)가 형성되는 것을 방지하는 역할을 할 수 있다.

또한, 본 발명에 따른 ESD의 성능을 향상시키기 위해 상기 제2 도핑 영역(220)을 둘러싸도록 형성된 제2 블로킹 구조(250, 260)을 더 포함할 수 있다. 상기 제2 블로킹 구조(250, 260)는 도 2에 도시된 바와 같이 하나 또는 둘 이상 형성될 수 있으며, 제1 블로킹 구조(230)와 유사하게 에피층(200)을 관통하며 상기 반도체 기판(100)에 대해 일정 깊이로 연장되어 형성된 트렌치 및 상기 트렌치 내부에 형성된 절연체를 포함할 수 있다.

도 5는 본 발명에 적용가능한 바람직한 실시예에서 각 제2 도핑 영역(220)을 둘러싸도록 제2 블로킹 구조(250, 260)를 형성한 ESD 장치에 대한 상면도이다.

도 5에 도시된 바와 같이, 본 발명에 따른 ESD 장치는 제1 블로킹 구조(230) 및 제2 블로킹 구조(250, 260)를 통해 제1 도핑 영역(210) 및 제3 도핑 영역(240)이 제2 도핑 영역(220)과 구분되어 형성될 수 있다.

추가적으로 상기 에피층(200)의 상부면에는 절연막(300)이 형성될 수 있다. 바람직하게는, 상기 절연막(300)은 상기 제1 도핑 영역(210) 및 제2 도핑 영역(220)이 형성된 에피층(200)의 표면부는 노출시키도록 상기 에피층(200)의 상부면 중 일 영역에만 형성될 수 있다.

전극(310, 320)은 상기 절연막(300)의 상부에 형성되어 상기 제1 도핑 영역(210) 및 제2 도핑 영역(220)을 전기적으로 연결할 수 있다. 구체적으로, 상기 전극(310, 320)은 제3 도핑 영역(240)을 중심으로 좌측 또는 우측으로 구분되어, 전극(310)은 좌측에 형성되는 제1 도핑 영역(210) 및 제2 도핑 영역(220)을 전기적으로 연결하고, 전극(320)은 우측에 형성되는 제1 도핑 영역(210) 및 제2 도핑 영역(220)을 전기적으로 연결할 수 있다. 또한, 상기 전극(310, 320)은 각각 단자(11, 12)와 연결될 수 있다.

본 발명의 일 예에 따른 ESD 장치에 있어, 전류는 반도체 기판(100)의 바닥면을 통해 흐르지 않을 수 있으며 이에 따라 상기 반도체 기판(100)의 바닥면에는 별도의 전극이 형성되지 않을 수 있다.

또는, 다른 예에서, 본 발명에 따른 ESD 장치(10)는 제3 단자(17, 도 1에서 파선(dashed line)으로 도시함)을 더 포함할 수 있다. 대부분의 실시예에서 상기 제3 단자(17)는 상기 ESD 장치(10)가 활용되는 시스템에 대한 접지 기준 전압과 전기적으로 연결될 수 있다.

상기 제3 단자(17)를 추가하기 위해서, 도 2에 도시된 전극(330, 도 2에서 파선(dashed line)으로 도시함)이 반도체 기판(100)의 하부면에 형성되고, 상기 제3 단자(17)는 전극(330)과 전기적으로 연결될 수 있다.

도 6a 내지 6d는 본 발명의 다른 예에 따른 ESD 장치의 제조 방법을 나타낸 도면이다.

도 6a에 도시된 바와 같이, 먼저 P형의 반도체 기판(100)을 준비한다. 상기 반도체 기판(100)은 P형 불순물인 붕소(B) 등으로 도핑되어 있으며, 바람직하게는, 상기 반도체 기판(100)은 1e19 atoms/cm3 이상의 농도를 갖도록 붕소(B) 도핑으로 형성할 수 있다.

이어, 이와 같은 P형 반도체 기판(100)의 상부면의 일 영역에 N형의 반도체층(130)을 형성한다. 상기 반도체 층(130)은 N형 불순물인 비소(As), 인(Phosphorus) 등을 이온 주입하여 형성할 수 있으며, 바람직하게는 1e18 ~ 1e21 atoms/cm3의 농도를 갖도록 비소(As) 혹은 인(phosphorus)을 이온 주입하여 형성할 수 있다. 이후 형성되는 제너 영역(150)보다 농도가 낮은 것이 바람직하다. 그래서 제너 다이오드는 제너 영역을 통해서 형성되도록 유도하기 위함이다. 그래서 바람직한 농도 구간은 1e16 atoms/cm3 이상 1e18 atoms/cm3 미만이 적합하다. 이후, 필요에 따라 확산(diffusion) 등의 공정이 추가적으로 수행될 수 있다.

이어, 도 6b에 도시된 바와 같이, 상기 반도체층(130) 및 반도체 기판(100)에 중첩하도록 N형의 제너 영역(150)을 형성한다. 일 예로, 도 3에 도시된 다양한 마스크 패턴을 활용하여 다양한 형태로 N형 불순물을 이온 주입합으로써 제너 영역(150)을 형성할 수 있다.

이때, 상기 제너 영역(150)은 N형 불순물을 1e15 ~ 2e16 atoms/cm2 도즈량으로 이온 주입합으로써 형성할 수 있다. 이후, 필요에 따라 확산(diffusion) 등의 공정이 추가적으로 수행될 수 있다. 상기 제너 영역(150)은 상기 반도체 기판(100)과 제너 다이오드를 형성해야 하기 때문에 반도체 기판(100)과 거의 비슷한 농도를 갖는 것이 중요하다. 그래서 1e18 - 1e20 atoms/cm3 의 농도를 갖도록 형성된다. 최소한 반도체 층(130)보다 농도가 높아야 한다. 그래서 반도체 층(130)에서 제너 다이오드가 형성되지 않고, 제너 영역(150)을 통해서 제너 다이오드가 형성되도록 해야 한다. 그리고 제너 영역(150)의 깊이는 반도체 층(130)보다 반도체 기판 방향으로 더 깊게 형성된다.

또한, 상기 제너 영역(150)은 상기 반도체층(130)보다 큰 깊이를 갖도록 형성함으로써 반도체층(130)과 반도체 기판(100)에 중첩하도록 형성할 수 있다.

이어, 도 6c에 도시된 바와 같이, 상기 반도체 기판(100) 및 반도체층(130) 상부면에 N형의 에피층(200)을 형성한다. 상기 에피층(200)은 다양한 방법을 통해 형성될 수 있으며, 바람직하게는 1e13 - 1e16 atoms/cm3 의 불순물 농도를 갖도록 형성될 수 있다.

또한, 상기 에피층(200)의 상부면에 제1 도핑 영역(210) 및 제2 도핑 영역(220)을 형성한다. 바람직하게는, 상기 제1 도핑 영역(210)은 상기 반도체층(130)의 상부 영역에, 제2 도핑 영역(220)은 상기 반도체층(130)이 형성되지 않은 영역의 상부 영역에 형성한다. 즉, 도6c에서는 제1 도핑 영역(210)은 중앙 영역에 가까운 에피층(200)의 상부면에 형성하고, 제2 도핑 영역(220)은 상기 제1 도핑 영역(210)의 외곽 영역인 에피층(200)의 상부면에 형성한다.

이때, 상기 제1 도핑 영역(210)은 P형 불순물인 붕소(B) 등을 1e15 ~ 1e16 atoms/cm2 도즈량으로 이온 주입하여 형성하고, 상기 제2 도핑 영역(220)은 N형 불순물인 인(P) 등을 1e15 ~ 1e16 atoms/cm2 도즈량으로 이온 주입하여 형성할 수 있다. 이후, 필요에 따라 확산(diffusion) 등의 공정이 추가적으로 수행될 수 있다. 그래서 제1 도핑 영역(210) 및 제2 도핑 영역(220)은 1e18 - 1e20 atoms/cm3의 농도를 갖도록 형성된다.

추가적으로, 상기 반도체층(130)의 상부 영역인 상기 에피층(200)의 상부면에 N형 제3 도핑 영역(240)을 형성할 수 있다. 바람직하게는, 상기 제3 도핑 영역(240)은 상기 제1 도핑 영역(210)의 사이 영역에 형성될 수 있으며, 제1 도핑 영역(210)과 동일한 깊이로 형성될 수 있다.

이때, 상기 제3 도핑 영역(240)은 제2 도핑 영역(220)을 형성하기 위한 동일한 공정을 통해 형성될 수도 있으며(예를 들어, 동일한 마스크 공정을 통해 형성될 수 있음), 별도로 구분되는 다른 공정을 통해 형성될 수도 있다(예를 들어, 서로 다른 마스크 공정을 통해 형성될 수 있음). 그래서 제1 도핑 영역(210) 및 제2 도핑 영역(220)과 마찬가지로 1e18 - 1e20 atoms/cm3의 농도를 갖도록 형성된다.

이어, 도 6d 에 도시된 바와 같이, 제1 도핑 영역(210) 및 제2 도핑 영역(220)을 분리시키는 제1 분리 구조(230)를 형성한다. 이때, 상기 제1 분리 구조(230)를 형성하는 단계는, 상기 에피층(200)의 상부면으로부터 상기 에피층(200)을 관통하며 상기 반도체 기판(100)의 일 부분까지 연장되는 트렌치를 형성하는 단계, 상기 트렌치 내부에 절연체를 형성하는 단계를 포함할 수 있다.

바람직하게는, 상기 제1 분리 구조(230)는 상기 제너 영역(150)과 동일한 깊이 또는 보다 큰 깊이까지 연장되도록 형성될 수 있다. 이와 같은 제1 분리 구조(230)는 제1 도핑 영역(210), 반도체층(130) 및 제너 영역(150)을 둘러싸도록 형성되어 제1 도핑 영역(210) 등을 포함하는 에피층(200) 영역과 제2 도핑 영역(220)을 포함하는 에피층(200) 영역을 분리하는 역할을 한다.

추가적으로, 상기 제2 도핑 영역(220)을 둘러싸도록 제2 분리 구조(250, 260)를 형성할 수도 있다. 상기 제2 분리 구조(250, 260)는 제1 분리 구조(230)와 유사한 방법을 통해 형성할 수 있다.

이어, 상기 에피층(200)의 상부면에 절연막(300) 및 전극(310, 320)을 형성할 수 있다. 상기 구성에 대해서는 앞에서 상술한 바 이하 생략한다.

이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

10: ESD 장치 11, 12, 17: 단자
14, 15, 20, 21 : 스티어링 다이오드
16, 22: 스티어링 다이오드 채널
18: 제너 다이오드
100: 반도체 기판 130: 반도체 층
150: 제너 영역
200: 에피층 210: 제1 도핑 영역
220: 제2 도핑 영역 230: 제1 블로킹(분리) 구조
240: 제3 도핑 영역 250, 260: 제2 블로킹(분리) 구조
300: 절연막 310, 320, 330: 전극

Claims

제1 도전형의 반도체 기판;
상기 반도체 기판의 상부에 형성되는 제2 도전형의 에피층;
상기 반도체 기판 및 에피층의 사이 영역 중 일 영역에 형성되는 제2 도전형의 반도체층;
상기 반도체층보다 높은 농도를 갖고, 상기 반도체층 및 반도체 기판에 중첩되도록 형성되며, 상기 반도체층의 깊이보다 깊은 영역에 형성되는 제2 도전형의 제너 영역;
상기 에피층의 상부면에 형성되며 상기 반도체층의 상부 영역에 형성되는 제1 도전형의 제1 도핑 영역;
상기 반도체층, 제너 영역 및 제1 도핑 영역을 둘러싸도록 형성되는 제1 블로킹 구조; 및
상기 제1 블로킹 구조의 외부 영역인 상기 에피층의 상부면에 형성되는 제2 도전형의 제2 도핑 영역;을 포함하며,
상기 반도체층은 상기 제1 도핑 영역과 오버랩되고, 상기 제너 영역은 상기 제1 도핑 영역 및 제2 도핑 영역과 오버랩 되지 않는 ESD 장치.
제 1항에 있어서,
상기 반도체층의 도핑 농도는,
상기 에피층의 도핑 농도보다 높은 것을 특징으로 하는 ESD 장치.
제 1항에 있어서,
상기 제너 영역의 도핑 농도는,
상기 반도체층의 도핑 농도보다 높은 것을 특징으로 하는 ESD 장치.
제 1항에 있어서,
상기 제너 영역은,
상기 반도체층 및 반도체 기판에 중첩되도록 형성되는 복수 개의 수직 구조가 일정 간격으로 이격되도록 형성되는 것을 특징으로 하는 ESD 장치.
제 4항에 있어서,
상기 제너 영역의 하부면은,
물결 모양으로 형성되는 것을 특징으로 하는 ESD 장치.
제 1항에 있어서,
상기 에피층의 상부면에 형성되며 상기 반도체층의 상부 영역에 형성되는 제2 도전형의 제3 도핑 영역;을 더 포함하는 것을 특징으로 하는 ESD 장치.
제 6항에 있어서,
2개의 상기 제1 도핑 영역은 서로 일정 거리 이격되어 형성되고,
상기 제3 도핑 영역은 상기 2개의 제1 도핑 영역의 사이 영역에 형성되는 것을 특징으로 하는 ESD 장치.
제 1항에 있어서,
상기 제2 도핑 영역을 둘러싸도록 형성된 제2 블로킹 구조;를 더 포함하는 것을 특징으로 하는 ESD 장치.
제 1항에 있어서,
상기 에피층의 상부면의 일 영역에 형성되는 절연막; 및
상기 절연막의 상부에 형성되어 상기 제1 도핑 영역 및 제2 도핑 영역을 전기적으로 연결하는 전극;을 더 포함하는 것을 특징으로 하는 ESD 장치.
제1 도전형의 반도체 기판의 상부면 일 영역에 제2 도전형의 반도체층을 형성하는 단계;
상기 반도체층보다 높은 농도를 갖고, 상기 반도체층 및 상기 반도체 기판에 중첩하고, 상기 반도체층의 깊이보다 깊은 영역에 제2 도전형의 제너 영역을 형성하는 단계;
상기 반도체 기판 및 반도체층의 상부면에 제2 도전형의 에피층을 형성하는 단계;
상기 반도체층의 상부 영역인 상기 에피층의 상부면에 제1 도전형의 제1 도핑 영역을 형성하는 단계;
상기 반도체층이 형성되지 않은 에피층의 상부면에 제2 도전형의 제2 도핑 영역을 형성하는 단계; 및
상기 제1 도핑 영역 및 제2 도핑 영역 사이에 제1 분리 구조를 형성하는 단계;를 포함하고,
상기 반도체층은 상기 제1 도핑 영역과 오버랩되고, 상기 제너 영역은 상기 제1 도핑 영역 및 제2 도핑 영역과 오버랩 되지 않는 ESD 장치 제조 방법.
제 10항에 있어서,
상기 제1 도핑 영역을 형성하는 단계를 통해 상기 제1 도핑 영역을 2개 형성하고,
상기 2개의 제1 도핑 영역의 사이 영역인 상기 에피층의 상부면에 제2 도전형의 제3 도핑 영역을 형성하는 단계;를 더 포함하는 ESD 장치 제조 방법.
제 10항에 있어서,
상기 제너 영역을 형성하는 단계는,
일정 패턴으로 형성된 마스크 공정을 통해 복수 개의 제너 영역을 형성하는 것을 특징으로 하는 ESD 장치 제조 방법.
제 10항에 있어서,
상기 제너 영역의 도핑 농도는 상기 반도체층의 도핑 농도보다 높은 것을 특징으로 하는 ESD 장치 제조 방법.
제 10항에 있어서,
상기 제1 분리 구조를 형성하는 단계는,
상기 에피층의 상부면으로부터 상기 에피층을 관통하며 상기 반도체 기판의 일 부분까지 연장되는 트렌치를 형성하는 단계; 및
상기 트렌치 내부에 절연체를 형성하는 단계; 를 포함하는 것을 특징으로 하는 ESD 장치 제조 방법.
제 10항에 있어서,
상기 제1 분리 구조는,
상기 제1 도핑 영역을 둘러싸도록 형성되는 것을 특징으로 하는 ESD 장치 제조 방법.
제 10항에 있어서,
상기 제2 도핑 영역을 둘러싸도록 제2 분리 구조를 형성하는 단계;를 더 포함하는 것을 특징으로 하는 ESD 장치 제조 방법.