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CN106449634B - 瞬态电压抑制器及其制造方法 - Google Patents

瞬态电压抑制器及其制造方法 Download PDF

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CN106449634B
CN106449634B CN201610845693.3A CN201610845693A CN106449634B CN 106449634 B CN106449634 B CN 106449634B CN 201610845693 A CN201610845693 A CN 201610845693A CN 106449634 B CN106449634 B CN 106449634B
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Hangzhou Silergy Semiconductor Technology Ltd
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Abstract

本发明提供了一种瞬态电压抑制器及其制造方法，在现有的瞬态电压抑制器的基础上额外的添加栅叠层，并利用扩散隔离区复用为导电通道，使得所述栅叠层、第一掺杂区、导电通道、第二半导体层构成一个与所述瞬态电压抑制器的齐纳或雪崩二极管并联的MOS管，以实现在I/O端的电流较大时，所述MOS管导通，从而为所述齐纳或雪崩二极管分担部分I/O端的电流，以避免所述齐纳或雪崩二极管因为承受过高的电流而损坏，提高了所述瞬态电压抑制的鲁棒性能，且不会引起制造成本的明显增加。

Description

瞬态电压抑制器及其制造方法
技术领域
本发明设计半导体器件及其制造方法，尤其涉及一种瞬态电压抑制器及其制造方法。
背景技术
瞬态电压抑制器(TVS器件)用于保护集成电路免受因集成电路上突发的过压带来的损害。随着带有易受过电压损害的集成电路器件的增加，对于瞬态电压抑制器保护的需要也日益增加，诸如USB电源、数据线保护、视频界面、高速以太网、笔记本电脑、监视器以及平板显示器等器件均需要应用瞬态电压抑制器，这些器件中的高速率传输器件除了要求瞬态电压抑制器具有较强的保护能力外，还需要有较快的响应速度，因此，需要瞬态电压抑制器具有较低的寄生电容，如低于0.5PF。
图1a现有技术中常用的瞬态电压抑制器的结构示意图，图1b为其等效电路，而图1c为其电容等效电路图。在图1a中，N型埋层NBL与P型衬底P-sub形成图1b中的齐纳二极管DZ，P型掺杂区P+与N型外延层Nepi形成图1b中的整流二极管D1，N型掺杂区N+与P型外延层Pepi形成图1b中的整流二极管D2。齐纳二极管DZ与整流二极管D1串联后再与整流二极管D2并联在I/O与GND之间。当I/O端出现正的静电放电电压时，静电电流由整流二极管D1、齐纳二极管DZ到GND端，整流二极管D1正向偏置，而齐纳二极管DZ反向击穿，使得I/O端的电压被钳位为一个较低的电压，当I/O端出现正负静电放电电压时，静电电流通过整流二极管D2到GND端，而整流二极管D1反偏。从图1c的电容等效电路可得出I/O与GND之间的电容CI/O-GND＝C1*CZ/(C1+CZ)+C2.由于齐纳二极管DZ作为ESD保护器件，为了获得较强的ESD保护，齐纳二极管DZ需要较大的PN结面积，即N型埋层NBL的面积较大因此，CZ不可避免的很大，则CI/O-GND约等于C1+C2。
综上，对于现有的这种瞬态电压抑制器结构而言，为了减少其寄生电容，只能尽可能的减小电容C1、C2。如需要减小二极管D1的结面积，则只能减小P型掺杂区P+的面积，然而，二极管D1的结面积设计得较小，又会影响瞬态电压抑制器器件的鲁棒性，即使瞬态电压抑制器不能承受大的浪涌电流或静电电流。因为，当I/O端的电流从高掺杂浓度的P型掺杂区P+到N型外延层Npei，再到N埋层NBL，最后通过P型衬底P-Sub到GND端，若P+区的面积相对NBL来说非常小，如图1所示，NBL与P-Sub形成的PN结只有一部分(P+区域下方的部分)用来通过大部分的I/O端的电流，从而使得该区域由于电流高度集中而温度过高，最终可能损坏齐纳二极管DZ，使的瞬态电压抑制失效。因此，现有的这种瞬态电压抑制器在获得低电容时，不能兼顾较好的鲁棒性能。
发明内容
有鉴于此，本发明提供一种瞬态电压抑制器及其制造方法，使得所述瞬态电压抑制器在获得低寄生电容的同时，还有较高的鲁棒性能。
一种瞬态电压抑制器，其特征在于，包括：
第一掺杂类型的第一半导体层，
第二掺杂类型的第一埋层，所述第一埋层位于所述第一半导体层中，且被所述第一半导体层裸露，
第二掺杂类型的第二半导体层，所述第二半导体层位于所述第一埋层上方，
第一掺杂类型的第一掺杂区，所述第一掺杂区位于所述第二半导体层中，且被所述第二半导体层裸露，
位于所述第二半导体层上的栅叠层，所述栅叠层包括栅介质层和位于所述栅介质层上的栅极导体层，
第一掺杂类型的导电通道，所述导电通道与所述栅叠层相邻，并延伸至所述第一半导体层处或所述第一半导体层中，
与所述第一掺杂区电连接的第一电极，
与所述栅极导体层电连接的第二电极，
与所述第一半导体层电连接的第三电极，
所述第二电极与第三电极电连接；
优选地，当所述第二电极与第一电极之间的电压差的达到第一阈值电压时，位于所述栅叠层下方的所述第二半导体层的表面形成一层第一掺杂类型的反型层，所述第一掺杂区通过所述反型层与所述导电通道电连接。
优选地，所述第一阈值电压的绝对值大于所述第一半导体层与所述第一埋层之间的第一PN结的反向击穿电压。
优选地，所述第一阈值电压的绝对值大于所述瞬态电压抑制的应用电压的两倍。
优选地，所述第一半导体层包括第一掺杂类型的半导体衬底和具有第一掺杂类型的第二埋层，
所述第一埋层位于所述半导体衬底的第一区域中，且被所述半导体衬底裸露，
所述第二埋层位于所述半导体衬底的第二区域中，且被所述半导体衬底裸露，
所述导电通道伸至所述第二埋层处或第二埋层中。
优选地，所述的瞬态电压抑制器还包括：
第一掺杂类型的第三半导体层，所述第三半导体层位于所述第二埋层上方，
第二掺杂类型的第二掺杂区，所述第二掺杂区位于所述第三半导体层中，且被所述第三半导体层裸露，
与所述第二掺杂区电连接的第四电极，
所述第四电极与所述第一电极电连接。
优选地，所述导电通道位于所述第二半导体层的两侧，以复用为所述瞬态电压抑制器的隔离结构。
优选地，所述第一掺杂类型为P型掺杂，所述第二掺杂类型为N型掺杂。
一种瞬态电压抑制器的制造方法，其特征在于，包括：
在第一掺杂类型的第一半导体层中，形成第二掺杂类型的第一埋层，所述第一埋层被所述第一半导体层裸露，
在所述第一埋层上方形成第二掺杂类型的第二半导体层，
在所述第二半导体层上形成栅叠层，所述栅叠层包括栅介质层和位于所述栅介质层上的栅极导体层；
在所述第二半导体层中，形成与所述栅叠层的一侧相邻的且具有第一掺杂类型的第一掺杂区，所述第一掺杂区被所述第二半导体层裸露，
形成与所述栅叠层的另一侧相邻，且延伸至所述第一半导体层处或第一半导体层中的导电通道；
形成与所述第一掺杂区电连接的第一电极，
形成与所述栅极导体层电连接的第二电极，
形成与所述第一半导体层电连接的第三电极。
优选地，以所述栅叠层作为形成所述第一掺杂区的掩模层。
优选地，所述第一半导体层包括第一掺杂类型的半导体衬底和第一掺杂类型的第二埋层，
使所述第一埋层和第二埋层分别形成于所述半导体衬底中，且均被所述半导体衬底裸露，
其中，所述第二埋层与所述第一埋层相邻
所述导电通道由所述第二半导体层的两侧伸至所述第二埋层或所述第二埋层中。
优选地，形成所述第二半导体层的步骤包括：
在所述第一半导体层和第一埋层上方，生长外延层，在所述第一埋层和第二埋层自掺杂的作用下，
所述外延层在所述第一埋层上方的部分为所述第二半导体层，
所述外延层在所述第二埋层上方的部分为具有第一掺杂类型的第三半导体层。
优选地，所述的制造方法还包括，在所述第三半导体层中形成具有第二掺杂类型的第二掺杂区，
以及形成与所述第二掺杂区电连接的第四电极，所述第四电极与所述第一电极电连。
优选地，形成所述第一电极、第二电极与第四电极的步骤为：
在所述第一半导体层和第二半导体层之上形成具图案化的绝缘层，
所述第一掺杂区、栅极导体层和第二掺杂区分别被所述绝缘层裸露，
以所述绝缘层为掩模，在所述绝缘层上形成图案化的金属层，以形成所述第一电极、第二电极和第四电极。
优选地，形成所述导电通道的步骤为：
由所述外延层的表面进行第一掺杂类型的扩散掺杂工艺，以形成由所述第二半导体层的两侧延伸至所述第二埋层或第二埋层中的扩散区作为所述导电通道。
由上可见，在本发明提供的瞬态电压抑制器及其制造方法中，在现有的瞬态电压抑制器的基础上额外的添加栅叠层，并利用扩散隔离区复用为导电通道，使得所述栅叠层、第一掺杂区、导电通道、第二半导体层构成一个与所述瞬态电压抑制器的齐纳或雪崩二极管并联的MOS管，以实现在I/O端的电流较大时，所述MOS管导通，从而为所述齐纳或雪崩二极管分担部分I/O端的电流，以避免所述齐纳或雪崩二极管因为承受过高的电流而损坏，提高了所述瞬态电压抑制的鲁棒性能，且不会引起制造成本的明显增加。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1a为现有技术中常用的瞬态电压抑制器的结构示意图；
图1b为图1所示的瞬态电压抑制器的等效电路路；
图1c为图1所示的瞬态电压抑制器的电容等效电路图；
图2a为依据本发明实施例的一种瞬态电压抑制器的结构示意图；
图2b为图2a所示的瞬态电压抑制器的等效电路图。
图3a至3e为依据本发明实施例提供的瞬态电压抑制器的制造方法的各个工艺步骤中形成的结构剖面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的组成部分采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本发明的许多特定的细节，例如每个组成部分的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
图2a为依据本发明实施例的一种瞬态电压抑制器的结构示意图，图2b为图2a所示的瞬态电压抑制器的等效电路图。
如图2a所示，本实施例所提供的瞬态电压抑制器包括第一掺杂类型的第一半导体层、第二掺杂类型的第一埋层021、第二掺杂类型的第二半导体层031、第一掺杂类型的第一掺杂区061、栅叠层、第一掺杂类型的导电通道07、第一电极091、第二电极092以及第三电极093。其中，第一埋层021位于所述第一半导体层中，且被所述第一半导体层裸露，第二半导体层031位于第一埋层021上方，第一掺杂区061于第二半导体层031中，且被第二半导体层031裸露，所述栅叠层包括栅介质层04和位于所述栅介质层04上的栅极导体层05，导电通道07与所述栅叠层相邻，并延伸至所述第一半导体层处或第一半导体层中，第一电极091与第一掺杂区061电连接，第二电极092与栅极导体层05电连接，第三电极093与所述第一半导体层电连接，且第二电极092与第三电极093电连接，当第二电极092与第一电极091之间的电压差的达到第一阈值电压时，位于所述栅叠层下方的第二半导体层031的表面形成一层第一掺杂类型的反型层010，则第一掺杂区061通过反型层010与导电通道07电连接。
在本实施例中，第一掺杂类型为P型掺杂，第二掺杂类型为N型掺杂，在其它实施例中，若第一掺杂类型为N型掺杂，则第二掺杂类型为P型掺杂。此外，在本实施例中，第一电极作为所述瞬态电压抑制器的I/O端，而第三电极作为所述瞬态电压抑制器的GND端。
结合2a与2b所示，所述第一半导体层与N型掺杂的第一埋层021形成瞬态电压抑制器中的基于反向击穿特性的稳压二极管DZ，稳压二极管DZ在本实施例中为齐纳二极管，而在其它实施例中也可以为雪崩二极管。P型掺杂的第一掺杂区061与第二半导体层021构成瞬态电压抑制器中的整流二极管D1，整流二极管D1的阴极与齐纳二极管DZ的阴极相连，二者的阳极分别与I/O端、GND端相连。此外，在本实施例中，所述栅叠层、第一掺杂区061、导电通道07构成一个PMOS管，第一掺杂区061与导电通道07分别构成了图2b中的PMOS管的源极和漏极，栅极导体层05作为所述PMOS管的栅极。所述PMOS管的栅电极与其漏电极相连至GND端，且由于所述导电通道07存在一定的电阻率，其可等效为一个电阻R_PISO。如图2b所示，所述PMOS管的漏极端通过电阻R_PISO连接到GND端，由于第二半导体层031作为所述PMOS管的衬底，因此PMOS的衬底与齐纳二极管的阴极相连。
此外，在本实施例中，如图2b所示，瞬态电压抑制器还包括第二整流二极管D2，第二整流二极管D2的阳极与GND端相连，阴极与I/O端相连。第二整流二极管D2可以与第一整流二极管D1、齐纳二极管DZ做在同一块晶圆上，也可以做在不同的晶圆上，然后通过外部引线或导电凸块实现不同晶圆之间的电连接。
在本实施例中，第二整流二极管D2与第一整流二极管D1、齐纳二极管DZ做在同一块晶圆上。如图2a所示，在本实施例中，所述第一半导体层包括第一掺杂类型的半导体衬底01和位于半导体衬底01中的第二埋层022，第二埋层022的掺杂类型为第一掺杂类型，即为P型掺杂。第一埋层021位于所述半导体衬底01的第一区域中，且被半导体衬底01裸露，第二埋层022位于半导体层衬底01的第二区域中，且被半导体衬底01裸露。导电通道07从第二半导体层031的第一侧延伸至第二埋层022处或第二埋层022中。此外，瞬态电压抑制器还包括第一掺杂类型的第三半导体层032和第二掺杂类型的第二掺杂区062以及第四电极094。第三半导体层032位于第二埋层022上方，第二掺杂区062位于第三半导体层032中，且被第三半导体层032裸露，第四电极094与第二掺杂区062电连接，且还与第一电极091电连接。第二掺杂区062与第三半导体层032构成了所述第二整流二极管D2的PN结。
在本实施例中，半导体衬底01的第一区域与第二区域相邻，即第二埋层022位于第一埋层021的外侧，且二者相邻。第二半导体层031与第三半导体层032处于同一水平面上，即二者的下表面与上表面均共面。导电通道07位于第二半导体层032的两侧，以复用为所述瞬态电压抑制器的隔离结构，如导电通道07包括位于第二半导体层与第三半导体层之间的部分，该部分可以作为由整流二极管D2构成的第一导电路径和由整流二极管D1、齐纳二极管DZ构成的第二路径这两个路径之间的隔离结构。因此，导电通道07在本实施例中为P型掺杂的扩散隔离区。此外，在本实施例中，瞬态电压抑制器还包括绝缘层08，如SiO2层，第一电极091、第二电极092、第四电极094分别穿过绝缘层08与第一掺杂区061、栅极导电层05、第二掺杂区062电连接。
在图2a和2b所示的瞬态电压抑制器应用于其它电子系统的瞬态电压抑制时，当I/O端与被保护的电子系统的瞬态电压抑制保护端相连，在被保护的电子系统处于正常工作期间，所述瞬态电压抑制器需处于断开状态，即由整流二极管D2构成的第一导电路径和由整流二极管D1、齐纳二极管DZ构成的第二导电路径均需处于断开状态，因此，由所述第一半导体层和第一埋层构成的第一PN结，即齐纳二极管DZ的PN结的反向击穿电压需要大于被所述瞬态电压抑制器保护的电子系统的应用电压(所述电子系统正常工作时的工作电压)，此外，PMOS管构成的第三导电路径也需处于断开状态，即在被保护的所述电子系统处于正常工作状态期间，所述第一阈值电压的绝对值应该要大于I/O端的电压，才会使得PMOS管处于断开状态，因此，所述第一阈值电压的绝对值需要大于所述电子系统的应用电压，如所述第一阈值电压的绝对值通常大于所述应用电压的两倍，以避免所述电子系统通过所述瞬态电压抑制器泄放电流，造成效率低的弊端。所述第一阈值电压在本实施例中为PMOS管的导通电压，其为负值在其它实施例中，若所述第一掺杂类型为N型掺杂，则所述PMOS管替换为NMOS管，则所述第一阈值电压为NMOS管的导通电压。
当I/O端达到所述第一PN结的反向击穿电压，即齐纳二极管DZ的反向击穿电压时，齐纳二极管DZ处于反向击穿状态，所述第一路径此时仍处于断开状态，而第二路径处于导通状态，I/O端的电压被齐纳二极管DZ钳位为某个值，以实现了对I/O端瞬态电压的抑制。为了使所述瞬态电压抑制器能够正常的起到瞬态抑制的功能，在I/O端电流未达到第一值时，需要所述第三路径处于断开状态，即需要PMOS管在齐纳二极管DZ反向击穿之后，且I/O端的电流达到其纳二极管DZ所能承受的最大电流之前的某个时间点导通，以分流I/O端的部分电流，减轻其纳二极管DZ的负担，从而提高了所述瞬态电压抑制器的鲁棒性能。因此，在本实施例中，所述第一阈值电压的绝对值大于所述第一PN结的反向击穿电压，以确保I/O端的电流在齐纳二极管DZ不能承受之前，PMOS管处于断开状态，从而不影响所述瞬态电压抑制的正常的瞬态电压抑制能力。
由图2b可以看出，所述PMOS管与齐纳二极管为并联关系，当所述PMOS管导通时，相当于电阻R_IPSO与齐纳二极管DZ并联，此时，I/O端的电流可以通过电阻R_PISO分流，即此时，I/O端的电流一部分由第一掺杂区061、第二半导体层031、第一埋层021和半导体衬底01构成的导电路径传到GND端，另一部分电流由第一掺杂区061、反型层010、导电通道07、第二埋层022以及半导体衬底01构成的导电路径传输到GND端。电阻R-PISO的越小，即导电通道07的掺杂浓度越高，电阻R-PISO分担的电流越大，则I/O端所能承受的电流可以越高，所述瞬态电压抑制器的鲁棒性能越好，然而导电通道07的掺杂浓度又不能过高，否则会使得所述PMOS管的导通电压的绝对值较小，会影响所述瞬态电压抑制的应用电压，可能使得被保护电子系统在正常工作时会通过PMOS漏电，因此，在本实施例中，导电通道07的掺杂浓度需要依据所述瞬态电压抑制器的应用电压来决定。
由上可见，本发明提供的瞬态电压抑制器在现有的瞬态电压抑制器的基础上额外的添加栅叠层，并利用扩散隔离区复用为导电通道，使得所述栅叠层、第一掺杂区、导电通道、第二半导体层构成一个与所述瞬态电压抑制器的齐纳或雪崩二极管并联的MOS管，以实现在I/O端的电流较大时，所述MOS管导通，从而为所述齐纳或雪崩二极管分担部分I/O端的电流，以避免所述齐纳或雪崩二极管因为承受过高的电流而损坏，提高了所述瞬态电压抑制的鲁棒性能。
本申请还提供了一种瞬态电压抑制的制造方法，具体如图3a至3e所示。图3a至3e为依据本发明实施例提供的瞬态电压抑制器的制造方法的各个工艺步骤中形成的结构剖面图。本实施例提供的瞬态电压抑制器的制造方法主要包括一下步骤。
步骤1：在第一掺杂类型的第一半导体层中，形成第二掺杂类型的第一埋层021，所述第一埋层021被所述第一半导体层裸露。
如图3b所示，在本实施例中，所述第一半导体层包括第一掺杂类型的半导体衬底01和位于所述半导体衬底01中的第二埋层022。所述第一埋层021形成与所述半导体衬底01的第一区域中，且被半导体衬底01裸露，而第二埋层022形成于半导体衬底01的第二区域中，且被半导体衬底01裸露。其中，半导体衬底01的第一区域与第二区域相邻，即第一埋层021与第二埋层022相邻，二者在半导体衬底01中形成先后顺序不做限定。
步骤2：在所述第一埋层021上方形成第二掺杂类型的第二半导体层031。
如图3b所示，在本实施例中，形成所述第二半导体层032的具体步骤为：
在所述第一半导体层和第一埋层021上方，生长外延层，在所述第一埋层021和第二埋层022自掺杂的作用下，所述外延层在所述第一埋层021上方的部分为所述第二半导体层031，所述外延层在所述第二埋层022上方的部分为具有第一掺杂类型的第三半导体层032。所述外延层为本征外延层或超低浓度掺杂工艺形成的掺杂外延层。
步骤3：，如图3c所示，在所述第二半导体层031上形成栅叠层，所述栅叠层包括栅介质层04和位于所述栅介质层04上的栅极导体层05。
步骤4：如图3d所示，在所述第二半导体层031中，形成与所述栅叠层的一侧相邻的且具有第一掺杂类型的第一掺杂区061，所述第一掺杂区被所述第二半导体层031裸露。在本实施例中，在形成所述栅叠层后，无需额外形成掩模层，可以以所述栅叠层作为形成所述第一掺杂区的掩模层。因此，在依据本发明提供的瞬态电压抑制器的制造方法，不会由于增加了栅叠层，而额外增加一次光刻工艺，不会造成过多成本的增加。
此外，在形成所述第一掺杂区061之前或之后的一个步骤，还可以在所述第三半导体层032中形成具有第二掺杂类型的第二掺杂区062，所述第二掺杂区被所述第三半导体层032裸露。
步骤5：形成与所述栅叠层的另一侧相邻，且延伸至所述第一半导体层处或第一半导体层中的导电通道07。
继续参考图3d所示，导通通道07位于第一埋层021以及第二半导体层031的两侧，且由步骤2中形成的所述外延层的表面延伸至第二埋层022处或第二埋层022中。形成导电通道07的步骤为：在所述外延层的表面进行第一掺杂类型的扩散掺杂工艺，以形成由所述第二半导体层031的两侧延伸至所述第二埋层022或第二埋层022中的扩散区作为所述导电通道07。
需要说明的是，所述导电通道07在其它实施例中可以在步骤2之后以及形成所述瞬态电压抑制器的电极之前的任意步骤中形成，不局限于本实施例中的步骤5中形成。
步骤6：如图3e所示，形成与所述第一掺杂区061电连接的第一电极091，形成与所述栅极导体层05电连接的第二电极092，形成与所述第一半导体层电连接的第三电极093，以及形成与所述第二掺杂062电连接的第四电极094，且使所述第一电极091与第二电极092电连接，所述第四电极094与所述第一电极091电连接(图3e中未示出各个电极之间的彼此连接)。
参考图3e所示，形成所述第一电极091、第二电极092与第四电极094的步骤为：在所述第一半导体层和第二半导体层031之上形成具图案化的绝缘层08；所述第一掺杂区061、栅极导体层05和第二掺杂区061分别被所述绝缘层08裸露；以所述绝缘层08为掩模，在所述绝缘层08上形成图案化的金属层，以形成所述第一电极091、第二电极092和第四电极094。
综上所述，在本发明提供的瞬态电压抑制器及其制造方法中，在现有的瞬态电压抑制器的基础上额外的添加栅叠层，并利用扩散隔离区复用为导电通道，使得所述栅叠层、第一掺杂区、导电通道、第二半导体层构成一个与所述瞬态电压抑制器的齐纳或雪崩二极管并联的MOS管，以实现在I/O端的电流较大时，所述MOS管导通，从而为所述齐纳或雪崩二极管分担部分I/O端的电流，以避免所述齐纳或雪崩二极管因为承受过高的电流而损坏，提高了所述瞬态电压抑制的鲁棒性能，且不会引起制造成本的明显增加。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (15)

1.一种瞬态电压抑制器，其特征在于，包括：
第一掺杂类型的第一半导体层，
第二掺杂类型的第一埋层，所述第一埋层位于所述第一半导体层中，且被所述第一半导体层裸露，
第二掺杂类型的第二半导体层，所述第二半导体层位于所述第一埋层上方，
第一掺杂类型的第一掺杂区，所述第一掺杂区位于所述第二半导体层中，且被所述第二半导体层裸露，
位于所述第二半导体层上的栅叠层，所述栅叠层包括栅介质层和位于所述栅介质层上的栅极导体层，
第一掺杂类型的导电通道，所述导电通道与所述栅叠层相邻，并延伸至所述第一半导体层处或所述第一半导体层中，
与所述第一掺杂区电连接的第一电极，
与所述栅极导体层电连接的第二电极，
与所述第一半导体层电连接的第三电极，
所述第二电极与第三电极电连接。
2.根据权利要求1所述的瞬态电压抑制器，其特征在于，当所述第二电极与第一电极之间的电压差达到第一阈值电压时，位于所述栅叠层下方的所述第二半导体层的表面形成一层第一掺杂类型的反型层，所述第一掺杂区通过所述反型层与所述导电通道电连接。
3.根据权利要求2所述的瞬态电压抑制器，其特征在于，所述第一阈值电压的绝对值大于所述第一半导体层与所述第一埋层之间的第一PN结的反向击穿电压。
4.根据权利要求3所述的瞬态电压抑制器，其特征在于，所述第一阈值电压的绝对值大于所述瞬态电压抑制的应用电压的两倍。
5.根据权利要求1所述的瞬态电压抑制器，其特征在于，所述第一半导体层包括第一掺杂类型的半导体衬底和具有第一掺杂类型的第二埋层，
所述第一埋层位于所述半导体衬底的第一区域中，且被所述半导体衬底裸露，
所述第二埋层位于所述半导体衬底的第二区域中，且被所述半导体衬底裸露，
所述导电通道伸至所述第二埋层处或第二埋层中。
6.根据权利要求5所述的瞬态电压抑制器，其特征在于，还包括：
第一掺杂类型的第三半导体层，所述第三半导体层位于所述第二埋层上方，
第二掺杂类型的第二掺杂区，所述第二掺杂区位于所述第三半导体层中，且被所述第三半导体层裸露，
与所述第二掺杂区电连接的第四电极，
所述第四电极与所述第一电极电连接。
7.根据权利要求1所述的瞬态电压抑制器，其特征在于，所述导电通道位于所述第二半导体层的两侧，以复用为所述瞬态电压抑制器的隔离结构。
8.根据权利要求1所述的瞬态电压抑制器，其特征在于，所述第一掺杂类型为P型掺杂，所述第二掺杂类型为N型掺杂。
9.一种瞬态电压抑制器的制造方法，其特征在于，包括：
在第一掺杂类型的第一半导体层中，形成第二掺杂类型的第一埋层，所述第一埋层被所述第一半导体层裸露，
在所述第一埋层上方形成第二掺杂类型的第二半导体层，
在所述第二半导体层上形成栅叠层，所述栅叠层包括栅介质层和位于所述栅介质层上的栅极导体层；
在所述第二半导体层中，形成与所述栅叠层的一侧相邻的且具有第一掺杂类型的第一掺杂区，所述第一掺杂区被所述第二半导体层裸露，
形成与所述栅叠层的另一侧相邻，且延伸至所述第一半导体层处或第一半导体层中的导电通道；
形成与所述第一掺杂区电连接的第一电极，
形成与所述栅极导体层电连接的第二电极，
形成与所述第一半导体层电连接的第三电极。
10.根据权利要求9所述的制造方法，其特征在于，以所述栅叠层作为形成所述第一掺杂区的掩模层。
11.根据权利要求9所述的制造方法，其特征在于，所述第一半导体层包括第一掺杂类型的半导体衬底和第一掺杂类型的第二埋层，
使所述第一埋层和第二埋层分别形成于所述半导体衬底中，且均被所述半导体衬底裸露，
其中，所述第二埋层与所述第一埋层相邻
所述导电通道由所述第二半导体层的两侧伸至所述第二埋层或所述第二埋层中。
12.根据权利要求11所述的制造方法，其特征在于，形成所述第二半导体层的步骤包括：
在所述第一半导体层和第一埋层上方，生长外延层，在所述第一埋层和第二埋层自掺杂的作用下，
所述外延层在所述第一埋层上方的部分为所述第二半导体层，
所述外延层在所述第二埋层上方的部分为具有第一掺杂类型的第三半导体层。
13.根据权利要求12所述的制造方法，其特征在于，还包括，在所述第三半导体层中形成具有第二掺杂类型的第二掺杂区，
以及形成与所述第二掺杂区电连接的第四电极，所述第四电极与所述第一电极电连。
14.根据权利要求13所述的制造方法，其特征在于，形成所述第一电极、第二电极与第四电极的步骤为：
在所述第一半导体层和第二半导体层之上形成具图案化的绝缘层，
所述第一掺杂区、栅极导体层和第二掺杂区分别被所述绝缘层裸露，
以所述绝缘层为掩模，在所述绝缘层上形成图案化的金属层，以形成所述第一电极、第二电极和第四电极。
15.根据权利要求12所述的制造方法，其特征在于，形成所述导电通道的步骤为：
由所述外延层的表面进行第一掺杂类型的扩散掺杂工艺，以形成由所述第二半导体层的两侧延伸至所述第二埋层或第二埋层中的扩散区作为所述导电通道。
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