[go: up one dir, main page]

CN107316864B - 瞬态电压抑制器及其制作方法 - Google Patents

瞬态电压抑制器及其制作方法 Download PDF

Info

Publication number
CN107316864B
CN107316864B CN201710564686.0A CN201710564686A CN107316864B CN 107316864 B CN107316864 B CN 107316864B CN 201710564686 A CN201710564686 A CN 201710564686A CN 107316864 B CN107316864 B CN 107316864B
Authority
CN
China
Prior art keywords
diode
type
doped region
transient voltage
voltage suppressor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710564686.0A
Other languages
English (en)
Other versions
CN107316864A (zh
Inventor
孙丽芳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Boxin Semiconductor Technology Tianjin Co ltd
Original Assignee
Shaoxing Yiyue Intelligent Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shaoxing Yiyue Intelligent Technology Co Ltd filed Critical Shaoxing Yiyue Intelligent Technology Co Ltd
Priority to CN201710564686.0A priority Critical patent/CN107316864B/zh
Publication of CN107316864A publication Critical patent/CN107316864A/zh
Application granted granted Critical
Publication of CN107316864B publication Critical patent/CN107316864B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0112—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
    • H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
    • H10D84/221—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only diodes

Landscapes

  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种瞬态电压抑制器及其制作方法。所述瞬态电压抑制器包括P型衬底与N型外延层，所述N型外延层包括间隔设置的第一部分与第二部分，所述瞬态电压抑制器还包括形成于所述第一部分表面的第一P型掺杂区域及形成于所述第二部分表面的第二P型掺杂区域，所述P型衬底与所述第一部分构成第一二极管，所述P型衬底与所述第二部分构成第二二极管，所述第一部分还与所述第一P型掺杂区域构成与所述第一二极管对接的第三二极管，所述第二部分还与所述第二P型掺杂区域构成与所述第二二极管对接的第四二极管，所述第一二极管的负极与所述第二二极管的负极相连，所述第三二极管的负极与所述第四二极管的负极相连。

Description

瞬态电压抑制器及其制作方法
【技术领域】
本发明涉及半导体芯片制造技术领域，特别地，涉及一种瞬态电压抑制器及其制作方法。
【背景技术】
瞬态电压抑制器(TVS)是一种用来保护敏感半导体器件，使其免遭瞬态电压浪涌破坏而特别设计的固态半导体器件，它具有箝位系数小、体积小、响应快、漏电流小和可靠性高等优点，因而在电压瞬变和浪涌防护上得到了广泛的应用。静电放电(ESD)以及其他一些电压浪涌形式随机出现的瞬态电压，通常存在于各种电子器件中。随着半导体器件日益趋向小型化、高密度和多功能，电子器件越来越容易受到电压浪涌的影响，甚至导致致命的伤害。从静电放电到闪电等各种电压浪涌都能诱导瞬态电流尖峰，瞬态电压抑制器通常用来保护敏感电路受到浪涌的冲击。基于不同的应用，瞬态电压抑制器可以通过改变浪涌放电通路和自身的箝位电压来起到电路保护作用。
低电容瞬态电压抑制器适用于高频电路的保护器件，因为它可以减少寄生电容对电路的干扰，降低高频电路信号的衰减。为了改善瞬态电压抑制器的反向特性，提高器件可靠性。通常采用保护环结构和金属场板结构。但是这两种结构引入的附加电容大，而且器件面积大，降低了器件性提高了器件制造成本。
【发明内容】
针对现有方法的不足，提出了一种低电容静电防护瞬态电压抑制器，提高了器件性能，降低了器件制造成本。
一种瞬态电压抑制器，其包括P型衬底与形成于所述P型衬底上的N型外延层，所述N型外延层包括间隔设置的第一部分与第二部分，所述瞬态电压抑制器还包括形成于所述第一部分表面的第一P型掺杂区域及形成于所述第二部分表面的第二P型掺杂区域，所述P型衬底与所述第一部分构成第一二极管，所述P型衬底与所述第二部分构成第二二极管，所述第一部分还与所述第一P型掺杂区域构成与所述第一二极管对接的第三二极管，所述第二部分还与所述第二P型掺杂区域构成与所述第二二极管对接的第四二极管，所述第一二极管的负极与所述第二二极管的负极相连，所述第三二极管的负极与所述第四二极管的负极相连。
在一种实施方式中，所述瞬态电压抑制器还包括设置于所述N型外延层的第一部分、所述第一P型掺杂区域、所述N型外延层的第二部分及所述第二P型掺杂区域上的氧化层，所述氧化层还包括对应所述第一P型掺杂区域的第一通孔与对应所述第二P型掺杂区域的第二通孔。
在一种实施方式中，所述瞬态电压抑制器还包括贯穿所述N型外延层及所述氧化层的介质材料，所述介质材料位于所述第一部分与所述第二部分之间。
在一种实施方式中，所述介质材料还延伸至所述P型衬底中。
在一种实施方式中，所述瞬态电压抑制器还包括第一金属层与第二金属层，所述第一金属层设置于所述氧化层上并通过所述第一通孔电连接所述第一P型掺杂区域以及通过所述第二通孔电连接所述第二P型掺杂区域，所述第二金属层设置于所述P型衬底远离所述N型外延层的一侧。
一种瞬态电压抑制器的制作方法，其包括如下步骤：
提供P型衬底，在所述P型衬底制作N型外延层，在所述N型外延层表面形成氧化层；
利用第一光刻胶作为掩膜，刻蚀所述氧化层形成沟槽蚀刻窗口，去除第一光刻胶，通过所述沟槽蚀刻窗口对所述N型外延层进行沟槽蚀刻，所述N型外延层被沟槽分成间隔设置的第一部分与第二部分；及
利用第二光刻胶作为掩膜，刻蚀所述氧化层形成第一通孔与第二通孔，所述第一通孔对应第一部分，所述第二通孔对应第二部分，去除第二光刻胶，通过所述第一通孔与所述第二通孔进行P型离子注入从而在所述第一部分表面形成第一P型掺杂区域以及在所述第二部分表面形成第二P型掺杂区域，
其中，所述P型衬底与所述第一部分构成第一二极管，所述P型衬底与所述第二部分构成第二二极管，所述第一部分还与所述第一P型掺杂区域构成与所述第一二极管对接的第三二极管，所述第二部分还与所述第二P型掺杂区域构成与所述第二二极管对接的第四二极管，所述第一二极管的负极与所述第二二极管的负极相连，所述第三二极管的负极与所述第四二极管的负极相连。
在一种实施方式中，所述方法还包括以下步骤：
在所述沟槽中及所述氧化层上形成介质材料；及
干法刻蚀去除所述氧化层表面的介质材料，沟槽内介质材料保留。
在一种实施方式中，所述介质材料还延伸至所述P型衬底中。
在一种实施方式中，所述方法还包括以下步骤；
形成设置于所述氧化层上并通过所述第一通孔电连接所述第一P型掺杂区域及通过所述第二通孔电连接所述第二P型掺杂区域的第一金属层；及
形成设置于所述P型衬底远离所述N型外延层的表面的第二金属层。
在一种实施方式中，所述氧化层通过对所述N型外延层的表面进行热氧化而形成，所述氧化层的材料包括二氧化硅。
相较于现有技术，本发明提出了一种低电容静电防护瞬态电压抑制器及其制作方法，在传统瞬态电压抑制器基础上，通过工艺改进使四支二极管集成并联到一起，降低了器件寄生电容，器件面积小，工艺难度低，减小了器件制造成本。改进后的瞬态电压抑制器的保护特性和可靠性都得到了提升。
【附图说明】
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：
图1是本发明瞬态电压抑制器的结构示意图。
图2是图1所示瞬态电压抑制器的等效电路示意图。
图3是图1所示瞬态电压抑制器的制作方法的流程图。
图4-图8是图3所示制作方法的各步骤的结构示意图。
【主要元件符号说明】
瞬态电压抑制器100；P型衬底101；N型外延层102；第一部分1021；第二部分1022；N型掺杂区域104；第一P型掺杂区域103；第二P型掺杂区域104；氧化层105；介质材料106；第一金属层107；第二金属层108；第一通孔1051；第二通孔1052；第一二极管111；第二二极管112；第三二极管113；第四二极管114；沟槽蚀刻窗口121；沟槽122；步骤S1～S7
【具体实施方式】
下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
为解决现有技术瞬态电压抑制器面积大，工艺难度高，器件制造成本高等技术问题，本发明提供一种改进后的瞬态电压抑制器，请参阅图1及图2，图1是本发明瞬态电压抑制器100的结构示意图，图2是图1所示瞬态电压抑制器100的等效电路示意图。所述瞬态电压抑制器100包括P型衬底101、N型外延层102、第一P型掺杂区域103、第二P型掺杂区域104、氧化层105、介质材料106、第一金属层107及第二金属层108。所述N型外延层102形成于所述P型衬底101上。所述N型外延层102包括间隔设置的第一部分1021与第二部分1022。所述介质材料106贯穿所述N型外延层102及所述氧化层105，所述介质材料106位于所述第一部分1021与所述第二部分之间1022。本实施方式中，所述介质材料106还延伸至所述P型衬底101中。
所述第一P型掺杂区域103形成于所述第一部分1021表面，所述第二P型掺杂区域104形成于所述第二部分1022表面。所述氧化层105包括对应所述第一P型掺杂区域103的第一通孔1051与对应所述第二P型掺杂区域104的第二通孔1052。所述第一金属层107设置于所述氧化层105上并通过所述第一通孔1051电连接所述第一P型掺杂区域103以及通过所述第二通孔1052电连接所述第二P型掺杂区域104，所述第二金属层108设置于所述P型衬底101远离所述N型外延层102的一侧。
所述P型衬底101与所述第一部分1021构成第一二极管111，所述P型衬底101与所述第二部分1022构成第二二极管112，所述第一部分1021还与所述第一P型掺杂区域103构成与所述第一二极管113对接的第三二极管113，所述第二部分1022还与所述第二P型掺杂区域104构成与所述第二二极管112对接的第四二极管114，所述第一二极管113的负极与所述第二二极管112的负极还通过所述第一金属层107相连，所述第三二极管113的负极与所述第四二极管114的负极还通过所述第二金属层108相连。所述第一金属层107与所述第二金属层108可以分别作为所述瞬态电压抑制器100的输入端与输出端。
请参阅图3-图7，图3是图1所示瞬态电压抑制器100的制作方法的流程图，图4-图7是图3所示制作方法的各步骤的结构示意图。所述瞬态电压抑制器100的制作方法包括以下步骤S1～S7。
步骤S1，请参阅图4，提供P型衬底101，在所述P型衬底101制作N型外延层102，在所述N型外延层102表面形成氧化层105。所述P型衬底101为P型硅片。所述氧化层105的材料可以为二氧化硅SiO2，具体地，本实施方式中，所述SiO2的氧化层105可以通过对所述N型外延层102的上表面进行热氧化而形成。
步骤S2，请参阅图5及图6，利用第一光刻胶作为掩膜，刻蚀所述氧化层105形成沟槽蚀刻窗口121，去除第一光刻胶，通过所述沟槽蚀刻窗口121对所述N型外延层102进行沟槽蚀刻，所述N型外延层102被沟槽122分成间隔设置的第一部分1021与第二部分1022。所述沟槽122可以贯穿所述N型外延层102，使得所述第一部分1021与所述第二部分1022间隔设置且不直接连接。本实施方式中，所述沟槽122还延伸至所述P型衬底101中。
步骤S3，请参阅图7，在所述沟槽122及沟槽蚀刻窗口121中及所述氧化层105上形成介质材料106。
步骤S4，请参阅图6，干法刻蚀去除所述氧化层105表面的介质材料106，所述沟槽122内的介质材料106保留。
步骤S5，请参阅图7及图8，利用第二光刻胶作为掩膜，刻蚀所述氧化层105形成第一通孔1051与第二通孔1052，所述第一通孔1051对应所述第一部分1021，所述第二通孔1052对应所述第二部分1022，去除第二光刻胶，通过所述第一通孔1051与所述第二通孔1052进行P型离子注入从而在所述第一部分1021表面形成第一P型掺杂区域103以及在所述第二部分1022表面形成第二P型掺杂区域104。
步骤S6，请参阅图1，形成设置于所述氧化层105上并通过所述第一通孔1051电连接所述第一P型掺杂区域103及通过所述第二通孔1052电连接所述第二P型掺杂区域104的第一金属层107。
步骤S7，请参阅图1，形成设置于所述P型衬底101远离所述N型外延层102的表面的第二金属层108。
相较于现有技术，本发明提出了一种低电容静电防护瞬态电压抑制器100及其制作方法，在传统瞬态电压抑制器基础上，通过工艺改进使四支二极管集成并联到一起，降低了器件寄生电容，器件面积小，工艺难度低，减小了器件制造成本。改进后的瞬态电压抑制器100的保护特性和可靠性都得到了提升。
以上所述的仅是本发明的实施方式，在此应当指出，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出改进，但这些均属于本发明的保护范围。

Claims (10)

1.一种瞬态电压抑制器，其特征在于：所述瞬态电压抑制器包括P型衬底与形成于所述P型衬底上的N型外延层，所述N型外延层包括间隔设置的第一部分与第二部分，所述瞬态电压抑制器还包括形成于所述第一部分表面的第一P型掺杂区域及形成于所述第二部分表面的第二P型掺杂区域，所述P型衬底与所述第一部分构成第一二极管，所述P型衬底与所述第二部分构成第二二极管，所述第一部分还与所述第一P型掺杂区域构成与所述第一二极管对接的第三二极管，所述第二部分还与所述第二P型掺杂区域构成与所述第二二极管对接的第四二极管，所述第一二极管的负极与所述第二二极管的负极相连，所述第三二极管的负极与所述第四二极管的负极相连。
2.如权利要求1所述的瞬态电压抑制器，其特征在于：所述瞬态电压抑制器还包括设置于所述N型外延层的第一部分、所述第一P型掺杂区域、所述N型外延层的第二部分及所述第二P型掺杂区域上的氧化层，所述氧化层还包括对应所述第一P型掺杂区域的第一通孔与对应所述第二P型掺杂区域的第二通孔。
3.如权利要求2所述的瞬态电压抑制器，其特征在于：所述瞬态电压抑制器还包括贯穿所述N型外延层及所述氧化层的介质材料，所述介质材料位于所述第一部分与所述第二部分之间。
4.如权利要求3所述的瞬态电压抑制器，其特征在于：所述介质材料还延伸至所述P型衬底中。
5.如权利要求2所述的瞬态电压抑制器，其特征在于：所述瞬态电压抑制器还包括第一金属层与第二金属层，所述第一金属层设置于所述氧化层上并通过所述第一通孔电连接所述第一P型掺杂区域以及通过所述第二通孔电连接所述第二P型掺杂区域，所述第二金属层设置于所述P型衬底远离所述N型外延层的一侧。
6.一种瞬态电压抑制器的制作方法，其包括如下步骤：
提供P型衬底，在所述P型衬底制作N型外延层，在所述N型外延层表面形成氧化层；
利用第一光刻胶作为掩膜，刻蚀所述氧化层形成沟槽蚀刻窗口，去除第一光刻胶，通过所述沟槽蚀刻窗口对所述N型外延层进行沟槽蚀刻，所述N型外延层被沟槽分成间隔设置的第一部分与第二部分；及
利用第二光刻胶作为掩膜，刻蚀所述氧化层形成第一通孔与第二通孔，所述第一通孔对应第一部分，所述第二通孔对应第二部分，去除第二光刻胶，通过所述第一通孔与所述第二通孔进行P型离子注入从而在所述第一部分表面形成第一P型掺杂区域以及在所述第二部分表面形成第二P型掺杂区域，
其中，所述P型衬底与所述第一部分构成第一二极管，所述P型衬底与所述第二部分构成第二二极管，所述第一部分还与所述第一P型掺杂区域构成与所述第一二极管对接的第三二极管，所述第二部分还与所述第二P型掺杂区域构成与所述第二二极管对接的第四二极管，所述第一二极管的负极与所述第二二极管的负极相连，所述第三二极管的负极与所述第四二极管的负极相连。
7.如权利要求6所述的瞬态电压抑制器的制作方法，其特征在于：所述方法还包括以下步骤：
在所述沟槽中及所述氧化层上形成介质材料；及
干法刻蚀去除所述氧化层表面的介质材料，沟槽内介质材料保留。
8.如权利要求7所述的瞬态电压抑制器的制作方法，其特征在于：所述介质材料还延伸至所述P型衬底中。
9.如权利要求6所述的瞬态电压抑制器的制作方法，其特征在于：所述方法还包括以下步骤；
形成设置于所述氧化层上并通过所述第一通孔电连接所述第一P型掺杂区域及通过所述第二通孔电连接所述第二P型掺杂区域的第一金属层；及
形成设置于所述P型衬底远离所述N型外延层的表面的第二金属层。
10.如权利要求6所述的瞬态电压抑制器的制作方法，其特征在于：所述氧化层通过对所述N型外延层的表面进行热氧化而形成，所述氧化层的材料包括二氧化硅。
CN201710564686.0A 2017-07-12 2017-07-12 瞬态电压抑制器及其制作方法 Active CN107316864B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710564686.0A CN107316864B (zh) 2017-07-12 2017-07-12 瞬态电压抑制器及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710564686.0A CN107316864B (zh) 2017-07-12 2017-07-12 瞬态电压抑制器及其制作方法

Publications (2)

Publication Number Publication Date
CN107316864A CN107316864A (zh) 2017-11-03
CN107316864B true CN107316864B (zh) 2018-12-18

Family

ID=60178541

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710564686.0A Active CN107316864B (zh) 2017-07-12 2017-07-12 瞬态电压抑制器及其制作方法

Country Status (1)

Country Link
CN (1) CN107316864B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108063137B (zh) * 2017-12-11 2020-09-01 南京溧水高新创业投资管理有限公司 瞬态电压抑制器及其制作方法
CN109300786B8 (zh) * 2018-10-08 2021-12-24 电子科技大学中山学院 瞬态电压抑制器及其制作方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8558276B2 (en) * 2009-06-17 2013-10-15 Alpha And Omega Semiconductor, Inc. Bottom source NMOS triggered zener clamp for configuring an ultra-low voltage transient voltage suppressor (TVS)
CN102290419B (zh) * 2011-08-24 2013-02-13 浙江大学 一种基于齐纳二极管的瞬态电压抑制器
CN103354229B (zh) * 2013-07-11 2016-04-27 江苏艾伦摩尔微电子科技有限公司 一种穿通型瞬态电压抑制器
CN204886173U (zh) * 2015-08-20 2015-12-16 北京燕东微电子有限公司 瞬态电压抑制器
CN106129058B (zh) * 2016-08-27 2023-08-25 上海维安半导体有限公司 沟槽引出集成型低压双向瞬时电压抑制器及其制造方法
CN106098792A (zh) * 2016-08-27 2016-11-09 上海长园维安微电子有限公司 双向电压完全对称带有超深沟槽超低漏电的tvs器件及制法

Also Published As

Publication number Publication date
CN107316864A (zh) 2017-11-03

Similar Documents

Publication Publication Date Title
CN106449634B (zh) 瞬态电压抑制器及其制造方法
CN107301994B (zh) 瞬态电压抑制器及其制作方法
CN108063137B (zh) 瞬态电压抑制器及其制作方法
CN107359159B (zh) 瞬态电压抑制器及其制作方法
CN108054164B (zh) 瞬态电压抑制器及其制作方法
CN110034108B (zh) 瞬态电压抑制器
CN109256381B (zh) 瞬时电压抑制装置
CN108063138B (zh) 瞬态电压抑制器及其制作方法
CN108063135A (zh) 瞬态电压抑制器及其制作方法
CN107301995B (zh) 瞬态电压抑制器及其制作方法
CN107316864B (zh) 瞬态电压抑制器及其制作方法
CN107452622A (zh) 双向沟槽tvs二极管及制作方法
CN106298510B (zh) 沟槽型瞬态电压抑制器件及其制造方法
CN106298509B (zh) 瞬态抑制二极管的制造方法和瞬态抑制二极管
CN108109964B (zh) 瞬态电压抑制器及其制作方法
CN107316863A (zh) 瞬态电压抑制器及其制作方法
TWI477018B (zh) 暫態電壓抑制器電路與用於其中之二極體元件及其製造方法
CN106298653B (zh) 双向瞬态电压抑制器件及其制造方法
CN106898656A (zh) 低电容tvs二极管及其制造方法
CN106298773A (zh) 集成型沟槽瞬态电压抑制器件及其制造方法
CN108417534B (zh) 一种功率元件的保护器件及其制作方法
CN108063136A (zh) 瞬态电压抑制器及其制作方法
CN210443555U (zh) 一种集成高密度静电防护芯片
CN108091649A (zh) 瞬态电压抑制器及其制作方法
CN108054165A (zh) 瞬态电压抑制器及其制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20181105

Address after: 312000 Keqiao, Shaoxing, Keqiao, Zhejiang Keqiao East Industrial Park, the 6 sides of the Jeremiah Road 102 stories.

Applicant after: Shaoxing Yiyue Intelligent Technology Co.,Ltd.

Address before: 512444 No. 999, Tai Hang ancestral hall village, Shuikou village committee, Shuikou Town, Nanxiong, Shaoguan, Guangdong

Applicant before: Sun Lifang

GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20221221

Address after: 300300-5156, block a, No. 6, Huafeng Road, Huaming high tech Industrial Zone, Dongli District, Tianjin

Patentee after: Boxin semiconductor technology (Tianjin) Co.,Ltd.

Address before: 312000 Keqiao, Shaoxing, Keqiao, Zhejiang Keqiao East Industrial Park, the 6 sides of the Jeremiah Road 102 stories.

Patentee before: Shaoxing Yiyue Intelligent Technology Co.,Ltd.