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TWI591792B - 靜電放電裝置及其製造方法 - Google Patents

靜電放電裝置及其製造方法 Download PDF

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Publication number
TWI591792B
TWI591792B TW102135717A TW102135717A TWI591792B TW I591792 B TWI591792 B TW I591792B TW 102135717 A TW102135717 A TW 102135717A TW 102135717 A TW102135717 A TW 102135717A TW I591792 B TWI591792 B TW I591792B
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TW
Taiwan
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diode
region
semiconductor
isolation trench
semiconductor layer
Prior art date
Application number
TW102135717A
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English (en)
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TW201419489A (zh
Inventor
史蒂芬Ｍ 伊特
大衛Ｄ 馬瑞羅
蘇德哈瑪Ｃ 沙斯崔利
Original Assignee
半導體組件工業公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Publication of TW201419489A publication Critical patent/TW201419489A/zh
Application granted granted Critical
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Elimination Of Static Electricity (AREA)

Description

靜電放電裝置及其製造方法
半導體行業已利用各種方法及結構來形成靜電放電(ESD)保護裝置，根據一項國際規範-通常被稱為IEC61000-4-2(2級)的國際電子電機委員會(IEC)規範，ESD裝置需在近似1奈秒內對高輸入電壓及電流作出回應(IEC的位址為瑞士，日內瓦20，瓦朗貝街3號，郵遞區號1211)。
現有ESD裝置中之一些使用齊納二極體及P-N結二極體以試圖提供ESD保護。一般言之，現有ESD裝置須以低電容來換取明顯的擊穿電壓特性。需要明顯的擊穿電壓特性來為ESD裝置提供低箝位電壓。在多數情況下，裝置結構具有高電容，其一般大於約一至六(1至6)皮法。高電容限制ESD裝置的回應時間。一些現有ESD裝置在穿通模式下操作，該模式要求裝置具有極薄且被精確控制的磊晶層，磊晶層之厚度一般小於約2微米，且要求在磊晶層中進行低摻雜。此等結構通常使得難以精確控制ESD裝置之箝位電壓且尤其難以控制低箝位電壓，諸如小於約10伏(10V)的電壓。
因此，需要具有這樣一種靜電放電(ESD)裝置：具有低電容；具有快速回應時間；對正及負ESD事件均作出反應；具有被適當控制之箝位電壓；在製造中易於控制；以及具有可將其控制於從低電壓至高電壓之電壓範圍內的箝位電壓。
為了說明之簡潔性及明瞭性，圖中之元件不一定按比例繪製，且不同圖中之相同參考數字表示相同元件。此外，為了描述之簡潔性省略眾所周知之步驟及元件的描述及細節。如本文所使用，承載電流之電極意指承載通過裝置之電流的裝置元件，諸如MOS電晶體之源極或汲極或雙極電晶體之射極或集極或二極體之陰極或陽極，且控制電極意指控制通過裝置之電流的裝置元件，諸如MOS電晶體之閘極或雙極電晶體之基極。雖然本文中將裝置說明為特定N通道或P通道裝置，或特定N型或P型摻雜區域，但是此項技術者應明白根據本發明互補裝置亦為可行的。此項技術者應明白如本文所使用之詞在...期 間、與...同時及當...時並非意指動作在開始動作之後立即發生之精確術語，而是可與由開始動作開始之反應之間存在某種小但合理之延遲，諸如傳播延遲。詞近似或基本上之使用意指元件值具有預期為極接近所述值或位置的參數。然而，如此項技術中所眾所周知，總是存在阻止值或位置與如所述確切相同之細微變動。在此項技術技術中已經恰當地確定高達約百分之十(10%)(且對於半導體摻雜濃度為高達百分之二十(20%))之變動被視為與如所述之確切理想目標的合理變動。為了圖之明瞭起見，裝置結構之摻雜區域被示為具有大致為直線之邊緣及精密的角度角落。然而，此項技術者應瞭解由於摻雜物之擴散及活化，摻雜區域之邊緣一般言之可能不是直線且角落亦可能不是精密角度。
10‧‧‧靜電(ESD)保護裝置/ESD裝置
11‧‧‧第一端子
12‧‧‧第二端子
14‧‧‧第一導向二極體
15‧‧‧第二導向二極體
16‧‧‧第一導向二極體通道
17‧‧‧第四端子
18‧‧‧齊納二極體
19‧‧‧第三端子
20‧‧‧第三導向二極體
21‧‧‧第四導向二極體
22‧‧‧第二導向二極體通道
25‧‧‧半導體基板
26‧‧‧虛線
29‧‧‧半導體區域
30‧‧‧電介質襯底
33‧‧‧半導體層
35‧‧‧溝渠
37‧‧‧溝渠
38‧‧‧溝渠
39‧‧‧溝渠
40‧‧‧溝渠
41‧‧‧摻雜區域
42‧‧‧摻雜區域
44‧‧‧摻雜區域
46‧‧‧通道
47‧‧‧通道
48‧‧‧摻雜區域
49‧‧‧摻雜區域
51‧‧‧電介質
52‧‧‧導體
53‧‧‧導體
54‧‧‧導體
55‧‧‧ESD裝置
56‧‧‧導體
60‧‧‧ESD裝置
68‧‧‧圖
75‧‧‧P-N二極體
76‧‧‧P-N二極體
77‧‧‧端子
79‧‧‧P-N二極體
80‧‧‧P-N二極體
81‧‧‧端子
87‧‧‧傳導區域
91‧‧‧隔離區域/隔離溝渠
93‧‧‧隔離溝渠
95‧‧‧隔離溝渠
97‧‧‧隔離溝渠
100‧‧‧半導體區域
102‧‧‧半導體區域
104‧‧‧齊納二極體
106‧‧‧齊納二極體
108‧‧‧隔離溝渠
109‧‧‧隔離溝渠
110‧‧‧ESD裝置
IN‧‧‧負電流
IP‧‧‧正電流
本發明的實施例將從詳細描述及附圖中得到更全面的瞭解，詳細說明及附圖不旨在限制本申請案之範疇。
圖1示意性地繪示根據本申請案之一些實施例之靜電放電(ESD)裝置之一部分的一個實例。
圖2繪示根據本申請案之一些實施例之ESD裝置之一個實例之一部分的橫截面圖。
圖3係繪示根據本申請案之一些實施例之ESD裝置之載子濃度分佈之一個實例的圖形。
圖4係根據本申請案之一些實施例之ESD裝置之一個實例的放大部分平面圖。
圖5示意性地繪示根據本申請案之一些實施例之ESD裝置之電路表示之一部分的實施例。
圖6繪示根據本申請案之一些實施例之ESD裝置之橫截面部分。
圖7係根據本申請案之一些實施例之ESD裝置之一個實例的放大部分平面圖。
圖8繪示根據本申請案之一些實施例之ESD裝置的橫截面部分。
對實施例進行之下列描述本質上僅為說明性的且絕非旨在限制本發明、其申請或使用。本申請案尤其包含ESD裝置，其具有：具有第一導電類型且具有第一摻雜濃度之半導體基板，該半導體基板具有第一表面及第二表面；具有第二導電類型且在半導體基板之第一表面上的第一半導體層，其中第一半導體層具有佈置在半導體基板之第一表面及半導體層之第二表面之間的第一表面，且其中第一半導體層具有第二摻雜濃度；具有第二導電類型且定位在第一半導體層之第一部分及半導體基板之第一表面之間的第一半導體區域，第一半導體區域以半導體基板之摻雜物形成齊納二極體；第一P-N二極體，其形成在第一半導體層中且覆蓋第一半導體區域之第一部分，其中第一P-N二極體在第一隔離溝渠內部；第一隔離溝渠，其從第一半導體層之第二表面延伸至第一半導體區域的一部分中，第一隔離溝渠形成圍繞第一P-N二極體及覆蓋第一半導體區域之第一半導體層之第二部分的封閉結構；及第二P-N二極體，其形成在第一半導體層中且自第一半導體 區域側向移位，其中第二P-N二極體係在第一隔離溝渠外部。
圖1示意性地繪示具有低電容及快速回應時間之靜電(ESD)保護裝置或ESD裝置10之一部分的一個實例。裝置10包含兩個端子，第一端子11及第二端子12，且被組態為在端子11及端子12之間提供雙向ESD保護。端子11及端子12中之任一端子可為輸入端子或輸出端子。輸出端子通常連接至由裝置10保護之另一元件(未繪示)。例如，端子12可用作輸出端子且連接至穩壓電源(諸如5V電源)之高側。裝置10被組態為在端子11及端子12之間具有低電容。裝置10亦被形成為將形成在端子11及端子12之間之最大電壓限於裝置10的箝位電壓。此外，裝置10被形成為具有說明精確控制箝位電壓值之明顯拐點或明顯擊穿電壓特性。低電容幫助為裝置10提供快速回應時間。裝置10包含複數個導向二極體通道，該等導向二極體通道包含第一導向二極體通道16及第二導向二極體通道22。通道16包含第一導向二極體14，該第一導向二極體具有通常連接至端子11且至第二導向二極體15之陰極的陽極。通道22包含第三導向二極體20，該第三導向二極體具有通常連接至端子12且至第四導向二極體21之陰極的陽極。二極體14、二極體15、二極體20及二極體21被形成為具有低電容之P-N接面二極體。齊納二極體18與通道16及通道22之各者並聯連接。二極體18具有連接至二極體15及二極體21之陽極之陽極，及連接至二極體14及二極體20之陰極的陰極。
在正常操作時，裝置10被偏壓至正常操作電壓，諸如介於約1伏(1V)及二極體18之齊納電壓之間的電壓，諸如通過施加約1伏(1V)至端子11及施加接地參考電壓至端子12。由於下文描述之裝置10之特性，裝置10之電容在端子11及端子12之間之電壓在此正常操作電壓範圍內改變時保持低。然而，ESD裝置之電容通常指定有跨裝置施加之零伏電壓。此零電壓狀況通常被稱為零偏壓狀況。如下文進一步可 見，在此零偏壓狀況下，下文描述之裝置10之低電容特徵為二極體14、二極體15、二極體20及二極體21形成極低的電容值。由於端子11及端子12之間存在兩條平行路徑，所以各路徑之電容值為各路徑中之電容相加的結果。第一路徑包含串聯之二極體14、二極體18及二極體21之電容。由於串聯之電容器之電容小於最小電容器的電容，所以第一路徑之電容小於二極體14、二極體18或二極體21之電容。形成裝置10使得二極體14及二極體21之零偏壓電容極小，如下文可進一步所見。類似地，包含二極體20、二極體18及二極體15之第二路徑之電容也極小。兩條路徑之總相加值形成裝置10之較小零偏壓電容。
若端子11上接收到正靜電放電(ESD)事件，則相對於端子12，端子11被迫達到大之正電壓。大之正電壓使二極體14及二極體21正向偏壓且除二極體15及20以外亦使二極體18反向偏壓。當端子11及端子12之間之電壓達到裝置10之正臨限值電壓(二極管14及二極體21之正向電壓加上二極體18之齊納電壓)時，正電流(Ip)從端子11流經二極體14到達二極體18，且流經二極體18及二極體21到達端子12。二極體18之齊納電壓將形成在端子11及端子12之間之最大電壓箝位到近似二極體18之齊納電壓(加上二極體14及二極體21之正向電壓)。若在端子11上接收到負ESD事件，則相對於端子12，端子11被迫達到大之負電壓。大之負電壓使二極體20及二極體15正向偏壓，且除二極體14及二極體21以外亦使二極體18反向偏壓。當端子11及端子12之間之電壓達到裝置10之負臨限值電壓(二極體20及二極體15之正向電壓加上二極體18之齊納電壓)時，負電流(In)從端子12流經二極體20到達二極體18，且流經二極體18及二極體15到達端子11。二極體18之明顯拐點導致二極體18將端子11及端子12之間之最大電壓快速箝位至二極體18之齊納電壓(加上二極體15及二極體20的正向電壓)。
裝置10亦可視需要包含連接至二極體18之陰極之第三端子19。 第三端子19可連接至電源之電壓軌。裝置10亦可視需要包含第四端子17。第四端子17可連接至使用裝置10之系統之接地參考电位。
圖2繪示ESD裝置10之一個實例之一部分之橫截面圖。二極體14、二極體15、二極體20、二極體21及二極體18形成在半導體基板25上。二極體14、二極體15、二極體20、二極體21及二極體18以一般方式由箭頭標注。半導體層33諸如通過磊晶生長而形成在基板25上，且層33之一部分可用作二極體14、二極體15、二極體20及二極體21之漂移區域。
圖3係繪示裝置10之載子濃度分佈之一個實例的圖形。橫坐標表示從層33之表面進入裝置10之深度且縱坐標表示增加載子濃度的值。圖68繪示由從端子11施加至端子12之正偏壓(諸如通過正ESD事件)引起之裝置10之載子濃度。此描述參考圖1至圖3。
半導體區域29形成在形成層33之摻雜物與基板25之摻雜物之界面附近以形成二極體18。在一些實施例中，基板25被形成為具有P型導電性且其摻雜濃度不小於近似1×1019個原子/立方厘米且通常在近似1×1019個原子/立方厘米及1×1021個原子/立方厘米之間。在一些實施例中，半導體區域29被形成為N型區域，其峰值摻雜濃度不小於近似1×1019個原子/立方厘米且通常在近似1×1019個原子/立方厘米及1×1021個原子/立方厘米之間。此外，區域29之厚度可小於一微米且通常在約一及三(1至3)微米之間。除了區域29及基板25之高濃度以外，亦因區域29之厚度小，所以當裝置10接收從端子11至端子12之正電壓時，該電壓導致載子濃度受制於區域29內之小的高密度區及與基板25之界面附近處。載子及摻雜物之此高濃度為齊納二極體18提供極明顯之過渡或拐點且允許對二極體18之擊穿電壓或齊納電壓進行極精確的控制。二極體18之擊穿電壓或齊納電壓可藉由改變區域29及/或基板25之載子濃度或載子分佈而調整。此可允許精確地控制擊穿電壓而用於 諸如5伏或12伏或24伏(5V、12V、24V)擊穿電壓應用之具體應用。
層33可被形成為具有較低峰值摻雜濃度，其為小於區域29之摻雜濃度且通常在約1×1013個原子/立方厘米及1×1017個原子/立方厘米之間的至少一個數量級。層33及區域29可藉由已經為此項技術者所熟知之多種方法形成在基板25上。例如，由虛線26所示之薄N型磊晶層可形成在基板25上作為層33之第一部分。此第一部分可被摻雜以形成區域29。之後，可形成層33之剩餘部分。
可形成隔離溝渠35、隔離溝渠37、隔離溝渠39及隔離溝渠40以便將將要形成二極體14及二極體20之層33之部分與將要形成二極體15及二極體21之層33的部分隔離。隔離溝渠35及隔離溝渠40均延伸穿過層33及區域29之一部分。隔離溝渠37及隔離溝渠39均延伸穿過層33及基板25之一部分。在一些實施例中，隔離溝渠35、隔離溝渠37、隔離溝渠39及隔離溝渠40之各者之深度大約相同。在一些實施例中，隔離溝渠35、隔離溝渠37、隔離溝渠39及隔離溝渠40在製造裝置之過程期間各可大約同時形成。
隔離溝渠38圍繞區域29、隔離溝渠35及隔離溝渠40，且可減小區域29及晶粒之剩餘部分之間的洩漏。在一些實施例中，隔離溝渠38、隔離溝渠35及隔離溝渠40之深度大約相同。隔離溝渠38是選用的，且因此裝置10之一些實施例不包含隔離溝渠38。在一些實施例中，隔離溝渠35、隔離溝渠37、隔離溝渠39、隔離溝渠38及隔離溝渠40在製造裝置之過程期間各可大約同時形成。
溝渠35、溝渠37、溝渠38、溝渠39及溝渠40通常藉由從層33之頂面、穿過層33，且延伸至基板25或區域29之任一個中形成開口而形成。溝渠35、溝渠37、溝渠38、溝渠39及溝渠40諸如藉由沿著溝渠之側壁及底部形成電介質襯底30及用電介質或用摻雜或未摻雜聚矽填充剩餘開口而具有隔離件。此項技術者已經熟知形成溝渠35、溝渠37、 溝渠38、溝渠39及溝渠40之方法。溝渠35可被形成為封閉多邊形，其周邊具有圍封區域29之一部分之開口，因此，溝渠35可被視為多連接域。類似地，溝渠37、溝渠38、溝渠39及溝渠40中之各者可被視為多連接域且可為封閉多邊形。溝渠35、溝渠37、溝渠38、溝渠39及溝渠40中之各者可被視為使圍封部分及裝置10之其它部分之間之電耦合最小化的封阻結構。
二極體14包含以與基板25相同之導電性形成在層33之表面上之摻雜區域42。區域42被形成為延伸至層33中且覆蓋區域29。區域42可經定位使得區域42的周邊，諸如形成在層33之表面上的周邊，完全被溝渠35及(視需要)溝渠38圍繞。在一些實施例中，溝渠35為一個形成在區域42周圍之連續溝渠。由於溝渠35延伸穿過層33，所以其減小層33與區域42耦合之量，從而幫助增加電容線性度。
類似地，二極體20包含以與基板25相同之導電性形成在層33之表面上的摻雜區域48。區域48被形成為延伸至層33中且覆蓋區域29。區域48可經定位使得區域48之周邊，諸如形成在層33之表面上之周邊，完全被溝渠40及(視需要)溝渠38圍繞。在一些實施例中，溝渠40為一個形成在區域48周圍之連續溝渠。由於溝渠40延伸穿過層33，所以其減小層33與區域48耦合之量，從而幫助增加電容線性度。
區域42及區域48之峰值摻雜濃度通常大於層33之峰值摻雜濃度且可近似等於基板25之峰值摻雜濃度。區域42及區域48通常被形成為從表面延伸不大於約二(2)微米且通常為約十分之一至二(0.1至2)微米之距離至層33中。區域42及層33之間以及亦有區域48及層33之間之大差分摻雜濃度及區域42及48之淺深度幫助提供具有極小的零偏壓電容之各自二極體14及二極體20。二極體14及二極體20之此極小零偏壓電容說明形成裝置10的小零偏壓電容，如前文所示。在一些實施例中，二極體14、二極體18及二極體20中之各者在零偏壓之電容可小於約 0.4皮法且二極體14、二極體18及二極體20之等效串聯電容形成裝置10之不大於約0.2皮法且通常不大於約0.1皮法之電容。
摻雜區域49以與基板25相反之導電性形成在層33中以形成二極體21。類似地，摻雜區域41以與基板25相反之導電性形成在層33中以形成二極體15。區域41及區域49形成在層33之表面上且可延伸與區域42及區域48近似相同之距離至層33中。然而，區域41及區域49未覆蓋區域29。區域41經定位使得區域41之周邊，諸如在層33之表面上之周邊，完全被溝渠37圍繞，且區域49經定位使得區域49之周邊，諸如在層33之表面上的周邊，完全被溝渠39圍繞。溝渠37及溝渠39中之各者通常被形成為一個連續之溝渠。由於溝渠37及溝渠38延伸穿過層33，所以其減小層33與各自區域41及區域49耦合之量，從而幫助減小各自之二極體15及21的電容。在一些實施例中，區域41及區域49之峰值摻雜濃度大於層33之峰值摻雜濃度且可近似等於基板25之峰值摻雜濃度。
區域42及區域48一般與區域29隔開幫助最小化二極體15及21之電容的距離。間隔一般為近似二至二十(2至20)微米。層33在區域42及區域29之間且在區域48及區域29之間之部分形成各自之二極體14及二極體20之漂移區域。層33之漂移區域之厚度一般是至少約2微米以便減少寄生電晶體之形成並確保裝置10不在穿通操作區域中操作。
圖4係裝置10之一個實例之放大部分平面圖。區域41由隔離溝渠37圍封，而區域49由隔離溝渠39圍封。隔離溝渠35圍封區域42，而隔離溝渠40圍封區域48。隔離溝渠38圍封區域29、區域42及區域48。
回到圖2，選用之摻雜區域44可以與基板25相反之導電性形成在層33中。區域44通常被形成來覆蓋區域29且被定位在區域42及區域48之間，因此，區域44視需要在由溝渠38形成之多連接域內。區域44可延伸與區域42及區域48近似相同之距離至層33中。在一些實施例中， 區域44可省略。裝置10可不具有導電性與基板25相同且被定位在二極體14及區域29之間(因此在區域42及區域29之間)的摻雜區域。
當裝置10在相對於端子12之端子11上接收正ESD電壓時，二極體14及二極體21被正向偏壓且二極體15及二極體20被反向偏壓。由於此等耗盡區域，層33中之載子密度從零偏壓狀況進一步減小，此幫助進一步減小裝置10的電容。裝置10在零偏壓處之電容一般小於約0.4皮法且裝置10之等效串聯電容不大於約0.2皮法且可不大於約0.1皮法。
當裝置10在相對於端子12之端子11上接收負電壓時，二極體20及二極體15被正向偏壓且二極體14及二極體21被反向偏壓。由於此等耗盡區域，層33中之載子密度從零偏壓狀況進一步減小，此幫助進一步減小裝置10之電容。應注意對於此兩個ESD放電事件，ESD電流是流進且流出基板25之頂面及層33。ESD電流不流過基板25之底面，因此，基板25之底面一般具有浮動電位。
電介質51可形成在層33之表面上。開口一般經形成穿過電介質51而暴露區域41、區域42、區域48及區域49之部分。可將導體52塗敷成與區域41及區域42均電接觸。可將導體53塗敷成與區域48及區域49均電接觸。導體52及導體53可隨後連接至各自之端子11及端子12。由於裝置10之ESD電流不流過基板25之底面，所以導體一般不被塗敷至基板25。
當靜電放電發生時，一般存在在短暫時段內發生之大電壓及電流尖峰。一般言之，峰值電流及峰值電壓在數奈秒(通常小於二奈秒(2奈秒))時段內發生且可持續僅約一奈秒(1奈秒)。電流通常減小至穩定狀態持續另一時間間隔(通常為約二十(20)奈秒)且在另一二十至四十(20至40)奈秒內緩慢減小。電流之峰值可在一至三十安培(1至30安培)之間且峰值電壓可在兩千及三千伏(2000至3000V)之間。裝置10之元件之尺寸及回應時間可被組態為對在峰值電壓之時間間隔期間之電 壓作出回應且傳導峰值電流。在端子11及端子12之間之ESD事件期間，二極體14及二極體21中之任一個被串聯連接且二極體15及二極體20被串聯連接，有效電容是總的串聯電容。由於串聯電容器產生之電容小於最小之電容，所以低電容確保裝置10之電容低至足以使裝置10對ESD事件作出回應且在峰值ESD電壓及電流之間傳導ESD電流。
圖5示意性地繪示ESD裝置55之電路表示之一部分的實施例，其為圖1至圖4中描繪之裝置10之替代實施例。裝置55之電路圖表類似於裝置10之電路圖表，除裝置55包含額外通道以外。通道46與通道16並聯且通道47與通道22並聯。通道46包含串聯連接之P-N二極體75及P-N二極體76，該二極體具有連接至二極體75及二極體76之共同節點之端子77。而且，通道47包含串聯連接之P-N二極體79及P-N二極體80，該等二極體具有連接至二極體79及二極體80之共同節點之端子81。
此項技術者在本申請案之教示引導下應明白如圖1至圖4中描繪之裝置10可被容易地修改為包含如圖5中所描繪之裝置55之通道46及通道47。二極體75及二極體79可類似於二極體14及二極體20及相應之區域42及區域48被形成覆蓋區域29之摻雜區域。二極體75及二極體79所使用之摻雜區域之各者可在由分別類似於溝渠35及溝渠40之隔離溝渠形成之單獨封閉結構(例如，多邊形)內。為了形成二極體75及二極體79，區域29可被製成較大，諸如在可與圖3所示之頁面垂直(或與圖4中之頁面平行)之方向上延伸。隔離溝渠38可圍繞擴展區域29，以及對應於二極體14、二極體20、二極體75及二極體79之區域。或者，類似於區域29之另一區域可形成在基板25上且電連接至區域29。因此，區域29或類似於區域29之額外區域可將二極體75及二極體79之陰極連接至二極體18之陰極。二極體76及二極體80將形成在層33中且不覆蓋區域29。二極體76及二極體80所使用之摻雜區域中之每個可在由類似 於溝渠37及溝渠39之隔離溝渠形成之單獨封閉結構(例如，多邊形)內。因此，二極體76及二極體80之陽極將通過基板25連接至二極體18之陽極。
圖6繪示ESD裝置60之橫截面部分，其作為在圖1至圖4之描述中說明之裝置10之替代實施例。裝置60類似於裝置10，除亦包含端子19以外。
導體54連接至端子19且提供至區域44之低電阻連接。裝置60視需要包含從區域44延伸至區域29之複數個導體56。導體56可減小導體54及二極體18之陰極之間之連接的電阻。此項技術者在本申請案之教示之引導下應明白導體56可提供減小之電阻，而不完全延伸穿過層33到達區域29。在一些實施例中，導體56可朝區域29延伸與層33之表面相距之距離之至少一半且亦可延伸遠至接觸區域29的距離。導體56可藉由製作從表面延伸穿過層33以暴露區域29之一部分之開口而形成。之後，開口以導體填充，諸如摻雜聚矽，以形成導體56。在另一實施例中，可形成導體56之開口可在側壁上但非在底面上具有電介襯底。省略底部上之襯底有利於與區域29形成電連接。導體56是選用的且因此裝置60之一些實施例不包含從區域44延伸至區域29之導體。
如圖6所示，裝置60不包含圍繞區域29之隔離溝渠38。
導體54亦提供至延伸穿過層33進入區域29中之傳導區域87之低電阻連接。隔離區域91圍繞區域29之一部分且延伸穿過層33且進入區域29之一部分中。隔離溝渠93可圍繞含有裝置60之整個晶粒以防止裝置60洩漏。在一些實施例中，隔離溝渠91及隔離溝渠93之深度與隔離溝渠37大約相同。隔離溝渠93延伸穿過層33且進入基板25之一部分中。隔離溝渠93可圍繞含有裝置60之整個晶粒以防止裝置60洩漏。
裝置亦包含圍繞溝渠37且延伸穿過層33並進入區域29之一部分中之隔離溝渠95。在一些實施例中，隔離溝渠37之深度與隔離溝渠95 相同。類似地，隔離溝渠97圍繞隔離溝渠39且延伸穿過層33並且進入區域29之一部分中。在一些實施例中，溝渠97之深度可與溝渠39相同。
裝置60可如圖5所描繪被容易地修改為包含通道46及通道47。例如，區域29可被製成較大，諸如在將與圖6所示之頁面垂直之方向上延伸以形成二極體75及79。區域33亦可被製成更大以包含二極體76及二極體80。
圖7係裝置60之一個實例之放大平面圖。裝置60通常被組態為與如圖4所描繪之裝置10相同。隔離溝渠93圍繞導電區域87、區域41、區域42、區域44、區域48及區域49。導電區域54被佈置在區域42及區域48之間，且導電區域54亦沿著鄰近於溝渠91之晶粒的周邊延伸。如所示，裝置60不包含圍繞隔離溝渠35及隔離溝渠40之隔離溝渠38。然而，在一些實施例中，裝置60可包含如圖3至圖4中針對裝置10所描繪之隔離溝渠38。
圖8繪示ESD裝置110之一個實例之一部分之橫截面圖。裝置110具有類似於圖2中之裝置10之組態，除裝置110包含兩個齊納二極體：齊納二極體104及齊納二極體106以外。齊納二極體104被形成在半導體區域100與半導體基板25之界面上。齊納二極體106也被形成在半導體區域102與半導體基板25之界面上。區域100被隔離溝渠108圍繞，而區域102被隔離溝渠109圍繞。因此，區域100及區域102被電隔離以形成單獨之齊納二極體。
從全部前述內容中，此項技術者可確定根據一實施例，ESD裝置包括：具有第一導電類型且具有第一摻雜濃度之半導體基板，半導體基板具有第一表面及第二表面；具有第二導電類型且在半導體基板之第一表面上之第一半導體層，其中第一半導體層具有佈置在半導體基板之第一表面及半導體層之第二表面之間的第一表面，且其中第一半 導體層具有第二摻雜濃度；具有第二導電類型且定位在第一半導體層之第一部分及半導體基板之第一表面之間之第一半導體區域，第一半導體區域形成具有半導體基板之摻雜物之齊納二極體；第一P-N二極體，其形成在第一半導體層中且覆蓋第一半導體區域之第一部分，其中第一P-N二極體在第一隔離溝渠外部；第一隔離溝渠，其從第一半導體層之第二表面延伸至第一半導體區域之一部分中，第一隔離溝渠形成圍繞第一P-N二極體及覆蓋第一半導體區域之第一半導體層之第二部分的封閉結構；第二P-N二極體，其形成在第一半導體層中且自第一半導體區域側向移位，其中第二P-N二極體在第一隔離溝渠外部。
從全部前述內容中，此項技術者可確定根據一實施例，一種製造ESD裝置之方法，其包括：提供具有第一導電類型且具有第一摻雜濃度之半導體基板，半導體基板具有第一表面及第二表面；在半導體基板之第一表面上形成具有第二導電類型且具有小於第一摻雜濃度之第二摻雜濃度的第一半導體層，第一半導體層具有佈置在半導體基板之第一表面及半導體層之第二表面之間的第一表面；形成具有第二導電類型且定位在第一半導體層之第一部分及半導體基板之第一表面之間的第一半導體區域，其中齊納二極體由第一半導體區域形成；在覆蓋第一半導體區域之第一半導體層之第二部分中形成第一摻雜區域，其中第一摻雜區域具有第一導電性，且其中第一摻雜區域及第一半導體層一起形成P-N二極體；在自第一摻雜區域及第一半導體區域側向移位之第一半導體層之第三部分中形成第二摻雜區域，其中第一摻雜區域具有第二導電性，且其中第二摻雜區域及第一半導體層一起形成P-N二極體；且形成從第一半導體層之第二表面延伸至第一半導體區域之一部分中的第一隔離溝渠，該第一隔離溝渠具有圍繞經摻雜之第一區域及覆蓋第一半導體區域之第一半導體層之第四部分的封閉結 構。
根據全部上述內容，顯然的是揭示一種新穎之裝置及方法。除此之外，亦包含形成深度減小之隔離溝渠使得兩個或更多個端子可共用單個齊納二極體。此外，揭示可減小元件之間之洩漏的額外隔離溝渠。
雖然本發明之主體以特定較佳實施例及示例性實施例描述，但是前述圖及其描述僅描繪標的物之典型實施例且因此將不被認為限制其範疇，顯然的是此項技術者將明白許多替代及變動。
本發明進一步包含以下實施例：一種ESD裝置，包括：具有第一導電類型且具有一第一摻雜濃度之一半導體基板，該半導體基板具有第一表面及第二表面；具有第二導電類型且在該半導體基板之該第一表面上的一第一半導體層，其中該第一半導體層具有佈置在該半導體基板的該第一表面及該半導體層之一第二表面之間的一第一表面，且其中該第一半導體層具有第二摻雜濃度；具有該第二導電類型且定位在該第一半導體層的一第一部分及該半導體基板之該第一表面之間的一第一半導體區域，該第一半導體區域以該半導體基板之摻雜物形成一齊納二極體；一第一P-N二極體，其形成在該第一半導體層中且覆蓋該第一半導體區域的一第一部分；一第一隔離溝渠，其從該第一半導體層的該第二表面延伸至該第一半導體區域的一部分中，該第一隔離溝渠形成圍繞該第一P-N二極體及覆蓋該第一半導體區域之該第一半導體層之一第二部分的封閉結構；及一第二P-N二極體，其形成在該第一半導體層中且自該第一半導 體區域側向移位，其中該第二P-N二極體在該第一隔離溝渠外部。
該ESD裝置可進一步包括從該第一半導體層之該第二表面延伸至該半導體基板之一部分中的一第二隔離溝渠，該第二隔離溝渠形成圍繞該第二P-N二極體的一封閉結構，其中該第一P-N二極體在該第二隔離溝渠外部。
該ESD裝置可進一步包括從該第一半導體層之該第二表面延伸至該半導體基板之一部分中的一第三隔離溝渠，該第三隔離溝渠形成圍繞該第一半導體區域及該第一P-N二極體的一封閉結構。
在該ESD裝置中，該第一隔離溝渠之深度可大約與該第三隔離溝渠之深度相同。
在該ESD裝置中，該第一摻雜濃度可不小於近似1×1019個原子/立方厘米且該第二摻雜濃度不大於近似1×1017個原子/立方厘米。
該ESD裝置可進一步包括形成在該第一半導體層之一表面上且覆蓋該第一半導體區域之一第二部分的具有該第二導電類型的一第一摻雜區域，其中該第一摻雜區域與該第一P-N二極體側向分離。
該ESD裝置可進一步包括在該第一半導體層之該表面處與該第一摻雜區域形成電接觸的一第一導體。
該ESD裝置可進一步包括具有該第二導電類型的複數個導體，該導體之摻雜濃度大於該第二摻雜濃度，該複數個導體從該第一摻雜區域延伸穿過該第一半導體層到達該第一半導體區域。
該ESD裝置可進一步包括一第二導體及從該第二導體延伸穿過該第一半導電層到達該半導體基板的具有該第二導電類型的傳導區域，其中該傳導區域之摻雜濃度大於該第二摻雜濃度，且其中該第二半導體區域在該第一隔離溝渠外部。
該ESD裝置可進一步包括從該第一半導體層之該第二表面延伸至該半導體基板內之該傳導區域之一部分中的一第四隔離溝渠，該第四 隔離溝渠形成圍繞該傳導區域之一部分的一封閉結構，其中該第一P-N二極體及該第二P-N二極體在該第四隔離溝渠外部。
該ESD裝置可進一步包括從該第一半導體層之該第二表面延伸至該半導體基板之一部分中的一第五隔離溝渠，該第五隔離溝渠形成圍繞該傳導區域、該第一P-N二極體、該第二P-N二極體及該第一半導電區域的一封閉結構。
一種形成一ESD裝置的方法，包括：提供具有第一導電類型且具有第一摻雜濃度的一半導體基板，該半導體基板具有第一表面及第二表面；在該半導體基板之該第一表面上形成具有第二導電類型且具有小於該第一摻雜濃度之第二摻雜濃度的一第一半導體層，該第一半導體層具有佈置在該半導體基板的該第一表面及該半導體層的一第二表面之間的一第一表面；形成具有該第二導電類型且定位在該第一半導體層之一第一部分及該半導體基板之該第一表面之間的一第一半導體區域，其中一齊納二極體由該第一半導體區域形成；在覆蓋該第一半導體區域之該第一半導體層之一第二部分中形成一第一摻雜區域，其中該第一摻雜區域具有該第一導電性，且其中該第一摻雜區域及該第一半導體層一起形成一P-N二極體；在自該第一摻雜區域及該第一半導體區域側向移位之該第一半導體層之一第三部分中形成一第二摻雜區域，其中該第一摻雜區域具有該第二導電性，且其中該第二摻雜區域及該第一半導體層一起形成一P-N二極體；及形成一第一隔離溝渠，其從該第一半導體層之該第二表面延伸至該第一半導體區域之一部分中，該第一隔離溝渠具有圍繞該第一摻雜區域及覆蓋該第一半導體區域之該第一半導體層之一第四部分的一 封閉結構。
在該方法中，該第一摻雜濃度可不小於近似1×1019個原子/立方厘米且該第二摻雜濃度不大於近似1×1017個原子/立方厘米。
該方法可進一步包括形成一第二隔離溝渠，其從該第一半導體層之該第二表面延伸至該半導體基板之一部分中，該第二隔離溝渠形成圍繞該第二摻雜區域及覆蓋該半導體基板之該第一半導體層之一第五區域的封閉結構，其中該第一摻雜區域在該第二隔離溝渠外部。
該方法可進一步包括在覆蓋該第一半導體區域之一第一部分之該第一半導體層的表面上形成具有該第二導電類型的一第三摻雜區域，其中該第三摻雜區域與該第一摻雜區域側向分離。
該方法可進一步包括在該第一半導體層之該表面處形成與該第三摻雜區域電接觸的一第一導體。
該方法可進一步包括形成具有該第二導電類型的複數個導體，該複數個導體之摻雜濃度大於該第二摻雜濃度，該複數個導體從該第三摻雜區域延伸穿過該第一半導體層到達該第一半導體區域。
該方法可進一步包括形成一第二導體及形成具有該第二導電類型的一傳導區域，該傳導區域從該第二導體延伸穿過該第一半導體層到達該半導體基板，其中該傳導區域之摻雜濃度大於該第二摻雜濃度，且其中該第二導體區域在該第一隔離溝渠外部。
該方法可進一步包括從該第一半導體層之該第二表面延伸到該半導體基板內之該傳導區域之一部分中的一第四隔離溝渠，該第四隔離溝渠形成圍繞該傳導區域之一部分的一封閉結構，其中該第一P-N二極體及該第二P-N二極體在該第四隔離溝渠外部。
一種ESD裝置，包括：具有第一導電類型且具有第一摻雜濃度的一半導體基板，該半導體基板具有第一表面及第二表面； 具有第二導電類型且在該半導體基板的該第一表面上的一第一半導體層，其中該第一半導體層具有佈置在該半導體基板之該第一表面及該半導體層之一第二表面之間的一第一表面，且其中該第一半導體層具有第二摻雜濃度；具有該第二導電類型且定位在該第一半導體層之一第一部分及該半導體基板之該第一表面之間的一第一半導體區域，該第一半導體區域以該半導體基板之摻雜物形成一齊納二極體；一第一P-N二極體，其形成在該第一半導體層中且覆蓋該第一半導體區域的一第一部分；一第一隔離溝渠，其從該第一半導體層之該第二表面延伸至該第一半導體區域的一部分中，該第一隔離溝渠形成圍繞該第一P-N二極體及覆蓋該第一半導體區域之該第一半導體層的一第二部分的一封閉結構；一第二P-N二極體，其形成在該第一半導體層中且自該第一半導體區域側向移位，其中該第二P-N二極體在該第一隔離溝渠外部；一第二隔離溝渠，其從該第一半導體層之該第二表面延伸至該半導體基板的一部分中，該第二隔離溝渠形成圍繞該第二P-N二極體的一封閉結構，其中該第一P-N二極體在該第二隔離溝渠外部；一第三P-N二極體，其形成在該第一半導體層中且覆蓋該第一半導體區域的一第二部分，其中該第三P-N二極體自該第一P-N二極體側向移位；一第三隔離溝渠，其從該第一半導體層之該第二表面延伸至該第一半導體區域的一部分中，該第三隔離溝渠形成圍繞該第三P-N二極體及覆蓋該第一半導體區域之該第一半導體層之一第三部分的一封閉結構，其中該第一P-N二極體及該第二P-N二極體在該第三隔離溝渠外部； 一第四P-N二極體，其形成在該第一半導體層中且自該第一半導體區域側向移位，其中該第四P-N二極體在該第一隔離溝渠、該第二隔離溝渠及該第三隔離溝渠外部；一第四隔離溝渠，其從該第一半導體層之該第二表面延伸至該半導體基板的一部分中，該第四隔離溝渠形成圍繞該第四P-N二極體的一封閉結構，其中該第一P-N二極體、該第二P-N二極體及該第三P-N二極體在該第四隔離溝渠外部；具有該第二導電類型的一第一摻雜區域，其形成在該第一半導體層之一表面上且覆蓋該第一半導體區域的一第三部分，其中該第一摻雜區域與該第一P-N二極體及該第三P-N二極體側向分離；一第一導體，其電連接至該第一摻雜區域；一第五隔離溝渠，其從該第一半導體層之該第二表面延伸至該第一半導體區域的一部分中，該第五隔離溝渠形成圍繞該第一P-N二極體、該第二P-N二極體、該第三P-N二極體及第四P-N二極體的一封閉結構；及一第六隔離溝渠，其從該第一半導體層之該第二表面延伸至該半導體基板的一部分中，該第六隔離溝渠形成圍繞該第五隔離溝渠的一封閉結構。
10‧‧‧靜電(ESD)保護裝置/ESD裝置
11‧‧‧第一端子
12‧‧‧第二端子
14‧‧‧第一導向二極體
15‧‧‧第二導向二極體
16‧‧‧第一導向二極體通道
17‧‧‧第四端子
18‧‧‧齊納二極體
19‧‧‧第三端子
20‧‧‧第三導向二極體
21‧‧‧第四導向二極體
22‧‧‧第二導向二極體通道
IN‧‧‧負電流
IP‧‧‧正電流

Claims (20)

  1. 一種靜電放電(ESD)裝置，其包括：一半導體基板，其具有一第一導電類型且具有一第一摻雜濃度，該半導體基板具有第一表面及第二表面；一第一半導體層，其在該半導體基板之該第一表面上且具有一第二導電類型，其中該第一半導體層具有佈置在該半導體基板的該第一表面與該半導體層之一第二表面之間的一第一表面，且其中該第一半導體層具有一第二摻雜濃度；具有該第二導電類型的一第一半導體區域，其定位在該第一半導體層的一第一部分與該半導體基板之該第一表面之間，該第一半導體區域與該半導體基板之摻雜物形成一齊納二極體；一第一P-N二極體，其形成在該第一半導體層中且覆蓋該第一半導體區域的一第一部分；一第一隔離溝渠，其從該第一半導體層的該第二表面延伸至該第一半導體區域的一部分中，該第一隔離溝渠形成一封閉結構，該封閉結構圍繞該第一P-N二極體及圍繞覆蓋該第一半導體區域之該第一半導體層之一第二部分；及一第二P-N二極體，其形成在該第一半導體層中且自該第一半導體區域側向移位，其中該第二P-N二極體在該第一隔離溝渠外部。
  2. 如請求項1之ESD裝置，其進一步包括從該第一半導體層之該第二表面延伸至該半導體基板之一部分中的一第二隔離溝渠，該第二隔離溝渠形成圍繞該第二P-N二極體的一封閉結構，其中該第一P-N二極體在該第二隔離溝渠外部。
  3. 如請求項1之ESD裝置，其進一步包括從該第一半導體層之該第 二表面延伸至該半導體基板之一部分中的一第三隔離溝渠，該第三隔離溝渠形成圍繞該第一半導體區域及該第一P-N二極體的一封閉結構。
  4. 如請求項3之ESD裝置，其中該第一隔離溝渠之一深度係與該第三隔離溝渠之一深度實質相同。
  5. 如請求項1之ESD裝置，其中該第一摻雜濃度不小於近似1×1019個原子/立方厘米且該第二摻雜濃度不大於近似1×1017個原子/立方厘米。
  6. 如請求項1之ESD裝置，其進一步包括具有該第二導電類型的一第一摻雜區域，該第一摻雜區域形成在該第一半導體層之一表面上且覆蓋該第一半導體區域之一第二部分，其中該第一摻雜區域自該第一P-N二極體側向分離。
  7. 如請求項6之ESD裝置，其進一步包括在該第一半導體層之該表面處與該第一摻雜區域形成電接觸的一第一導體。
  8. 如請求項7之ESD裝置，其進一步包括具有該第二導電類型的複數個導體，該等導體之摻雜濃度大於該第二摻雜濃度，該複數個導體從該第一摻雜區域延伸穿過該第一半導體層到達該第一半導體區域。
  9. 如請求項8之ESD裝置，其進一步包括一第二導體及具有該第二導電類型的一傳導區域，該傳導區域從該第二導體延伸穿過該第一半導電層到達該半導體基板，其中該傳導區域之摻雜濃度大於該第二摻雜濃度，且其中該第二半導體區域在該第一隔離溝渠外部。
  10. 如請求項9之ESD裝置，其進一步包括從該第一半導體層之該第二表面延伸至在該半導體基板內之該傳導區域之一部分中的一第四隔離溝渠，該第四隔離溝渠形成圍繞該傳導區域之一部分 的一封閉結構，其中該第一P-N二極體及該第二P-N二極體在該第四隔離溝渠外部。
  11. 如請求項10之ESD裝置，其進一步包括從該第一半導體層之該第二表面延伸至該半導體基板之一部分中的一第五隔離溝渠，該第五隔離溝渠形成圍繞該傳導區域、該第一P-N二極體、該第二P-N二極體及該第一半導電區域的一封閉結構。
  12. 一種形成一ESD裝置的方法，包括：提供具有第一導電類型且具有第一摻雜濃度的一半導體基板，該半導體基板具有第一表面及第二表面；在該半導體基板之該第一表面上形成具有第二導電類型且具有小於該第一摻雜濃度之第二摻雜濃度的一第一半導體層，該第一半導體層具有佈置在該半導體基板的該第一表面及該半導體層的一第二表面之間的一第一表面；形成具有該第二導電類型且定位在該第一半導體層之一第一部分及該半導體基板之該第一表面之間的一第一半導體區域，其中一齊納二極體由該第一半導體區域形成；在覆蓋該第一半導體區域之該第一半導體層之一第二部分中形成一第一摻雜區域，其中該第一摻雜區域具有該第一導電類型，且其中該第一摻雜區域及該第一半導體層一起形成一第一P-N二極體；在自該第一摻雜區域及該第一半導體區域側向移位之該第一半導體層之一第三部分中形成一第二摻雜區域，其中該第一摻雜區域具有該第二導電類型，且其中該第二摻雜區域及該第一半導體層一起形成一第二P-N二極體；及形成一第一隔離溝渠，其從該第一半導體層之該第二表面延伸至該第一半導體區域之一部分中，該第一隔離溝渠具有圍繞 該第一摻雜區域及圍繞覆蓋該第一半導體區域之該第一半導體層之一第四部分的一封閉結構。
  13. 如請求項12之方法，其中該第一摻雜濃度不小於近似1×1019個原子/立方厘米且該第二摻雜濃度不大於近似1×1017個原子/立方厘米。
  14. 如請求項12之方法，其進一步包括形成一第二隔離溝渠，其從該第一半導體層之該第二表面延伸至該半導體基板之一部分中，該第二隔離溝渠形成圍繞該第二摻雜區域及圍繞覆蓋該半導體基板之該第一半導體層之一第五區域的封閉結構，其中該第一摻雜區域在該第二隔離溝渠外部。
  15. 如請求項12之方法，進一步包括在覆蓋該第一半導體區域之一第一部分之該第一半導體層的表面上形成具有該第二導電類型的一第三摻雜區域，其中該第三摻雜區域與該第一摻雜區域側向分離。
  16. 如請求項15之方法，進一步包括在該第一半導體層之該表面處形成與該第三摻雜區域電接觸的一第一導體。
  17. 如請求項16之方法，進一步包括形成具有該第二導電類型的複數個導體，該複數個導體之摻雜濃度大於該第二摻雜濃度，該複數個導體從該第三摻雜區域延伸穿過該第一半導體層到達該第一半導體區域。
  18. 如請求項17之方法，進一步包括形成一第二導體及形成具有該第二導電類型的一傳導區域，該傳導區域從該第二導體延伸穿過該第一半導體層到達該半導體基板，其中該傳導區域之摻雜濃度大於該第二摻雜濃度，且其中該第二導體區域在該第一隔離溝渠外部。
  19. 如請求項18之方法，進一步包括從該第一半導體層之該第二表 面延伸到該半導體基板內之該傳導區域之一部分中的一第四隔離溝渠，該第四隔離溝渠形成圍繞該傳導區域之一部分的一封閉結構，其中該第一P-N二極體及該第二P-N二極體在該第四隔離溝渠外部。
  20. 一種ESD裝置，其包括：一半導體基板，其具有一第一導電類型且具有一第一摻雜濃度，該半導體基板具有第一表面及第二表面；具有一第二導電類型的一第一半導體層，其在該半導體基板的該第一表面上，其中該第一半導體層具有佈置在該半導體基板之該第一表面與該半導體層之一第二表面之間的一第一表面，且其中該第一半導體層具有一第二摻雜濃度；具有該第二導電類型的一第一半導體區域，其定位在該第一半導體層之一第一部分與該半導體基板之該第一表面之間，該第一半導體區域與該半導體基板之摻雜物形成一齊納二極體；一第一P-N二極體，其形成在該第一半導體層中且覆蓋該第一半導體區域的一第一部分；一第一隔離溝渠，其從該第一半導體層之該第二表面延伸至該第一半導體區域的一部分中，該第一隔離溝渠形成圍繞該第一P-N二極體及圍繞覆蓋該第一半導體區域之該第一半導體層的一第二部分的一封閉結構；一第二P-N二極體，其形成在該第一半導體層中且自該第一半導體區域側向移位，其中該第二P-N二極體在該第一隔離溝渠外部；一第二隔離溝渠，其從該第一半導體層之該第二表面延伸至該半導體基板的一部分中，該第二隔離溝渠形成圍繞該第二P-N二極體的一封閉結構，其中該第一P-N二極體在該第二隔離溝渠 外部；一第三P-N二極體，其形成在該第一半導體層中且覆蓋該第一半導體區域的一第二部分，其中該第三P-N二極體自該第一P-N二極體側向移位；一第三隔離溝渠，其從該第一半導體層之該第二表面延伸至該第一半導體區域的一部分中，該第三隔離溝渠形成圍繞該第三P-N二極體及圍繞覆蓋該第一半導體區域之該第一半導體層之一第三部分的一封閉結構，其中該第一P-N二極體及該第二P-N二極體在該第三隔離溝渠外部；一第四P-N二極體，其形成在該第一半導體層中且自該第一半導體區域側向移位，其中該第四P-N二極體在該第一隔離溝渠、該第二隔離溝渠及該第三隔離溝渠外部；一第四隔離溝渠，其從該第一半導體層之該第二表面延伸至該半導體基板的一部分中，該第四隔離溝渠形成圍繞該第四P-N二極體的一封閉結構，其中該第一P-N二極體、該第二P-N二極體及該第三P-N二極體在該第四隔離溝渠外部；具有該第二導電類型的一第一摻雜區域，其形成在該第一半導體層之一表面上且覆蓋該第一半導體區域的一第三部分，其中該第一摻雜區域與該第一P-N二極體及該第三P-N二極體側向分離；一第一導體，其電連接至該第一摻雜區域；一第五隔離溝渠，其從該第一半導體層之該第二表面延伸至該第一半導體區域的一部分中，該第五隔離溝渠形成圍繞該第一P-N二極體、該第二P-N二極體、該第三P-N二極體及第四P-N二極體的一封閉結構；及一第六隔離溝渠，其從該第一半導體層之該第二表面延伸至 該半導體基板的一部分中，該第六隔離溝渠形成圍繞該第五隔離溝渠的一封閉結構。
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