KR101948638B1 - 단일 나노 공극 구조를 이용한 산화물 기반 저항 스위칭 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
단일 나노 공극 구조를 이용한 산화물 기반 저항 스위칭 메모리 소자 및 그 제조 방법이 개시된다. 저항 스위칭 메모리 소자 제조 방법은 기판상에 하부 전극층을 형성하는 하부 전극층 형성 단계, 하부 전극층상에 메모리 물질층을 형성하는 메모리 물질층 형성 단계, 메모리 물질층의 미리 설정된 영역에 공극 형성용 금속층을 형성하는 공극 형성용 금속층 형성 단계, 공극 형성용 금속층 하부의 메모리 물질층을 제거하여 공극을 형성하는 공극 형성 단계, 및 형성된 공극에 상부 전극을 형성하는 상부 전극 형성 단계를 포함한다.
Description
본 발명은 메모리 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 산화물 기반 저항 스위칭 메모리 소자 및 그 제조 방법에 관한 것이다.
최근 인공지능, 자율주행자동차, 사물인터넷(IoT) 등의 발달로 데이터의 처리량이 폭발적으로 증가함에 따라, 초고속, 대용량, 초저전력 메모리 소자에 대한 수요가 폭발적으로 늘어나고 있다.
그런데, 기존의 메모리 소자들로서는 이러한 수요를 충분히 충족시키기에는 어려움이 있다. 예를 들어, DRAM은 고속으로는 작동하지만 집적도의 물리적인 한계에 거의 다다랐고, FLASH 메모리는 높은 전력 소모량이나 짧은 수명이 문제가 되기 때문이다.
이에, 비휘발성, 고집적, 초고속, 초저전력의 성능을 구현할 수 있는 ReRAM이 차세대 메모리 소자로써 주목받고 있다. ReRAM은 전하를 저장하는 방식인 종래의 DRAM, FLASH 메모리와는 달리, 절연체로 사용되는 산화물의 여러 특성 중 비휘발성을 보이는 저항 스위칭 현상을 이용한다. 보다 구체적으로, 산화물 소재의 전류 이력곡선을 이용하여 저항값이 일정하지 않는 특성을 이용하는데, 금속/절연체/금속 구조로서 그 구조 역시 비교적 간단하다.
그 결과 하나의 전압이 인가되어도 두 가지 상이한 저항값을 가질 수 있고, 한 번 저항값이 변한 상태에서는 다음 스위칭이 일어나기 전에는 외부전원이 공급되지 않는 상태에서도 계속해서 마지막 저항값을 유지하게 된다.
하지만, ReRAM은 그 구조와 작동방법이 간단하고 절연체로 사용되는 많은 산화물 소재가 공통적으로 전류 이력 곡선을 나타낸다는 장점에도 불구하고, 이를 설명하는 정형화된 스위칭 매커니즘이 아직까지 정립되지 않고 있다.
또한, 산화물 소재에 내에서 스위칭 필라멘트(filament)를 형성 및 제어해야 하는데, 현재의 반도체 공정 장비를 이용하여 대면적/고집적 소자에서 이를 제어할 수 있는 기술이 아직까지 개발되어 있지 않고 있다. 또한, 스위칭 필라멘트가 대부분의 경우 산화물 소재 내에서 불균일하게 형성되어 소자별로 균일한 성능을 갖지 않을 가능성이 존재한다.
본 발명은 상술한 종래의 문제점을 해결하기 위해 안출된 것으로서, 스위칭 필라멘트(filament)의 형성 및 크기를 효과적으로 제어하고, 종래 반도체 장비를 이용하여 대면적/고집적 소자를 제작할 수 있는 저항 스위칭 메모리 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 본 발명에 따른 단일 공극 구조를 이용한 저항 스위칭 메모리 소자 제조 방법은 기판상에 하부 전극층을 형성하는 하부 전극층 형성 단계, 하부 전극층상에 메모리 물질층을 형성하는 메모리 물질층 형성 단계, 메모리 물질층의 미리 설정된 영역에 공극 형성용 금속층을 형성하는 공극 형성용 금속층 형성 단계, 공극 형성용 금속층 하부의 메모리 물질층을 제거하여 공극을 형성하는 공극 형성 단계, 및 형성된 공극에 상부 전극을 형성하는 상부 전극 형성 단계, 공극 내의 전극에 일정 이상 전압을 걸어주어 일렉트로마이그레이션(electromigration)에 의한 나노갭을 형성하는 단계를 포함한다.
이와 같은 구성에 의하면, 스위칭 필라멘트(filament)의 형성 및 크기 제어를 메모리 물질층의 에지가 아니라 메모리 물질층 내부, 즉 나노 갭 사이로 제한하여 저항성 메모리 소자의 스위칭의 균일성과 안정성을 확보할 수 있게 된다.
또한, 메모리 물질층 표면에서 공극 형성용 금속층을 형성하고 제어하여 공극을 형성하기 때문에, 공극을 균일하고 안정적으로 형성할 수 있게 된다.
또한, 소자마다 단일 공극으로 형성하고 크기를 제어할 수 있으므로 소자별로 균일한 성능을 가지도록 제작할 수 있게 된다.
이때, 메모리 물질층은 실리콘 산화물층일 수 있다.
또한, 실리콘 산화물층의 미리 설정된 영역을 제거하여 하부 전극층을 노출시키는 하부 전극 형성 단계를 더 포함할 수 있다.
또한, 상부 전극과 하부 전극 사이에 전압을 인가하여 상부 전극에 분리 영역을 형성하는 스위칭 영역 형성 단계를 더 포함할 수 있다. 이와 같은 구성에 의하면, 메모리 물질 내부 수직 갭을 통해 스위칭이 가능하므로, 보다 낮은 전압에서 저전력 구동이 가능해 진다.
또한, 공극 형성용 금속층의 금속은 금, 은, 백금, 텅스텐 중 적어도 하나일 수 있다.
또한, 공극 형성용 금속층은 포토리소그래피 또는 전자빔리소그래피 공정을 이용하여 패터닝된 후 증착될 수 있다. 이와 같은 구성에 의하면, 종래 반도체 장비를 이용하여 대면적 소자를 제작할 수게 된다.
또한, 공극은 나노 스케일 공극 크기를 가질 수 있다. 이와 같은 구성에 의하면, 하나의 셀을 10nm 이내로 제작할 수 있으므로, 고집적 소자의 제작이 가능해 진다.
아울러, 상기 방법을 이용하여 제조한 저항 스위칭 메모리 소자가 함께 개시된다.
본 발명에 의하면, 스위칭 필라멘트(filament)의 형성 및 크기 제어를 메모리 물질층의 에지가 아니라 메모리 물질층 내부로 제한하여 저항성 메모리 소자의 스위칭의 균일성과 안정성을 확보할 수 있게 된다.
또한, 메모리 물질층 표면에서 공극 형성용 금속층을 형성하고 제어하여 공극을 형성하기 때문에, 공극을 균일하고 안정적으로 형성할 수 있게 된다.
또한, 소자마다 단일 공극으로 형성하고 크기를 제어할 수 있으므로 소자별로 균일한 성능을 가지도록 제작할 수 있게 된다.
또한, 메모리 물질 내부 수직 갭을 통해 스위칭이 가능하므로, 보다 낮은 전압에서 저전력 구동이 가능해 진다.
또한, 종래 반도체 장비를 이용하여 대면적 소자를 제작할 수게 된다.
또한, 하나의 셀을 10nm 이내로 제작할 수 있으므로, 고집적 소자의 제작이 가능해 진다.
도 1은 본 발명의 일 실시예에 따른 단일 공극 구조를 이용한 저항성 메모리 스위칭 소자의 개략적인 제조 공정 개념도.
도 2는 SiO2/Si 기판의 예가 도시된 도면.
도 3은 기판상에 하부 전극층이 형성된 예가 도시된 도면.
도 4는 하부 전극층상에 메모리 물질층이 형성된 예가 도시된 도면.
도 5는 메모리 물질층상에 공극 형성용 금속층이 형성된 예가 도시된 도면.
도 6은 메모리 물질층에 공극을 형성하는 예가 도시된 도면.
도 7 및 도 8은 형성된 단일 나노 공극의 AFM 측정 데이터와 SEM 이미지.
도 9는 메모리 물질층에 공극에 상부 전극을 형성하는 예가 도시된 도면.
도 10은 하부 전극을 노출시키기 위해 SiO2 층이 에칭되는 과정이 도시된 도면.
도 11은 상부 전극과 하부 전극 사이에 전압을 인가하여 메모리 물질층에 스위칭 영역을 형성하는 예를 도시한 도면.
도 12는 도 1의 방법에 따라 제조된 메모리 소자의 전류 전압 특성의 예가 도시된 그래프.
도 2는 SiO2/Si 기판의 예가 도시된 도면.
도 3은 기판상에 하부 전극층이 형성된 예가 도시된 도면.
도 4는 하부 전극층상에 메모리 물질층이 형성된 예가 도시된 도면.
도 5는 메모리 물질층상에 공극 형성용 금속층이 형성된 예가 도시된 도면.
도 6은 메모리 물질층에 공극을 형성하는 예가 도시된 도면.
도 7 및 도 8은 형성된 단일 나노 공극의 AFM 측정 데이터와 SEM 이미지.
도 9는 메모리 물질층에 공극에 상부 전극을 형성하는 예가 도시된 도면.
도 10은 하부 전극을 노출시키기 위해 SiO2 층이 에칭되는 과정이 도시된 도면.
도 11은 상부 전극과 하부 전극 사이에 전압을 인가하여 메모리 물질층에 스위칭 영역을 형성하는 예를 도시한 도면.
도 12는 도 1의 방법에 따라 제조된 메모리 소자의 전류 전압 특성의 예가 도시된 그래프.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 1은 본 발명의 일 실시예에 따른 단일 공극 구조를 이용한 저항성 메모리 스위칭 소자의 개략적인 제조 공정 개념도이다. 도 1에서 먼저, 기판상(110)에 하부 전극층(120)을 형성한다. 이때, 기판은 SiOx/Si 기판이 사용될 수 있으며, 예를 들어, SiO2/Si 기판이 사용될 수 있다. 도 2는 SiO2/Si 기판의 예가 도시된 도면이다.
하부 전극층(120)은 기판(110) 위에 증착되기 때문에, 기판(110)의 두께는 다양하게 선택될 수 있으나, 기판의 면적은 포토리소그래피(photolithography)로 패터닝되는 부분의 면적보다는 커야 한다. 예를 들어, 패터닝 부분의 크기가 1cm X 1cm인 경우 1cm ~ 1.5cm 크기의 기판이 사용될 수 있다.
도 3에서 하부 전극층(120)은 Ta/Pt로 형성되었으나, 하부 전극층(120)은 Au, Pt, Cu, Al, ITO, 그래핀, TiN, 고농도 도핑된 Si, 또는 임의의 다른 적합한 금속, 합금 또는 반도체 물질로 형성될 수도 있다. 도 3은 기판상에 하부 전극층이 형성된 예가 도시된 도면이다. 도 3에서, Ta와 Pt 금속은 모두 DC 스퍼터링으로 증착될 수 있으며, 이때, 하부 전극층(120)의 두께는 메모리의 스위칭 성능에 영향을 미치지 않는다.
이어서, 하부 전극층(120)상에 메모리 물질층(130)을 형성한다. 예를 들어, SiOx(130)가 SiO2/Si 기판(110) 상에 증착된 Pt/Ta 전극(120) 상에 증착되며, 40nm SiOx층(130)이 PECVD에 의해 증착되거나, 100nm SiOx층(130)이 전자빔 증발에 의해 증착될 수 있다.
실리콘과 산소 사이의 원자 비율 "x"는 0.2 내지 2 사이 또는 이와 동일한 범위를 가질 수 있으며, 전자빔 증발, 스퍼터링, PECVD, 및 ALD 같은 임의의 증착 시스템을 이용하여 증착될 수 있다.
도 4는 하부 전극층상에 메모리 물질층이 형성된 예가 도시된 도면이다. 도 4에는 전자빔 증발기(E-beam evaporator)를 사용해 SiO2 증착한 예가 도시되어 있다. 증착하는 SiO2 두께는 보통 수십 nm이나, 도 4에서는 SiO2 두께가 75nm로 구현되어 있으며, 증착속도는 0.1nm/s 이하로 구현되어 있다.
다음으로, 메모리 물질층(130)의 미리 설정된 영역에 공극(pore) 형성용 금속층(140)을 형성한다. 나노 공극 구조를 형성하고자 하는 산화물의 표면에 금속박막을 증착하는 것이다. 도 5는 메모리 물질층상에 공극 형성용 금속층이 형성된 예가 도시된 도면이다.
도 5에서, 포토리소그래피(Photolithography) 공정으로 패터닝(patterning)한 후 전자빔 증발기(E-beam evaporator)를 사용해 금(Au)을 증착하는 예가 도시되어 있으며, 원형의 금 패턴(Au pattern)은 직경이 1.5㎛ 이하, 높이 18nm로 구현되어 있으며, 증착속도는 5.0nm 이하로 구현되어 있다.
다음으로, 공극 형성용 금속층(140) 하부의 메모리 물질층(130)을 제거하여 공극을 형성한다. 도 6은 메모리 물질층(130)에 공극을 형성하는 예가 도시된 도면이다. 도 6에는 전기 오븐을 이용하여 상압에서 어닐링(annealing)함으로써, 메모리 물질층(130)에 공극을 형성하는 예가 도시되어 있다. 이때, 램핑업 시간(Ramping up time은) 1시간이고, 가열 시간(Heating time)은 증착된 SiO2의 두께에 따라 달라진다.
이와 같이, 나노 공극(pore) 구조를 형성하고자 하는 산화물의 표면에 금속박막을 증착한 후 금속의 녹는점 근처의 온도까지 열을 가해주었을 때, 금속입자들이 증발하면서 일부는 산화물 표면에서 내부로 침투하면서 수많은 공극 구조를 형성하게 된다.
특히, 산화물 표면에 증착되는 금속입자의 크기를 적절히 조절할 경우, 증착되는 단일 금속입자로부터 단일 공극을 형성하게 된다. 이와 달리, 전기화학적인 방법으로 산화물을 식각하여 공극을 형성하는 경우, 공극의 크기와 수가 불규칙적으로 형성된다.
따라서, 본 발명은 공극 형성의 균일성과 재현성의 측면에서 큰 장점을 가진다. 또한, 열을 가하는 시간과 온도를 동시에 종속변인으로 하여 조절할 경우, 공극의 깊이와 형태를 제어할 수 있게 된다.
도 7 및 도 8은 형성된 단일 나노 공극의 AFM 측정 데이터와 SEM 이미지이다. 도 7에는 열처리 시간에 따라 나노 공극의 깊이가 달라지는 것이 도시되어 있으며, 도 8에는 공극의 하부의 크기를 10nm 이하로 조절한 예가 도시되어 있다.
이어서, 형성된 공극에 상부 전극(140)을 형성한다. 도 9는 메모리 물질층의 공극에 상부 전극을 형성하는 예가 도시된 도면이다. 형성된 나노 공극의 내부를 금속으로 증착하여 채우는 것으로서, 예를 들어, 원형 포토 마스크 또는 원형 쉐도우 금속 마스크 방법을 사용하여, 상부 전극층(Au 또는 Pt; 150)을 나노 단일 공극 상에 증착할 수 있다. 도 9에는 포토리소그래피(Photolithography) 공정으로 패터닝(patterning)한 후, 전자빔 증발기(E-beam evaporator)를 사용해 금(Au)을 증착하는 예가 도시되어 있으며, 이때의 증착속도는 5.0nm 이하이다.
이어서, 메모리 물질층(130)의 미리 설정된 영역을 제거하여 하부 전극(120)을 형성한다. 이를 위해, 반응성 이온 에칭(Reactive ion etching; RIE)에 의한 에칭 공정이 노출된(uncovered) SiOx층을 제거하기 위해 수행될 수 있다. 도 10은 하부 전극을 노출시키기 위해 SiO2 층이 에칭되는 과정이 도시된 도면이다. 이 경우, 반응성 이온 에칭(Reactive ion etching; RIE)과 버퍼 산화 에칭(Buffer oxide etch; BOE) 모두 에칭(etching) 방법으로 사용 가능하다.
이어서, 상부 전극(150)과 하부 전극(120) 사이에 전압을 인가하여 상부 전극(150)에 분리 영역을 형성한다. 공극 내의 전극에 일정 이상의 전압을 걸어주어 일렉트로마이그레이션(electromigration)에 의한 나노갭을 형성하는 것이다. 도 11은 상부 전극과 하부 전극 사이에 전압을 인가하여 메모리 물질층에 스위칭 영역을 형성하는 예를 도시한 도면이다.
도 11에서와 같이, 금속에 바이어스(bias)를 인가할 경우, 금속의 일렉트로마이그레이션(electromigration) 현상에 의해 물리적인 결함(defect)이 형성된다. 이때, 금속의 결함(defect)과 공극을 둘러싼 산화물과의 접합면에 나노갭(nanogap)이 형성되는데, 이 나노갭(nanogap)에서 스위칭 현상이 일어난다.
구체적으로, 일렉트로마이그레이션(electromigration)이 생긴 금속에 5V 내외의 바이어스(bias)를 인가할 경우, 나노갭(nanogap) 영역에 위치한 실리콘 산화물을 이루고 있는 실리콘과 산소 원자 간의 결합이 끊어진다. 이어서, 끊어진 실리콘 원자간의 재결합이 형성되어 나노 단결정(nano crystal) 구조가 형성되는데, 이 구조가 전도성 필라멘트(filament)의 역할을 한다. 이를 저항성 메모리의 LRS(low resistance state) 혹은 ON 상태로써, SET으로 프로그램밍 될 수 있다.
반대로 ON 상태에서 15V 내외의 바이어스(bias)를 인가할 경우, 줄 열(Joule heating)에 의해 전도성 Si 나노 크리스탈 필라멘트(nanocrystal filament)를 이루고 있는 실리콘 원자간의 결합이 비정질 실리콘 상태로 바뀐다. 이는 HRS(high resistance state) 혹은 OFF 상태로써, RESET으로 프로그램밍 된다. 또한, SET 또는 RESET으로 프로그래밍된 상태를 알아내기 위해서, 구조 및 상태에 영향을 끼치지 않는 1V의 read 전압 펄스(pulse)를 인가할 수 있다.
도 12는 도 1의 방법에 따라 제조된 메모리 소자의 전류 전압 특성의 예가 도시된 그래프이다. 도 12에서, read 전압은 3V 이하이고, Set 전압은 3V 내지 7V이고, reset 전압은 7V 이상으로 구현된 것을 확인할 수 있다.
본 발명에 의하면, 스위칭 필라멘트(filament)의 형성 및 크기 제어를 나노 공극(nano pore) 내로만 국한하여 스위칭의 균일성과 안정성을 확보할 수 있다. 또한, 단일 나노 공극을 통해 단일 필라멘트(single filament)를 형성할 수 있을 뿐만 아니라, 단일 나노 공극의 형성 크기가 제어가 가능하므로 한 개의 셀(cell)을 10nm 이내로 제작할 수 있으므로, 고집적이 가능하다.
또한, 제어된 필라멘트(filament)로 기존의 실리콘 옥사이드 메모리의 특성을 향상시킬수 있으며, 기존 반도체 장비를 이용하므로 대면적 소자 제작이 가능하고, 나아가 크로스바 어레이(crossbar array) 공정의 편이성 확보와 저비용, 간결한 구조체를 기반으로 한 스위칭 소자를 개발할 수 있게 된다.
정리하자면, 본 발명은 금속 입자로 만들어진 단일 나노 공극(sub-10 nm) 구조를 이용하여 산화물 소재(ex., SiOx) 스위칭 필라멘트(filament)를 형성 및 제어하는 기술에 관한 것이다. 특히, 본 발명에서는 저전력 구동이 가능한 실리콘 옥사이드 소재의 스위칭 필라멘트(filament)를 sub-10nm 스케일의 단일 나노 공극 구조로 이용하여 균일하게 제조/제어할 수 있는 기술과 이를 통한 고집적 메모리 소자 기술에 특징이 있다.
본 발명은 현재 가장 대표적인 메모리인 DRAM과 FLASH 메모리의 장점을 두루 갖추고 있기 때문에 양산 및 상용화가 될 경우, 위 두 제품이 탑재되는 분야에 주로 적용될 것으로 예상된다.
본 발명은 기존의 DRAM, FLASH 메모리가 장착된 제품에 각각 대체되어 적용될 수 있을 뿐만 아니라, 두 제품의 성능 및 기능이 결합된 새로운 개념의 차세대 메모리의 개발에 적용될 수 있다. 이 경우, 컴퓨터를 비롯한 각종 모바일 기기 등의 설계시, 고집적 및 저전력, 저에너지 등의 기술적인 이점을 갖게 될 것으로 기대된다.
본 발명은 기존 메모리 소자가 가장 많이 탑재되는 PC, 모바일 전자기기 시장에 가장 먼저 적용될 것으로 예상된다. 또한, 기존의 실리콘 기반의 전자소자를 넘어서는 차세대 전자소자 영역의 핵심기술로 활용될 것으로 예상된다.
나아가 향후 데이터의 고속, 대용량, 저전력 등의 고성능이 요구되는 서버시장, 제품의 신뢰성이 안전과 직결될 수 있는 자율, 무인 자동차를 제어하는 차량용 반도체 시장에도 적용될 수 있을 것이다.
본 발명이 비록 일부 바람직한 실시예에 의해 설명되었지만, 본 발명의 범위는 이에 의해 제한되어서는 아니 되고, 특허청구범위에 의해 뒷받침되는 상기 실시예의 변형이나 개량에도 미쳐야 할 것이다.
100: 단일 공극 구조를 이용한 저항 스위칭 메모리 소자
110: 기판
120: 하부 전극층
130: 메모리 물질층
140: 공극 형성용 금속층
150: 상부 전극
110: 기판
120: 하부 전극층
130: 메모리 물질층
140: 공극 형성용 금속층
150: 상부 전극
Claims (14)
- 기판상에 하부 전극층을 형성하는 하부 전극층 형성 단계;
상기 하부 전극층상에 메모리 물질층을 형성하는 메모리 물질층 형성 단계;
상기 메모리 물질층의 미리 설정된 영역에 단일 공극 형성용 금속층을 형성하는 공극 형성용 금속층 형성 단계;
상기 단일 공극 형성용 금속층 하부의 상기 메모리 물질층을 제거하여 단일 공극을 형성하는 단일 공극 형성 단계; 및
상기 형성된 단일 공극에 상부 전극을 형성하는 상부 전극 형성 단계를 포함하는 저항 스위칭 메모리 소자 제조 방법으로서,
상기 단일 공극은 상기 단일 공극 형성용 금속층을 미리 설정된 온도까지 가열함으로써 상기 단일 공극 형성용 금속층이 상기 메모리 물질층으로 침투하여 형성되고,
상기 단일 공극의 크기와 형태는 상기 단일 공극 형성용 금속층의 크기 및 가열 형태에 의해 제어되며,
상기 상부 전극과 상기 하부 전극층으로부터 형성되는 하부 전극 사이에 전압을 인가하여, 스위칭 필라멘트의 크기를 상기 상부 전극에 형성되는 나노 갭 사이로 제한하는 것을 특징으로 하는 저항 스위칭 메모리 소자 제조 방법.
- 청구항 1에 있어서,
상기 메모리 물질층은 실리콘 산화물층인 것을 특징으로 하는 저항 스위칭 메모리 소자 제조 방법.
- 청구항 2에 있어서,
상기 하부 전극으로 전압을 인가하기 위해, 상기 실리콘 산화물층의 미리 설정된 영역을 제거하여 상기 하부 전극층을 노출시키는 하부 전극 형성 단계를 더 포함하는 것을 특징으로 하는 저항 스위칭 메모리 소자 제조 방법.
- 청구항 3에 있어서,
상기 상부 전극과 상기 하부 전극 사이에 전압을 인가하여 상기 단일 공극 내의 상부 전극 영역에 분리 영역을 형성하는 스위칭 영역 형성 단계를 더 포함하는 것을 특징으로 하는 저항 스위칭 메모리 소자 제조 방법.
- 청구항 4에 있어서,
상기 단일 공극 형성용 금속층의 금속은 금, 은, 백금, 텅스텐 중 적어도 하나인 것을 특징으로 하는 저항 스위칭 메모리 소자 제조 방법.
- 청구항 5에 있어서,
상기 단일 공극 형성용 금속층은 포토리소그래피 공정 또는 전자빔리소그래피 공정을 이용하여 패터닝된 후 증착되는 것을 특징으로 하는 저항 스위칭 메모리 소자 제조 방법.
- 청구항 6에 있어서,
상기 단일 공극은 나노 스케일의 공극 크기를 가지는 것을 특징으로 하는 저항 스위칭 메모리 소자 제조 방법.
- 기판상에 형성된 하부 전극층;
상기 하부 전극층상에 형성되고 내부에 단일 공극이 형성된 메모리 물질층;
상기 단일 공극에 형성되는 상부 전극을 포함하며,
상기 단일 공극은 상기 메모리 물질층의 미리 설정된 영역에 형성된 단일 공극 형성용 금속층 하부의 상기 메모리 물질층을 제거하여 형성된 저항 스위칭 메모리 소자로서,
상기 단일 공극은 상기 단일 공극 형성용 금속층을 미리 설정된 온도까지 가열함으로써 상기 단일 공극 형성용 금속층이 상기 메모리 물질층으로 침투하여 형성되고,
상기 단일 공극의 크기와 형태는 상기 단일 공극 형성용 금속층의 크기 및 가열 형태에 의해 제어되며,
상기 상부 전극과 상기 하부 전극층으로부터 형성되는 하부 전극 사이에 전압을 인가하여, 스위칭 필라멘트의 크기를 상기 상부 전극에 형성되는 나노 갭 사이로 제한하는 것을 특징으로 하는 저항 스위칭 메모리 소자.
- 청구항 8에 있어서,
상기 메모리 물질층은 실리콘 산화물층인 것을 특징으로 하는 저항 스위칭 메모리 소자.
- 청구항 9에 있어서,
상기 실리콘 산화물층의 미리 설정된 영역이 제거되어 형성된 하부 전극을 더 포함하는 것을 특징으로 하는 저항 스위칭 메모리 소자.
- 청구항 10에 있어서,
상기 상부 전극은 상기 상부 전극과 상기 하부 전극 사이에 전압을 인가하여 상기 단일 공극 내의 전극 영역에 형성된 분리 영역을 포함하는 것을 특징으로 하는 저항 스위칭 메모리 소자.
- 청구항 11에 있어서,
상기 단일 공극 형성용 금속층 물질은 금, 은, 백금, 텅스텐 중 적어도 하나인 것을 특징으로 하는 저항 스위칭 메모리 소자.
- 청구항 12에 있어서,
상기 단일 공극 형성용 금속층은 포토리소그래피 공정 또는 전자빔리소그래피 공정을 이용하여 패터닝된 후 증착되는 것을 특징으로 하는 저항 스위칭 메모리 소자.
- 청구항 13에 있어서,
상기 단일 공극은 나노 스케일의 공극 크기를 가지는 것을 특징으로 하는 저항 스위칭 메모리 소자.
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