KR100789045B1

KR100789045B1 - 상 변화 물질용 접속 전극, 관련 상 변화 메모리 소자, 및관련 제조 방법

Info

Publication number: KR100789045B1
Application number: KR1020060028796A
Authority: KR
Inventors: 해럴드 세이들
Original assignee: 인피니언 테크놀로지스 아게
Priority date: 2005-03-31
Filing date: 2006-03-30
Publication date: 2007-12-26
Anticipated expiration: 2026-03-30
Also published as: EP1708292B1; JP2006287222A; KR20060105555A; DE102005014645A1; EP1708292A3; DE102005014645B4; DE502006001524D1; EP1708292A2; US20070145346A1

Abstract

본 발명은 적어도 접속 표면에 복수개의 분리된 절연 영역(I)이 전극 물질(E) 내에 형성된 상 변화 물질(5)용 접속 전극(4), 관련 상 변화 메모리 소자 및 관련 제조 방법에 관한 것이다. 이는 접촉 표면의 전체적인 크기를 감소시키며, 그 결과 높은 집적 밀도에서도 매우 낮은 전류에서 필요한 주울(Joule) 가열, 따라서 프로그래밍을 실현할 수 있다.

Description

상 변화 물질용 접속 전극, 관련 상 변화 메모리 소자, 및 관련 제조 방법{CONNECTION ELECTRODE FOR PHASE CHANGE MATERIAL, ASSOCIATED PHASE CHANGE MEMORY ELEMENT, AND ASSOCIATED PRODUCTION PROCESS}

도 1은 종래 기술에 따른 상 변화 메모리 소자의 단순화된 단면도이다.

도 2a 내지 도 2g는 본 발명의 예시적인 제 1 실시태양에 따른 접속 전극을 갖는 상 변화 메모리 소자를 실현시키는데 관련된 중요한 제조 단계를 도시하는 단순화된 단면도 및 평면도이다.

도 3은 본 발명의 예시적인 제 2 실시태양에 따른 접속 전극을 갖는 상 변화 메모리 소자를 도시하는 단순화된 단면도이다.

* 도면의 주요 부분에 대한 부호의 설명

1, 10: 담체 층

2, 20: 유전체

2A: 제 1 절연 층

2B: 제 2 절연 층

3, 30: 접속 소자

3A: 라이너 층

3B: 충전 층

4, 40: 접속 전극

5, 50: 상 변화 물질

6, 60: 접속 대전극

70, 90: 추가의 접속 소자

80, 100: 상호접속부

S: 소스 영역

D: 드레인 영역

G: 게이트

GD: 게이트 유전체

E: 전극 물질

I: 절연 영역

HI: 보조 유전체

K: 마스킹 소자

F: 석판 인쇄 공정에 의해 달성될 수 있는 최소 크기

본 발명은 상 변화 물질용 접속 전극, 관련 상 변화 메모리 소자 및 관련 제 조 방법에 관한 것으로, 더욱 구체적으로는 이러한 유형의 메모리 회로를 사용하여 특히 높은 집적 밀도를 달성할 수 있도록 하는 접속 전극에 관한 것이다.

소위 상 변화 메모리 소자는 전기적 특성이 하나의 상에서 다른 상으로 가역적으로 변환될 수 있는 물질을 사용한다. 예를 들어, 이 유형의 물질은 비정질 상과 결정질 또는 다중결정질 상 사이에서 변화한다. 특히, 이 유형의 물질의 저항과 전도도는 이들 두 상이한 상 상태에서 매우 상이하다.

따라서, 상 변화 메모리 소자는 통상적으로 예컨대 원소 주기율표의 VI족 원소의 합금이고 칼코겐화물 또는 칼코겐화물 물질로 알려져 있는 상 변화 물질을 사용한다. 따라서, 아래 내용에서, 이 유형의 상 변화 물질은 상이한 전기적 특성(저항)을 갖는 2개의 상이한 상 상태 사이에서 변환될 수 있는 물질을 의미하는 것으로 이해되어야 한다.

현재, 가장 널리 보급되어 있는 칼코겐화물 또는 상 변화 물질은 Ge, Sb 및 Te의 합금(Ge_xSb_yTe_z)으로 구성된다. Ge₂Sb₂Te₅는 다수의 상 변화 메모리 소자에 이미 사용되고 있으며, 재기록가능한 광학 저장 매체(예컨대, CD, DVD 등)용 물질로서도 알려져 있다.

상 변화 물질의 저항 변화는 예를 들어 비휘발성 메모리 소자(NVM)를 만들고 정보를 저장하기 위해 사용된다. 따라서, 이 유형의 물질은 결정질 또는 다중결정질 상일 때보다 비정질 상일 때 더 높은 저항을 갖는다. 따라서, 상 변화 물질은 저항이 상 상태의 함수로서 가역적으로 변할 수 있는 프로그램가능한 저항기로서 사용될 수 있다.

이 유형의 상 변화 물질에 대한 개관은 예컨대 참조 문헌[햇킨스(S. Hatkins) 등: "Overview of phase-change chalcogenide nonvolatile memory technology", MRS Bulletin/2004년 11월, 페이지 829 내지 832]에 공지되어 있다.

이 유형의 물질의 상 변화는 온도의 국소 증가에 의해 야기될 수 있다. 두 상 상태는 150℃ 미만에서는 통상적으로 안정하다. 300℃보다 높은 온도에서는, 이러한 온도가 충분한 시간동안 존재한다면, 결정 핵 형성이 급속하게 이루어져서, 상 상태가 결정질 또는 다중결정질 상태로 변화된다. 상 상태를 비정질 상태로 되돌리기 위하여, 온도를 약 600℃의 융점보다 높게 올린 다음, 매우 급속하게 냉각시킨다. 소정 저항을 갖는 전기 전도성 접속 전극을 통해 흐르고 상 변화 물질과 접촉하거나 상 변화 물질에 인접한 전류를 사용하여 두 임계 온도, 즉 결정화 온도 및 융점을 발생시킬 수 있다. 이 경우에는 소위 주울 가열에 의해 가열이 이루어진다.

도 1은 예컨대 소스 영역(S), 드레인 영역(D) 및 게이트 유전체(GD) 상에 위치된 게이트(G)를 갖는 전기장-효과 트랜지스터 같은 반도체 스위칭 소자가 반도체 기판(10)에 형성되어 있는, 종래 기술에 따른 상 변화 메모리 소자의 단순화된 단면도이다. 소스 영역(S)은 예를 들어 접속 소자(30)에 의해 상기 특성을 갖는 상 변화 물질(50)에 접촉-접속되어 있는 접속 전극(40)에 접속되어 있다. 추가의 접속 소자(70)를 거쳐 상호접속부(80)에 전기적으로 접속되는 추가의 접속 대전극(60)이 상 변화 물질(50)의 반대쪽 주표면 상에 제공되어 있다. 뿐만 아니라, 드레인 영역(D)은 마찬가지로 접속 소자(90)를 거쳐 상호접속부(100)에 접속될 수 있다.

참조 번호(20)는 절연 층간 유전체를 나타낸다. 접속 전극(40, 60)과 직접 접촉하는 상 변화 물질(50)의 구역은 칼코겐화물 물질의 유효 상 변화 영역을 한정한다.

이제 충분히 높은 수준의 전류가 접속 전극(40)을 통해 통과하면, 상 변화 물질(50)의 이 상 변화 구역에서는 상응하는 결정화 가열 또는 용융 가열이 진행됨으로써 상 변화가 야기된다. 이 경우, 상 변화 물질을 비정질로 만들기 위해서는 짧은 시간(짧은 전류 펄스) 및 높은 온도(높은 전류 수준)가 필요한 반면, 결정질로 만들기 위해서는 보다 낮은 전류를 보다 긴 시간동안 인가해야 한다.

임계 가열을 야기하지 않는 충분히 낮은 판독 전압을 인가함으로써, 설정된 상 상태를 판독할 수 있다. 측정된 전류가 상 변화 물질의 전도도 또는 저항에 비례하기 때문에, 이러한 방식으로 설정된 상 상태는 신뢰성 있게 기록될 수 있다. 뿐만 아니라, 상 변화 물질이 거의 임의의 목적하는 횟수만큼 전기적으로 변환될 수 있기 때문에, 비휘발성 메모리 소자를 제조하기가 매우 용이하다.

인접한 메모리 소자 사이의 간섭을 피하기 위하여, 도 1에 따라, 상 변화 저장 소자는 통상 예컨대 예시된 전기장-효과 트랜지스터 같은 선택 소자를 사용하여 달성된다. 그러나, 이 선택 소자는 또한 마찬가지로 쌍극성 트랜지스터(도시되지 않음), 다이오드 또는 몇몇 다른 스위칭 소자 형태일 수도 있다.

그러나, 이 유형의 메모리 소자의 단점은 상 상태를 변화시키는데 필요한 매우 높은 프로그래밍 전류이다. 특히 매우 높은 집적 밀도를 갖는 반도체 회로에 있어서는, 이 수준의 전류가 상당한 제약을 받는데, 예컨대 약 100nm의 게이트 길이 및 3V 전압에 저항하는 게이트 유전체의 경우 100 내지 200μA의 최대 전류가 가능하다. 이로 인해, 석판 인쇄 수단에 의해 달성될 수 있는 구조체보다 훨씬 더 작은, 기껏해야 20nm×20nm의 상 변화 물질에 대한 접촉 표면이 생성된다.

이러한 높은 전류 밀도 또는 작은 접촉 표면을 달성하기 위하여, 예를 들어 미국 특허 제 6,746,892 B2 호는 테이퍼진 형상을 갖는 접속 전극의 사용을 개시하였다.

뿐만 아니라, 미국 특허원 제 2003/0209746 A1 호는 상 변화 물질에 대한 석판 인쇄에 의해 패턴화된 접속 표면의 크기가 스페이서에 의해, 매우 작은 접촉 표면, 특히 접속 전극과 상 변화 물질 사이의 서브 석판 인쇄(sublithographic) 접촉 표면을 달성할 수 있는 방식으로 감소된 접속 전극을 개시하였다.

그러나, 이에 의해서는 접속 전극과 상 변화 물질 사이에서 실제로 활성인 접촉 표면을 정확하게 설정하지 못한다.

따라서, 본 발명은 유효 접촉 표면, 따라서 전류 경로의 공간 경계를 높은 정확도 수준으로 설정할 수 있는, 상 변화 물질용 접속 전극, 관련 상 변화 메모리 소자 및 관련 제조 방법을 제공하고자 하는 목적에 기초한다.

본 발명에 따라, 청구의 범위 제 1 항의 특징에 의해 접속 전극과 관련하여, 제 7 항의 특징에 의해 상 변화 메모리 소자와 관련하여, 또한 제 10 항의 수단에 의한 제조 방법과 관련하여 이 목적을 달성한다.

따라서, 본 발명에 따라, 접속 전극의 전극 물질은 적어도 상 변화 물질과의 접속 표면에 형성된 복수개의 절연 영역을 갖는다.

이 경우, 전극 물질은 바람직하게는 석판 인쇄에 의해 패턴화되는 반면, 절연 영역은 서브 석판 인쇄 수준으로 형성된다.

이 경우의 절연 영역은 바람직하게는 입자 같은 표면 단면을 갖고, SiO₂로 구성되는 반면, 전극 물질은 TiN을 포함한다.

상 변화 메모리 소자와 관련하여, 접속 전극은 유전체의 접촉 구멍 내에 바람직하게 형성되며, 상 변화 물질은 접촉 구멍 외부의 유전체 표면에 또는 접촉 구멍 내의 접속 전극 표면에만 형성된다.

상 변화 메모리 소자의 제조 방법과 관련하여, 보조 유전체의 표면에 복수개의 마스킹 소자를 형성시키는 것이 바람직하며, 이어 후속 단계에서 마스킹 소자에 의해 덮이지 않은 보조 유전체의 영역을 이방성으로 에칭백(etched back)시켜 복수개의 절연 영역을 형성시키고, 생성된 덮이지 않은 영역을 전극 물질로 충전시켜 접속 전극을 형성시킨다.

서브 석판 인쇄 수준으로 마스킹 소자를 형성시키는 것이 바람직하며, 이 경 우 특히 소위 LPCVD 공정을 이용하여 반도체 나노결정을 생성시키거나 또는 HSG 공정을 이용하여 HSG 입자(반구형 규소 입자)를 생성시킨다.

구체적으로는, ALD 공정에 의해 전체 표면에 걸쳐 TiN을 전극 물질로서 동형 침착시키고, 유전체와 절연 영역의 공통 표면으로부터 TiN을 제거한다.

다르게는, 접촉 구멍에서 소정의 깊이까지 접속 전극을 에칭백시킬 수 있고 이 홈에만 상 변화 물질을 형성시켜, 최대 집적 밀도를 갖는 자기-정렬 공정을 달성할 수도 있다.

본 발명의 다른 유리한 구성은 추가의 종속항에 그 특징이 기재된다.

본 발명은 예시적인 실시태양에 기초하고 첨부된 도면을 참조하여 아래 더욱 상세하게 기재된다.

도 2a 내지 도 2g는 예컨대 도 1에 도시된 상 변화 메모리 셀에 사용될 수 있는 바와 같은 상 변화 물질, 특히 상 변화 메모리 소자용 접속 전극을 제조하는 방법을 도시하는 단순화된 단면도 및 평면도이다.

도 2a에 따라, 먼저 유전체(2)를 담체 층(1) 상에 형성시키는데, 담체 층(1)은 바람직하게는 단결정 Si 반도체 기판을 포함하고, 유전체(2)는 다층 구조를 갖는다. 더욱 구체적으로(그러나, 예시적으로), SiO₂ 층을 담체 층(1) 또는 Si 반도체 기판의 표면에 열에 의해 제 1 절연 층(2A)으로서 침착 또는 형성시킨 후, 예를 들어 Si₃N₄로 이루어진 제 2 절연 층(2B)을 제 1 절연 층(2A)의 전체 표면에 걸쳐 침착시킨다. 이 이중 층의 이점은 후속 공정 단계에서 제 2 절연 층(2B)을 에칭 중단 층으로서 사용할 수 있다는 것이다.

원칙적으로는, 다른 절연 층, 특히 다른 층간 유전체를 유전체(2)로서 사용할 수도 있다. 같은 방식으로, 담체 층(1)은 또한 금속화 수준 또는 바람직하게는 전기 전도성 층을 형성할 수도 있다.

예컨대 도 1에 도시된 소스 영역(S) 같은 반도체 물질에 형성된 선택 소자로의 전기적 접속을 달성하기 위하여, 통상적인 석판 인쇄 공정에 의해 유전체(2)의 접촉 구멍 또는 제 1 및 제 2 절연 층(2A, 2B)을 형성시킨다. 접촉 구멍은 바람직하게는 크기(F)를 갖고, 이 때 F는 석판 인쇄에 의해 달성될 수 있는 최소 크기를 나타낸다. 접촉 구멍은 예를 들어 직사각형, 정사각형, 원형 또는 타원형 형상을 가질 수 있다. 표준 에칭 공정을 통상적으로 이용하여 이 접촉 구멍을 형성시키며, 더 이상의 상세한 내용은 아래에 기재되지 않는다.

도 2a에 따라, 이제 접속 소자(3)를 이 접촉 구멍 또는 유전체(2)의 개구 내에 형성시킨다. 예로써, 얇은 라이너 층을 접촉 구멍 또는 개구의 표면, 즉 절연 층(2A, 2B)의 측면 및 기부 영역에 침착시키고, 이어 이 라이너 층을 열에 의해 어닐링시킨다. 10nm/10nm의 층 두께를 갖는 Ti/TiN 이중 라이너 층을 균일한 층 두께로(즉, 동형으로) 침착시키고 소정 온도에서 어닐링시켜, 반도체 물질 또는 담체 층(1) 내로의 불순물의 외확산(outdiffusion)을 방지하는 신뢰성 있는 차단 층을 생성시키는 것이 바람직하다.

이 라이너 침착 후에는 전기 전도성 충전 층(3B)으로 개구 또는 접촉 구멍을 충전시키는데, 이는 바람직하게는 전체 표면에 걸쳐 텅스텐을 침착시킨 다음 개구 또는 접촉 구멍 내로 소정의 깊이(예컨대, 10nm)까지 에칭백시키는 것을 포함한다. 예를 들어 건식 에칭 공정에 의해, 특히 반응성 이온 에칭(RIE)에 의해 이러한 유형의 에칭백을 수행할 수 있다. 뿐만 아니라, 접촉 구멍의 측벽의 라이너 층(3A)을 이 상부 구역에서 제거하여 도 2a에 도시되어 있는 바와 같이 접촉 구멍 또는 개구에 홈(R)을 생성시킬 수도 있다. 라이너 층(3A)을 제거하는데 등방성 에칭 공정, 특히 습식-화학적 에칭 공정을 이용하는 것이 바람직하다. 그러나, 원칙적으로는, 건식-화학적 에칭 공정 및/또는 지향성 에칭 공정을 수행할 수도 있다. 원칙적으로, 홈(R)은 또한 접촉 구멍의 치수와 상이한 치수를 가질 수도 있으며, 이 경우 필요한 높은 전류 밀도를 달성하기 위하여, 홈이 석판 인쇄 공정에 의해 달성될 수 있는 최소 크기(F)를 갖는 것이 바람직하다.

이어, 도 2b에 도시되어 있는 바와 같이, 보조 유전체(HI)를 홈(R) 내로 도입한다. 이는 바람직하게는 CVD(화학적 증착) 공정에 의해 전체 표면에 걸쳐 SiO₂ 를 침착시킨 다음, 이를 유전체(2)의 표면 또는 제 2 절연 층(2B)의 표면까지 평탄화시킴을 포함한다. 따라서, 약 10nm의 홈(R)의 전형적인 깊이에서는, 10nm 이상의 두께를 갖는 SiO₂ 층을 침착시키고 평탄화시킨다. 따라서, 석판 인쇄에 의해 생성될 수 있는 현행 최소 크기(F=100nm)에서는, 홈(R)에 대해 1:10의 종횡비가 생성된다.

이어, 도 2c에 도시된 바와 같이, 서로 이격된 복수개의 마스킹 소자(K)를 적어도 보조 유전체(HI)의 표면에 생성시킨다. 이들 분리된 마스킹 소자(K)를 서 브 석판 인쇄 수준으로 형성시키거나 또는 이들의 크기가 서브 석판 인쇄 치수를 갖는 것이 바람직하며, 따라서 이들은 1 내지 15nm의 크기를 가져야 한다. 예를 들어, 유전체(2) 및 보조 유전체(HI)의 전체 표면에 걸쳐 5 내지 15nm 크기의 규소 입자를 형성시키는 소위 HSG(반구형 규소 입자) 공정이 이 유형의 마스킹 소자(K)를 생성시키는 것으로 공지되어 있다. 특히 DRAM의 제조로부터 공지된 저장 커패시터의 표면적을 증가시키기 위한 이 방법이 이미 매우 유용한 마스킹 소자(K)를 생성시킬 수 있으나, 소위 LPCVD 공정을 후속 이용하여 Si 나노결정을 생성시키는 것이 바람직하다. 이러한 유형의 공정은 예컨대 데 살보(De Salvo) 등의 문헌["How far will Silicon nanocrystals push the scaling limits of NVMs technologies?" IEDM 2003]에 공지되어 있다.

이 방법을 이용하여 1nm 내지 10nm의 크기를 갖는 마스킹 소자(K)로서 나노결정 또는 소위 나노도트(nanodot)를 생성시킬 수 있다. 이 경우, 이들 나노도트 또는 마스킹 소자(K)의 크기에 덧붙여, 표면 밀도를 매우 정확하게 설정하거나 변화시킬 수 있는데, 이는 궁극적인 유효 접속 전극 표면적의 정밀한 설정에 중요하다. 나노도트 또는 마스킹 소자(K)의 크기가 적어도 개구 또는 접촉 구멍의 크기보다 더 작은 크기 수준인 것이 바람직하다. 즉, 입자 형태의 마스킹 소자(K)는 1/10F 미만의 크기를 갖는다.

이어, 도 2d에 따라, 마스킹 소자(K)에 의해 덮이지 않은 보조 유전체(HI)의 영역을 충전 층(3B) 및 라이너 층(3A)의 접속 소자(3)만큼 이방성으로 에칭백시킬 수 있다. 이러한 방식으로, 서로 분리된("섬" 형태임) 복수개의 절연 영역(I)을 생성시킨다. Si₃O₄ 절연 층(2B)을 사용하기 때문에, 마스킹 소자(K)의 물질과 관련하여(즉, 규소와 관련하여) 또한 제 2 절연 층(2B)의 물질과 관련하여 선택되는 표준 에칭 공정을 이용하여, SiO₂로 바람직하게 구성되는 보조 유전체(HI)를 표적 에칭백시킬 수 있다. 원칙적으로는, 절연 영역의 형상이 영향을 받을 수 있도록 비-지향성 또는 부분-지향성 에칭을 수행할 수도 있다.

도 2e에 따라, 후속 단계에서 표면에 위치된 마스킹 소자(K)(나노도트 또는 HSG 입자)를 보조 유전체(HI)와 관련하여, 접속 소자(3)와 관련하여, 또한 제 2 절연 층(2B) 또는 유전체(2)와 관련하여 선택적으로 제거할 수 있다. 원칙적으로는, 이 유형의 습식-화학적 에칭 공정에 덧붙여 CMP(화학적 기계적 연마) 공정을 수행할 수 있다.

뿐만 아니라, 도 2e에 따라, 예컨대 이방성 에칭백으로 인해 덮이지 않은 절연 영역(I) 사이의 공간을 전극 물질(E)로 충전시켜 접속 전극(4)을 형성시킨다. 전극 물질(E)로서의 TiN을 바람직하게는 전체 표면에 걸쳐 동형으로, 특히 ALD(원자 층 침착) 공정에 의해 침착시킬 수 있으며, 최종적으로는 유전체(2)와 절연 영역(I)의 공통 표면으로부터 제거할 수 있다. 예를 들어 CMP 공정 같은 평탄화 공정에 의해 이 제거를 바람직하게 수행한다. 다시 한 번, 제 2 절연 층(2B) 및 절연 영역(I)의 물질과 관련하여서만 선택성이 요구된다.

도 2f는 도 2e에 도시된 제조 단계 후에 존재하는 접속 전극(4)의 단순화된 평면도이다. 따라서, 접속 전극(4)은 전극 물질(E)을 포함하며, 전극 물질의 기본 적인 형상은 바람직하게는 접촉 구멍에 의해 석판 인쇄에 의해 바람직하게 한정되며, 그 안에는 적어도 상 변화 물질로의 접속 표면에 복수개의 절연 영역(I)이 형성 또는 혼입되어 있다. 서브 석판 인쇄 수준으로 바람직하게 형성된 절연 영역(I)은, 따라서 전극 물질(E)의 "바다"에 복수개의 바람직하게는 분리된 섬을 생성시킨다. 이용된 서브 석판 인쇄 공정, 구체적으로는 HSG 공정 및 LPCVD-Si 나노결정 공정 때문에, 절연 영역(I)은 접속 표면에서 이들 제조 방법의 특징인 입자형 구조를 갖는다. 대조적으로, 도 2e에 도시된 바와 같이, 접속 표면과 관련된 단면에서 절연 영역은 지향성 에칭 공정으로부터 실질적으로 생성된 원통형 구조를 갖는다.

도 2e 및 도 2f에 따라, 절연 영역(I)이 접속 표면(O1)으로부터 반대쪽 주표면(O2)까지 연장되고 결과적으로는 "섬" 형태이지만, 이들은 또한 접속 표면(O1)에만 형성될 수 있으며, 따라서 전극 물질(E) 상에 "부유"할 수도 있다. 이 유형의 실시태양은, 예컨대 절연 물질이 마스킹 입자(K) 바로 아래에서만 제 위치에 유지되고 나머지는 제거되는 등방성 또는 부분 등방성 에칭 공정을 이용할 때 형성될 수 있다. 원칙적으로는, 모든 절연 영역(I) 또는 이들중 일부가 서로 접촉하여 절연 영역(I)의 "망상" 구조를 형성할 수도 있다.

도 2g에 따라, 적어도 접속 전극(4)의 표면에 상 변화 물질(5)을 형성시킨다. 예시적인 제 1 실시태양에 따라, ALD(원자 층 침착) 공정도 이용할 수 있으나, 예를 들어 PVD 또는 CVD 공정에 의해 Ge_xSb_yTe_z를 전체 표면에 걸쳐 침착시키는 것이 바람직하다. 최종적으로는, 접속 전극(4)으로부터 반대쪽에 놓이는 상 변화 물질(5)의 주표면에 접속 대전극(6)을 형성시킨다. 이 경우, 다시 한 번 PVD, CVD 또는 ALD 공정에 의해 TiN을 전체 표면에 걸쳐 침착시키는 것이 바람직하다.

예를 들어 도 1에 도시되어 있는 바와 같이 종래 기술에서와 동일한 방식으로 이 유형의 비휘발성 메모리 셀을 완성한다.

결과물은 높은 집적 밀도에서도 매우 낮은 전류 세기를 이용하여 필요한 주울 가열을 달성할 수 있는 동시에, 전류 경로의 공간 경계 설정에 의해 요구되는 스위칭 전류를 매우 정확하게 감소 및 설정할 수 있는 접속 전극(4), 관련 상 변화 메모리 소자, 및 관련 제조 방법이다.

접속 전극 단면적의 변화는 특히 LPCVD Si 나노결정 공정을 이용할 때 나노도트의 크기 및 밀도를 변화시킴으로써 매우 정확하게 설정될 수 있다. 나노도트의 무작위적인 분포로 인해, 접속 전극의 접촉 표면에 걸친 전류의 흐름이 매우 균일하게 분포됨으로써, 이용되는 석판 인쇄 및 나노도트 크기와 무관하게 공정의 측정가능성이 매우 높아진다.

도 3은 예시적인 제 2 실시태양에 따른 상 변화 메모리 소자의 단순화된 단면도이며, 동일한 참조 번호는 도 2a 내지 2g에 도시된 것과 동일하거나 유사한 층 및 소자를 일컬으며, 따라서 이들 층 및 소자는 다시 기재하지 않는다.

이 예시적인 제 2 실시태양에 따라, 도 2e에 도시된 단계를 수행하여, 접속 전극(4)의 상부 구역을 제거하거나 또는 SiO₂ 절연 영역(I) 및 TiN 전극 물질(E)을 접촉 구멍 내로 소정 깊이(이는 원래 접속 전극 높이의 약 1/2에 상응함)까지 에칭백시킨다. 이어, 상 변화 물질(5), 특히 Ge_xSb_yTe_z를 다시 한 번 ALD, CVD, PVD 공정에 의해 전체 표면에 걸쳐 침착시킨 후, 유전체(2) 또는 제 2 절연 층(2B)의 표면까지 평탄화시킨다.

마지막으로, 도 2g에 도시된 예시적인 제 1 실시태양에서와 같이, 바람직하게는 TiN으로부터 형성된 접속 대전극(6)을 전체 표면에 걸쳐 침착시킨다. 도 3에 따른 상 변화 물질(5)의 두께는 전형적으로 ≥10nm이어야 하고, 이 경우 접속 전극(4)은 마찬가지로 약 10nm의 두께를 갖는다. 예컨대 도 1에 도시된 바와 같은 표준 공정을 이용하여 상 변화 메모리 셀을 완성할 수 있다.

상 변화 물질로서 Ge_xSb_yTe_z에 기초하여 본 발명을 상기 기재하였다. 그러나, 본 발명은 이 특정 화합물로만 한정되지 않으며, 다른 상 변화 물질도 똑같이 포괄한다. 같은 방식으로, 추가적인 물질은 상기 기재된 물질로 제한되지 않으며, 다른 물질도 포함할 수 있다. 구체적으로, 유전체(2)는 다층 구조를 가질 필요가 없다.

뿐만 아니라, 본 발명은 담체 층(1)으로서 Si 반도체 기판으로 한정되지 않으며, 같은 방식으로 다른 담체 층, 구체적으로는 위에 위치되는 배선 층 상에 형성될 수도 있다.

본 발명에 따라, 높은 집적 밀도에서도 매우 낮은 전기 세기를 이용하여 필요한 주울 가열을 달성할 수 있는 동시에 전류 경로의 공간 경계 설정에 의해 요구되는 스위칭 전류를 매우 정확하게 감소 및 설정할 수 있는 접속 전극 및 상 변화 메모리 소자가 가능해진다.

Claims

하나 이상의 상 변화 물질용 접속 표면(O1)을 갖는, 전기 전도성 전극 물질(E)을 갖는 상 변화 물질용 접속 전극으로서,

접촉 표면의 전체적인 크기를 감소시키기 위하여 전극 물질(E) 내에 또는 적어도 그의 접속 표면(O1)에 복수개의 절연 영역(I)이 형성된 접속 전극.
제 1 항에 있어서,

절연 영역(I)을 서브 석판 인쇄(sublithographically)로 패턴화시키고, 전극 물질(E)을 절연 영역(I) 사이에 밀착 형성시킨 접속 전극.
제 1 항에 있어서,

절연 영역(I)이 접속 표면(O1)으로부터 반대쪽 주표면(O2)까지 연장된 접속 전극.
제 1 항에 있어서,

절연 영역(I)이 접속 표면(O1)에서 낟알 모양의(grain-like) 구조를 갖는 접속 전극.
제 3 항에 있어서,

절연 영역(I)이 접속 표면(O1)의 단면에서 원통형 구조를 갖는 접속 전극.
제 1 항에 있어서,

절연 영역(I)이 SiO₂를 포함하고, 전극 물질(E)이 TiN을 포함하는 접속 전극.
담체 층(1);

담체 층(1)과 전기적으로 접속된 접속 소자(3);

접속 소자(3)에 전기적으로 접속된, 접속 표면(O1)과 반대쪽 주표면(O2)을 갖는 접속 전극(4);

접속 표면(O1)에 형성된 상 변화 물질(5); 및

접속 전극(4) 반대쪽에서 상 변화 물질(5) 상에 형성된 접속 대전극(6)을 포함하되,

접속 전극(4) 또는 접속 대전극(6), 또는 접속 전극(4) 및 접속 대전극(6)이 제 1 항 내지 제 6 항중 어느 한 항에 기재된 바와 같이 형성된,

상 변화 메모리 소자.
제 7 항에 있어서,

접속 소자(3) 및 접속 전극(4)이 유전체(2)의 접촉 구멍 내에 형성되고,

상 변화 물질(5)이 유전체(2)와 접속 전극(4)의 공통 표면에 형성된 상 변화 메모리 소자.
제 7 항에 있어서,

접속 소자(3), 접속 전극(4) 및 상 변화 물질(5)이 유전체(2)의 접촉 구멍 내에 형성되고,

접속 대전극(6)이 유전체(2)와 상 변화 물질(5)의 공통 표면에 형성된 상 변화 메모리 소자.
a) 담체 층(1) 상에 유전체(2)를 형성시키는 단계;

b) 유전체(2)에 담체 층(1)까지 개구를 형성시키는 단계;

c) 개구에 접속 소자(3)를 형성시키는 단계;

d) 접속 소자(3)의 영역에 홈(R)을 형성시키는 단계;

e) 보조 유전체(HI)로 홈(R)을 충전시키는 단계;

f) 적어도 보조 유전체(HI)의 표면에 복수개의 마스킹 소자(K)를 형성시키는 단계;

g) 마스킹 소자(K)로 덮이지 않은 보조 유전체(HI)의 영역을 접속 소자(3)까지 이방성으로 에칭백(etching back)시켜, 복수개의 절연 영역(I)을 형성시키는 단계;

h) 절연 영역(I) 사이에 놓인 영역을 전극 물질(E)로 충전시켜, 접속 전극(4)을 형성시키는 단계;

i) 적어도 접속 전극(4)의 표면에 상 변화 물질(5)을 형성시키는 단계; 및

j) 상 변화 물질(5)의 반대쪽 주표면에 접속 대전극(6)을 형성시키는 단계를 포함하는,

상 변화 메모리 소자를 제조하는 방법.
제 10 항에 있어서,

단계 a)의 상기 유전체(2)가 제 1 절연층(2A) 및 제 2 절연층(2B)을 포함하고, 상기 제 1 절연 층(2A)을 담체 층(1) 상에 침착시키고, 상기 제 2 절연 층(2B)을 제 1 절연 층(2A) 상에 침착시키는 방법.
제 10 항 또는 제 11 항에 있어서,

단계 b)에서, 석판 인쇄 공정에 의해 접촉 구멍을 개구로서 형성시키는 방법.
제 10 항 또는 제 11 항에 있어서,

단계 c)에서, 전기 전도성 라이너(3A)를 개구의 표면에 침착시키고 어닐링시킨 다음, 전기 전도성 충전 층(3B)을 그 위에 침착시키는 방법.
제 10 항 또는 제 11 항에 있어서,

단계 d)에서, 접속 소자(3)를 개구에서 에칭백시키는 방법.
제 10 항 또는 제 11 항에 있어서,

단계 e)에서, SiO₂를 전체 표면에 걸쳐 침착시키고 평탄화시키는 방법.
제 10 항 또는 제 11 항에 있어서,

단계 f)에서, 마스킹 소자(K)를 서브 석판 인쇄로 형성시키는 방법.
제 16 항에 있어서,

마스킹 소자(K)로서 나노결정을 LPCVD 공정에 의해 전체 표면에 걸쳐 침착시키는 방법.
제 16 항에 있어서,

마스킹 소자(K)로서 HSG 입자를 전체 표면에 걸쳐 침착시키는 방법.
제 10 항 또는 제 11 항에 있어서,

단계 h)에서, 전극 물질(E)을 전체 표면에 걸쳐 동형 침착시키고, 유전체(2)와 절연 영역(I)의 공통 표면으로부터 제거하는 방법.
제 10 항 또는 제 11 항에 있어서,

단계 i)에서, 상 변화 물질(5)을 PVD 또는 CVD 공정에 의해 전체 표면에 걸쳐 침착시키는 방법.
제 10 항 또는 제 11 항에 있어서,

단계 i)에서, 접속 전극(4)을 소정 깊이까지 에칭백시키고, 상 변화 물질(5)을 PVD 또는 CVD 공정에 의해 전체 표면에 걸쳐 침착시키며, 평탄화를 수행하는 방법.
제 10 항 또는 제 11 항에 있어서,

단계 j)에서, 접속 대전극(6)을 전체 표면에 걸쳐 침착시키는 방법.
제 11 항에 있어서,

제 1 절연 층(2A)이 SiO₂이고, 담체 층(1)이 Si 기판이고, 제 2 절연 층(2B)이 Si₃N₄인 방법.
제 13 항에 있어서,

전기 전도성 라이너(3A)가 Ti/TiN이고, 전기 전도성 충전 층(3B)이 W인 방법.
제 17 항에 있어서,

나노결정이 Si 나노결정인 방법.
제 19 항에 있어서,

전극 물질(E)이 TiN이고, 이를 ALD 공정에 의해 동형 침착시키는 방법.
제 20 항에 있어서,

상 변화 물질(5)이 Ge_xSb_yTe_z인 방법.
제 21 항에 있어서,

상 변화 물질(5)이 Ge_xSb_yTe_z인 방법.
제 22 항에 있어서,

접속 대전극(6)이 TiN인 방법.