[go: up one dir, main page]

JP5135797B2 - スイッチング素子、スイッチング素子の製造方法、書き換え可能な論理集積回路、およびメモリ素子 - Google Patents

スイッチング素子、スイッチング素子の製造方法、書き換え可能な論理集積回路、およびメモリ素子 Download PDF

Info

Publication number
JP5135797B2
JP5135797B2 JP2006550722A JP2006550722A JP5135797B2 JP 5135797 B2 JP5135797 B2 JP 5135797B2 JP 2006550722 A JP2006550722 A JP 2006550722A JP 2006550722 A JP2006550722 A JP 2006550722A JP 5135797 B2 JP5135797 B2 JP 5135797B2
Authority
JP
Japan
Prior art keywords
electrode
switching element
ion conductive
conductive layer
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006550722A
Other languages
English (en)
Other versions
JPWO2006070683A1 (ja
Inventor
利司 阪本
久雄 川浦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2006550722A priority Critical patent/JP5135797B2/ja
Publication of JPWO2006070683A1 publication Critical patent/JPWO2006070683A1/ja
Application granted granted Critical
Publication of JP5135797B2 publication Critical patent/JP5135797B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/041—Modification of switching materials after formation, e.g. doping
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/253—Multistable switching devices, e.g. memristors having three or more electrodes, e.g. transistor-like devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/828—Current flow limiting means within the switching material region, e.g. constrictions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8416—Electrodes adapted for supplying ionic species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/50—Resistive cell structure aspects
    • G11C2213/56—Structure including two electrodes, a memory active layer and a so called passive or source or reservoir layer which is NOT an electrode, wherein the passive or source or reservoir layer is a source of ions which migrate afterwards in the memory active layer to be only trapped there, to form conductive filaments there or to react with the material of the memory active layer in redox way
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49105—Switch making

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

本発明は、電気化学反応を利用したスイッチング素子およびその製造方法、書き換え可能な論理集積回路、ならびにメモリ素子に関する。
特殊用途向けＬＳＩ（ＡＳＩＣ：Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）は、基本的な論理回路となるロジックセルが複数設けられ、ユーザの仕様に合わせて動作させるロジックセルが選択される。製造過程の配線パターニング段階でロジックセルが決定される従来型ＡＳＩＣと、製品出荷後にユーザ側でロジックセルが決定されるプログラマブルロジック（書き換え可能な論理集積回路）とがある。従来型ＡＳＩＣでは、量産化により製品単価が安くなるというメリットがある反面、開発コストが高くなり、開発期間が長くなるというデメリットがある。一方、プログラマブルロジックの場合には、従来型ASICに比べて製品単価が高く、動作速度が遅く、消費電力が増えるものの、開発コストが安く開発期間が短いというメリットがある。そして、プログラマブルロジックの製品単価をより安くし、高速動作化、低消費電力化するためには、プログラム用ロジックセルを選択するためのスイッチング素子をより小さくするとともに、動作性能を向上させるための開発が行われている。
プログラマブルロジックには、複数のロジックセルが設けられ、各ロジックセルには上記スイッチング素子が信号線との間に接続されている。このスイッチング素子に、特表２００２−５３６８４０号公報（以下、特許文献１と称する）に開示されたプログラマブルデバイスを適用することが考えられる。
プログラマブルロジックの装置の性能を示すものの１つに消費電力がある。装置の消費電力を小さくするには、装置内に複数設けられたスイッチのオフ時の電流を低減することが重要である。
特許文献１に開示された２端子のスイッチング素子では、硫化銅のような比較的電気伝導度の高いイオン伝導層が用いられていると、動作電圧のロジック信号が一方の電極に入力されたとき、オフ状態であってもイオン伝導層を介して微小な電流が他方の電極との間に流れてしまう。これがスイッチング素子のリーク電流となる。従来のスイッチング素子では、リーク電流が充分に小さいとは言えず、よりリーク電流の小さいスイッチング素子が求められている。１つのスイッチング素子のリーク電流を、動作電圧のロジック信号が入力されたときで１０ｎＡ以下にするのが望ましいとされている。
本発明は上述したような従来の技術が有する問題点を解決するためになされたものであり、オフ状態のリーク電流を低減したスイッチング素子およびその製造方法と、そのスイッチング素子を用いた書き換え可能な論理集積回路およびメモリ素子を提供することを目的とする。
上記目的を達成するための本発明のスイッチング素子は、金属イオンが伝導可能なイオン伝導層を備えたスイッチング素子であって、イオン伝導層に接するように設けられた第１電極および第２電極と、イオン伝導層に接して設けられ、金属イオンを供給可能な第３電極と、第１電極と第２電極の間に設けられ、開口部が形成された絶縁層とを有し、第１電極が開口部を介してイオン伝導層と接しており、第１電極のイオン伝導層に接する面積が第２電極のイオン伝導層に接する面積よりも小さい構成である。
本発明では、第１電極のイオン伝導層に接する面積が第２電極のイオン伝導層に接する面積よりも小さいため、スイッチング素子のオフ状態のとき第１電極と第２電極間に流れるリーク電流がより低減する。したがって、本発明のスイッチング素子では、電気伝導度の高いイオン伝導層を用いてもオフ状態のときに電極間に流れるリーク電流を従来よりも低減することができる。
図１は実施形態１の２端子スイッチの一構成例を示す断面模式図である。 図２は本実施例の２端子スイッチの一構成例を示す断面模式図である。 図３は本実施例の２端子スイッチにおける電圧と電流との関係を示すグラフである。 図４Ａは本実施例の２端子スイッチの製造方法を示す断面模式図である。 図４Ｂは本実施例の２端子スイッチの製造方法を示す断面模式図である。 図４Ｃは本実施例の２端子スイッチの製造方法を示す断面模式図である。 図５は実施形態２の３端子スイッチの一構成例を示す断面模式図である。 図６は本実施例の３端子スイッチの一構成例を示す断面模式図である。 図７は他の実施例における３端子スイッチの一構成例を示す断面模式図である。 図８は実施形態２のスイッチを用いたプログラマブルロジックの一構成例を示す模式図である。 図９は実施形態１のスイッチを用いたプログラマブルロジックの一構成例を示す模式図である。 図１０は実施形態２のスイッチを用いたメモリ素子の一構成例を示す回路模式図である。 図１１は実施形態１のスイッチを用いたメモリ素子の一構成例を示す回路模式図である。
符号の説明
１１、１２、２１、２６ 第１電極
１３、１４、３１、３２ 第２電極
３４、３５ 第３電極
４０、４２ イオン伝導層
本発明のスイッチング素子は、オン状態における電極間の電流の通り道を極力小さくするとともに、オフ状態のリーク電流を低減するための絶縁層を設けたものである。
（実施形態１）
本実施形態の２端子スイッチの構成について説明する。
図１は本実施形態の２端子スイッチの一構成例を示す断面模式図である。
図１に示すように、２端子スイッチは、第１電極１１と、第１電極１１と接して設けられたイオン伝導層４０と、イオン伝導層４０に接して設けられた第２電極１３とを有する。イオン伝導層４０は金属イオンを伝導するための媒体となる。第１電極１１とイオン伝導層４０は、絶縁層５０に設けられた電流の通り道となる開口部６０で接続されている。開口部６０は絶縁層５０において耐圧性の低い部位に絶縁破壊によって形成される電流路である。この開口部６０は、少なくともオン状態のときに必要な電流が流れればよいため、極力小さい開口でよい。第１電極１１はこの開口部６０を介してイオン伝導層４０と接触しているので、第１電極１１のイオン伝導層４０に接触する面積は第２電極１３のイオン伝導層４０に接触する面積よりも小さい。開口部６０が円形とすると、開口部６０の直径を０．１μｍ以下にすることによって、プログラマブルロジックで許容されるオフ時のリーク電流である１０ｎＡ以下とすることができる。なお、開口部６０の形状は、円に限らず、楕円や多角形であってもよい。楕円の場合には長軸の長さが０．１μｍ以下であり、多角形の場合には対角線の最大値が０．１μｍ以下である。
この２端子スイッチの動作および製造方法について、実施例で詳細に説明する。
本実施例の２端子スイッチの構成について説明する。
図２は本実施例の２端子スイッチの一構成例を示す断面模式図である。
図２に示すように、２端子スイッチは、シリコン基板表面に形成された絶縁材料からなるシリコン酸化膜１００上に銅からなる第２電極１４、硫化銅からなるイオン伝導層４２、および酸化銅からなる第１絶縁層５２が設けられている。この第１絶縁層５２の上には直径０．２μｍの開口を有する第２絶縁層５４が形成され、第２絶縁層５４の上には白金からなる第１電極１２が形成されている。第１電極１２は第２絶縁層５４の開口を介して第１絶縁層５２と接触している。また、図２に示すように、本実施例では、第１絶縁層５２に開口部が形成され、第１電極１２から開口部を貫通してイオン伝導層４２中に達する金属デンドライト８０が形成されている。金属デンドライトによって、第１電極１２と第２電極１４が電気的に接続される。
次に、図２に示した２端子スイッチの動作について説明する。
電圧を印加する前の状態において、第１電極１２と第２電極１４は開口部を貫く銅の金属デンドライト８０を介して電気的に接続されている。２端子スイッチの初期状態がオン状態にある。２端子スイッチをオフさせるには、第２電極１４に対して第１電極１２に正の電圧を印加する。第１電極１２に印加された正電圧によって金属デンドライト８０は銅イオンとなってイオン伝導層４２に溶解し、溶解した銅イオンは第２電極表面に銅となって析出する。その結果、金属デンドライト８０の一部が電気的に切断され、２端子スイッチはオフ状態へ遷移する。なお、電気的接続が完全に切れる前の段階から第１電極１２および第２電極１４間の抵抗が大きくなったり、電極間容量が変化したりするなど電気特性が変化し、最終的に電気的接続が切れる。
一方、２端子スイッチがオフ状態にあるとき、負の電圧を第１電極１２に印加すると、第２電極１４は銅イオンをイオン伝導層４２に供給する。また、金属デンドライト８０の電気的に切断された部分にイオン伝導層４２からの銅イオンが銅になって析出する。そして、金属デンドライト８０が第１電極１２と第２電極１４を接続し、２端子スイッチはオン状態へ遷移する。
なお、以下では、スイッチをオン状態からオフ状態、またはオフ状態からオン状態に遷移するための電圧をスイッチング電圧と称する。
次に、本実施例の２端子スイッチの動作特性を従来の場合と比較した結果について説明する。
図３は第１電極に印加する電圧と電流との関係を示すグラフである。横軸が第１電極に印加する電圧を示し、縦軸が電極間に流れる電流を示す。従来の２端子スイッチの動作特性を黒丸で示し、本実施例の２端子スイッチの動作特性を白丸で示す。
図３に示すように、第１電極に正の電圧を印加することにより、２端子スイッチはオン状態からオフ状態へ遷移する。本実施例の２端子スイッチでは、オン／オフ比が１桁以上得られている。従来の２端子スイッチと本実施例の２端子スイッチとで、オフ状態の電流を比較すると、本実施例の２端子スイッチは従来の場合に比べて１桁程度小さい。
図３に示す結果から、酸化銅による第１絶縁層を設けた方が従来よりもオフ電流が１桁小さくなり、リーク電流が低減していることがわかる。
次に、図２に示した２端子スイッチの製造方法について説明する。
図４Ａから図４Ｃは２端子スイッチの製造方法を示す断面模式図である。
図４Ａに示すように、シリコン基板の表面に膜厚３００ｎｍのシリコン酸化膜１００を形成する。従来技術のリソグラフィー技術でシリコン酸化膜１００上の第２電極１４を形成しない部位にレジストパターンを形成する。続いて、その上から真空蒸着法で膜厚１００ｎｍの銅を形成した後、リフトオフ技術によりレジストパターンをリフトオフして銅の残った部分を第２電極１４として形成する。
続いて、第２電極１４の上面および側面を覆うようにイオン伝導層４２となる硫化銅をレーザーアブレーション法で膜厚４０ｎｍ形成する。その後、酸素プラズマアッシング法により硫化銅の表面を酸化して第１絶縁層５２となる酸化銅を形成する。アッシング時間は１分間であった。このアッシングにより形成される酸化銅の膜厚は数ナノメートル程度であると推察する。
さらに、図４Ｂに示すように、第１絶縁層５２上にスピンコートにより第２絶縁層５４となるカリックスアレーンを膜厚１２０ｎｍ塗布し、リソグラフィー技術により第２絶縁層５４に直径０．２μｍの開口を有するパターンを形成する。その際、第２電極１４上に位置するパターン内に開口を形成する。その後、レジストパターンの形成、真空蒸着、およびリフトオフを順次行い、膜厚４０ｎｍの白金を形成し、第１電極１２とする。
次に、金属デンドライトの形成方法について説明する。
第１電極１２を形成した後、第２電極１４を接地し、第１電極１２に−１Ｖ程度の電圧を印加する。第１電極１２に電圧を印加することによって第１電極１２が接触する第１絶縁層５２の一部が破壊され、第１電極１２とイオン伝導層４２とをつなぐ開口部６０が形成される（図４Ｃ）。さらに、第１電極１２から第２電極１４にかけて銅の金属デンドライト８０が成長し、図２に示したように両電極間が電気的に接続される。
なお、第２絶縁層５４の開口をリソグラフィー技術とドライエッチング技術で形成してもよい。
本実施形態の２端子スイッチは、上述したように、オン状態のときに開口部と金属デンドライトを介して電極間に流れる電流を充分に確保するとともに、第１電極とイオン伝導層との間に第２絶縁層を設けることで第１電極がイオン伝導層に接触する面積を極力小さくし、オフ状態のときに電極間に流れるリーク電流を低減できる。
（実施形態２）
本実施形態の３端子スイッチの構成について説明する。
図５は本実施形態の３端子スイッチの一構成例を示す断面模式図である。
図５に示すように、３端子スイッチは、第１電極２１と、第１電極２１と接して設けられたイオン伝導層４０と、イオン伝導層４０に接して設けられた第２電極３１および第３電極３５とを有する。第２電極３１と第３電極３５間の距離は０．２μｍであり、第２電極３１と第３電極３５はその距離だけ離れて配置されている。第１電極２１とイオン伝導層４０は、絶縁層５０に設けられた電流の通り道となる開口部６０で接している。開口部６０はイオン伝導層４０を挟んで第２電極と対向する位置に設けられている。この開口部６０は、実施形態１と同様に、少なくともオン状態のときに必要な電流が流れればよいため、極力小さい開口でよい。開口部６０が円形とすると、開口部６０の直径を０．２μｍ以下にすることによって、プログラマブルロジックで許容されるオフ時のリーク電流である１０ｎＡ以下とすることができる。なお、開口部６０の形状は、実施形態１と同様に、円に限らず、楕円や多角形であってもよい。第１電極２１はこの開口部６０を介してイオン伝導層４０と接触しているので、第１電極２１のイオン伝導層４０に接触する面積は第２電極３１のイオン伝導層４０に接触する面積よりも小さい。
この３端子スイッチの動作および製造方法について、実施例で詳細に説明する。
本実施例の３端子スイッチの構成について説明する。
図６は本実施例の３端子スイッチの一構成例を示す断面模式図である。
図６に示すように、３端子スイッチは、シリコン基板表面に形成されたシリコン酸化膜１００上に銅からなる第２電極３２と第３電極３４が設けられている。第２電極３２と第３電極３４間の距離は０．２μｍであり、第２電極３２と第３電極３４はその距離だけ離れて配置されている。第２電極３２および第３電極３４の上面および側面を覆うようにして硫化銅からなるイオン伝導層４２が設けられている。イオン伝導層４２の上には、酸化銅からなる第１絶縁層５２が設けられ、第１絶縁層５２の上には直径が０．２μｍの開口を有する第２絶縁層５６が形成されている。この開口は第１絶縁層５２およびイオン伝導層４２を挟んで第２電極３２と対向する位置に設けられている。第２絶縁層５６の上に白金からなる第１電極２６が形成されている。第１電極２６は第２絶縁層５６の開口を介して第１絶縁層５２と接触している。
また、図６に示すように、本実施例では、第１絶縁層５２に開口部６０が形成され、第１電極２６から開口部６０を貫通してイオン伝導層４２中に達する金属デンドライト８２が形成されている。
次に、図６に示した３端子スイッチの動作について説明する。
電圧を印加する前の状態において、第１電極２６と第２電極３２は開口部６０を貫く銅の金属デンドライト８２を介して電気的に接続されている。３端子スイッチの初期状態がオン状態にある。３端子スイッチをオフさせるには、電位を等しくした第１電極２６および第２電極３２に対して第３電極３４に負の電圧を印加する。第３電極３４の負電圧によって金属デンドライト８２の銅は銅イオンとなってイオン伝導層４２に溶解し、溶解した銅イオンは第３電極表面に銅となって析出する。その結果、金属デンドライト８２の一部が電気的に切断され、３端子スイッチはオフ状態へ遷移する。
一方、３端子スイッチがオフ状態にあるとき、正の電圧を第３電極３４に印加すると、第３電極３４は銅イオンをイオン伝導層４２に供給する。また、金属デンドライト８２の電気的に切断された部分にイオン伝導層４２からの銅イオンが銅になって析出する。そして、金属デンドライト８２が第１電極２６と第２電極３２を接続し、３端子スイッチはオン状態へ遷移する。
次に、図６に示した３端子スイッチの製造方法について説明する。なお、第２電極３２が形成される部位から第１電極２６までの構成における製造過程は図４Ａから図４Ｂに示したものと同様になる。
シリコン基板の表面に膜厚３００ｎｍのシリコン酸化膜１００を形成する。従来技術のリソグラフィー技術でシリコン酸化膜１００上の第２電極３２および第３電極３４を形成しない部位にレジストパターンを形成する。続いて、その上からめっき法で膜厚１００ｎｍの銅を形成した後、リフトオフ技術によりレジストパターンをリフトオフして銅の残った部分を第２電極３２と第３電極３４として形成する。このとき、第２電極３２と第３電極３４間の距離の０．２μｍはリソグラフィー技術のレジストパターンの寸法で設定される。
続いて、第２電極３２および第３電極３４の上面および側面を覆うようにしてイオン伝導層４２となる硫化銅をレーザーアブレーション法で膜厚４０ｎｍ形成する。その後、酸素プラズマアッシング法により硫化銅の表面を酸化して第１絶縁層５２となる酸化銅を形成する。アッシング時間は１分間で、酸化銅の膜厚は数ナノメートル程度であると推察する。
さらに、第１絶縁層５２上にスピンコートにより第２絶縁層５６となるカリックスアレーンを膜厚１２０ｎｍ塗布し、リソグラフィー技術により第２絶縁層５６に直径０．２μｍの開口部６０を有するパターンを形成する。その際、第２絶縁層５６の第２電極３２上に位置する部位に開口部６０を形成する。その後、レジストパターンの形成、真空蒸着、およびリフトオフと順次行い、膜厚４０ｎｍの白金を形成し、第１電極２６とする。
次に、金属デンドライトの形成方法について説明する。
第２電極３２および第３電極３４を接地して第１電極２６に−１Ｖ程度の電圧を印加する。第１電極２６に電圧を印加することによって第１電極２６が接触する第１絶縁層５２の一部が破壊され、第１電極２６とイオン伝導層５２とをつなぐ開口部６０が形成される。さらに、第１電極２６から第２電極３２にかけて銅の金属デンドライト８２が成長し、両電極間が電気的に接続される。
本実施例の３端子スイッチは、上述したように、オン状態のときに開口部と金属デンドライトを介して第１電極と第２電極間とに流れる電流を充分に確保するとともに、第１電極とイオン伝導層との間に第２絶縁層を設けることで第１電極がイオン伝導層に接触する面積を極力小さくし、オフ状態のときに第１電極と第２電極との間に流れるリーク電流を低減できる。
本実施例は、第１絶縁層に開口部を形成しない構成である。
図７は本実施例の３端子スイッチの一構成例を示す断面模式図である。なお、実施例２と同様な構成については同一の符号を付し、その詳細な説明を省略する。
本実施例では、図７に示すように、第１電極２６が第１絶縁層５２と接触する部位の第１絶縁層５２下のイオン伝導層４２中に金属デンドライト８４が形成されている。第２電極３２と第３電極３４間の距離は０．２μｍであり、第２電極３２と第３電極３４はその距離だけ離れて配置されている。第２絶縁層５６に設けられた開口の直径は０．２μｍである。
次に、図７に示した３端子スイッチの動作について説明する。
電圧を印加する前の状態において、第１絶縁層５２下の金属デンドライト８４が第２電極３２に接続されている。この状態が３端子スイッチのオン状態である。オン状態の第１電極２６と第２電極３２との間の抵抗は、金属デンドライト８４と第１絶縁層５２の抵抗の和になる。第１絶縁層５２は電子またはホールのトンネル電流が得られる程度に薄い必要がある。そのため１ｎｍから１００ｎｍ程度が望ましい。
３端子スイッチをオフさせるには、電位を等しくした第１電極２６および第２電極３２に対して第３電極３４に負の電圧を印加する。第３電極３４の負電圧によって金属デンドライト８４の銅は銅イオンとなってイオン伝導層４２に溶解し、溶解した銅イオンは第３電極表面に銅となって析出する。その結果、金属デンドライト８４の一部が切断され、３端子スイッチはオフ状態へ遷移する。
一方、３端子スイッチがオフ状態にあるとき、正の電圧を第３電極３４に印加すると、第３電極３４は銅イオンをイオン伝導層４２に供給する。また、金属デンドライト８４の切断された部分にイオン伝導層４２からの銅イオンが銅になって析出する。そして、３端子スイッチは上述のオン状態へ遷移する。
次に、図７に示した３端子スイッチの製造方法について説明する。なお、実施例２と同様な工程についてはその詳細な説明を省略する。
実施例２と同様にして、シリコン基板表面に形成されたシリコン酸化膜１００上に第２電極３２、第３電極３４、第１絶縁層５２、第２絶縁層５６および第１電極２６を形成する。続いて、金属デンドライトの形成方法について説明する。
第２電極３２および第３電極３４を接地して第１電極２６に−０．５Ｖ程度の負の電圧を印加する。第１電極２６に電圧を印加することによって第１電極２６の第１絶縁層５２に接触した部位から第１絶縁層５２を介してイオン伝導層４２にトンネル電流が流れる。第１電極２６が接触する部位の第１絶縁層５２下から第２電極３２へのイオン伝導層４２中に銅が析出し、図７に示したような金属デンドライト８４が形成される。
本実施例の３端子スイッチは、オフ状態のときに第２絶縁層で第１電極と第２電極間に流れるリーク電流を低減するとともに、金属デンドライトを介して第１電極と第２電極との間に流れるリーク電流を第１絶縁層で小さくすることができる。なお、本実施例を２端子スイッチに適用してもよい。
なお、本発明のスイッチング素子において、イオン伝導層４０、４２に金属イオンを供給しない電極（第１の電極と、一部の第２の電極）を構成する材料としては、白金だけではなく、高融点金属（Ｗ、Ｔａ、Ｔｉ、Ｍｏ）、シリサイド（チタンシリサイド、コバルトシリサイド、モリブデンシリサイド）などでもよい。また、イオン伝導層４０、４２に金属イオンを供給する電極（第３の電極と、一部の第２の電極）を構成する金属としては、銅だけではなく、Ａｇ、Ｐｂなどでもよい。さらに、イオン伝導層４０、４２を構成するイオン伝導体としては、硫化銅だけではなく、カルコゲン元素（Ｏ、Ｓ、Ｓｅ、Ｔｅ）と金属の化合物、シリコンを含む絶縁物（酸化シリコン、窒化シリコン、酸窒化シリコン）、ペロブスカイト型酸化物（ＡＢＯ３、Ａ：Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｂ：Ｔｉ）などでもよい。
（実施形態３）
本実施形態は、実施形態２のスイッチング素子をプログラマブルロジックに適用したものである。
図８はプログラマブルロジックの一構成例を示す模式図である。
図８に示すように、プログラマブルロジック９０は、２次元配列状に配置された多数のロジックセル９２と、ロジックセル間を接続するための配線、配線間の接続・非接続を切り替えるための多数のスイッチ９４から構成される。２端子スイッチの接続状態（接続・非接続）を変えることにより、ロジックセル間の配線の構成、ロジックセルの機能等を設定し、仕様に合わせた論理集積回路を得ることが可能となる。
スイッチは、ドレイン電極Ｄ、ソース電極Ｓ、およびゲート電極Ｇからなるトランジスタ素子である。上記実施例の３端子スイッチをスイッチに適用することで、第１電極がドレイン電極Ｄに相当し、第２電極がソース電極Ｓに相当し、第３電極がゲート電極Ｇに相当する。そして、図８に示すようにソース電極Ｓがロジックセル９２に接続され、ドレイン電極Ｄがプログラマブルロジック９０内の信号線９６に接続されている。
オン状態に設定された３端子スイッチは、ソース電極Ｓとドレイン電極Ｄが電気的に接続された状態を維持する。そして、ロジック信号が信号線９６を介してドレイン電極Ｄに到達すると、ソース電極Ｓを経由してロジックセル９２に入る。その反対に、オフ状態に設定された３端子スイッチは、ソース電極Ｓとドレイン電極Ｄが電気的に接続が切れた状態を維持する。この場合、ロジック信号は、信号線９６を介してドレイン電極Ｄに到達しても、ソース電極Ｓに接続されたロジックセル９２に入ることはできない。このようにして、プログラマブルロジック９０では、ユーザによりロジックセル同士の接続状態を設定できる。
本発明の３端子スイッチをプログラマブルロジックのスイッチに用いることで、スイッチのオフ状態のリーク電流が低減し、プログラマブルロジック全体の消費電流が従来よりも小さくなる。
なお、実施形態１の２端子スイッチをプログラマブルロジックに適用した場合を図９に示す。図８に示したプログラマブルロジックと同様な構成については同一の符号を付している。図９に示すスイッチ９７に実施形態１の２端子スイッチを適用する。実施形態１で説明したように、スイッチ９７をオン状態またはオフ状態にすることで、ロジックセル９２との接続・非接続を設定できる。実施形態１の２端子スイッチをプログラマブルロジックのスイッチに適用することで、図８に示したプログラマブルロジックと同様の効果が得られる。
また、本実施形態では、本発明のスイッチング素子をロジックセルへの接続・非接続を切り替えるために用いたが、配線の切り替えやロジックセルの機能の切り替えのスイッチに適用することも可能である。このようにして、電子信号により回路構成を変更し、１つのチップで多くの機能を提供できるプログラマブルロジックとしては、例えば、ＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＤＲＰ（Ｄｙｎａｍｉｃａｌｌｙ Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ Ｐｒｏｃｅｓｓｏｒ）がある。
（実施形態４）
本実施形態は、実施形態２のスイッチング素子をメモリ素子に適用したものである。
図１０はメモリ素子の一構成例を示す模式図である。
図１０に示すように、メモリ素子は、情報を保持するためのスイッチング素子７１と、スイッチング素子７１の情報を読み出すためのトランジスタ素子７２とを有する。このスイッチング素子７１に上記実施例の３端子スイッチを適用する。スイッチング素子７１はドレイン電極、ソース電極およびゲート電極からなるトランジスタの構成と同様であり、それぞれの電極が上記実施例の３端子スイッチの第１電極、第２電極および第３電極のそれぞれに対応している。
トランジスタ素子７２は、ソース電極がビット線７３に接続され、ゲート電極がワード線７４に接続されている。スイッチング素子７１は、ソース電極がビット線７６に接続され、ゲート電極がワード線７５に接続されている。そして、スイッチング素子７１のドレイン電極はトランジスタ素子７２のドレイン電極に接続されている。
次に、メモリ素子への情報の書き込み方法について説明する。なお、保持する情報“１”と“０”のうち、スイッチング素子のオン状態を“１”とし、オフ状態を“０”とする。また、スイッチング素子のスイッチング電圧をＶｔとし、トランジスタ素子７２の動作電圧をＶＲとする。
メモリ素子に情報“１”を書き込む場合には、スイッチング素子７１のゲート電極に接続されたワード線７５に電圧Ｖｔを印加し、ソース電極に接続されたビット線７６の電圧を０Ｖにする。そして、ビット線７３に電圧（Ｖｔ／２）を印加する。スイッチング素子７１は、オン状態になり、情報“１”が書き込まれる。
メモリセ素子に情報“０”を書き込む場合には、スイッチング素子７１のゲート電極に接続されたワード線７５の電圧を０Ｖにして、ソース電極に接続されたビット線７６に電圧Ｖｔを印加する。そして、ビット線７３に電圧（Ｖｔ／２）を印加する。スイッチング素子７１は、オフ状態になり、情報“０”が書き込まれる。
次に、メモリ素子に保持された情報の読み出し方法について説明する。
ワード線７４に電圧ＶＲを印加してトランジスタ素子７２をオンさせ、ビット線７３とビット線７６との間の抵抗値を求める。この抵抗値はトランジスタ素子７２のオン抵抗とスイッチング素子７１との合成抵抗値となる。この合成抵抗値が測定できないほど大きい場合にはスイッチング素子７１がオフ状態と判定でき、メモリ素子に保持された情報が“０”であることがわかる。一方、合成抵抗値が所定の値より小さい場合にはスイッチング素子７１がオン状態と判定でき、メモリ素子に保持された情報が“１”であることがわかる。
本発明の３端子スイッチをメモリ素子の情報保持のためのスイッチング素子に用いることで、スイッチのオフ状態のリーク電流が低減する。そのため、メモリ素子がアレイ状に複数配置されたメモリデバイスに本実施形態のメモリ素子を用いれば、メモリデバイス全体の消費電流が従来よりも小さくなる。
なお、実施形態１の２端子スイッチをメモリ素子に適用した場合を図１１に示す。図１０に示したメモリ素子と同様な構成については同一の符号を付している。図１１に示すスイッチング素子７７に実施形態１の２端子スイッチを適用する。実施形態１で説明したように、スイッチング素子７７をオン状態またはオフ状態に設定することで、スイッチング素子７７に情報を保持させることが可能となる。実施形態１の２端子スイッチをメモリ素子に用いることで、図１０に示したメモリ素子と同様の効果が得られる。
また、本発明は上記実施例に限定されることなく、発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれることはいうまでもない。

Claims (7)

  1. 金属イオンが伝導可能なイオン伝導層を備えたスイッチング素子であって、
    前記イオン伝導層に接するように設けられた第１電極および第２電極と、
    前記イオン伝導層に接して設けられ、前記金属イオンを供給可能な第３電極と、
    前記第１電極と第２電極の間に設けられ、開口部が形成された絶縁層とを有し、
    前記第１電極が前記開口部を介して前記イオン伝導層と接しており、
    前記第１電極の前記イオン伝導層に接する面積が前記第２電極の該イオン伝導層に接する面積よりも小さい、スイッチング素子。
  2. 前記開口部の直径が０．１μｍ以下である、請求項１記載のスイッチング素子。
  3. 前記第１電極が前記イオン伝導層に接する部位と前記第２電極との間に前記金属イオンによる金属析出物が設けられた請求項１または２記載のスイッチング素子。
  4. 請求項１から３のいずれか１項記載のスイッチング素子をスイッチに用いた書き換え可能な論理集積回路。
  5. 請求項１から３のいずれか１項記載のスイッチング素子と、
    前記スイッチング素子がオン状態およびオフ状態のいずれの状態であるかを読み出すためのトランジスタ素子と、
    を有するメモリ素子。
  6. 第１電極および第２電極を有するスイッチング素子の製造方法であって、
    絶縁材料上に金属イオンを供給可能な前記第２電極を形成する工程と、
    前記第２電極を覆う、前記金属イオンを伝導するためのイオン伝導層を形成する工程と、
    前記イオン伝導層上に第１絶縁層を形成する工程と、
    開口を有する第２絶縁層を前記第１絶縁層上に形成する工程と、
    前記開口を埋め込む前記第１電極を形成する工程と、
    前記第２電極および前記第１電極の間に電圧を印加することで、該第１電極および該第２電極間の電流の通り道となる開口部を前記第１絶縁層に形成する工程と、
    を有するスイッチング素子の製造方法。
  7. 前記第２電極および前記第１電極の間に電圧を印加する工程において、
    該第２電極に対して該第１電極に負電圧を印加することで、前記開口部が形成された部位と前記第２電極との間に前記金属イオンによる金属析出物を形成する請求項６記載のスイッチング素子の製造方法。
JP2006550722A 2004-12-28 2005-12-22 スイッチング素子、スイッチング素子の製造方法、書き換え可能な論理集積回路、およびメモリ素子 Expired - Fee Related JP5135797B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006550722A JP5135797B2 (ja) 2004-12-28 2005-12-22 スイッチング素子、スイッチング素子の製造方法、書き換え可能な論理集積回路、およびメモリ素子

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2004378700 2004-12-28
JP2004378700 2004-12-28
PCT/JP2005/023579 WO2006070683A1 (ja) 2004-12-28 2005-12-22 スイッチング素子、スイッチング素子の製造方法、書き換え可能な論理集積回路、およびメモリ素子
JP2006550722A JP5135797B2 (ja) 2004-12-28 2005-12-22 スイッチング素子、スイッチング素子の製造方法、書き換え可能な論理集積回路、およびメモリ素子

Publications (2)

Publication Number Publication Date
JPWO2006070683A1 JPWO2006070683A1 (ja) 2008-06-12
JP5135797B2 true JP5135797B2 (ja) 2013-02-06

Family

ID=36614800

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006550722A Expired - Fee Related JP5135797B2 (ja) 2004-12-28 2005-12-22 スイッチング素子、スイッチング素子の製造方法、書き換え可能な論理集積回路、およびメモリ素子

Country Status (3)

Country Link
US (1) US7964867B2 (ja)
JP (1) JP5135797B2 (ja)
WO (1) WO2006070683A1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7829875B2 (en) * 2006-03-31 2010-11-09 Sandisk 3D Llc Nonvolatile rewritable memory cell comprising a resistivity-switching oxide or nitride and an antifuse
US8233308B2 (en) 2007-06-29 2012-07-31 Sandisk 3D Llc Memory cell that employs a selectively deposited reversible resistance-switching element and methods of forming the same
US7824956B2 (en) 2007-06-29 2010-11-02 Sandisk 3D Llc Memory cell that employs a selectively grown reversible resistance-switching element and methods of forming the same
WO2009066500A1 (ja) * 2007-11-21 2009-05-28 Nec Corporation 半導体装置のコンフィギュレーション方法
JP5783174B2 (ja) * 2010-06-16 2015-09-24 日本電気株式会社 半導体装置及びその動作方法
WO2013136798A1 (ja) * 2012-03-16 2013-09-19 日本電気株式会社 抵抗変化素子、その抵抗変化素子を有する半導体装置、その半導体装置の製造方法およびその抵抗変化素子を用いたプログラミング方法
FR3003401B1 (fr) * 2013-03-15 2016-12-09 Altis Semiconductor Snc Dispositif microelectronique a memoire programmable
WO2017106317A1 (en) * 2015-12-14 2017-06-22 Shih-Yuan Wang Resistive random-access memory with protected switching layer
KR101948638B1 (ko) * 2017-03-15 2019-02-15 고려대학교 산학협력단 단일 나노 공극 구조를 이용한 산화물 기반 저항 스위칭 메모리 소자 및 그 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5761115A (en) * 1996-05-30 1998-06-02 Axon Technologies Corporation Programmable metallization cell structure and method of making same
JP2001525606A (ja) * 1997-12-04 2001-12-11 アクソン テクノロジーズ コーポレイション プログラム可能なサブサーフェス集合メタライゼーション構造およびその作製方法
WO2003079463A2 (en) * 2002-03-15 2003-09-25 Axon Technologies Corporation Programmable structure, an array including the structure, and methods of forming the same
WO2003094227A1 (en) * 2002-04-30 2003-11-13 Japan Science And Technology Agency Solid electrolyte switching device, fpga using same, memory device, and method for manufacturing solid electrolyte switching device
JP2005166976A (ja) * 2003-12-03 2005-06-23 Sony Corp 記憶装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6635914B2 (en) * 2000-09-08 2003-10-21 Axon Technologies Corp. Microelectronic programmable device and methods of forming and programming the same
KR20010110433A (ko) 1999-02-11 2001-12-13 알란 엠. 포스칸져 프로그래머블 마이크로일렉트로닉 장치 및 그 형성방법과프로그래밍 방법
JP3593582B2 (ja) * 2001-09-19 2004-11-24 彰 土井 銀イオン含有イオン伝導体の電界誘導黒化現象を利用した記憶素子

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5761115A (en) * 1996-05-30 1998-06-02 Axon Technologies Corporation Programmable metallization cell structure and method of making same
JP2001525606A (ja) * 1997-12-04 2001-12-11 アクソン テクノロジーズ コーポレイション プログラム可能なサブサーフェス集合メタライゼーション構造およびその作製方法
WO2003079463A2 (en) * 2002-03-15 2003-09-25 Axon Technologies Corporation Programmable structure, an array including the structure, and methods of forming the same
WO2003094227A1 (en) * 2002-04-30 2003-11-13 Japan Science And Technology Agency Solid electrolyte switching device, fpga using same, memory device, and method for manufacturing solid electrolyte switching device
JP2005166976A (ja) * 2003-12-03 2005-06-23 Sony Corp 記憶装置

Also Published As

Publication number Publication date
US20080212259A1 (en) 2008-09-04
JPWO2006070683A1 (ja) 2008-06-12
US7964867B2 (en) 2011-06-21
WO2006070683A1 (ja) 2006-07-06

Similar Documents

Publication Publication Date Title
JP5066918B2 (ja) スイッチング素子、書き換え可能な論理集積回路、およびメモリ素子
JP5135798B2 (ja) スイッチング素子、スイッチング素子の駆動方法、書き換え可能な論理集積回路、およびメモリ素子
US7888228B2 (en) Method of manufacturing an integrated circuit, an integrated circuit, and a memory module
CN100511697C (zh) 存储单元结构
KR100676451B1 (ko) 고체 전해질 스위칭 소자와 그것을 이용한 ｆｐｇａ,메모리 소자, 및 고체 전해질 스위칭 소자의 제조 방법
US7101728B2 (en) Programmable structure including an oxide electrolyte and method of forming programmable structure
CN100448049C (zh) 使用固体电解质的电气元件和存储装置及其制造方法
JP2006319028A (ja) スイッチング素子、書き換え可能な論理集積回路、およびメモリ素子
US9245924B2 (en) Phase change memory element
JP6112106B2 (ja) 抵抗変化素子、その抵抗変化素子を有する半導体装置、その半導体装置の製造方法およびその抵抗変化素子を用いたプログラミング方法
US10312288B2 (en) Switching element, semiconductor device, and semiconductor device manufacturing method
CN106206937A (zh) 具有金属保护层的可变电阻式存储器及其制造方法
US7981760B2 (en) Method for manufacturing nonvolatile storage element and method for manufacturing nonvolatile storage device
JP5135797B2 (ja) スイッチング素子、スイッチング素子の製造方法、書き換え可能な論理集積回路、およびメモリ素子
JP2005509266A (ja) 分子電子デバイスを形成するための保護層
JP5417709B2 (ja) スイッチング素子、書き換え可能な論理集積回路、およびメモリ素子
JP5135796B2 (ja) スイッチング素子、および書き換え可能な論理集積回路
KR100473970B1 (ko) 메모리 소자 및 그 제조방법
JP2012216724A (ja) 抵抗記憶装置およびその書き込み方法
JP7165976B2 (ja) 抵抗変化素子、および抵抗変化素子の製造方法
WO2018123678A1 (ja) 抵抗変化素子と半導体装置および製造方法
KR100785032B1 (ko) 저항성 메모리 소자 및 그 제조방법
CN115084187A (zh) 半导体存储器元件及其制作方法
JP2006324425A (ja) 記憶素子の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081112

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120403

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120604

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120717

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120913

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121016

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121029

R150 Certificate of patent or registration of utility model

Ref document number: 5135797

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151122

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees