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KR101937851B1 - 반도체 집적 회로, 그 설계 방법 및 제조방법 - Google Patents

반도체 집적 회로, 그 설계 방법 및 제조방법 Download PDF

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KR101937851B1
KR101937851B1 KR1020120069473A KR20120069473A KR101937851B1 KR 101937851 B1 KR101937851 B1 KR 101937851B1 KR 1020120069473 A KR1020120069473 A KR 1020120069473A KR 20120069473 A KR20120069473 A KR 20120069473A KR 101937851 B1 KR101937851 B1 KR 101937851B1
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고필운
김규홍
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Abstract

본 발명의 기술적 사상은 도전 라인들, 특히 게이트 라인의 오버 헤드에 의해 발생하는 기생 커패시턴스를 최소화시킬 수 있는 반도체 집적 회로 설계 방법, 그리고 상기 설계 방법에 따른 반도체 집적회로 및 그 제조방법을 제공한다. 그 설계 방법은 설계하고자 하는 반도체 집적 회로에 대한 프리-시뮬레이션(pre-simulation)을 수행하는 단계; 상기 반도체 집적 회로에 대응하여 셀들과 배선들을 포함한 레이아웃을 디자인하는 단계; 상기 레이아웃 내에서 적어도 2개의 소자영역을 걸쳐서 연장하는 도전 라인을 상기 2개의 소자영역 사이에서 전기적으로 절단하는 절단 영역을, 배치 프로세스를 이용하여 자동으로 배치하는 단계; 및 상기 레이아웃에 기초하여 포스트-시뮬레이션(post-simulation)을 수행하는 단계;를 포함한다.

Description

반도체 집적 회로, 그 설계 방법 및 제조방법{Semiconductor integrated circuit, method of designing the same, and method of fabricating the same}
본 발명의 기술적 사상은 반도체 집적 회로에 관한 것으로, 특히 반도체 집적 회로에 대한 설계 방법, 그리고 상기 설계 방법에 따른 반도체 집적회로 및 그 제조방법에 관한 것이다.
반도체 소자는 동작에 필요한 여러 가지 회로들을 모듈(module) 형태로 제공하며, 이러한 모듈은 하나의 시스템을 구성하는 부분으로서 독립적인 기능을 갖는 단위가 된다. 반도체 소자를 제조하기 위해서는 먼저 설계자가 디자인 룰(design rule)에 의해 해당 반도체 칩(chip)의 성격에 맞게 회로 패턴들에 대한 레이아웃을 설계(design)하는 과정이 선행된다. 최근 디자인 룰의 감소에 따라, 반도체 집적 회로에 대한 레이아웃에서, 도전 라인, 특히 게이트 라인에 대한 설계가 매우 중요한 팩터로 대두되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 도전 라인들, 특히 게이트 라인의 오버 헤드에 의해 발생하는 기생 커패시턴스를 최소화시킬 수 있는 반도체 집적 회로 설계 방법, 그리고 상기 설계 방법에 따른 반도체 집적회로 및 그 제조방법을 제공하는 데에 있다.
또한, 추가적인 디자인 룰을 정의하거나 또는 추가적인 OPC 룰을 적용함이 없이 자동으로 게이트의 오버 헤드를 최소화할 수 있는 반도체 집적 회로 설계 방법을 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은 설계하고자 하는 반도체 집적 회로에 대한 프리-시뮬레이션(pre-simulation)을 수행하는 단계; 상기 반도체 집적 회로에 대응하여 셀들과 배선들을 포함한 레이아웃을 디자인하는 단계; 상기 레이아웃 내에서 적어도 2개의 소자영역을 걸쳐서 연장하는 도전 라인을 상기 2개의 소자영역 사이에서 전기적으로 절단하는 절단 영역을, 배치 프로세스를 이용하여 자동으로 배치하는 단계; 및 상기 레이아웃에 기초하여 포스트-시뮬레이션(post-simulation)을 수행하는 단계;를 포함하는 반도체 집적 회로 설계 방법을 제공한다.
본 발명의 일 실시예에 있어서, 상기 배치 프로세스는, 상기 2개의 소자영역 사이에서, 기설정된 제1 거리에 기초하여 상기 절단 영역을 상기 도전 라인을 따라 일 방향으로 이동시키는 이동 툴(move tool); 디자인 룰(Design Rule)에 기초하여 상기 절단 영역을 상기 일 방향에 반대로 이동시키는 역이동 툴(move-back tool); 상기 절단 영역의 폭을 확장시키는 확장 툴(extension tool); 및 상기 2개의 소자영역 사이에서 상기 절단 영역을 복사하여 2개로 배치하는 복사 툴(duplication tool); 중 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 이동 툴은 상기 절단 영역을 상기 2개의 소자영역 중 어느 하나의 소자영역과 상기 제1 거리만큼 이격되도록 하고, 상기 역이동 툴은 상기 절단 영역이 상기 2개의 소자영역 이외의 다른 소자영역 또는 다른 절단 영역과의 관계에서, 상기 디자인 룰을 유지하도록 할 수 있다.
본 발명의 일 실시예에 있어서, 상기 2개의 소자영역 사이에는 적어도 하나의 콘택 영역이 배치되고, 상기 절단 영역은 상기 적어도 하나의 콘택 영역 중 어느 하나의 콘택 영역과 상기 2개의 소자영역 중 어느 하나의 소자영역 사이, 또는 상기 적어도 하나의 콘택 영역 중 2개의 콘택 영역 사이에서 상기 배치 프로세스에 따라 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 절단 영역의 배치는, 상기 이동 툴에 의한 상기 절단 영역의 이동 후에, 상기 디자인 룰을 체크하여 상기 역이동 툴을 이용할지 판단하며, 상기 2개의 소자영역 사이의 거리를 입력받아 상기 확장 툴 또는 상기 복사 툴을 이용할지를 판단할 수 있다. 상기 역이동 툴을 이용하는 경우, 상기 디자인 룰을 체크하면서 기설정된 단위 스텝만큼씩 상기 절단 영역을 상기 일 방향에 반대로 이동시킬 수 있다.
본 발명의 일 실시예에 있어서, 상기 레이아웃은 상기 도전 라인에 평행하게 연장되는 적어도 하나의 타 도전 라인을 더 포함하고, 상기 절단 영역은 상기 도전 라인 및 타 도전 라인을 함께 절단하도록 배치되며, 상기 배치 프로세스는, 상기 도전 라인 및 타 도전 라인 각각에 대응하여 상기 절단 영역을 단위 절단 영역으로 분리하는 분할 툴(break tool)을 더 포함하고, 상기 단위 절단 영역들은 상기 이동 툴, 역이동 툴, 확장 툴 및 복사 툴 중 적어도 하나를 통해 상기 도전 라인 및 타 도전 라인 각각에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 레이아웃을 디자인하는 단계는, 상기 레이아웃에 대한 디자인 룰 체크(Design Rule Check: DRC)를 수행하는 단계; 및 상기 레이아웃과 회로도식 비교(Layout Versus Schematic: LVS)를 수행하는 단계;를 포함할 수 있다. 또한, 상기 레이아웃에 대하여 상기 DRC 및 LVS를 수행한 후에 상기 자동으로 배치하는 단계로 이행할 수 있다.
본 발명의 일 실시예에 있어서, 상기 자동으로 배치하는 단계에서 상기 이동 툴, 역 이동 툴, 확장 툴 및 복사 툴 중 적어도 하나를 수행한 후에, 상기 DRC를 수행하고, 상기 DRC를 통과하면 상기 절단 영역의 배치가 결정되며, 상기 절단 영역의 배치가 결정되면, 상기 포스트-시뮬레이션을 수행하는 단계로 이행하거나, 상기 LVS 수행 후에 상기 포스트-시뮬레이션을 수행하는 단계로 이행할 수 있다. 상기 DRC를 통과하지 못하면, 상기 역이동 툴을 이용하여 상기 절단 영역을 기설정된 단위 스텝만큼씩 이동시킨 후, 상기 DRC를 다시 수행할 수 있다.
본 발명의 일 실시예에 있어서, 상기 소자영역은 트랜지스터의 액티브 영역이고, 상기 도전 라인은 상기 액티브 영역을 걸쳐 연장되는 게이트 라인일 수 있다. 예컨대, 상기 트랜지스터는 FinFET이고, 상기 FinFET은 소스, 드레인 및 채널이 형성되는 상기 액티브 영역 및 상기 액티브 영역을 가로지르는 상기 게이트 라인을 포함하며, 상기 게이트 라인이 상기 액티브 영역의 외부로 연장된 부분에 콘택 영역이 배치되며, 상기 배치 프로세스를 이용하여 상기 콘택 영역과 상기 액티브 영역 사이에 상기 절단 영역을 배치할 수 있다.
또한, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 적어도 2개의 소자영역을 걸쳐서 연장하는 도전 라인 및 상기 적어도 2개의 소자영역 사이에서 상기 도전 라인을 전기적으로 절단하는 절단 영역을 포함하는 반도체 집적 회로를 설계하는 방법에 있어서, 상기 절단 영역을 상기 도전 라인을 따라 일 방향으로 이동시키되, 적어도 2개의 소자영역 중 어느 하나의 소자영역과 제1 거리만큼 이격되도록 이동시키는 단계; 상기 절단 영역과 상기 2개의 소자영역 이외의 다른 소자영역들과의 디자인 룰을 체크하여 디자인 룰을 위반한 경우에 상기 절단 영역을 상기 일 방향에 반대로 이동시키는 단계; 및 상기 2개의 소자영역 사이의 거리를 입력받아 상기 절단 영역의 폭을 확장시키거나 상기 절단 영역을 복사하여 2개로 배치하는 단계;를 포함하는 반도체 집적 회로 설계 방법을 제공한다.
본 발명의 일 실시예에 있어서, 상기 반도체 집적 회로는 상기 도전 라인에 평행하게 연장되는 적어도 하나의 타 도전 라인을 더 포함하고, 상기 절단 영역이 상기 도전 라인 및 타 도전 라인을 함께 절단하도록 배치되는 경우, 상기 도전 라인 및 타 도전 라인 각각에 대응하여 상기 절단 영역을 단위 절단 영역으로 분리하는 단계를 더 포함하고, 상기 단위 절단 영역들 각각에 대하여, 상기 제1 거리만큼 이격되도록 이동시키는 단계, 상기 반대로 이동시키는 단계, 및 상기 2개로 배치하는 단계를 수행할 수 있다.
본 발명의 일 실시예에 있어서, 상기 2개의 소자영역 사이의 거리(Dtot)가 하기의 식 (1) 또는 식 (2)을 만족하는지 판단하고,
식(1): 제1 거리*2 + 상기 절단 영역의 폭 ＜ Dtot ≤ 상기 제1 거리*2 + 상기 절단 영역의 폭*3,
식(2): Dtot ≥ 상기 제1 거리*2 + 상기 절단 영역의 폭*3,
상기 식 (1)을 만족하는 경우 상기 절단 영역의 폭을 확장시켜 배치하고, 상기 식(2)을 만족하는 경우 상기 절단 영역을 복사하여 2개로 배치할 수 있다.
더 나아가, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 상기 반도체 집적 회로 설계 방법을 수행하는 단계; 및 상기 반도체 집적 회로 설계 방법에 의해 디자인된 레이아웃에 기초하여 반도체 집적 회로를 제조하는 단계;를 포함하는 반도체 집적 회로 제조 방법을 제공한다.
본 발명의 일 실시예에 있어서, 상기 반도체 집적 회로를 제조하는 단계는
상기 레이아웃에 대한 데이터를 준비하는 단계; 상기 데이터에 기초하여 OPC(Optical Proximity Correction)를 수행하는 단계; 상기 OPC를 반영한 레이아웃에 기초하여 마스크를 제작하는 단계; 및 상기 마스크를 이용하여 반도체 집적 회로를 형성하는 단계:를 포함할 수 있다.
한편, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 액티브 영역을 각각 포함하고 제1 라인 방향으로 배치되는 적어도 2개의 반도체 소자; 및 상기 2개의 반도체 소자 중 어느 하나의 액티브 영역을 가로지르며 상기 제1 라인 방향으로 연장하는 제1 도전 라인과, 다른 하나의 액티브 영역을 가로지르고 상기 제1 라인 방향으로 연장하는 제2 도전 라인을 전기적으로 분리하는 절단 영역;을 포함하고, 상기 절단 영역은 상기 2개의 반도체 소자 중 어느 하나의 액티브 영역으로부터 디자인 룰을 유지하면서 기설정된 제1 거리만큼 이격되어 배치되되, 소정 규칙에 따라 가변되어 상기 제1 거리를 초과하여 배치되는 반도체 집적 회로를 제공한다.
본 발명의 일 실시예에 있어서, 상기 제1 라인 방향으로의 상기 절단 영역의 폭은 가변될 수 있다.
본 발명의 일 실시예에 있어서, 상기 2개의 반도체 소자 사이에 상기 절단 영역이 2개 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 소정 규칙은, 상기 2개의 반도체 소자 사이에서, 상기 절단 영역을 상기 2개의 반도체 소자 중 적어도 하나의 액티브 영역으로부터 상기 제1 거리만큼 이격되도록 배치하는 제1 규칙, 상기 제1 규칙에 의한 배치가 상기 디자인 룰을 위반하는 경우, 상기 절단 영역을 상기 제1 거리를 초과하여 배치하는 제2 규칙, 및 상기 2개의 반도체 소자의 액티브 영역 사이의 거리를 입력받아 상기 절단 영역의 폭을 확장하거나 상기 절단 영역을 복사하여 2개로 배치하는 제3 규칙 중 적어도 하나의 규칙을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 복수의 반도체 소자들을 각각 구비하고, 상기 복수의 반도체 소자들이 상기 제1 라인 방향과 평행한 방향을 따라 배치된 적어도 하나의 반도체 소자 라인을 더 포함하고, 상기 반도체 소자 라인 각각은 적어도 하나의 상기 절단 영역을 구비하며, 상기 절단 영역은 상기 소정 규칙에 따라 가변되어, 상기 복수의 반도체 소자 중 적어도 하나의 액티브 영역으로부터 상기 제1 거리를 초과하여 배치될 수 있다.
한편, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 상기 반도체 집적 회로 설계 방법을 실행하기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록 매체를 제공한다.
본 발명의 기술적 사상에 의한 반도체 집적 회로 설계 방법, 상기 설계 방법에 따른 반도체 집적회로 및 그 제조방법은 도전 라인, 특히 게이트 라인을 절단하는 절단 영역을 배치 프로세스를 이용하여 자동으로 배치함으로써, 게이트 라인의 오버 헤드를 최소화할 수 있고, 그에 따라, 기생 커패시턴스 발생을 최소화할 수 있다.
또한, 본 발명의 기술적 사상에 의한 반도체 집적 회로 설계 방법은, 상기 배치 프로세스가 분할 툴, 이동 툴, 역이동 툴, 확장 툴 및 복사 툴 중 적어도 하나를 이용하여 상기 절단 영역을 자동으로 배치함으로써, 추가적인 디자인 룰의 정의나 추가적인 OPC 룰의 적용 없이 매우 용이하게 게이트 라인의 오버 헤드를 최소화할 수 있다.
덧붙여, 본 발명의 기술적 사상에 의한 반도체 집적 회로 설계 방법은, 상기 게이트 라인의 오버 헤드 감소에 따라 기생 커패시턴스를 최소화할 수 있고, 그에 따라 소자의 성능, 예컨대 동작 속도나 동적 전력 소비 등과 같은 동작 성능을 크게 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 설계 방법에 대한 흐름도이다.
도 2a 내지 2e는 도전 라인을 절단하는 절단 영역과 다른 소자 영역들 간의 위치관계를 설명하기 위한 평면도들이다.
도 3a 내지 3c는 도 1의 반도체 집적 회로 설계 방법에서, 배치 프로세스를 이용한 절단 영역 배치 단계(S150)의 여러 가지 실시예들을 좀더 구체적으로 보여주는 흐름도들이다.
도 4a 내지 4f는 본 발명의 일 실시예에 따른 반도체 집적 회로 설계 방법에서, 배치 프로세스를 이용한 절단 영역 배치 방법을 레이아웃 디자인에 적용하는 것을 보여주는 평면도들이다.
도 5a 및 5b는 본 발명의 일 실시예에 따른 반도체 집적 회로 설계 방법에서, 배치 프로세스에 포함된 확산 툴 및 복사 툴을 선택적으로 적용하는 원리를 보여주는 평면도들이다.
도 6a 및 6b는 본 발명의 일 실시예에 따른 반도체 집적 회로 설계 방법을 실제적인 반도체 집적 회로에 대한 레이아웃에 적용한 것을 보여주는 평면도들이다.
도 7은 본 발명의 일 실시예에 따른 반도체 집적 회로에 대한 제조 방법을 보여주는 흐름도이다.
도 8a는 본 발명의 일 실시예에 따른 반도체 집적 회로 설계 장치에 대한 블록 구조도이다.
도 8b는 도 8a의 배치 프로세스 수행부(3400)를 좀더 구체적으로 보여주는 블록 구조도이다.
도 9a는 본 발명의 일 실시예에 따른 반도체 집적 회로에 대한 레이아웃이다.
도 9b는 도 9a의 레이아웃을 가지는 반도체 집적 회로의 일부를 보여주는 사시도이다.
도 9c는 도 9a의 레이아웃의 I-I'부분 또는 도 9b의 반도체 집적 회로의 I-I'부분을 절단하여 보여주는 단면도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 집적 회로에 대한 레이아웃이다.
도 11은 본 발명의 일 실시예에 따른 반도체 집적 회로를 포함하는 메모리 카드를 나타내는 개략도이다.
도 12는 본 발명의 일 실시예에 따른 반도체 집적 회로를 포함하는 컴퓨팅 시스템을 나타내는 개략도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 통상의 기술자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 구성 요소가 다른 구성 요소에 연결된다고 기술될 때, 이는 다른 구성 요소와 바로 연결될 수도 있지만, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 유사하게, 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 구조나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 설계 방법에 대한 흐름도이다.
도 1을 참조하면, 본 실시예에 따른 반도체 집적 회로 설계 방법은, 먼저, 설계하고자 하는 반도체 집적 회로에 대한 프리-시뮬레이션(pre-simulation)을 수행한다(S110). 프리-시뮬레이션은 상위 수준 기술(High Level Description), RTL(Register Transfer Language) 코딩(Coding), 합성(Synthesis), 게이트 레벨 시뮬레이션(Gate Level Simulation) 등을 포함할 수 있다. 여기서, 상위 수준 기술은 C 언어와 같은 고급 언어로 컴퓨터 프로그램을 수행하는 것을 의미할 수 있다. RTL 코딩은 HDL(Hardware Description Language)이라는 하드웨어를 기술하는 언어를 사용하여 설계하는 것을 의미할 수 있다. 합성은 합성 툴(tool)을 이용하여 RTL 코드를 게이트 수준의 넷리스트(Netlist)로 바꾸어 주는 과정을 의미할 수 있다. 한편, 게이트 레벨 시뮬레이션은 합성이 제대로 이루어졌는지에 대한 검증 시뮬레이션으로서, 일반적으로 정적 타이밍 분석(Static Timing Analysis: STA)를 통해 이루어지며, 테스트 벡터(Test Vector)가 함께 고려될 수 있다.
프리-시뮬레이션 수행 후, 레이아웃(layout) 디자인을 수행한다(S130). 레이아웃 디자인은 디자인 룰에 기초하여 셀들을 배치하고 배선들을 연결시키는 과정을 의미하며, P&R(Place and Routing) 과정이라고도 일컬어지기도 한다. 여기서, 디자인 룰은 물리적인 회로 구조에서 설계의 기준이 되는 최소 치수를 의미할 수 있다.
레이아웃 디자인 수행 단계(S130)는 DRC(Design Rule Check) 수행 및 LVS(Layout Versus Schematic) 수행을 포함할 수 있다. DRC는 레이아웃 완성 후에 디자인 룰에 따라 물리적인 치수 간격을 가지고 제대로 레이아웃이 되었는지 확인하는 과정이고, LVS는 회로도식과 레이아웃이 제대로 맞는지 확인하는 과정을 의미한다. 또한, 레이아웃 디자인 수행 단계(S130)는 소자나 배선들이 전기적으로 제대로 연결되었는지 확인하는 ERC(Electric Rule Check) 수행도 포함할 수 있다.
레이아웃 디자인 수행 단계(S130) 후 또는 동시에 배치 프로세스를 이용하여 절단 영역 배치를 수행한다(S150). 여기서, 절단 영역은 도전 라인, 특히 게이트 라인을 절단하는 영역을 의미한다. 본 실시예에서의 반도체 집적 회로 설계 방법은 레이아웃 디자인 시에 배치 프로세스를 이용하여 절단 영역을 자동으로 최적화하여 배치할 수 있고, 그에 따라, 게이트 라인의 오버헤드를 최소화하여 기생 커패시턴스 발생을 최소화할 수 있다. 배치 프로세스를 이용한 절단 영역 배치에 대한 좀더 구체적인 내용은 도 3a 이하에서 기술한다.
배치 프로세스를 이용한 절단 영역 배치 단계(S150)를 수행하여, 반도체 집적 회로에 대한 레이아웃이 최종적으로 완성되면, 포스트-시뮬레이션을 수행한다(S170). 포스트-시뮬레이션은 레이아웃이 완료된 이후에 기생 커패시턴스와 같은 기생 성분을 추출하여 시뮬레이션함으로써, 레이아웃의 기능적인 완성도를 체크하는 과정을 의미할 수 있다. 이러한 포스트-시뮬레이션 수행 단계까지를 일반적으로 반도체 집적회로에 대한 설계 단계로 부를 수 있다. 설계 단계 이후에 공정 단계를 거쳐 반도체 집적 회로가 제조될 수 있다. 공정 단계에 대한 내용은 도 7의 반도체 집적회로 제조 공정에 대한 흐름도 부분에서 좀더 상세히 기술한다.
본 실시예에서의 반도체 집적 회로 설계 방법은 레이아웃 디자인 시에 배치 프로세스를 이용하여 절단 영역을 자동으로 최적화하여 배치할 수 있다. 그에 따라, 별도의 추가적인 디자인 룰의 정의나 추가적인 OPC 룰의 적용이나 변경없이 매우 정확하고 용이하게 절단 영역을 배치할 수 있다. 절단 영역의 최적화된 배치에 기인하여, 게이트 라인의 오버헤드를 최소화할 수 있고, 따라서 게이트 라인 오버헤드에 기인한 기생 커패시턴스 발생을 최소화할 수 있다.
도 2a 내지 2e는 도전 라인을 절단하는 절단 영역과 다른 소자들 간의 위치관계를 설명하기 위한 평면도들이다.
도 2a를 참조하면, 소정의 반도체 집적 회로에서, 2개의 액티브 영역(110L, 110R)을 걸쳐서 도전 라인, 예컨대 게이트 라인(130)이 형성되고, 회로의 기능상 게이트 라인(130)은 절단 영역(CT)을 통해 왼쪽 게이트 라인(130L)과 오른쪽 게이트 라인(130R)으로 절단될 수 있다. 절단 영역(CT)은 두 액티브 영역(110L, 110R) 사이에서 디자인 룰을 만족시키도록 배치될 수 있다. 따라서, 절단 영역(CT)과 왼쪽 액티브 영역(110L)의 거리인 제1 거리(D1)와 절단 영역(CT)과 오른쪽 액티브 영역(110R)의 거리인 제2 거리(D2), 그리고 절단 영역(CT)의 폭인 제1 폭(W1)이 디자인 룰을 만족하기만 하면 제1 거리(D1) 및 제2 거리(D2)가 얼마인지에 상관없이 절단 영역(CT)이 배치될 수 있다. 이와 같이 디자인 룰만을 고집하여 절단 영역(CT)을 배치하는 경우, 액티브 영역(110L, 110R)으로부터 과도하게 돌출된 게이트 라인(130)의 일 부분, 즉 왼쪽 게이트 라인(130L)의 오버 헤드 부분(OH1)과 오른쪽 게이트 라인(130R)의 오버 헤드 부분(OH2)은 기생 커패시턴스 발생의 주요 원인이 될 수 있다.
예컨대, 도 2a에서 제2 거리(D2)가 제1 거리(D1)보다 더 길고, 그에 따라 오른쪽 액티브 영역(110R)으로부터 돌출된 오른쪽 게이트 라인(130R)의 오버 헤드 부분(OH2)이 왼쪽 액티브 영역(110L)으로부터 돌출된 왼쪽 게이트 라인(130L)의 오버 헤드 부분(OH1)보다 더 큰 기생 커패시터로 작용할 수 있다.
도 2b를 참조하면, 소정의 반도체 집적 회로에서, 2개의 액티브 영역(110L, 110R)을 걸쳐서 게이트 라인(130)이 형성되고, 회로의 기능상 게이트 라인(130)은 절단 영역(CT)을 통해 2개로 절단될 수 있다. 또한, 게이트 라인의 신호 입출력을 위해 어느 한쪽, 예컨대 왼쪽 게이트 라인(130L)의 오른쪽 끝단 부분에 콘택 영역(150)이 형성될 수 있다.
이와 같이 콘택 영역(150)이 형성되는 경우, 절단 영역(CT)은 콘택 영역(150)과 오른쪽 액티브 영역(110R) 사이에서 디자인 룰을 지키면서 배치될 수 있다. 그러나 콘택 영역(150)으로부터의 거리인 제3 거리(D3)와 오른쪽 액티브 영역(110R)으로부터의 제2 거리(D2)는 디자인 룰에 의해 허용되는 최소 치수보다 길 수 있고, 그에 따라 여전히 불필요한 기생 커패시턴스를 발생시킬 수 있다.
도 2c를 참조하면, 소정의 반도체 집적 회로에서, 2개의 액티브 영역(110L, 110R)을 걸쳐서 게이트 라인(130)이 형성되고, 회로의 기능상 게이트 라인(130)은 절단 영역(CT)을 통해 2개로 절단될 수 있다. 또한, 게이트 라인들의 신호 입출력을 위해 양쪽, 즉, 왼쪽 게이트 라인(130L)의 오른쪽 끝단 부분과 오른쪽 게이트 라인(130R)의 왼쪽 끝단 부분에 콘택 영역(150L, 150R)이 형성될 수 있다.
이와 같이 콘택 영역(150L, 150R)이 게이트 라인(130L, 130R) 각각에 형성되는 경우, 절단 영역(CT)은 왼쪽 콘택 영역(150L)과 오른쪽 콘택 영역(150R) 사이에서 디자인 룰을 지키면서 배치될 수 있다. 그러나 왼쪽 콘택 영역(150L)으로부터의 제3 거리(D3)와 오른쪽 콘택 영역(150R)으로부터의 거리인 제4 거리(D4)는 디자인 룰에 의한 최소 치수보다 길 수 있고, 그에 따라 불필요한 기생 커패시턴스를 발생시킬 수 있다. 한편, 도시된 바와 같이 왼쪽 콘택 영역(150L)과 오른쪽 콘택 영역(150R)은 서로 다른 폭을 가지도록 형성될 수 있다. 즉, 왼쪽 콘택 영역(150L)은 제2 폭(W2)을 가질 수 있고, 오른쪽 콘택 영역(150R)은 제3 폭(W3)을 가질 수 있다. 물론, 왼쪽 콘택 영역(150L)과 오른쪽 콘택 영역(150R)이 동일한 폭을 가지고 형성될 수도 있다.
도 2d를 참조하면, 소정의 반도체 집적 회로에서, 2개의 액티브 영역(110aL, 110aR)을 걸쳐서 2개의 게이트 라인(130, 130a)이 형성되고, 회로의 기능상 2개의 게이트 라인(130, 130a)은 절단 영역(CT, CT1)을 통해 각각 2개로 절단될 수 있다. 한편, 상부의 왼쪽 및 오른쪽 게이트 라인(130L, 130R) 각각에 콘택 영역(150L, 150R)이 형성되고, 하부의 왼쪽 게이트 라인(130aL)에 콘택 영역(150a)이 형성될 수 있다.
이와 같은 배치의 반도체 집적 회로의 레이아웃에서, 상부 절단 영역(CT)과 콘택 영역(150L, 150R)과의 거리(D3, D4), 그리고 하부 절단 영역(CT1)과 콘택 영역(150a) 또는 액티브 영역(110aR)과의 거리(D3', D2')는 여전히 불필요한 기생 커패시턴스 발생의 원인 될 수 있다. 덧붙여, 어느 하나의 게이트 라인에 절단 영역 배치 시에 다른 게이트 라인 상의 소자영역 또는 절단 영역과의 디자인 룰이 지켜져야 한다. 예컨대, 상부 절단 영역(CT)과 하부의 콘택 영역(150a)의 거리인 제5 거리(D5), 그리고 상부 오른쪽 콘택 영역(150R)과 하부 절단 영역(CT1)과의 거리인 제6 거리(D6)는 디자인 룰을 만족시켜야 한다.
도 2e를 참조하면, 소정의 반도체 집적 회로에서, 2개의 액티브 영역(110aL, 110aR)을 걸쳐서 2개의 게이트 라인(130, 130a)이 형성되고, 또한 다른 2개의 액티브 영역(110L, 110R)을 걸쳐서 하나의 게이트 라인(130b)이 형성될 수 있다. 또한, 회로의 기능상 3개의 게이트 라인(130, 130a, 130b)이 절단 영역(CT, CT1, CT2)을 통해 각각 2개로 절단될 수 있다. 한편, 중앙의 왼쪽 및 오른쪽 게이트 라인(130L, 130R) 각각에 콘택 영역(150L, 150R)이 형성되고, 하부의 왼쪽 게이트 라인(130aL)에 콘택 영역(150a)이 형성되며, 상부의 오른쪽 게이트 라인(130bL)에 콘택 영역(150b)이 형성될 수 있다.
이와 같은 배치의 반도체 집적 회로의 레이아웃에서, 각 게이트 라인들에서 절단 영역(CT, CT1, CT2)과 콘택 영역 또는 액티브 영역과의 거리(D3, D4, D3', D2', D1", D4")는 여전히 불필요한 기생 커패시턴스 발생의 원인 될 수 있다. 또한, 어느 하나의 게이트 라인에 절단 영역 배치 시에 다른 게이트 라인 상의 소자영역 또는 절단 영역과의 디자인 룰이 지켜져야 한다. 예컨대, 중앙 절단 영역(CT)과 하부의 콘택 영역(150a)과의 제5 거리(D5), 중앙 오른쪽 콘택 영역(150R)과 하부 절단 영역(CT1)과의 제6 거리(D6), 그리고, 상부 절단 영역(CT2)과 중앙 절단 영역(CT)과의 거리인 제7 거리(D7)는 디자인 룰을 만족시켜야 한다.
지금까지 다양한 형태의 절단 영역의 배치에 대하여 기술하였고, 또한, 절단 영역의 배치가 디자인 룰을 지킨다 하더라도 불필요한 기생 커패시턴스를 발생시킬 수 있음을 설명하였다. 그에 따라, 본 실시예의 반도체 집적 회로 설계 방법은 상기와 같은 반도체 집적 회로의 레이아웃에서, 기생 커패시턴스가 최소화되는 방향으로 절단 영역을 배치하는 방법을 제공할 수 있다. 즉, 본 실시예의 반도체 집적 회로 설계 방법은 배치 프로세스를 통해 절단 영역을 자동으로 배치함으로써, 디자인 룰을 만족시키면서 기생 커패시턴스를 최소화하는 방향으로 절단 영역을 배치할 수 있다. 이하, 반도체 집적 회로 설계 방법에 적용되는 배치 프로세스에 대해 좀더 상세히 기술한다.
도 3a 내지 3c는 도 1의 반도체 집적 회로 설계 방법에서, 배치 프로세스를 이용한 절단 영역 배치 단계(S150)의 여러 가지 실시예들을 좀더 구체적으로 보여주는 흐름도들이다.
도 3a를 참조하면, 먼저, 분할 툴(break tool)을 수행한다(S151). 분할 툴은 절단 영역이 여러 개의 도전 라인, 예컨대 여러 개의 게이트 라인을 함께 절단하도록 설계된 경우에, 각 게이트 라인별로 절단 영역을 분리하는 툴을 의미할 수 있다. 만약, 절단 영역이 하나의 게이트 라인에 대하여 설정되는 경우에는 분할 툴 수행 단계(S151)는 생략될 수 있다.
분할 툴 수행 후에, 이동 툴(move tool)을 수행한다(S152). 이동 툴은 절단 영역을 게이트 라인을 따라 어느 일 방향으로 이동시키는 툴을 의미할 수 있다. 이러한 이동 툴은 절단 영역을 게이트 라인을 따라 이동시켜 배치하되 인접하는 소자영역 또는 콘택 영역과 기설정된 거리만큼의 간격을 유지하도록 배치할 수 있다. 여기서, 기설정된 거리는 디자인 룰에 따른 거리일 수 있고, 또는 그 이상의 거리일 수 있다. 한편, 인접하는 소자가 트랜지스터인 경우에, 소자영역과 절단영역의 거리는 트랜지스터의 액티브 영역과 절단 영역의 거리를 의미할 수 있다.
이동 툴 수행 후, 역이동 툴(move-back tool)을 수행한다(S153). 역이동 툴은 이동 후의 절단 영역이 다른 게이트 라인 상의 소자영역들과의 관계에서 디자인 룰을 위반한 경우에 이동 툴에 의해 이동한 방향의 반대 방향, 즉 역방향으로 절단 영역을 이동시키는 툴을 의미할 수 있다. 이동 툴에 의해 절단 영역을 이동시키는 경우, 상기 기설정된 거리의 개념에 기초하여 동일 게이트 라인 상의 소자 또는 콘택 영역과의 관계에서 디자인 룰은 위반되지 않는다. 그러나, 기설정된 거리의 개념은 다른 게이트 라인 상의 소자들, 예컨대 다른 게이트 라인의 트랜지스터, 콘택 영역, 또는 다른 게이트 라인을 절단하는 절단 영역에는 적용되지 않는다. 그에 따라, 이동 툴에 의해 절단 영역이 이동된 후, 절단 영역은 다른 게이트 라인 상의 소자영역들 또는 절단 영역과의 관계에서 디자인 룰을 위반할 수 있다. 그러한 경우에 디자인 룰을 유지시키기 위하여, 역이동 툴을 이용하여 절단 영역을 역방향으로 이동시킬 수 있다. 역이동 툴에 의한 이동은 기설정된 단위 스텝만큼씩 역방향으로 이동하는 식으로 수행될 수 있다. 즉, 단위 스텝씩 뒤로 역방향으로 이동하면서 다른 게이트 라인 상의 소자들과의 관계에서 디자인 룰이 만족되는지 체크하고, 만족되는 경우에 역이동 툴에 의한 이동이 완료될 수 있다. 만약, 이동 툴에 의한 이동 후에, 절단 영역이 다른 게이트 라인 상의 소자들과 디자인 룰이 유지되는 경우에는 역이동 툴이 수행되지 않은 수 있음은 물론이다.
역이동 툴 수행 후, 확장 툴(extension tool)을 수행한다(S154). 확장 툴은 절단 영역이 인접하는 두 소자영역, 예컨대 두 트랜지스터들의 액티브 영역 사이에서 어느 한쪽은 상기 기설정된 거리를 유지하고 다른 한쪽은 기설정된 거리 이상을 유지하는 경우에, 다른 한쪽 방향으로 절단 영역의 폭을 확장시키는 툴을 의미할 수 있다. 이와 같이 확장 툴을 이용하여 절단 영역의 폭을 확장시킴으로써, 절단 영역의 다른 한쪽도 액티브 영역과 기설정된 거리를 유지하도록 할 수 있다. 여기서, 인접하는 두 소자영역만을 예시하였으나 인접하는 소자영역과 콘택 영역 사이, 또는 두 콘택 영역 사이에서도 상기 확장 툴의 개념이 적용될 수 있음은 물론이다.
다만, 절단 영역을 기설정된 거리만의 개념을 가지고 확대 툴을 적용하는 것보다는, 소자영역들 사이의 거리, 절단 영역의 폭, 그리고 기설정된 거리 등을 전체적으로 고려하여 확장 툴을 적용할 수 있다. 상기 조건들을 모두 고려하여 확장 툴이 부적합한 경우에 이하에서 설명하는 복사 툴을 적용할 수 있다.
역이동 툴 수행 후, 복사 툴(duplication tool)을 수행한다(S155). 복사 툴은 절단 영역이 인접하는 두 소자영역 사이에 비대칭적으로 배치된 경우, 즉, 절단 영역의 어느 한쪽이 기설정된 거리 이상으로 어느 하나의 소자영역으로부터 떨어져 있는 경우, 절단 영역을 복사하여 복사된 절단 영역을 상기 어느 하나의 소자영역 쪽에 기설정된 거리를 가지고 배치하는 툴을 의미할 수 있다.
전술한 바와 같이, 확장 툴을 사용할 것인지 복사 툴을 사용할 것인지는 인접하는 두 소자영역들 사이의 거리, 절단 영역의 폭, 기설정된 거리, 다른 게이트 라인 상의 소자영역들과의 디자인 룰, 그리고 수직으로 형성되는 타소자영역들과의 위치 관계 등을 전체적 고려하여 결정할 수 있다. 도 5a 및 5b 부분에서 확장 툴 또는 복사 툴 사용에 대한 규칙을 좀더 상세히 기술한다.
하나의 게이트 라인 상에서, 확장 툴과 복사 툴은 서로 배타적으로 사용되는 것이 일반적이나 경우에 따라 함께 사용될 수도 있다. 한편, 하나의 게이트 라인에서는 확장 툴이 적용되고, 다른 게이트 라인에서는 복사 툴이 적용될 수 있음은 물론이다.
한편, 소자영역들 사이의 거리, 절단 영역의 폭, 기설정된 거리, 그리고 다른 게이트 라인 상의 소자영역들과의 디자인 룰 등에 기초하여 확장 툴과 복사 툴 모두가 사용되지 않을 수도 있다.
상기 이동 툴, 역이동 툴, 확장 툴, 복사 툴 중 적어도 하나의 툴 수행 후에, 배치된 절단 영역이 디자인 룰을 유지하는지 체크 한다(S132). 만약, 디자인 룰을 만족하는 경우(Yes), 절단 영역의 배치를 확정한다(S134). 만약, 디자인 룰을 만족하지 않는 경우(No), 다시 역 이동 툴을 수행한다(S153). 전술한 바와 같이 역 이동 툴은 기설정된 단위 스텝만큼씩 역방향으로 이동하면서 수행될 수 있다. 단위 스텝만큼씩 이동 후, 계속해서 디자인 룰 유지 체크 단계(S132)를 통해 디자인 룰이 유지되는지 체크하고, 디자인 룰이 만족되는 경우, 절단 영역 배치 확정 단계(S134)로 이행한다.
절단 영역 배치 확정 단계(S134) 이후에, LVS 수행 단계(S136)를 거치거나, 또는 LVS 수행 단계(S136)를 생략하고, 포스트-시뮬레이션 수행 단계(S170)로 이행할 수 있다. 여기서, 디자인 룰 유지 체크 단계(S132), 절단 영역 배치 확정 단계(S134), 및 LVS 수행 단계(S136) 등은 레이아웃 디자인 수행 단계(S130)에 포함될 수 있다.
도 3b는 배치 프로세스를 이용한 절단 영역 배치 단계(S150)에 대한 다른 실시예를 보여준다. 설명의 편의를 위해 도 3a에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 3b를 참조하면, 먼저, 분할 툴을 사용할 것인지 판단한다(S251a). 예컨대, 절단 영역이 여러 게이트 라인을 한꺼번에 절단하도록 설계된 경우에는 분할 툴이 사용될 수 있고, 만약 절단 영역이 하나의 게이트 라인을 절단하도록 설계된 경우에는 분할 툴은 사용되지 않을 수 있다. 따라서, 분할 툴을 사용하는 경우(Yes), 분할 툴 수행 단계(S251)로 이행하고, 분할 툴을 사용하지 않는 경우(No), 이동 툴 수행 단계(S252)로 이행한다.
분할 툴 수행 단계(S251)에서는 여러 게이트 라인에 걸쳐 형성된 절단 영역을 게이트 라인별 단위 절단 영역으로 분리한다. 또한, 이동 툴 수행 단계(S252)에서는 절단 영역을 게이트 라인을 따라 어느 일 방향으로 이동시켜, 인접하는 소자영역 또는 콘택 영역과 기설정된 거리만큼 간격을 유지하도록 배치한다. 한편, 분할 툴 수행 단계(S251)를 거쳐 이동 툴 수행 단계(S252)로 이행한 경우에는 각 단위 절단 영역에 대하여 상기 이동 툴이 수행될 수 있다.
이동 툴 수행 단계(S251) 이후에, 디자인 룰이 유지되는지 체크 한다(S132). 여기서, 디자인 룰 체크는 이동 툴에 의해 어느 하나의 게이트 라인에 배치된 절단 영역과 다른 게이트 라인 상의 소자영역들과의 디자인 룰 체크일 수 있다. 디자인 룰을 유지하는 경우(Yes), 확장 툴 또는 복사 툴 선택 단계(S254)로 이행하고, 디자인 룰을 유지하지 않는 경우(No), 역이동 툴 수행 단계(S253)로 이행한다.
역이동 툴 수행 단계(S253)는 절단 영역을 역방향으로 기설정된 단위 스텝만큼씩 이동하면서 수행될 수 있다. 단위 스텝만큼씩 이동하면서 계속적으로 디자인 룰 체크가 되고 디자인 룰이 만족되는 경우에 역이동 툴 수행 단계(S253)가 완료될 수 있다.
확장 툴 또는 복사 툴 선택 단계(S254)에서는 인접하는 두 소자영역 간에 거리를 입력받아 확장 툴을 수행할지 아니면 복사 툴을 수행할지 결정한다. 즉, 입력된 거리 정보에 따라 확장 툴 또는 복사 툴 수행이 결정될 수 있다. 확장 툴 또는 복사 툴 수행 결정에 대한 내용은 도 5a 및 도 5b 부분에서 좀더 상세히 기술한다. 한편, 확장 툴 및 복사 툴 적용이 모두 불필요한 경우(③), 바로 디자인 룰 유지 체크 단계(S132)로 이행할 수 있다.
확장 툴 수행으로 선택된 경우(①), 확장 툴 수행 단계(S255a)로 이행하고, 복사 툴 수행으로 선택된 경우(②), 복사 툴 수행 단계(S255b)로 이행한다. 확장 툴 수행 단계(S255a)에서는 절단 영역의 폭을 확장시켜 절단 영역의 양쪽 면이 인접하는 소자영역이나 콘택 영역과 기설정된 거리를 유지하도록 한다. 복사 툴 수행 단계(S255b)에서는 절단 영역을 복사하여 복사된 절단 영역을 원래의 절단 영역으로부터 멀리 떨어진 소자영역 또는 콘택 영역 쪽에 기설정된 거리를 유지하면서 배치한다.
확장 툴 수행 단계(S255a) 또는 복사 툴 수행 단계(S255b) 후에, 디자인 룰을 유지하는지 체크 한다(S132). 디자인 룰을 유지하는 경우(Yes), 절단 영역 배치 확정 단계(S134)로 이행하고, 디지인 룰을 유지하지 않는 경우(No), 절단 영역 폭 조절 또는 절단 영역 이동 단계(S257)로 이행한다.
절단 영역 폭 조절 또는 절단 영역 이동 단계(S257)에서는 디자인 룰이 유지되도록 절단 영역의 폭을 줄이거나 절단 영역을 이동한다. 좀더 구체적으로, 만약 확장 툴에 의해 절단 영역의 폭을 확장하였는데, 다른 게이트 라인들 상의 소자영역들과의 관계에서 디자인 룰이 위반된 경우 절단 영역을 폭을 감소하여 디자인 룰이 유지되도록 한다. 한편, 새로이 배치된 복사된 절단 영역이 다른 게이트 라인들 상의 소자영역들과의 관계에서 디자인 룰이 위반된 경우 복사된 절단 영역을 이동시켜 디자인 룰이 유지되도록 한다.
절단 영역 배치 확정 단계(S134) 이후는 도 3a에서와 같이 LVS 수행 단계(S136)를 거치거나, 또는 LVS 수행 단계(S136)를 생략하고, 포스트-시뮬레이션 수행 단계(S170)로 이행할 수 있다.
도 3c는 배치 프로세스를 이용한 절단 영역 배치 단계(S150)에 대한 또 다른 실시예를 보여준다. 설명의 편의를 위해 도 3a 또는 3b에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 3c를 참조하면, 먼저, 분할 툴을 사용할 것인지 판단한다(S351a). 분할 툴을 사용하는 경우(Yes), 분할 툴 수행 단계(S351)로 이행하고, 분할 툴을 사용하지 않는 경우(No), 이동 툴 수행 단계(S352)로 이행한다. 분할 툴 수행 단계(S351)에서 여러 게이트 라인에 걸쳐 형성된 절단 영역을 게이트 라인별 단위 절단 영역으로 분리한다. 분할 툴 수행 단계(S351) 후에 이동 툴 수행 단계(S352)로 이행한다. 이동 툴 수행 단계(S352)에서는 절단 영역을 게이트 라인을 따라 어느 일 방향으로 이동시켜, 인접하는 소자영역 또는 콘택 영역과 기설정된 거리만큼 간격을 유지하도록 배치한다. 한편, 분할 툴 수행 단계(S351)를 거쳐 이동 툴 수행 단계(S352)로 이행한 경우에는 각 단위 절단 영역에 대하여 상기 이동 툴이 수행될 수 있다.
이동 툴 수행 단계(S352) 이후에, 인접하는 두 소자영역 간의 거리를 입력받아 확장 툴을 적용할 것인지 아니면 복사 툴을 적용할 것인지 선택한다(S354). 그에 따라, 확장 툴이 선택된 경우(①), 확장 툴 수행 단계(S355a)로 이행하며, 복사 툴이 선택된 경우(②) 복사 툴 수행 단계(S355b)로 이행할 수 있다. 한편, 확장 툴 및 복사 툴 모두 적용이 불필요한 경우(③), 바로 디자인 룰 유지 체크 단계(S132)로 이행할 수 있다.
확장 툴 수행 단계(S355a)에서는 절단 영역의 폭을 확장시켜 절단 영역의 양쪽 면이 인접하는 소자나 콘택 영역과 기설정된 거리를 유지하도록 한다. 복사 툴 수행 단계(S355b)에서는 절단 영역을 복사하여 복사된 절단 영역을 원래의 절단 영역으로부터 멀리 떨어진 소자영역 또는 콘택 영역 쪽에 기설정된 거리를 유지하면서 배치한다.
확장 툴 수행 단계(S355a) 또는 복사 툴 수행 단계(S355b) 후에, 디자인 룰을 유지하는지 체크 한다(S132). 디자인 룰을 유지하는 경우(Yes), 절단 영역 배치 확정 단계(S134)로 이행하고, 디지인 룰을 유지하지 않는 경우(No), 절단 영역 폭 조절 또는 절단 영역 이동 단계(S357)로 이행한다.
절단 영역 폭 조절 또는 절단 영역 이동 단계(S357)에서는 디자인 룰이 유지되도록 절단 영역의 폭을 줄이거나 절단 영역을 이동한다. 좀더 구체적으로, 만약 확장 툴에 의해 절단 영역의 폭을 확장하였는데, 다른 게이트 라인들 상의 소자영역들과의 관계에서 디자인 룰이 위반된 경우 절단 영역을 폭을 감소하여 디자인 룰이 유지되도록 한다. 또한, 새로이 배치된 복사된 절단 영역이 다른 게이트 라인들 상의 소자들과의 관계에서 디자인 룰이 위반된 경우 복사된 절단 영역을 이동시켜 디자인 룰이 유지되도록 한다. 한편, 이동 툴에 의해 배치된 절단 영역이 디자인 룰을 위반한 경우에 본 단계(S357)에서 절단 영역을 역방향으로 이동하여 디자인 룰이 유지되도록 할 수 있다. 즉, 도 3b의 역이동 툴 수행 단계(S253)가 본 단계(S357)에 통합되어 함께 수행될 수 있다.
절단 영역 배치 확정 단계(S134) 이후는 도 3a에서와 같이 LVS 수행 단계(S136)를 거치거나, 또는 LVS 수행 단계(S136)를 생략하고, 포스트-시뮬레이션 수행 단계(S170)로 이행할 수 있다.
지금까지 절단 영역이 배치되는 도전 라인을 게이트 라인을 위주로 설명하였지만, 본 발명의 실시예가 게이트 라인에 한정되는 것은 아니다. 예컨대, 절단이 요구되는 모든 도전 라인들에 본 발명의 실시예들에 의한 반도체 집적 회로의 설계 방법이 적용될 수 있음은 물론이다. 그에 따라, 전술한 배치 프로세스를 사용하여 절단 영역을 자동으로 배치함으로써, 여하한 형태 또는 여하한 종류의 도전 라인을 절단하는 방법은 본 발명의 기술적 사상에 속한다고 할 것이다.
한편, 전술한 도 1의 반도체 집적 회로의 설계 방법, 및 도 3a 내지 3c의 배치 프로세스를 이용한 절단 영역 배치 방법은, 컴퓨터로 수행 가능한 반도체 집적 회로 설계 프로그램에 의한 절차(procedure)로 표현될 수 있다. 이와 같이, 컴퓨터로 상기 반도체 집적 회로의 설계 프로그램을 수행함으로써, 반도체 집적 회로의 설계 방법이 구현될 수 있다. 따라서, 본 실시예에 따른 반도체 집적 회로의 설계 방법은 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다.
컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 하드디스크, 플로피디스크, 플래쉬 메모리, 광 데이터 저장장치 등이 있다. 또한, 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드로서 저장되고 실행될 수 있다.
도 4a 내지 4f는 본 발명의 일 실시예에 따른 반도체 집적 회로 설계 방법에서, 배치 프로세스를 이용한 절단 영역 배치 방법을 레이아웃 디자인에 적용하는 것을 보여주는 평면도들이다.
도 4a는 도 1의 레이아웃 디자인 수행 단계(S130)에서 1차적으로 완성된 반도체 집적 회로에 대한 레이아웃을 보여주고 있고, 아직 배치 프로세스를 이용한 절단 영역 배치 단계(S150)는 수행되지 않은 상태이다.
도 4a를 참조하면, 다수의 게이트 라인들(130a, 130b, 130c, 130d, 130e) 각각이 예컨대, 트랜지스터의 액티브 영역들, 및/또는 콘택 영역들을 가로질러 배치되고 있다. 좀더 구체적으로, 제1 게이트 라인(130a)은 왼쪽 제1 액티브 영역(110L1), 오른쪽 제1 액티브 영역(110R1) 및 오른쪽 제1 콘택 영역(150R1)을 가로질러 배치되고, 제2 게이트 라인(130b)은 왼쪽 제2 액티브 영역(110L2), 왼쪽 제2 콘택 영역(150L2), 및 오른쪽 제2 콘택 영역(150R2)을 가로질러 배치되며, 제3 게이트 라인(130c)은 왼쪽 제3 액티브 영역(110L3), 오른쪽 제3 콘택 영역(150R3), 및 오른쪽 제3 액티브 영역(110R3)을 가로질러 배치되며, 제5 게이트 라인(130e)은 왼쪽 제4 액티브 영역(110L4), 왼쪽 제4 콘택 영역(150L4), 오른쪽 제4 콘택 영역(150R4), 및 오른쪽 제4 액티브 영역(110R4)을 가로질러 배치될 수 있다. 제4 게이트 라인(130d)은 도시되지 않은 부분에서 액티브 영역 및/또는 콘택 영역들을 가로지를 수 있다. 또한, 제1 내지 제3 게이트 라인(130a, 130b, 130c) 및 제5 게이트 라인(130e)도 도시되지 않는 부분에서 다른 액티브 영역 및/또는 콘택 영역을 가로지를 수 있음은 물론이다.
한편, 도 4a에서, 게이트 라인들이 각각 서로 다른 액티브 영역을 가로질러 배치되고 있지만, 이에 한하지 않고, 도 6a 또는 6b에서와 같이 하나의 액티브 영역을 다수의 게이트 라인이 함께 가로지르도록 배치될 수도 있다.
도 4a와 같이 소자영역들이 배치되는 레이아웃에서, 공통 절단 영역(CTsh)이 제1 내지 5 게이트 라인(130a, 130b, 130c, 130d, 130e)을 함께 절단하도록 배치될 수 있다. 이러한 공통 절단 영역(CTsh)은 디자인 룰을 유지하면서, 인접하는 액티브 영역 또는 콘택 영역에 공통적으로 근접하도록 배치될 수 있다. 예컨대, 도시된 바와 같이 공통 절단 영역(CTsh)은 왼쪽 제2 콘택 영역(150L2)과 오른쪽 제2 콘택 영역(150R2)에 공통적으로 근접하게 배치될 수 있다.
이러한 배치에 기인하여, 제1 게이트 라인(130a), 제3 게이트 라인(130c), 제5 게이트 라인(130e)에서 공통 절단 영역(CTsh)은 인접하는 액티브 영역 또는 콘택 영역으로부터 비대칭적인 거리를 가지고 배치되고, 그에 따라, 액티브 영역 또는 콘택 영역으로부터 좀더 길게 연장되는 게이트 라인의 오버헤드 부분에서 불필요한 기생 커패시턴스가 발생할 수 있다.
이하, 도 4b 내지 4f에서 도 3a 내지 3c에서 설명한 배치 프로세스에 포함된 툴들을 이용하여, 도 4a의 레이아웃 내에 절단 영역을 최적화하여 배치하는 방법을 기술한다.
도 4b를 참조하면, 먼저, 분할 툴을 이용하여, 공통 절단 영역(CTsh, 점선)을 게이트 라인들(130a ~ 130e) 각각에 대응하는 단위 절단 영역들(CTut1 ~ CTut5, 굵은 직선)로 분할한다. 이와 같이 공통 절단 영역(CTsh)이 단위 절단 영역들(CTut1 ~ CTut5)로 분할됨으로써, 이동의 자유가 증가할 수 있다. 즉, 공통 절단 영역(CTsh)의 경우 이동을 위해서 모든 게이트 라인 상의 액티브 영역 및 콘택 영역을 고려하여야 하지만, 단위 절단 영역들(CTut1 ~ CTut5)은 각각 해당 게이트 라인 상의 액티브 영역 및 콘택 영역만을 고려하면 되기 때문이다.
도 4c를 참조하면, 이동 툴을 이용하여, 제1 단위 절단 영역(CTut1)을 오른쪽으로 이동시켜 오른쪽 제1 액티브 영역(110R1)과 기설정된 거리(Ds)를 유지하도록 배치한다. 이동 툴에 의한 절단 영역들의 이동은 어느 한 방향으로 설정될 수 있다. 예컨대, 본 실시예에서는 오른쪽으로 이동하는 것으로 설정될 수 있다. 도 4c에서 도시하지는 않았지만 제2 내지 제5 단위 절단 영역(CTut2 ~ CTut5)도 이동 툴에 의해 오른쪽으로 이동될 수 있고, 그에 따라, 오른쪽에 배치된 콘택 영역 또는 액티브 영역과 기설정된 거리(Ds)를 유지하면서 배치될 수 있다. 다만, 설명의 편의상 도 4c에서는 제1 단위 절단 영역(CTut1)만이 오른쪽으로 이동된 것으로 도시되고 있다.
도 4d를 참조하면, 도 4c에서와 같이 기설정된 거리(Ds)의 개념에 기초하여 이동 툴에 의해 절단 영역을 배치하는 경우 다른 게이트 라인 상의 소자들, 예컨대, 제2 게이트 라인(130b) 상의 오른쪽 제2 콘택 영역(150R2)과의 관계에서 디자인 룰이 위반될 수 있다. 즉, 이동된 제1 단위 절단 영역(CTut1)과 오른쪽 제2 콘택 영역(150R2)의 거리(DRv)는 디자인 룰에 의한 최소 치수보다 작을 수 있을 수 있다. 따라서, 역이동 툴을 이용하여 제1 단위 절단 영역(CTut1)을 처음에 이동한 방향의 반대 방향, 즉 역방향으로 이동시킨다. 역이동 툴에 의한 역방향 이동은 기설정된 단위 스텝만큼씩 역방향으로 이동하면서 디자인 룰을 체크하고, 최종적으로 디자인 룰이 만족되는 경우 역방향으로의 이동을 완료하는 방법으로 수행될 수 있다.
도 4e를 참조하면, 확장 툴을 이용하여, 제2 게이트 라인(130b) 상의 제2 단위 절단 영역(CTut2)의 폭을 확장한다. 확장된 후의 제2 단위 절단 영역(CTut2)의 양 측면은 왼쪽 제2 콘택 영역(150L2), 및 오른쪽 제2 콘택 영역(150R2) 각각으로부터 기설정된 거리(Ds)를 유지할 수 있다. 확장 툴을 이용한 절단 영역의 폭의 확장은 다음과 같이 좀더 구체적으로 설명될 수 있다.
먼저, 제2 단위 절단 영역(CTut2)이 이동 툴에 의해 오른쪽으로 이동하여 제2 단위 절단 영역(CTut2)의 오른쪽 측면이 오른쪽 제2 콘택 영역(150R2)으로부터 기설정된 거리(Ds)를 유지하도록 배치된다. 또한, 디자인 룰을 체크하여 위반된 경우에 역이동 툴에 의한 역방향 이동이 수행될 수 있다. 이후, 제2 단위 절단 영역(CTut2)의 왼쪽 측면에서부터 왼쪽 제2 콘택 영역(150L2)까지의 거리를 입력받아, 소정 조건을 만족하는 경우에, 제2 단위 절단 영역(CTut2)의 왼쪽 측면이 왼쪽 제2 콘택 영역(150L2)과 기설정된 거리(Ds)를 유지하도록 제2 단위 절단 영역(CTut2)의 폭을 왼쪽으로 확장한다.
도시하지는 않았지만, 제2 단위 절단 영역(CTut2)의 폭 확장 후, 다시 디자인 룰을 체크하여 위반된 경우에 제2 단위 절단 영역(CTut2)의 폭 확장을 감소시킬 수 있다. 즉, 폭 확장 후, 제2 단위 절단 영역(CTut2)의 왼쪽 측면 부분이 다른 게이트 라인 상의 소자영역들과의 관계에서 디자인 룰을 위반한 경우에, 제2 단위 절단 영역(CTut2)의 왼쪽 측면을 오른쪽으로 이동하여 폭의 확장을 감소시킬 수 있다.
도 4f를 참조하면, 복사 툴을 이용하여 복사된 제3 단위 절단 영역(CTut3')을 왼쪽에 배치하고, 원래의 제3 단위 절단 영역(CTct3)은 오른쪽에 배치한다. 좀더 구체적으로 설명하면, 제3 단위 절단 영역(CTut3)이 이동 툴에 의해 오른쪽으로 이동하여 제3 단위 절단 영역(CTut3)의 오른쪽 측면이 오른쪽 제3 콘택 영역(150R3)으로부터 기설정된 거리(Ds)를 유지하도록 배치된다. 또한, 디자인 룰을 체크하여 위반된 경우에 역이동 툴에 의한 역방향 이동이 수행될 수 있다.
이후, 제3 단위 절단 영역(CTut3)의 왼쪽 측면에서부터 왼쪽 제3 액티브 영역(110L3)까지의 거리를 입력받아, 소정 조건을 만족하는 경우에, 제3 단위 절단 영역(CTut3)을 복사하고 복사된 제3 단위 절단 영역(CTut3')을 왼쪽 제3 액티브 영역(110L3)과 기설정된 거리(Ds)를 유지하도록 배치한다. 또한, 복사된 제3 단위 절단 영역(CTut3')에 대하여 디자인 룰을 체크하여 위반된 경우에 역이동 툴에 의한 역방향 이동이 수행될 수 있다. 다만, 여기서 역방향은 오른쪽일 수 있다. 즉, 복사된 제3 단위 절단 영역(CTut3')은 오른쪽으로 기설정된 단위 스텝만큼씩 이동하면서 디자인 룰을 체크하고, 최종적으로 디자인 룰이 만족되는 경우 이동을 완료함으로써, 배치 위치가 결정될 수 있다.
한편, 도 4f에서, 제4 게이트 라인(130d) 상의 제4 단위 절단 영역(CTut4)이 오른쪽으로 이동된 것을 보여주고 있는데, 이는 도시되지 않았지만 제4 게이트 라인(130d) 상에 소자영역들이 배치되어 있고 그러한 소자들을 고려하여 제4 단위 절단 영역(CTut4)이 이동될 수 있음을 보여준다. 한편, 제5 게이트 라인(130e) 상의 제5 단위 절단 영역(CTut5)은 아직 변동이 없는데, 앞서 설명한 개념들을 기초로 할 때, 복사 툴에 의한 배치가 수행될 수 있음을 예측할 수 있다.
도 5a 및 5b는 본 발명의 일 실시예에 따른 반도체 집적 회로 설계 방법에서, 배치 프로세스에 포함된 확산 툴 및 복사 툴을 선택적으로 적용하는 원리를 보여주는 평면도들이다.
도 5a 및 5b를 참조하면, 인접하는 두 소자, 예컨대 인접하는 두 트랜지스터의 액티브 영역(110L, 110R) 사이의 전체 거리(Dtot)가, 기설정된 거리(Ds)의 2배에 절단 영역의 폭(W1)을 더한 값보다 크고, 기설정된 거리(Ds)의 2배에 절단 영역의 폭(W1)의 3배를 더한 값보다 작거나 같은 경우는 절단 영역에 대하여 확산 툴이 적용되어 절단 영역을 폭을 확장할 수 있다.
상기의 조건은 다음 식(1)로 표현될 수 있다.
식(1): Ds*2 + W1 ＜ Dtot ≤ Ds*2 + W1*3
다르게 표현하면, 확장된 절단 영역의 폭(We)은 원래의 절단 영역의 폭(W1)의 3배보다 작거나 같다고 할 수 있다.
한편, 인접하는 두 소자, 예컨대 인접하는 두 트랜지스터의 액티브 영역(110L, 110R) 사이의 전체 거리(Dtot)가, 기설정된 거리(Ds)의 2배에 절단 영역의 폭(W1)의 3배를 더한 값보다 크거나 같은 경우는, 절단 영역에 대하여 복사 툴이 적용되어, 절단 영역을 복사하여 2개의 절단 영역(CT, CT')을 배치할 할 수 있다.
상기의 조건은 다음 식(2)로 표현될 수 있다.
식(2): Dtot ≥ Ds*2 + W1*3
다르게 표현하면, 2개의 절단 영역의 폭(Wd)은 원래의 절단 영역의 폭(W1)의 3배보다 크다고 할 수 있다.
한편, 전체 거리(Dtot)가 기설정된 거리(Ds)의 2배에 절단 영역의 폭(W1)의 3배를 더한 값과 같은 경우는 확산 툴 또는 복사 툴 어느 것을 적용해도 무방할 수 있다. 상기 식(1) 및 식(2)의 기준은, 전체 거리(Dtot)가, 기설정된 거리(Ds)의 2배에 절단 영역의 폭(W1)의 3배를 더한 값보다 작은 경우 2개의 절단 영역을 배치하는 경우에 2개의 절단 영역 사이가 절단 영역의 폭보다 작아, 2개의 절단 영역을 형성하기 힘든 문제가 있기 때문이다. 물론, 절단 영역의 폭을 처음부터 매우 넓게 설정한 경우에는 상기의 기준들이 변경될 수 있다.
또한, 설계자의 기호에 따라 확산 툴과 복사 툴 선택에 대한 다른 기준들이 정해질 수 있음은 물론이다. 예컨대, 절단 영역의 폭(W1)의 5배가 기준으로 이용될 수도 있다.
도 6a 및 6b는 본 발명의 일 실시예에 따른 반도체 집적 회로 설계 방법을 실제적인 집적 회로에 대한 레이아웃에 적용하는 것을 보여주는 평면도들이다.
도 6a를 참조하면, 다수의 게이트 라인들(130)이 다수의 액티브 영역들(110) 및 콘택 영역(150)을 가로질러 배치되고 있다. 또한, 도 4a 내지 4f에서와는 달리 다수의 게이트 라인들(130)이 어느 하나의 액티브 영역(110)을 함께 가로질러 배치되고 있다. 한편, 콘택 영역의 경우, 오른쪽에 배치된 콘택 영역들과 같이 게이트 라인이 하나만 가로지르는 콘택 영역들이 있는 반면, 왼쪽의 콘택 영역들과 같이 다수의 게이트 라인들이 함께 가로지르는 콘택 영역들도 있음을 확인할 수 있다.
절단 영역(CT)은 도 4a에서와 같이 공통 절단 영역(CTsh)의 구조를 가지고 다수의 게이트 라인들을 함께 절단하는 식으로 배치되고 있음을 확인할 수 있다. 한편, 점선으로 표시된 A 내지 D 부분은 도 6a와 같이 절단 영역이 배치되는 경우에 불필요한 기생 커패시턴스가 발생할 수 있는 부분을 지칭하며, 본 실시예의 반도체 집적 회로 설계 방법에 의해 절단 영역을 배치함으로써, 기생 커패시턴스를 최소화할 수 있은 부분들이다.
도 6b를 참조하면, 점선으로 표시된 A 내지 D 부분 내에서, 절단 영역(CT)은 단위 절단 영역들로 분리되고, 그러한 단위 절단 영역들이 확장 툴을 이용하여 인접하는 콘택 영역들(150)로 폭이 확장됨으로써, 기생 커패시턴스 발생이 감소할 수 있다. 도 6b에서는 설명의 편의를 위해 분할 툴 및 확장 툴을 적용한 것만을 도시하고 있지만, 앞서 설명한 다양한 툴, 예컨대, 이동 툴, 역이동 툴, 복사 툴 등을 복합적으로 적용함으로써, 절단 영역을 최적으로 배치할 수 있고, 그에 따라, 게이트 라인의 오버헤드를 최소화하여 기생 커패시턴스 발생을 최소화할 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 집적 회로에 대한 제조 방법을 보여주는 흐름도이다.
도 7을 참조하면, 먼저, 제조하고자 하는 반도체 집적 회로에 대한 레이아웃 설계를 수행한다(S100). 반도체 집적 회로에 대한 레이아웃 설계는 도 1의 반도체 집적 회로 설계 방법과 동일할 수 있다. 따라서, 그에 대한 설명은 생략한다.
반도체 집적 회로에 대한 레이아웃 설계가 완성되면, 완성된 레이아웃에 기초하여 반도체 집적 회로를 제조한다(S300).
반도체 집적 회로 제조 단계(S300)는 레이아웃에 대한 데이터 준비 단계(S310), OPC(Optical Proximity Correction)를 수행하는 단계(S330), 마스크를 제조하는 단계(S350), 및 반도체 집적 회로를 형성하는 단계(S370)를 포함할 수 있다. 레이아웃에 대한 데이터 준비 단계(S310)는 완성된 레이아웃에 대한 전반적인 데이터를 수집하여 OPC 수행을 준비하는 것을 의미할 수 있다.
레이아웃을 그대로 이용하여 마스크를 제작하고, 그러한 마스크를 이용하여 포토리소그라피 공정을 수행하는 경우, 광 근접 효과에 의해 다른 형태의 패턴이 만들어지게 된다. 따라서, 광 근접 효과에 따른 오차를 반영하여, 레이아웃을 변경하고, 변경된 레이아웃에 기초하여 마스크 제작하여 포토리소그라피 공정을 수행함으로써, 처음의 레이아웃과 같은 패턴이 형성되도록 할 수 있다. OPC 수행 단계(S330)는 상기와 같이 광 근접 효과에 따른 오차를 반영하여 레이아웃을 변경하는 공정을 의미할 수 있다.
마스크를 제조하는 단계(S350)에서, 상기 OPC를 반영한 레이아웃, 예컨대, OPC가 반영된 그래픽 디자인 시스템(Graphic Design System: GDS)을 이용하여 마스크를 제작하고, 반도체 집적 회로 형성하는 단계(S370)에서 제작된 마스크를 이용하여 포토리소그라피 공정을 통해 웨이퍼에 반도체 집적 회로를 형성할 수 있다.
도 8a는 본 발명의 일 실시예에 따른 반도체 집적 회로 설계 장치에 대한 블록 구조도이다.
도 8a를 참조하면, 본 실시예에 따른 반도체 집적 회로 설계 장치(3000)는 프리-시뮬레이션 수행부(3100), 레이아웃 설계 및 검증 수행부(3200), 포스트-시뮬레이션 수행부(3300) 및 배치 프로세스 수행부(3400)를 포함할 수 있다.
프리-시뮬레이션 수행부(3100)는 상위 수준 기술, RTL 코딩, 합성, 게이트 레벨 시뮬레이션 등을 수행할 수 있다. 레이아웃 설계 및 검증 수행부(3200)는 레이아웃 디자인을 수행한다. 레이아웃 디자인은 디자인 룰에 기초하여 셀들을 배치하고 배선들을 연결시키는 과정을 의미함은 전술한 바와 같다. 한편, 레이아웃 설계 및 검증 수행부(3200)는 DRC 수행 및 LVS 수행을 할 수 있다. 포스트-시뮬레이션 수행부(3300)는 완료된 레이아웃에 대하여 기생 커패시턴스와 같은 기생 성분을 추출하여 시뮬레이션함으로써, 레이아웃의 기능적인 완성도를 체크할 수 있다.
한편, 배치 프로세스 수행부(3400)는 레이아웃 설계 및 검증 수행부(3200)와 함께 배치 프로세스를 이용하여 절단 영역 배치를 수행한다. 본 실시예에의 반도체 집적 회로 설계 장치는 레이아웃 디자인 시에 배치 프로세스를 이용하여 절단 영역을 자동으로 최적화하여 배치할 수 있고, 그에 따라, 게이트 라인의 오버헤드를 최소화하여 기생 커패시턴스 발생을 최소화할 수 있다.
도 8b는 도 8a의 배치 프로세스 수행부(3400)를 좀더 구체적으로 보여주는 블록 구조도이다.
도 8b를 참조하면, 본 실시예에 따른 배치 프로세스 수행부(3400)는 툴 선택 판단부(3410), 분할 툴 수행부(3420), 이동 툴 수행부(3430), 역이동 툴 수행부(3440), 확장 툴 수행부(3450), 및 복사 툴 수행부(3460)를 포함할 수 있다.
툴 선택 판단부(3410)는 소정 조건을 판단하여, 분할 툴, 역이동 툴, 확장 툴, 및 복사 툴 중 어느 툴을 수행할지 판단한다. 예컨대, 절단 영역이 여러 개의 게이트 라인을 함께 절단하는 공통 절단 영역으로 설계되었는지 판단하여, 공통 절단 영역으로 설계된 경우에 분할 툴이 선택되도록 할 수 있다. 또한, 인접하는 2 소자영역 사이의 거리를 입력받아 소정 조건, 예컨대, 상기 식(1) 또는 식(2)을 만족하느냐에 따라 확장 툴 또는 복사 툴이 선택되도록 할 수 있다.
분할 툴 수행부(3420)는 여러 개의 게이트 라인을 함께 절단하도록 설계된 공통 절단 영역을 게이트 라인별 해당 단위 절단 영역으로 분리할 수 있다. 이동 툴 수행부(3430)는 인접하는 소자영역과 기설정된 거리를 유지하도록 절단 영역을 일방향으로 이동시킬 수 있다. 역이동 툴 수행부(3440)는 레이아웃 설계 및 검증 수행부(3200)의 디자인 룰 체크에 근거하여, 절단 영역을 기설정된 단위 스텝만큼씩 역방향으로 이동시켜 디자인 룰을 유지하도록 할 수 있다. 확장 툴 수행부(3450)는 소정 조건을 만족하는 경우, 예컨대 상기 식(1)을 만족하는 경우에 절단 영역의 폭을 확장시킬 수 있다. 한편, 복사 툴 수행부(3460)는 소정 조건을 만족하는 경우, 예컨대 상기 식(2)을 만족하는 경우에 절단 영역을 복사하여, 2개의 절단 영역을 게이트 라인 상에 배치시킬 수 있다.
도 9a는 본 발명의 일 실시예에 따른 반도체 집적 회로에 대한 레이아웃이다. 구체적으로, 도 9a는 반도체 집적 회로에 포함된 표준 셀의 일 예를 나타낸다.
도 9a를 참조하면, 반도체 집적 회로(100)는 복수의 활성 핀들(active fins)(110), 더미(dummy) 핀들(120), 복수의 게이트 라인들(130a, 130b), 복수의 더미 게이트 라인들(135), 복수의 소스/드레인 컨택들(140), 및 두 입력 콘택 영역들(150)을 포함할 수 있다. 또한, 입력 콘택 영역(150)과 활성 핀(114) 사이에 게이트 라인들(130a, 130b)을 전기적으로 분리하는 절단 영역(CT)이 배치될 수 있다.
복수의 활성 핀들(110)은 제1 내지 제6 활성 핀들(111 내지 116)을 포함할 수 있고, 복수의 더미 핀들(120)은 제1 내지 제3 더미 핀들(121 내지 123)을 포함할 수 있다. 본 실시예에서, 반도체 집적 회로(100)는 낸드(NAND) 게이트 셀일 수 있다.
먼저, 복수의 활성 핀들(110) 및 복수의 더미 핀들(120)을 포함하는 복수의 핀들은 단일 공정을 통해 반도체 기판(미도시) 상에 미리 형성될 수 있다. 이어서, 복수의 게이트 라인들(130a, 130b) 및 복수의 더미 게이트 라인들(135)을 포함하는 게이트 라인들, 그리고 복수의 소스/드레인 컨택들(140)이 형성될 수 있다. 이어서, 두 입력 콘택 영역(150) 및 출력 단자(미도시)가 형성될 수 있다. 한편, 절단 영역(CT)을 통해 게이트 라인들(130)은 상부 게이트 라인(130au, 130bu)과 하부 게이트 라인(130ad, 130bd)으로 전기적으로 분리될 수 있다. 구체적으로 제1 게이트 라인(130a)는 상부 제1 게이트 라인(130au)과 하부 제1 게이트 라인(130ad)으로 분리되고, 제2 게이트 라인(130b)는 상부 제2 게이트 라인(130bu)과 하부 제2 게이트 라인(130bd)으로 분리될 수 있다. 이러한 게이트 라인들(130a, 130b)의 분리는 절단 영역(CT)에 대응하는 오픈 영역을 구비한 마스크 패턴을 이용하여 게이트 라인들(130a, 130b)을 식각함으로써 이루어질 수 있다.
서로 인접하게 배치되는 복수의 활성 핀들(110)은 하나의 핀 트랜지스터(fin Field Effect Transistor, finFET)를 구성할 수 있다. 본 실시예에서, 제1 내지 제3 활성 핀들(111, 112, 113)은 PMOS 트랜지스터를 구성하고, 제4 내지 제6 활성 핀들(114, 115, 116)은 NMOS 트랜지스터를 구성할 수 있다. 구체적으로, 제1 내지 제3 활성 핀들(111, 112, 113)의 상부에 두 개의 게이트 라인들(130au, 130bu) 및 세 개의 소스/드레인 컨택들(140)이 배치되므로, 제1 내지 제3 활성 핀들(111, 112, 113)은 병렬 연결된 두 개의 PMOS 트랜지스터들을 구성할 수 있다. 또한, 제4 내지 제6 활성 핀들(114, 115, 116)의 상부에는 두 개의 게이트 라인들(130ad, 130bd) 및 두 개의 소스/드레인 컨택들(140)이 배치되므로, 제4 내지 제6 활성 핀들(114, 115, 116)은 직렬 연결된 두 개의 NMOS 트랜지스터들을 구성할 수 있다. 그러나 본 발명의 일 실시예에 따른 반도체 집적 회로가 도 9의 finFET 구조에 한정되는 것은 아니다.
핀 트랜지스터는 돌출된 핀의 전면을 모두 채널로 이용할 수 있기 때문에 채널 길이를 충분히 확보할 수 있다. 따라서, 단 채널 효과(short channel effect)를 방지 또는 최소화할 수 있으며, 이에 따라 종래의 모스 트랜지스터에서 단 채널 효과에 따른 누설 전류의 발생 및 면적 문제를 개선할 수 있다.
본 실시예에 따른 반도체 집적 회로(100)는 상술된 반도체 집적 회로의 설계 방법을 이용하여 설계될 수 있다. 그에 따라, 배치 프로세스를 이용하여 절단 영역(CT)이 자동으로 최적화하여 배치됨으로써, 게이트 라인의 오버헤드가 최소화되어 기생 커패시턴스 발생이 최소화될 수 있다. 한편, 본 실시예에서, 절단 영역(CT)은 두 게이트 라인(130a, 130b)을 함께 절단하는 공통 절단 영역 구조를 가질 수 있다. 이는 두 게이트 라인(130a, 130b) 상에서, 콘택 영역(150)과 제4 활성 핀(114)과의 위치 관계를 고려할 때, 절단 영역을 분할할 필요가 없으므로 분할 툴의 적용이 생략되었음을 알 수 있다.
도 9b는 도 9a의 레이아웃을 가지는 반도체 집적 회로의 일부를 보여주는 사시도이고, 도 9c는 도 9a의 레이아웃의 I-I'부분 또는 도 9b의 반도체 집적 회로의 I-I'부분을 절단하여 보여주는 단면도이다.
도 9b 및 9c를 참조하면, 반도체 집적 회로(100)는 벌크형(bulk type) 핀 트랜지스터일 수 있다. 반도체 집적 회로(100)는 기판(102), 제1 절연층(104), 제2 절연층(106), 복수의 활성 핀들(111, 112, 113), 더미 핀(121), 제1 게이트 라인(130a) 및 상부 절연층(108)을 포함할 수 있다.
기판(102)은 반도체 기판일 수 있는데, 예를 들어, 반도체 기판은 실리콘, 실리콘-온-절연체(Silicon-On-Insulator, SOI), 실리콘-온-사파이어(Silicon-On-Sapphire), 게르마늄, 실리콘-게르마늄 및 갈륨 비소(gallium-arsenide) 중 어느 하나를 포함할 수 있다.
복수의 활성 핀들(111, 112, 113) 및 더미 핀(121)은 기판(102)과 연결되게 배치될 수 있다. 일 실시예에서, 복수의 활성 핀들(111, 112, 113)은 기판(102)에서 수직 부분으로 돌출된 부분을 n+ 또는 p+로 도핑한 활성 영역일 수 있고, 더미 핀(121)은 기판(102)에서 수직 부분으로 돌출된 부분을 도핑되지 않은 영역일 수 있다. 경우에 따라 더미 핀(121)은 복수 개 형성될 수 있다. 다른 실시예에서, 복수의 활성 핀들(111, 112, 113) 및 더미 핀(121) 모두 n+ 또는 p+로 도핑한 활성 영역일 수도 있다.
제1 및 제2 절연층(104, 106), 그리고 상부 절연층(108)은 절연 물질을 포함할 수 있는데, 예를 들어, 절연 물질은 산화막, 질화막 또는 산질화막 중 어느 하나를 포함할 수 있다. 제1 절연층(104)은 복수의 활성 핀들(111, 112, 113) 및 더미 핀(121) 상에 배치될 수 있다. 제1 절연층(104)은 복수의 활성 핀들(111, 112, 113)과 제1 게이트 라인(130a) 사이에 배치됨으로써, 게이트 절연막으로써 이용될 수 있다. 제2 절연층(106)은 복수의 활성 핀들(111, 112, 113) 및 더미 핀(121) 사이의 스페이스에서 소정 높이를 가지도록 배치될 수 있다. 제2 절연층(106)은 복수의 활성 핀들(111, 112, 113) 및 더미 핀(121) 사이에 배치됨으로써, 소자 분리막으로써 이용될 수 있다. 한편, 상부 절연층(108)은 제1 및 제2 절연층(104, 106) 상부 및 1 게이트 라인(130a) 상에 배치될 수 있고, 1 게이트 라인(130a)을 다른 도전 물질과 전기적으로 분리하는 기능을 할 수 있다. 이해의 편의를 위해 도 9b에서 상부 절연층(108)은 생략되었다.
제1 게이트 라인(130a)은 제1 및 제2 절연층들(104, 106)의 상부에 배치될 수 있다. 이로써, 제1 게이트 라인(130a)은 복수의 활성 핀들(111, 112, 113) 및 더미 핀(121)을 둘러싸는 구조를 가질 수 있다. 다시 말해, 복수의 활성 핀들(111, 112, 113) 및 더미 핀(121, 122)은 제1 게이트 라인(130a)의 내부에 배치되는 구조를 가질 수 있다. 한편, 도시된 바와 같이 제1 게이트 라인(130a)은 절단 영역(CT)을 통해 상부 제1 게이트 라인(130au)과 하부 제1 게이트 라인(130ad)으로 전기적으로 분리된 구조를 가질 수 있다. 제1 게이트 라인(130a)의 분리가 절단 영역(CT)의 최적 배치를 통해 이루어짐으로써, 제1 게이트 라인(130a)의 오버헤드가 최소화될 수 있고, 그에 따라 기생 커패시턴스 발생이 최소화될 수 있다. 제1 게이트 라인(130a)은 W, Ta 등과 같은 금속 물질, 이들의 질화물, 이들의 실리사이드, 도핑된 폴리실리콘 등을 포함할 수 있고, 증착 공정을 이용하여 형성될 수 있다.
한편, 제1 게이트 라인(130a)에 접촉하는 입력 콘택 영역(150)이 제1 게이트 라인(130a) 상에 배치될 수 있다. 도 9b에서 편의상 입력 콘택 영역(150)이 매우 얇은 두께로 도시되고 있으나 그 이상의 두께를 가짐은 물론이다.
도 10은 본 발명의 일 실시예에 따른 반도체 집적 회로에 대한 레이아웃이다.
도 10을 참조하면, 본 실시예의 반도체 집적 회로(200)에서, 액티브 영역(110L, 110R) 각각에 2개의 게이트 라인들(130a, 130b)이 가로질러 배치될 수 있다. 구체적으로, 왼쪽 액티브 영역(110L)에 왼쪽 제1 및 제2 게이트 라인들(130aL, 130bL)이 가로질러 배치되며, 오른쪽 액티브 영역(110R)에 오른쪽 제1 및 제2 게이트 라인들(130aR, 130bR)이 가로질러 배치될 수 있다.
왼쪽 제1 및 제2 게이트 라인들(130aL, 130bL)의 오른쪽 오버헤드 부분 각각에 해당 콘택 영역들(150L1, 150L2)이 형성되고, 오른쪽 제1 및 제2 게이트 라인들(130aR, 130bR)의 왼쪽 오버헤드 부분 각각에 해당 콘택 영역들(150R1, 150R2)이 형성될 수 있다. 이러한 콘택 영역들을 사이로 하여 2개의 도전 영역(230)이 게이트 라인들(130a, 130b)과 수직으로 교차하면서 배치될 수 있다. 구체적으로 2개의 도전 영역(230)은 왼쪽 제1 콘택 영역(150L1)과 오른쪽 제1 콘택 영역(150R1) 사이, 그리고 왼쪽 제2 콘택 영역(150L2)과 오른쪽 제2 콘택 영역(150R2) 사이에 배치될 수 있고, 각각의 도전 영역(230)에는 도전 콘택 영역(250)이 배치될 수 있다. 도 10에서, 도전 영역(230)이 2개 배치되었지만 본 실시예가 그에 한정되는 것은 아니다. 예컨대, 도전 영역(230)은 1개 또는 3개 이상 배치될 수도 있다. 한편, 도전 영역(230)은 웰에 바이어스를 전압을 인가해주기 위한 웰 픽업 영역일 수 있다. 비트 라인일 수 있다. 그러나 도전 영역(230)이 웰 픽업 영역에 한정되는 것은 아니다.
도시된 구조와 같은 반도체 집적 회로(200)에서, 제2 게이트 라인(130b) 상의 제2 절단 영역(CT2)은 앞서 배치 프로세스를 통해 배치될 수 있다. 예컨대, 이동 툴 및 복사 툴이 적용되어 제2 절단 영역(CT2)이 배치될 수 있다. 한편, 제1 게이트 라인(130b) 상의 제1 절단 영역(CT1)은 이동 툴 및 확장 툴이 적용되어 배치될 수 있다. 그러나 제1 절단 영역(CT1)의 배치에는 지금까지 설명한 원리를 벗어난 예외적인 방법이 적용되고 있다.
좀더 구체적으로, 제1 절단 영역(CT1)은 2개의 도전 콘택 영역(250)을 고려할 때, 2개의 도전 콘택 영역(250) 사이에 배치되는 것이 좀더 일반적일 수 있고, 따라서, 2개의 도전 콘택 영역(250) 사이에 제1 절단 영역(CT1)을 배치하는 것을 배제하지 않는다. 그러나 2개의 도전 콘택 영역(250) 사이의 간격이 좁은 경우에 제1 절단 영역(CT1) 배치가 불가능한 경우가 발생할 수 있고, 그러한 경우에 본 실시예와 같이 2개의 도전 콘택 영역(250)을 포함하는 식으로 제1 절단 영역(CT1)을 확장하여 배치할 수 있다. 또한, 기생 커패시턴스의 관점에서, 2개의 도전 콘택 영역(250) 사이에 제1 절단 영역(CT1)을 배치하는 것보다는 2개의 도전 콘택 영역(250)을 포함하는 구조로 제1 절단 영역(CT1)을 배치하는 것이 유리할 수 있다.
앞서 실시예들에서는 기판 면에 대하여 수직 방향으로 오버레이가 되지 않은 다른 소자영역들과의 관계만을 고려하였지만, 본 실시예에서는 수직 방향으로 오버레이 되는 소자영역과의 관계를 고려한 것이다. 결론적으로, 수직 방향으로 오버레이되는 소자영역들에 대하여, 앞서의 배치 프로세스 규칙을 그대로 준수하되, 오버레이되는 소자영역으로 인해 절단 영역의 배치가 불가능한 경우나 기생 커패시턴스 축소에 더 효과적인 경우에, 오버레이되는 소자영역들을 포괄하는 구조로 절단 영역이 배치될 수 있다.
도 11은 본 발명의 일 실시예에 따른 반도체 집적 회로를 포함하는 메모리 카드를 나타내는 개략도이다.
도 11을 참조하면, 메모리 카드(1000)는 제어기(1100)와 메모리(1200)가 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들면, 제어기(1100)에서 명령을 내리면, 메모리(1200)는 데이터를 전송할 수 있다.
제어기(1100) 및 메모리(1200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 집적 회로를 포함할 수 있다. 구체적으로, 제어기(1100) 및 메모리(1200)에 포함된 복수의 반도체 소자들 중 적어도 하나의 반도체 소자는, 전술한 본 발명의 실시예들에 따라, 배치 프로세스를 통해 절단 영역의 배치가 최적화됨으로써, 도전 라인의 오버헤드가 최소화되고, 그에 따라 기생 커패시턴스 발생이 최소화된 반도체 집적 회로들, 예컨대 트랜지스터들을 포함할 수 있다.
메모리 카드(1000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드 (memory stick card), 스마트 미디어 카드 (smart media card: SM), 씨큐어 디지털 카드 (secure digital card: SD), 미니-씨큐어 디지털 카드 (mini-secure digital card: 미니 SD), 및 멀티미디어 카드 (multimedia card: MMC) 등와 같은 다양한 메모리 카드를 구성할 수 있다.
도 12는 본 발명의 일 실시예에 따른 반도체 집적 회로를 포함하는 컴퓨팅 시스템을 나타내는 개략도이다.
도 12를 참조하면, 컴퓨팅 시스템(2000)은 프로세서(2100), 메모리 장치(2200), 스토리지 장치(2300), 파워 서플라이(2400) 및 입출력 장치(2500)를 포함할 수 있다. 한편, 도 12에는 도시되지 않았지만, 컴퓨팅 시스템(2000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.
이와 같이, 컴퓨팅 시스템(2000)에 포함된 프로세서(2100), 메모리 장치(2200), 스토리지 장치(2300), 파워 서플라이(2400) 및 입출력 장치(2500)는, 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 집적 회로를 포함할 수 있다. 구체적으로, 프로세서(2100), 메모리 장치(2200), 스토리지 장치(2300), 파워 서플라이(2400) 및 입출력 장치(2500)에 포함된 복수의 반도체 소자들 중 적어도 하나의 반도체 소자는, 전술한 본 발명의 실시예들에 따라, 배치 프로세스를 통해 절단 영역의 배치가 최적화됨으로써, 도전 라인의 오버헤드가 최소화되고, 그에 따라 기생 커패시턴스 발생이 최소화된 반도체 집적 회로들, 예컨대 트랜지스터들을 포함할 수 있다.
프로세서(2100)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(2100)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(2100)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(2600)를 통하여 메모리 장치(2200), 스토리지 장치(2300) 및 입출력 장치(2500)와 통신을 수행할 수 있다. 실시예에 따라, 프로세서(2100)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 장치(2200)는 컴퓨팅 시스템(2000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(2200)는 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다. 스토리지 장치(2300)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive), 씨디롬(CD-ROM) 등을 포함할 수 있다.
입출력 장치(2500)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 파워 서플라이(2400)는 컴퓨팅 시스템(2000)의 동작에 필요한 동작 전압을 공급할 수 있다.
상술한 본 발명의 실시예들에 따른 반도체 집적 회로는 다양한 형태들의 패키지로 구현될 수 있다. 예를 들어, 반도체 집적 회로의 적어도 일부의 구성들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 200: 반도체 집적 회로, 104: 제1 절연층, 106: 제2 절연층, 108: 상부 절연층, 110:액티브 영역, 또는 활성핀, 120: 더미 핀, 130: 게이트 라인, 135: 더미 게이트 라인, 140: 소스/드레인 컨택, 150: 콘택 영역, CT: 절단 영역, 230: 도전 영역, 250: 도전 콘택 영역

Claims (20)

  1. 삭제
  2. 삭제
  3. 설계하고자 하는 반도체 집적 회로에 대한 프리-시뮬레이션(pre-simulation)을 수행하는 단계;
    상기 반도체 집적 회로에 대응하여 셀들과 배선들을 포함한 레이아웃을 디자인하는 단계;
    상기 레이아웃 내에서 적어도 2개의 소자영역을 걸쳐서 연장하는 도전 라인을 상기 2개의 소자영역 사이에서 전기적으로 절단하는 절단 영역을, 배치 프로세스를 이용하여 자동으로 배치하는 단계; 및
    상기 레이아웃에 기초하여 포스트-시뮬레이션(post-simulation)을 수행하는 단계;를 포함하고,
    상기 배치 프로세스는,
    상기 2개의 소자영역 사이에서, 기설정된 제1 거리에 기초하여 상기 절단 영역을 상기 도전 라인을 따라 일 방향으로 이동시키는 이동 툴(move tool);
    디자인 룰(Design Rule)에 기초하여 상기 절단 영역을 상기 일 방향에 반대로 이동시키는 역이동 툴(move-back tool);
    상기 절단 영역의 폭을 확장시키는 확장 툴(extension tool); 및
    상기 2개의 소자영역 사이에서 상기 절단 영역을 복사하여 2개로 배치하는 복사 툴(duplication tool); 중 적어도 하나를 포함하며,
    상기 이동 툴은 상기 절단 영역을 상기 2개의 소자영역 중 어느 하나의 소자영역과 상기 제1 거리만큼 이격되도록 하고,
    상기 역이동 툴은 상기 절단 영역이 상기 2개의 소자영역 이외의 다른 소자영역 또는 다른 절단 영역과의 관계에서, 상기 디자인 룰을 유지하도록 하는 특징으로 하는 반도체 집적 회로 설계 방법.
  4. 제3 항에 있어서,
    상기 2개의 소자영역 사이에는 적어도 하나의 콘택 영역이 배치되고,
    상기 절단 영역은 상기 적어도 하나의 콘택 영역 중 어느 하나의 콘택 영역과 상기 2개의 소자영역 중 어느 하나의 소자영역 사이, 또는 상기 적어도 하나의 콘택 영역 중 2개의 콘택 영역 사이에서 상기 배치 프로세스에 따라 배치되는 것을 특징으로 하는 반도체 집적 회로 설계 방법.
  5. 제3 항에 있어서,
    상기 절단 영역의 배치는,
    상기 이동 툴에 의한 상기 절단 영역의 이동 후에,
    상기 디자인 룰을 체크하여 상기 역이동 툴을 이용할지 판단하며,
    상기 2개의 소자영역 사이의 거리를 입력받아 상기 확장 툴 또는 상기 복사 툴을 이용할지를 판단하는 것을 특징으로 하는 반도체 집적 회로 설계 방법.
  6. 제5 항에 있어서,
    상기 역이동 툴을 이용하는 경우, 상기 디자인 룰을 체크하면서 기설정된 단위 스텝만큼씩 상기 절단 영역을 상기 일 방향에 반대로 이동시키는 것을 특징으로 하는 반도체 집적 회로 설계 방법.
  7. 제3 항에 있어서,
    상기 레이아웃은 상기 도전 라인에 평행하게 연장되는 적어도 하나의 타 도전 라인을 더 포함하고,
    상기 절단 영역은 상기 도전 라인 및 타 도전 라인을 함께 절단하도록 배치되며,
    상기 배치 프로세스는,
    상기 도전 라인 및 타 도전 라인 각각에 대응하여 상기 절단 영역을 단위 절단 영역으로 분리하는 분할 툴(break tool)을 더 포함하고,
    상기 단위 절단 영역들은 상기 이동 툴, 역이동 툴, 확장 툴 및 복사 툴 중 적어도 하나를 통해 상기 도전 라인 및 타 도전 라인 각각에 배치되는 것을 특징으로 하는 반도체 집적 회로 설계 방법.
  8. 제3 항에 있어서,
    상기 레이아웃을 디자인하는 단계는,
    상기 레이아웃에 대한 디자인 룰 체크(Design Rule Check: DRC)를 수행하는 단계; 및
    상기 레이아웃과 회로도식 비교(Layout Versus Schematic: LVS)를 수행하는 단계;를 포함하고,
    상기 레이아웃에 대하여 상기 DRC 및 LVS를 수행한 후에 상기 자동으로 배치하는 단계로 이행하는 것을 특징으로 하는 반도체 집적 회로 설계 방법.
  9. 제3 항에 있어서,
    상기 자동으로 배치하는 단계에서 상기 이동 툴, 역 이동 툴, 확장 툴 및 복사 툴 중 적어도 하나를 수행한 후에, 디자인 룰 체크(DRC)를 수행하고,
    상기 DRC를 통과하면 상기 절단 영역의 배치가 결정되며,
    상기 절단 영역의 배치가 결정되면, 상기 포스트-시뮬레이션을 수행하는 단계로 이행하거나, 레이아웃과 회로도식 비교(LVS)를 수행한 후에 상기 포스트-시뮬레이션을 수행하는 단계로 이행하는 것을 특징으로 하는 반도체 집적 회로 설계 방법.
  10. 적어도 2개의 소자영역을 걸쳐서 연장하는 도전 라인 및 상기 적어도 2개의 소자영역 사이에서 상기 도전 라인을 전기적으로 절단하는 절단 영역을 포함하는 반도체 집적 회로를 설계하는 방법에 있어서,
    배치 프로세스의 이동 툴을 통해 상기 절단 영역을 상기 도전 라인을 따라 일 방향으로 이동시키되, 적어도 2개의 소자영역 중 어느 하나의 소자영역과 제1 거리만큼 이격되도록 이동시키는 단계;
    상기 절단 영역과 상기 2개의 소자영역 이외의 다른 소자영역들과의 디자인 룰을 체크하여 디자인 룰을 위반한 경우에 상기 배치 프로세스의 역이동 툴을 통해 상기 절단 영역을 상기 일 방향에 반대로 이동시키는 단계; 및
    상기 2개의 소자영역 사이의 거리를 입력받아 상기 배치 프로세스의 확장 툴을 통해 상기 절단 영역의 폭을 확장시키거나 상기 배치 프로세스의 복사 툴을 통해 상기 절단 영역을 복사하여 2개로 배치하는 단계;를 포함하는 반도체 집적 회로 설계 방법.
  11. 제10 항에 있어서,
    상기 2개의 소자영역 사이의 거리(Dtot)가 하기의 식 (1) 또는 식 (2)을 만족하는지 판단하고,
    식(1): 제1 거리*2 + 상기 절단 영역의 폭 ＜ Dtot ≤ 상기 제1 거리*2 + 상기 절단 영역의 폭*3,
    식(2): Dtot ≥ 상기 제1 거리*2 + 상기 절단 영역의 폭*3,
    상기 식 (1)을 만족하는 경우 상기 절단 영역의 폭을 확장시켜 배치하고, 상기 식(2)을 만족하는 경우 상기 절단 영역을 복사하여 2개로 배치하는 것을 특징으로 하는 반도체 집적 회로 설계 방법.
  12. 제3 항의 반도체 집적 회로 설계 방법을 수행하는 단계; 및
    상기 반도체 집적 회로 설계 방법에 의해 디자인된 레이아웃에 기초하여 반도체 집적 회로를 제조하는 단계;를 포함하는 반도체 집적 회로 제조 방법.
  13. 제12 항에 있어서,
    상기 반도체 집적 회로를 제조하는 단계는
    상기 레이아웃에 대한 데이터를 준비하는 단계;
    상기 데이터에 기초하여 OPC(Optical Proximity Correction)를 수행하는 단계;
    상기 OPC를 반영한 레이아웃에 기초하여 마스크를 제작하는 단계; 및
    상기 마스크를 이용하여 반도체 집적 회로를 형성하는 단계:를 포함하는 반도체 집적 회로 제조 방법.
  14. 액티브 영역을 각각 포함하고 제1 라인 방향으로 배치되는 적어도 2개의 반도체 소자; 및
    상기 2개의 반도체 소자 중 어느 하나의 액티브 영역을 가로지르며 상기 제1 라인 방향으로 연장하는 제1 도전 라인과, 다른 하나의 액티브 영역을 가로지르고 상기 제1 라인 방향으로 연장하는 제2 도전 라인을 전기적으로 분리하는 절단 영역;을 포함하고,
    상기 절단 영역은 상기 2개의 반도체 소자 중 어느 하나의 액티브 영역으로부터 디자인 룰을 유지하면서 기설정된 제1 거리만큼 이격되어 배치되되, 배치 프로세스의 규칙에 따라 가변되어 상기 제1 거리를 초과하여 배치되며,
    상기 배치 프로세스의 규칙은,
    상기 2개의 반도체 소자 사이에서, 상기 절단 영역을 상기 2개의 반도체 소자 중 적어도 하나의 액티브 영역으로부터 상기 제1 거리만큼 이격되도록 이동 툴을 통해 배치하는 제1 규칙,
    상기 제1 규칙에 의한 배치가 상기 디자인 룰을 위반하는 경우, 역이동 툴을 통해 상기 절단 영역을 상기 제1 거리를 초과하여 배치하는 제2 규칙, 및
    상기 2개의 반도체 소자의 액티브 영역 사이의 거리를 입력받아 확장 툴을 통해 상기 절단 영역의 폭을 확장하거나 복사 툴을 통해 상기 절단 영역을 복사하여 2개로 배치하는 제3 규칙 중 적어도 하나의 규칙을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  15. 제14 항에 있어서,
    상기 제1 라인 방향으로의 상기 절단 영역의 폭은 가변되는 것을 특징으로 하는 반도체 집적 회로.
  16. 제14 항에 있어서,
    상기 2개의 반도체 소자 사이에 상기 절단 영역이 2개 형성되는 것을 특징으로 하는 반도체 집적 회로.
  17. 삭제
  18. 제14 항에 있어서,
    상기 반도체 소자는 트랜지스터이고,
    상기 제1 도전 라인 및 제2 도전 라인 각각은 대응하는 상기 반도체 소자의 액티브 영역을 가로지르는 게이트 라인인 것을 특징으로 하는 반도체 집적 회로.
  19. 제18 항에 있어서,
    상기 트랜지스터는 FinFET이고,
    상기 액티브 영역에는 소스, 드레인 및 채널이 형성되고,
    상기 제1 도전 라인 및 제2 도전 라인 중 적어도 하나가 상기 액티브 영역 외부로 연장된 부분에 콘택 영역이 배치되며,
    상기 콘택 영역과 상기 액티브 영역 사이, 또는 2개의 콘택 영역 사이에 상기 절단 영역이 배치되는 것을 특징으로 하는 반도체 집적 회로.
  20. 제3항 내지 제11항 중 어느 하나의 항에 따른 반도체 집적 회로 설계 방법을 실행하기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록 매체.
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