JPS62120697A

JPS62120697A - 半導体記憶装置

Info

Publication number: JPS62120697A
Application number: JP60260928A
Authority: JP
Inventors: Masao Taguchi; 眞男田口
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1985-11-20
Filing date: 1985-11-20
Publication date: 1987-06-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体記憶装置、特にダイナミックランダムア
クセスメモリのセルアレーのビット線に関する。

（従来の技術〕ダイナミックランダムアクセスメモリ　（ＤＲＡＭ）は
、オープンビット線型の場合第７図（ａｌに示すように
、センスアンプＳＡを中心にしてその左右にメモリセル
アレイＭＣＡ　（添字１，２は相互を区別するもの、以
下同じ）を配置する。各センスアンプの左、右に一対の
ピント線ＢＬが延び、図示しないがこれらのビット線と
直交して多数のワード線が走り、ビット線とワード線の
各交点にメモリセルが配設される。メモリが大容量化さ
れるにつれてワード線数およびビット線数は大になり、
例えば４メガビツトならワード線２０４８本、ビット線
２０４８本である。これは各ビット線に２０４８個のメ
モリセルが付くことになり、ビット線寄生容量は大、Ｃ
レシオが悪化、従ってアクセスが遅くなるだけでなく、
信号量の低下は雑音に対し弱くなるため誤動作（ソフト
エラーを含めて）をしやすくなる。

そこでビット線を分割することが考えられており、第７
図（ｂ）は２分割した例である。このようにすればビッ
ト線長が半減するから前記Ｃレシオの悪化およびアクセ
スタイム増大が軽減する。しかしながら付属回路が重複
し、集積度低下及び回路複雑化、チ・ノブ面積の無駄な
使用を招く欠点がある。即ちセンスアンプが２重に必要
になり、またセンスアンプＳＡの両側にはデータバスが
走り、各ビット線とデータバスとを接続するゲート及び
該ゲートを制御するコラムデコーダＣＤが配設されるが
、これらも２重に必要になる。ビット線を４分割、８分
割、・・・・・・すれば付属回路は４重、８ｍ・・・・
・・に必要になり、その負担は耐えられないものになる
。

そこで附属回路増大を可及的に抑えることが考えられて
おり、第４図〜第６図がその例である。

第４図は分散型センスアンプと称するもので、長いビッ
ト線をトランジスタＱ１．Ｑ２・・・・・・によって何
区間かに分割し、各分割区間にセンスアンプを置くもの
である（米国特許第４１２２５４６号）。

ビット線ＢＬＩ（他のビット線についても同様）はトラ
ンジスタＱ１．Ｑｌ、Ｑ５によってＢＬＩａ、ＢＬＩ　
ｂ、ＢＬＩ　ｃ、ＢＬｌｄの４区間に分割され、それぞ
れの区間でセンスアンプＳＡＩ〜ＳＡ４が入れられてい
る。セル記憶データのセンス時には続出セルの属する分
割区間の前後の分割用トランジスタをオフさせておくの
で、例えば区間Ａ３のメモリセルを読出すときはトラン
ジスタＱ３〜Ｑ６をオフにしておくので、分割が無いと
きに比べてＣレシオは１／４に改善される。データの入
出力は分割用トランジスタをオンにし、本例ではＱ５．
Ｑ６をオンにし、またビット線選択用トランジスタ（カ
ラムスインチ）Ｑ７．Ｑｌｌをオンにしてビット線ＢＬ
Ｉ、ＢＬＩ及び各分割区間に共通のデータバスＤＢを介
して行われるので、カラムデコーダＣＤは原則的には１
列で良い。

この方式の欠点は分割ゲー）　Ｑ　＋　−Ｑ　ｓを駆動
するとき大電流が瞬時流れることである。４Ｍメモリを
例にすると、分割クロックφＢ１に関して分割トランジ
スタＱ　ＩＱ　２が合計４０９６個接続されるので、こ
れらのゲート容量を駆動するとき流れるゲート充電電流
は１００ｍＡ近くに達する。しかもこのゲートは同時に
少くとも２列駆動するので２００ｍＡ近い電流になる。

またこの方式では狭い間隔で多数配設されるビット線に
分割用トランジスタＱｌ、Ｑ２．・・・・・・・を挿入
するので、これらは大型にはできず、従って抵抗が高く
、か−るものが複数個挿入されるので時定数が大になり
、特にデータピッ１−ＤＢから遠い区間のメモリセルに
書込みを行なうとき時間を要する、書込み誤りを発生す
る等の問題がある。

第５図は分割ディジット線方式と称するものである（Ｋ
、　　Ｉｔｏ　　ｅｔ、ａｌ、　ｒＥＥＥ　　ｌ５ＳＣ
ＣＤｉｇｅｓｔ　　ｏｆＴｅｃｈｎｉｃａｌ　Ｐａｐｅ
ｒｓ　　ｐｐ２８２−２８３．　１９８４）このメモリ
では各分割区間毎にデータバス線ＤＢ１．ＤＢ１、ＤＢ
２．ＤＢ２．・・・・・・を引き、各区間に共通なカラ
ムデコーダＣＤによって各分割区間に入れたカラムスイ
ッチトランジスタＱ１〜ＱＢを、ビット線ＢＬ、　ＢＬ
　＜第１層アルミ配線）上に層間絶縁膜を介して配した
第２層目のアルミ配線ＣＬによって共通に駆動する。こ
れによってメモリセルアレーは電気的に完全に分割され
ているにもかかわらすカラムデコーダは１列だけで良い
のでセルアレーの面積効率が良い。

ところがこの方式では分割アレーからそれぞれ引出した
データバスＤＢＩとＤＢＩ、ＤＢ２とＤＢ２．・・・・
・・をロウ（ＲＡＷ）側のアドレスで選択するので（さ
もないとリフレッシュサイクルが、分割するほど小さな
値になって、他の方式の標準的な値とマツチしな（なる
）、もし出力が８ビ・７ト型のメモリでは、原則的には
データバスは８重に引かねばならないが、各分割区間ご
とに８重に引くと図の例の場合全部で３２組の多数のバ
スを引かなければならない。これはデータバス線各セル
アレーに配したために必然的に起る問題で、例えば誤り
検出訂正（Ｅ　ＣＣ）回路を搭載する場合でハミングコ
ードを用いた場合、１６ビツトのデータに５ビツトのパ
リティビットを付加するので２１組のデータバスが各分
割セクションに必要となる。この結果、合計８４組もの
データバスを引くことになってこの占有面積が無視でき
ない大きさになる。この観点から、やはりデータバスは
各分割アレーに共通になる第４図の方式の方がレイアウ
ト上の無駄が少くなる。

第６図は親子ビット線方式と称するもので、ビット線を
分割し、各々にセンスアンプＳＡを設けるが、コラムデ
コーダＣＤおよびデータバスＤＢ。

ＤＢはこれらに共通にする。このため分割ビット線（第
１層アルミ配線）上に絶縁層を介して第２層アルミ配線
ＣＢＬＬ、ＣＢＬＩを設け、これと分割ビット線の各々
とをスイッチ（トランジスタ）Ｑｌ、Ｑ２．Ｑ３．・・
・・・・を介して接続する。このようにすれば、データ
バスＤＢが多数になる欠点は回避でき、ローデコーダＲ
ＤでスイッチＱ１とＱ２．ＱｌとＱ　４　、・・・・・
・を制御するようにしてどの区間のメモリセルへも、当
該区間のビット線上記スイッチ、親ビット線ＣＢＬ１．
ＣＢＬＬ、データバスＤＢ、’ＤＢの経路でアクセスで
きる。親ビット線ＣＢＬＬ、ＣＢＬＩの長さは子ビット
線ＢＬ１ａ、ＢＬＬａ、ＢＬ１．ｂ、ＢＬＩ　ｂ、　・
−・・・−の長さの総和と同じであるが、視ビット線は
第２層アルミ配線であり、メモリセルが直接接続されて
はいないので寄生容量は小さく、この駆動は小電力かつ
迅速である。

〔発明が解決しようとする問題点〕

このように分割ビット線には付属回路増大、消費増加な
どの問題がある。第６図はこれらを可及的に抑えた回路
であるが、スイッチＱ１とＱ　２　。

Ｑ３とＱ　４　、・・・・・・は全分割ビット線に対す
るそれらが同時に動作し、スパイク電流を生じる。本発
明はこれを更に改善し、スパイク電流を低減し、併せて
Ｃレシオの改善、回路構成の簡単化などを図ろうとする
ものである。

ｃ問題点を解決するための手段〕本発明の半導体記憶装置は、ビット線を複数区間に分割
して各分割区間にセンスアンプを配し、かつ分割された
ビット線に平行なそして各分割区間に共通なビット線を
配して該共通ビット線に選択スイッチを介して前記ビッ
ト線の各分割区間およびデータバスを接続すると共に、
分割された各ビット線はワード線方向で複数本ずつまと
めてサブブロックを構成し、前記ピッＩ・線の各分割区
間を共通ビット線へ接続する選択スイッチは、前記分割
区間を選択するブロック選択信号と前記サブブロックを
選択する信号との論理積出力により開閉するようにして
なることを特徴とするものである。

〔作用〕

本発明では各分割アレーのビット線に平行に共通ビット
線を引くことでデータバスの重複を避け、また各分割区
間を共通ビット線へ選択的に接続するトランジスタはカ
ラムアドレスと分割区間アドレスとの論理積でオンオフ
するので、一度に駆動されるトランジスタ数が少く、ス
パイク電流が生じない。更に本発明ではロウアドレスに
応じてアクセスするセルの属する区間のセンスアンプだ
けを動かし他の区間のセンスアンプは一切動作させない
で済むので、本質的に消費電力が小さくなる。

第４図のものも第５図のものも結果的にすべてのビット
線が動作時に充放電されるのでアレーが大型化したとき
の消費電力の増大は避けられない。

これに対し本発明では分割しただけビット線の充放電に
基く電力消費が少くなる。なお共通ビ、７ト線はすべて
の区間にまたがって充放電するが、その寄生容量は少い
。

〔実施例〕

第１図に本発明の実施例を示す。第６図と同じ部分には
同じ符号が付しである。このメモリではセルアレイをビ
ット線方向で分割するだけでなく、ワード線方向でも分
割する。本例では１６ビツト線を１サブブロツクとして
おり、従ってビット線数が２０４８ならワード線方向分
割ブロック（サブブロック）は１２８個できる。５ＢＳ
ｎはそのｎ番すブブロック選択信号である。ＢＳｌとＢ
ＳＩ。

ＢＳ２とＢＳ２．・・・・・・はビット線方向分割ブロ
ックを選択する信号で、第６図のローデコーダＲＤが出
力するトランジスタＱ１とＱ２．Ｑ３とＱ　ａ　。

・・・・・・各選択（ターンオン）信号と同じである。

第１図のメモリでは分割（子）ビット線を共通（親）ビ
ット線へ接続するトランジスタＱｌ、Ｑ２・・・・・・
のゲートを、ブロック選択信号ＢＳＩとＢＳＩ。

ＢＳ２とＢＳ２．・・・・・・とサブブロック選択信号
５ＢＳｎとの論理積で制御する。即ち５ＢＳｎが高レベ
ルであり（第ｎサブブロックが選択され）かつＢＳＩが
高レベル、ＢＳｌが低レベルのトキ、トランジスタＱ１
７が・オン、Ｑ２＋　がオフ、トランジスタＱｌ、Ｑ２
．　・・・・・・Ｑ９．ＱＩＯがオンで分割ビット線Ｂ
Ｌ１ａとＢＬ　１　ａ、・・・・・・ＢＬ１６ａとＢＬ
１６ａが共通ビット線ＣＢＬＩとＣＢＬＴ、・・・・・
・ＣＢＬ１６とＣＢＬ１６に接続され、他の分割ビット
線の当該共通ビット線への接続は行なわれない。他のブ
ロック及びサブブロック選択時も同様である。

図示のようにこのメモリでは、全セルアレーは４つのブ
ロック８１〜Ｂ４に分割される。この分割によってビッ
ト線は全長の１／４に切られ、ビット線ＢＬＩについて
言えば各ブロック毎にセンスアンプＳＡＩ〜ＳＡ４が設
けられ、４ブロツクに共通なビット線ＣＢＬＩ、ＣＢＬ
Ｉが配線されている。分割ビット線と共通ビット線はト
ランジスタＱｌ、Ｑ２．・・・・・−Ｑ７．Ｑｅで選択
的に接続される。これらの接続はブロック選択信号ＢＳ
Ｉ〜ＢＳ４とサブブロック選択信号５ＢＳｎとの論理積
で決定される。４分割された各ブロックは更にワード線
方向にサブブロックに分割されている。

このサブブロックに分割する点が本発明の１つの大きな
特徴をなしている。これによってブロック選択信号ＢＳ
Ｉ〜ＢＳ４は、サブブロックをまとめて１つのトランジ
スタＱ、Ｉ７　、Ｑｌｅ　、ＱＩＯ又はＱ２０で選択で
きるため、駆動源から見た負荷効果が軽くなり、選択が
高速化し消費電力が減少する。

今、仮に読出し対象となるセルがブロックＢ２のサブブ
ロックｎに属しているとする。ＲＡＳ信号（図示せず）
の活性化に伴いワード線（図示せず）が選択され、セル
データが分割ビット線ＢＬｌｂ、ＢＬ１ｂに現われ、続
いてセンスアンプＳＡ２によって増幅される。このとき
、センスアンプはブロックＢ２に対するものＳＡ２だけ
を動かせばよく、他のブロックのそれは休止状態にする
ことができる。センスアンプの動作によるビット線電圧
増幅ののち、ブロック選択信号ＢＳ２が高レベルに転じ
、ＢＳ２は低レベルとなる。これによってトランジスタ
ＱＩ８は導通し、トランジスタＱ２２は非導通となり、
トランジスタＱ３．Ｑ４Ｑｌｌ　、Ｑ１２は導通するが
、他のセレクトトランジスタＱｌ、Ｑ２・・・・・・は
トランジスタＱ１７゜ＱＩＯ，Ｑ２０がオフ、トランジ
スタＱ２１゜Ｑ２３　＋　Ｑ２４がオンしているために
カットオフしており、ブロックＢ２だけがサブブロック
選択信号５ＢＳｎのコントロール下に置かれる。次にＣ
ＡＳ信号（図示せず）が活性化されてカラムデコーダＣ
Ｄはカラムアドレスを取込み、カラムの番地が選択され
る。読出し対象のセルはｎ番目のサブブロックに属する
のでカラムデコーダからサブブロック選択信号５ＢＳｎ
が出力され、これによりトランジスタＱ１．Ｑ４．・・
・・・・Ｑｌｌ　、Ｑ１０が導通してブロックＢ２の分
割ビット線上の電圧は共通ビット線ＣＢＬＩ、ＣＢＬＩ
〜ＣＢＬ１６、ＣＢＬ１６に転送される。更にカラムデ
コーダＣＤは第ｎサブブロックの中から唯一のカラム例
えば＃ｌをカラム選択信号Ｃ３Ｉによって選択する、即
ちトランジスタＱ２５．Ｑ２６を導通させて共通ビット
線ＣＢＬＩ、Ｃ’ＢＬＩをデータバスＤＢ。

ＤＢに結合させる。

これ以降はデータ出力バッファ回路を経由してデータが
出力され、これは従来のメモリと同じことである。本発
明の方式によってデータバスはブロックを分割してもそ
れぞれから多重に引出す必要がない。また、ブロックセ
レクトはサブブロックごとに行うのでブロックセレクト
信号ＢＳＩ〜ＢＳ４系の負荷が軽い。更にブロックを選
択的に駆動するので低消費電力である。

第２図は本発明の他の実施例を示す。これは０Ｍ０３回
路を用い、ブロック選択信号ＢＳをコンプリメンタリ信
号とのベアにする必要をなくしたものである。即ちブロ
ック選択信号線ＢＳＩ、ＢＳ２．・・・・・・は各１本
であり、ＢＳＩが高レベルであるとｐチャネルトランジ
スタＱＩ７はオフ、ｎチャネルトランジスタＱ２＋　は
オンで、ブロックＢ１は非選択、これとは逆にＢＳＩが
低レベルであるとＱｌ。はオン、Ｑ２１　はオフでブロ
ックＢ１は選択される。他のブロックについても同様で
ある。このメモリではトランジスタＱ１７〜Ｑ２０をｐ
チャネル型としているので、プロ・ツク選択信号ＢＳＩ
〜ＢＳ４の論理振幅を電源電圧と同一にしてもカラムゲ
ートトランジスタＱ　Ｉ−Ｑ　１６のゲートをサブブロ
ック選択信号５ＢＳｎと同一の論理振幅で駆動できる特
徴がある。

本発明が最も有効なのは、ＥＣＣ回路搭載メモリの様に
一度に多ビットのデータを読出すタイプのメモリに適用
するときである。叩ちデータバスが各ブロックに共通な
ため複数のデータバスを設けたときバス占有面積で問題
を生しることがないからである。第３図はその実施例を
示す。ここでは１６組のデータバスと５組のパリティビ
ット用データバスＤＢＩ、ＤＢＩ、・・・・・・ＤＢ２
１．ＤＢ２１を引き、一度に２１ビツトのカラム幅分の
データが同時に引出される。この２１ビツトは１６ビノ
ｌ−のデータに対するハミングコードを構成する。この
メモ７りでは共通ビット線ＣＢＬＬとＣＢＴゴ、・・・
・・・ＣＢＬ２１とＣＢＬ２１をデータバスＤＢＩとＤ
ＢＩ、・・・・・・ＤＢ２１とＤＢ２１へ接続する選択
スイッチＱ２５とＱ２６．・・・・・・Ｑ２７とＱ２Ｂ
はサブブロック選択信号５ＢＳｎで開閉できる。

〔発明の効果〕

以上説明したように本発明によれば、データバスの重複
化なくセルアレーを分割でき、これによりチップ面積を
無駄に使用することなく、ビット線寄生容量を減少して
Ｃレシオの改善、アクセス遅れの回避を図ることができ
る。またチップをビット線方向だけでなくワード線方向
にも分割して、同時に選択されるブロックを極小化した
ので、分割セルアレー選択信号の負荷が重くならず、ス
パイク電流の発生を防止することができる。また極小化
した分割セルアレイを選択的に駆動するので消費電力が
少ない。

【図面の簡単な説明】

第１図〜第３図は本発明の実施例を示す回路図、第４図
〜第６図は従来例を示す回路図、第７図は分割セルアレ
イの説明図である。図面で、ＢＬはビット線、Ｂｌ、Ｂ２．・・・・・・は
分割区間（ブロック）、ＳＡはセンスアンプ、ＣＢＬは
共通ビット線、Ｑｌ、Ｑ２・・・・・・、Ｑ２５゜Ｑ２
６．・・・・・・は選択スイッチ、ＤＢはデータバス、
ＢＳはブロック選択信号、ＳＢＳはサブブロック選択信
号である。

Claims

【特許請求の範囲】ビット線を複数区間に分割して各分割区間にセンスアン
プを配し、かつ分割されたビット線に平行なそして各分
割区間に共通なビット線を配して該共通ビット線に、選
択スイッチを介して前記ビット線の各分割区間およびデ
ータバスを接続すると共に、分割された各ビット線はワード線方向で複数本ずつまと
めてサブブロックを構成し、前記ビット線の各分割区間を共通ビット線へ接続する選
択スイッチは、前記分割区間を選択するブロック選択信
号と前記サブブロックを選択する信号との論理積出力に
より開閉するようにしてなることを特徴とする半導体記
憶装置。