JP2014010839A - 半導体集積回路とその設計方法及び製造方法 - Google Patents

Abstract

【課題】導電ライン、特にゲートラインのオーバーヘッドにより発生する寄生キャパシタンスを最小化させる半導体集積回路とその設計方法及び製造方法を提供する。
【解決手段】本発明のＦｉｎＦＥＴ構造を有する半導体集積回路の設計方法は、設計する半導体集積回路のプリ・シミュレーションを行うステップと、プリ・シミュレーションに基づいて、第１及び第２素子領域と該第１及び第２素子領域を横切って延びる第１導電ラインとを含む半導体集積回路の構成要素のレイアウトをデザインするステップと、第１素子領域と第２素子領域との間に配置されて第１導電ラインを電気的に切断する第１切断領域により生成される第１導電ラインのオーバーヘッドを最小化するように、少なくとも一つのデザインルールによって、第１切断領域を変更するステップと、を有する。
【選択図】図１

Description

本発明は、半導体集積回路に係り、特に半導体集積回路の設計方法、並びにその設計方法による半導体集積回路及びその製造方法に関する。

半導体素子は、動作に必要な様々な回路をモジュール形態で提供し、このようなモジュールは、一つのシステムを構成する部分として独立した機能を有する単位となる。半導体素子を製造するためには、設計者がデザインルールによって、当該半導体チップの特性に合わせて回路パターンのレイアウトを設計する過程が先行する。最近、デザインルールの縮小によって、半導体集積回路のレイアウトにおいて、導電ライン、特にゲートラインの設計が非常に重要なファクタとして注目されている。

本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、導電ライン、特にゲートラインのオーバーヘッドにより発生する寄生キャパシタンスを最小化させる半導体集積回路の設計方法、並びにその設計方法による半導体集積回路及びその製造方法を提供することにある。
また、本発明の目的は、デザインルールを変更し、更なるＯＰＣ（Ｏｐｔｉｃａｌ Ｐｒｏｘｉｍｉｔｙ Ｃｏｒｒｅｃｔｉｏｎ）ルールを適用することなく、自動的にゲートのオーバーヘッドを最小化させる半導体集積回路の設計方法を提供することにある。

上記目的を達成するためになされた本発明の一態様によるＦｉｎＦＥＴ構造を有する半導体集積回路の設計方法は、設計する半導体集積回路のプリ・シミュレーションを行うステップと、前記プリ・シミュレーションの結果に基づいて、第１及び第２素子領域と該第１及び第２素子領域を横切って延びる第１導電ラインとを含む前記半導体集積回路の構成要素のレイアウトをデザインするステップと、前記第１素子領域と第２素子領域との間に配置されて前記第１導電ラインを電気的に切断する第１切断領域により生成される前記第１導電ラインのオーバーヘッドを最小化するように、少なくとも一つのデザインルールによって前記第１切断領域を変更するステップと、を有する。

前記オーバーヘッドは、前記第１導電ラインの寄生キャパシタンスを減らすように最小化される。
前記第１切断領域を変更するステップは、前記第１導電ラインに沿って前記第１切断領域を移動させるステップと、前記第１切断領域の幅を拡張するステップと、前記第１切断領域を複写して第２切断領域を生成し、前記第１導電ラインに沿って前記第２切断領域を配置するステップと、のうちの少なくとも一つを含む。
前記第１切断領域を移動させるステップは、前記切断領域と前記第１及び第２素子領域のうちのいずれか一つの領域との間の所定の距離に基づいて、前記第１導電ラインに沿って前記第１切断領域を移動させるステップを含む。
前記デザインルールは、前記第１及び第２素子領域から前記第１切断領域を分離する最小距離、コンタクト領域から前記第１切断領域を分離する最小距離、及び第３素子領域から前記第１切断領域を分離する最小距離のうちの少なくとも一つを特定する。
前記第１切断領域は、前記第１導電ラインを含んで互いに平行に延びる複数の導電ラインを切断し、前記半導体集積回路の設計方法は、前記第１切断領域を変更するステップの前に、前記第１切断領域を複数の切断領域に分け、複数の切断領域のそれぞれが前記複数の導電ラインのそれぞれの導電ラインを切断するステップを更に含む。
前記第１切断領域を変更するステップは、前記複数の切断領域により生成される前記複数の導電ラインのオーバーヘッドを最小化するように、少なくとも一つのデザインルールによって前記複数の切断領域を変更するステップを含み、前記変更された切断領域は、前記それぞれの導電ラインに沿って異なる幅及び異なる位置のうちの少なくとも一つを有する。
前記第１切断領域を変更するステップは、前記デザインルールによって前記第１切断領域が前記第１素子領域から既定の距離となるように、前記第１導電ラインに沿って第１方向に前記第１切断領域を移動させるステップと、前記第１切断領域を前記第１方向に移動させた結果、前記第１切断領域とコンタクト領域との間の距離、又は前記第１切断領域と前記第１及び第２素子領域ではない素子領域との間の距離が前記デザインルールに違反する時に、前記第１切断領域を前記第１方向と逆の第２方向に移動させるステップと、を含む。

上記目的を達成するためになされた本発明の他の態様によるＦｉｎＦＥＴ構造を有する半導体集積回路の設計方法は、デザインルールによって第１素子領域と第２素子領域との間の初期位置に該第１及び第２素子領域を横切って延びる第１導電ラインを電気的に切断する第１切断領域を前記第１導電ライン上に設定するステップと、前記第１切断領域により生成された前記第１導電ラインのオーバーヘッドを最小化するために、前記第１切断領域の幅を拡張するか、又は前記第１切断領域を複写して前記第１切断領域の複写である第２切断領域を前記第１導電ライン上に配置するステップと、を有する。

前記第１切断領域を設定するステップの後に、前記デザインルールによって前記第１切断領域が前記第１素子領域から既定の距離となるように、前記第１切断領域を前記第１導電ラインに沿って第１方向に移動させるステップを更に含む。
前記第１導電領域を前記第１方向に移動させるステップの後に、前記第１切断領域を前記第１方向に移動させた結果、前記第１切断領域とコンタクト領域との間の距離、又は前記第１切断領域と前記第１及び第２素子領域ではない素子領域との間の距離が前記デザインルールに違反する時に、前記第１切断領域を前記第１方向と逆の第２方向に移動させるステップを更に含む。
前記第１切断領域は、前記第１導電ラインを含んで互いに平行に延びる複数の導電ラインを切断し、前記半導体集積回路の設計方法は、前記第１切断領域を前記第１方向に移動させるステップの前に、前記第１切断領域を複数の切断領域に分け、複数の切断領域のそれぞれが前記複数の導電ラインのそれぞれの導電ラインを切断するステップを更に含む。
前記第１切断領域の幅を拡張するか、又は前記第１切断領域を複写して第２切断領域を配置するステップは、前記第１素子領域と第２素子領域との間の距離に基づいて、前記第１切断領域の幅を拡張するか、又は前記第１切断領域を複写して前記第２切断領域を配置するか否かを決定するステップと、決定された結果に基づいて、前記第１切断領域の幅を拡張するか、又は前記第１切断領域を複写して前記第２切断領域を配置するステップと、前記第１切断領域の幅を拡張するか、又は前記第１切断領域を複写して前記第２切断領域を配置することが前記デザインルールを満足するか否かを検証するステップと、前記第１切断領域の幅を拡張して該拡張が前記デザインルールを満足しない場合、前記デザインルールを満足するように前記第１切断領域の幅を調節するステップと、前記第１切断領域を複写して第２切断領域を配置することが前記デザインルールを満足しない場合、前記デザインルールを満足するように前記第１及び第２切断領域のうちの少なくとも一つを移動させるステップと、を含む。
前記デザインルールは、前記第１及び第２素子領域から前記第１及び第２切断領域を分離する最小距離、コンタクト領域から前記第１及び第２切断領域を分離する最小距離、及び第３素子領域から前記第１切断領域を分離する最小距離のうちの少なくとも一つを特定する。
前記第１切断領域の幅を拡張するか否かを決定するステップは、前記第１切断領域の幅を拡張することが、前記第１素子領域と第２素子領域との間の全体距離Ｄｔｏｔが下記の式を満足する場合に実行されると決定するステップを含む。
Ｄｓ×２＋Ｗ１＜Ｄｔｏｔ≦Ｄｓ×２＋Ｗ１×３
ここで、Ｄｓは前記第１切断領域と前記第１及び第２素子領域との間の既定の距離であり、Ｗ１は前記第１切断領域の幅である。
前記第１切断領域を複写して前記第２切断領域を配置するか否かを決定するステップは、前記第１素子領域と第２素子領域との間の全体距離Ｄｔｏｔが下記の式を満足するか否かを決定するステップを含む。
Ｄｔｏｔ≧Ｄｓ×２＋Ｗ１×３
ここで、Ｄｓは前記第１切断領域と前記第１及び第２素子領域との間の既定の距離であり、Ｗ１は前記第１切断領域の幅である。

上記目的を解決するためになされた本発明の一態様によるＦｉｎＦＥＴ構造を有する半導体集積回路の製造方法は、設計する半導体集積回路のプリ・シミュレーションを行うステップと、前記プリ・シミュレーションの結果に基づいて、第１及び第２素子領域と該第１及び第２素子領域を横切って延びる第１導電ラインとを含む前記半導体集積回路の構成要素のレイアウトをデザインするステップと、前記第１素子領域と第２素子領域との間に配置されて前記第１導電ラインを電気的に切断する第１切断領域により生成される前記第１導電ラインのオーバーヘッドを最小化するように、少なくとも一つのデザインルールによって前記第１切断領域を変更するステップと、前記変更された第１切断領域を含むレイアウトに基づいて、ポスト・シミュレーションを行うステップと、前記レイアウトに基づいた前記半導体集積回路を製造するステップと、を有する。

前記半導体集積回路を製造するステップは、前記レイアウトを用意するステップと、光近接効果（Ｏｐｔｉｃａｌ Ｐｒｏｘｉｍｉｔｙ Ｅｆｆｅｃｔ）に起因するエラーが修正された修正レイアウトを生成するようにＯＰＣ（Ｏｐｔｉｃａｌ Ｐｒｏｘｉｍｉｔｙ Ｃｏｒｒｅｃｔｉｏｎ）を行うステップと、前記修正レイアウトによってマスクを生成するステップと、前記マスクを使用してウェーハ上に前記半導体集積回路を形成するステップと、を含む。
前記オーバーヘッドは、前記第１導電ラインの寄生キャパシタンスを減らすように最小化される。
前記第１切断領域を変更するステップは、前記第１導電ラインに沿って前記第１切断領域を移動させるステップと、前記第１切断領域の幅を拡張するステップと、前記第１切断領域を複写して第２切断領域を生成し、前記第１導電ラインに沿って前記第２切断領域を配置するステップと、のうちの少なくとも一つを含む。
前記第１切断領域を変更するステップは、前記切断領域と前記第１及び第２素子領域のうちのいずれか一つの領域との間の所定の距離に基づいて、前記第１導電ラインに沿って前記第１切断領域を移動させるステップを含む。
前記デザインルールは、前記第１及び第２素子領域から前記第１切断領域を分離する最小距離、前記第１素子領域と第２素子領域との間に配置されたコンタクト領域から前記第１切断領域を分離する最小距離、及び第３素子領域から前記第１切断領域を分離する最小距離のうちの少なくとも一つを特定する。
前記第１切断領域は、前記第１導電ラインを含んで互いに平行に延びる複数の導電ラインを切断し、前記半導体集積回路の製造方法は、前記第１切断領域を変更するステップの前に、前記第１切断領域を複数の切断領域に分け、複数の切断領域のそれぞれが前記複数の導電ラインのそれぞれの導電ラインを切断するステップを更に含む。

上記目的を達成するためになされた本発明の一態様による半導体集積回路は、ＦｉｎＦＥＴ構造を有し、第１半導体素子が少なくとも第１アクティブ領域を含み、第２半導体素子が少なくとも第２アクティブ領域を含む第１ライン方向に配置される少なくとも第１及び第２半導体素子と、前記第１半導体素子の前記第１アクティブ領域、及び前記第２半導体素子の前記第２アクティブ領域を横切って前記第１ライン方向に延びる第１導電ラインと、前記第１半導体素子の前記第１アクティブ領域、及び前記第２半導体素子の前記第２アクティブ領域を横切って前記第１ライン方向に延びる第２導電ラインと、前記第１アクティブ領域と第２アクティブ領域との間に前記第１導電ラインを電気的に切断する第１切断領域と、前記第１アクティブ領域と第２アクティブ領域との間に前記第２導電ラインを電気的に切断する第２切断領域と、を備え、前記第１及び第２切断領域は、それぞれの前記第１及び第２導電ラインに沿って前記第１ライン方向に異なる幅及び異なる位置のうちの少なくとも一つを有し、デザインルールを満足して前記第１切断領域により生成される前記第１導電ラインのオーバーヘッド、及び前記第２切断領域により生成される前記第２導電ラインのオーバーヘッドを最小化するように設定される。

前記オーバーヘッドは、前記第１導電ラインの寄生キャパシタンスを減らすように最小化される。
前記第１及び第２半導体素子のそれぞれは、ＮＭＯＳトランジスタ又はＰＭＯＳトランジスタを形成する複数のアクティブ領域を備え、前記第１及び第２導電ラインは、ゲートラインである。
前記デザインルールは、前記第１及び第２アクティブ領域から前記第１及び第２切断領域を分離する最小距離、及び前記第１アクティブ領域と第２アクティブ領域との間に配置されたコンタクト領域から前記第１及び第２切断領域を分離する最小距離のうちの少なくとも一つを特定する。

上記目的を達成するために、本発明は、上記半導体集積回路の設計方法をコンピュータに実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体を提供する。

本発明の半導体集積回路とその設計方法及び製造方法によれば、導電ライン、特にゲートラインを切断する切断領域を、配置プロセスを利用して自動的に配置することによってゲートラインのオーバーヘッドを最小化でき、これによって、寄生キャパシタンスの発生を最小化できる。
また、本発明の半導体集積回路の設計方法によれば、配置プロセスが、分割ツール、移動ツール、逆移動ツール、拡張ツール、及び複写ツールのうちの少なくとも一つを利用して切断領域を自動的に配置することによって、更なるデザインルールの定義や、更なるＯＰＣルールの適用なしに、非常に容易にゲートラインのオーバーヘッドを最小化できる。
更に、本発明の半導体集積回路の設計方法によれば、ゲートラインのオーバーヘッドの減少によって寄生キャパシタンスを最小化でき、これによって、素子の性能、例えば動作速度や動的消費電力のような動作性能を非常に向上させることができる。

本発明の一実施形態による半導体集積回路の設計方法を示すフローチャートである。 導電ラインを切断する切断領域と他の素子領域との位置関係を説明するための平面図である。 導電ラインを切断する切断領域と他の素子領域との位置関係を説明するための平面図である。 導電ラインを切断する切断領域と他の素子領域との位置関係を説明するための平面図である。 導電ラインを切断する切断領域と他の素子領域との位置関係を説明するための平面図である。 導電ラインを切断する切断領域と他の素子領域との位置関係を説明するための平面図である。 図１の半導体集積回路の設計方法において、配置プロセスを利用した切断領域の配置ステップＳ１５０の様々な実施形態を更に具体的に示すフローチャートである。 図１の半導体集積回路の設計方法において、配置プロセスを利用した切断領域の配置ステップＳ１５０の様々な実施形態を更に具体的に示すフローチャートである。 図１の半導体集積回路の設計方法において、配置プロセスを利用した切断領域の配置ステップＳ１５０の様々な実施形態を更に具体的に示すフローチャートである。 本発明の一実施形態による半導体集積回路の設計方法において、配置プロセスを利用した切断領域の配置方法をレイアウトデザインに適用するところを示す平面図である。 本発明の一実施形態による半導体集積回路の設計方法において、配置プロセスを利用した切断領域の配置方法をレイアウトデザインに適用するところを示す平面図である。 本発明の一実施形態による半導体集積回路の設計方法において、配置プロセスを利用した切断領域の配置方法をレイアウトデザインに適用するところを示す平面図である。 本発明の一実施形態による半導体集積回路の設計方法において、配置プロセスを利用した切断領域の配置方法をレイアウトデザインに適用するところを示す平面図である。 本発明の一実施形態による半導体集積回路の設計方法において、配置プロセスを利用した切断領域の配置方法をレイアウトデザインに適用するところを示す平面図である。 本発明の一実施形態による半導体集積回路の設計方法において、配置プロセスを利用した切断領域の配置方法をレイアウトデザインに適用するところを示す平面図である。 本発明の一実施形態による半導体集積回路の設計方法において、配置プロセスに含まれる拡張ツール及び複写ツールを選択的に適用する原理を示す平面図である。 本発明の一実施形態による半導体集積回路の設計方法において、配置プロセスに含まれる拡張ツール及び複写ツールを選択的に適用する原理を示す平面図である。 本発明の一実施形態による半導体集積回路の設計方法を、実際の半導体集積回路のレイアウトに適用したところを示す平面図である。 本発明の一実施形態による半導体集積回路の設計方法を、実際の半導体集積回路のレイアウトに適用したところを示す平面図である。 本発明の一実施形態による半導体集積回路の製造方法を示すフローチャートである。 本発明の一実施形態による半導体集積回路の設計装置を示すブロック図である。 図８Ａの配置プロセス実行部を更に具体的に示すブロック図である。 本発明の一実施形態による半導体集積回路を示すレイアウト図である。 図９Ａのレイアウトを有する半導体集積回路の一部を示す斜視図である。 図９ＡのレイアウトのＩ−Ｉ′部分、又は図９Ｂの半導体集積回路のＩ−Ｉ′部分を切断して示す断面図である。 本発明の他の実施形態による半導体集積回路を示すレイアウト図である。 本発明の一実施形態による半導体集積回路を備えるメモリカードを示す概略図である。 本発明の一実施形態による半導体集積回路を備えるコンピュータシステムを示す概略図である。

以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。本発明の実施形態は、当業者に本発明をより完全に説明するために提供するものであり、下記の実施形態は、様々な他の形態に変形可能であり、本発明の範囲は、下記の実施形態に限定されるものではない。当該実施形態は、本開示をより充実且つ完全にし、当業者に本発明の思想を完全に伝達するために提供するものである。

以下の説明において、ある構成要素が他の構成要素に連結されると述べる時、これは、他の構成要素と直接に連結されてもよく、その間に第３の構成要素が介在してもよい。同様に、ある構成要素が他の構成要素の上部に存在すると述べる時、これは、他の構成要素の真上に存在してもよく、その間に第３の構成要素が介在してもよい。また、図面において、各構成要素の構造や大きさは、説明の便宜及び明確性のために誇張し、説明と関係ない部分は省略した。図面上で、同じ符号は同じ要素を指す。一方、使用する用語は、単に本発明を説明するための目的で使用するものであり、意味限定や特許請求の範囲に記載の本発明の範囲を制限するために使用するものではない。

図１は、本発明の一実施形態による半導体集積回路の設計方法を示すフローチャートである。

図１を参照すると、本実施形態による半導体集積回路の設計方法は、先ず、設計する半導体集積回路についてプリ・シミュレーションを行う（ステップＳ１１０）。プリ・シミュレーションは、ＨＬＤ（Ｈｉｇｈ Ｌｅｖｅｌ Ｄｅｓｃｒｉｐｔｉｏｎ）、ＲＴＬ（Ｒｅｇｉｓｔｅｒ Ｔｒａｎｓｆｅｒ Ｌａｎｇｕａｇｅ）コーディング、合成、ＧＬＳ（Ｇａｔｅ Ｌｅｖｅｌ Ｓｉｍｕｌａｔｉｏｎ）などを含む。ここで、ＨＬＤは、Ｃ言語のような高級言語でコンピュータプログラムを実行することを意味する。ＲＴＬコーディングは、ＨＤＬ（Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）というハードウェア記述言語を使用して設計することを意味する。合成は、合成ツールを利用して、ＲＴＬコードをゲートレベルのネットリストに変える過程を意味する。一方、ＧＬＳは、合成が正しく行われたか否かに関する検証シミュレーションであって、一般的に静的タイミング分析（Ｓｔａｔｉｃ Ｔｉｍｉｎｇ Ａｎａｌｙｓｉｓ：ＳＴＡ）を通じて行われ、テストベクトルが共に考慮される。

プリ・シミュレーションの実行後、レイアウトデザインを行う（ステップＳ１３０）。レイアウトデザインは、デザインルールに基づいて、セルを配置して配線を連結させる過程を意味し、Ｐ＆Ｒ（Ｐｌａｃｅ ａｎｄ Ｒｏｕｔｉｎｇ）過程とも称する。ここで、デザインルールは、物理的な回路構造であり、設計の基準となる最小寸法を意味する。

レイアウトデザインの実行ステップＳ１３０は、ＤＲＣ（Ｄｅｓｉｇｎ Ｒｕｌｅ Ｃｈｅｃｋ）の実行及びＬＶＳ（Ｌａｙｏｕｔ Ｖｅｒｓｕｓ Ｓｃｈｅｍａｔｉｃ）の実行を含む。ＤＲＣは、レイアウトが完成した後、デザインルールによって、物理的な寸法間隔をもって正しくレイアウトが完成したか否かを確認する過程であり、ＬＶＳは、回路図とレイアウトとが正しく合うか否かを確認する過程である。また、レイアウトデザインの実行ステップＳ１３０は、素子や配線が電気的に正しく連結されたか否かを確認するＥＲＣ（Ｅｌｅｃｔｒｉｃ Ｒｕｌｅ Ｃｈｅｃｋ）の実行も含む。

レイアウトデザインの実行ステップＳ１３０の後又はこれと同時に、配置プロセスを利用して切断領域の配置を行う（ステップＳ１５０）。ここで、切断領域は、ゲートラインのような導電ラインを切断する領域を意味する。本実施形態による半導体集積回路の設計方法は、レイアウトデザイン時に配置プロセスを利用して切断領域を自動的に最適化して配置でき、これによって、ゲートラインのオーバーヘッドを最小化して寄生キャパシタンスの発生を最小化できる。配置プロセスを利用した切断領域の配置の更に具体的な内容は、図３Ａ以降で後述する。

配置プロセスを利用した切断領域の配置ステップＳ１５０を行って半導体集積回路のレイアウトが最終的に完成すると、ポスト・シミュレーションを行う（ステップＳ１７０）。ポスト・シミュレーションは、レイアウトが完成した後、寄生キャパシタンスのような寄生成分を抽出してシミュレーションすることによって、レイアウトの機能的な完成度を確認する過程である。このポスト・シミュレーションの実行ステップ迄が、一般的に半導体集積回路の設計ステップと呼ばれる。設計ステップの後に、工程ステップを経て半導体集積回路が製造される。工程ステップの内容は、図７の半導体集積回路の製造工程を示すフローチャートで、更に詳細に後述する。

本実施形態による半導体集積回路の設計方法は、レイアウトデザイン時に配置プロセスを利用して切断領域を自動的に最適化して配置する。これによって、別途の更なるデザインルールの定義や更なるＯＰＣルールの適用なしに、非常に正確且つ容易に切断領域を配置できる。切断領域の最適化された配置に起因してゲートラインのオーバーヘッドを最小化でき、従って、ゲートラインのオーバーヘッドに起因する寄生キャパシタンスの発生を最小化できる。

図２Ａ〜図２Ｅは、導電ラインを切断する切断領域と他の素子との位置関係を説明するための平面図である。

図２Ａを参照すると、所定の半導体集積回路において、二つのアクティブ領域（１１０Ｌ，１１０Ｒ）に亘って導電ライン、例えばゲートライン１３０が形成され、回路の機能上、ゲートライン１３０は、切断領域ＣＴを通じて左側ゲートライン１３０Ｌと右側ゲートライン１３０Ｒとに切断される。切断領域ＣＴは、二つのアクティブ領域（１１０Ｌ，１１０Ｒ）の間で、デザインルールを満足するように配置される。従って、切断領域ＣＴと左側アクティブ領域１１０Ｌとの間の距離である第１距離Ｄ１、切断領域ＣＴと右側アクティブ領域１１０Ｒとの間の距離である第２距離Ｄ２、及び切断領域ＣＴの幅である第１幅Ｗ１がデザインルールを満足すると、第１距離Ｄ１及び第２距離Ｄ２に関係なく切断領域ＣＴが配置される。このように、デザインルールだけを満足して切断領域ＣＴを配置する場合、アクティブ領域（１１０Ｌ，１１０Ｒ）から過度に突出したゲートライン１３０の一部分、即ち左側ゲートライン１３０Ｌのオーバーヘッド部分ＯＨ１と、右側ゲートライン１３０Ｒのオーバーヘッド部分ＯＨ２は、寄生キャパシタンスの発生の主原因となる。

例えば、図２Ａにおいて、第２距離Ｄ２が第１距離Ｄ１より更に長く、これによって、右側アクティブ領域１１０Ｒから突出した右側ゲートライン１３０Ｒのオーバーヘッド部分ＯＨ２は、左側アクティブ領域１１０Ｌから突出した左側ゲートライン１３０Ｌのオーバーヘッド部分ＯＨ１より更に大きい寄生キャパシタンスとして作用する。

図２Ｂを参照すると、所定の半導体集積回路において、二つのアクティブ領域（１１０Ｌ，１１０Ｒ）に亘ってゲートライン１３０が形成され、回路の機能上、ゲートライン１３０は、切断領域ＣＴによって二つに切断される。また、ゲートラインの信号の入出力のために、いずれか一方、例えば左側ゲートライン１３０Ｌの右側端部に、コンタクト領域１５０が形成される。

このように、コンタクト領域１５０が形成される場合、切断領域ＣＴは、コンタクト領域１５０と右側アクティブ領域１１０Ｒとの間で、デザインルールを満足しつつ配置される。しかし、コンタクト領域１５０からの距離である第３距離Ｄ３と、右側アクティブ領域１１０Ｒからの距離である第２距離Ｄ２は、デザインルールによって許容される最小寸法より長く、これによって、依然として不要な寄生キャパシタンスを発生させる。

図２Ｃを参照すると、所定の半導体集積回路において、二つのアクティブ領域（１１０Ｌ，１１０Ｒ）に亘ってゲートライン１３０が形成され、回路の機能上、ゲートライン１３０は、切断領域ＣＴによって二つに切断される。また、ゲートラインの信号の入出力のために、両方、即ち左側ゲートライン１３０Ｌの右側端部と、右側ゲートライン１３０Ｒの左側端部に、コンタクト領域（１５０Ｌ，１５０Ｒ）が形成される。

このように、コンタクト領域（１５０Ｌ，１５０Ｒ）がゲートライン（１３０Ｌ，１３０Ｒ）のそれぞれに形成される場合、切断領域ＣＴは、左側コンタクト領域１５０Ｌと右側コンタクト領域１５０Ｒとの間で、デザインルールを満足しつつ配置される。しかし、左側コンタクト領域１５０Ｌからの距離である第３距離Ｄ３と、右側コンタクト領域１５０Ｒからの距離である第４距離Ｄ４は、デザインルールによって許容される最小寸法より長く、これによって、依然として不要な寄生キャパシタンスを発生させる。一方、図２Ｃに示したように、左側コンタクト領域１５０Ｌと右側コンタクト領域１５０Ｒは、相異なる幅を有するように形成され得る。即ち、左側コンタクト領域１５０Ｌは第２幅Ｗ２を有し、右側コンタクト領域１５０Ｒは第３幅Ｗ３を有する。勿論、左側コンタクト領域１５０Ｌと右側コンタクト領域１５０Ｒは、同一な幅を有して形成されてもよい。

図２Ｄを参照すると、所定の半導体集積回路において、二つのアクティブ領域（１１０ａＬ，１１０ａＲ）に亘って二本のゲートライン（１３０，１３０ａ）が形成され、回路の機能上、二本のゲートライン（１３０，１３０ａ）は、切断領域（ＣＴ，ＣＴ１）によってそれぞれ二つに切断される。一方、上部の左側及び右側ゲートライン１３０Ｌ、１３０Ｒのそれぞれにコンタクト領域（１５０Ｌ，１５０Ｒ）が形成され、下部の左側ゲートライン１３０ａＬにコンタクト領域１５０ａが形成される。

このような配置を有する半導体集積回路のレイアウトにおいて、上部の切断領域ＣＴとコンタクト領域（１５０Ｌ，１５０Ｒ）との間の距離（Ｄ３，Ｄ４）と、下部の切断領域ＣＴ１とコンタクト領域１５０ａ及び右側アクティブ領域１１０ａＲとの間の距離（Ｄ３′，Ｄ２′）は、依然として不要な寄生キャパシタンスの発生の原因となる。更に、いずれか一つのゲートラインに切断領域が配置される場合、他のゲートライン上の素子領域又は切断領域とのデザインルールが満足されなければならない。例えば、上部の切断領域ＣＴと下部のコンタクト領域１５０ａとの間の距離である第５距離Ｄ５と、上部の右側コンタクト領域１５０Ｒと下部の切断領域ＣＴ１との間の距離である第６距離Ｄ６は、デザインルールを満足しなければならない。

図２Ｅを参照すると、所定の半導体集積回路において、二つのアクティブ領域（１１０ａＬ，１１０ａＲ）に亘って二本のゲートライン（１３０，１３０ａ）が形成され、他の二つのアクティブ領域（１１０Ｌ，１１０Ｒ）に亘って一本のゲートライン１３０ｂが形成される。また、回路の機能上、三本のゲートライン（１３０，１３０ａ，１３０ｂ）は、切断領域（ＣＴ，ＣＴ１，ＣＴ２）によってそれぞれ二つに切断される。一方、中央の左側及び右側ゲートライン１３０Ｌ、１３０Ｒのそれぞれにコンタクト領域（１５０Ｌ，１５０Ｒ）が形成され、下部の左側ゲートライン１３０ａＬにコンタクト領域１５０ａが形成され、上部の右側ゲートライン１３０ｂＲにコンタクト領域１５０ｂが形成される。

このような配置を有する半導体集積回路のレイアウトにおいて、各ゲートラインで、切断領域（ＣＴ，ＣＴ１，ＣＴ２）と、コンタクト領域又はアクティブ領域との間の距離（Ｄ３，Ｄ４，Ｄ３′，Ｄ２′，Ｄ１″，Ｄ４″）は、依然として不要な寄生キャパシタンスの発生の原因となる。また、いずれか一つのゲートラインに切断領域が配置される場合、他のゲートライン上の素子領域又は切断領域とのデザインルールが満足されなければならない。例えば、中央の切断領域ＣＴと下部のコンタクト領域１５０ａとの間の距離である第５距離Ｄ５、中央の右側コンタクト領域１５０Ｒと下部の切断領域ＣＴ１との間の距離である第６距離Ｄ６、及び上部の切断領域ＣＴ２と中央の切断領域ＣＴとの間の距離である第７距離Ｄ７は、デザインルールを満足しなければならない。

以上、多様な形態の切断領域の配置について説明し、また、切断領域の配置がデザインルールを満足するとしても不要な寄生キャパシタンスを発生させると説明した。このため、本実施形態による半導体集積回路の設計方法は、上記のような半導体集積回路のレイアウトにおいて、寄生キャパシタンスが最小化されるように切断領域を配置する方法を提供する。即ち、本実施形態による半導体集積回路の設計方法は、配置プロセスを利用して切断領域を自動的に配置することによって、デザインルールを満足しつつ寄生キャパシタンスを最小化するように切断領域を配置する。以下、半導体集積回路の設計方法に適用される配置プロセスについて更に詳細に説明する。

図３Ａ〜図３Ｃは、図１の半導体集積回路の設計方法において、配置プロセスを利用した切断領域の配置ステップＳ１５０の様々な実施形態を更に具体的に示すフローチャートである。

図３Ａを参照すると、先ず、分割ツール（ｂｒｅａｋ ｔｏｏｌ）を実行する（ステップＳ１５１）。分割ツールは、切断領域が複数本の導電ライン、例えば複数本のゲートラインを共に切断するように設計された場合に、各ゲートライン別に切断領域を分離するツールを意味する。即ち、複数本のゲートラインを切断する一つの切断領域の場合に、切断ツールは、その切断領域を複数個の切断領域に分ける。切断領域が一本のゲートラインに対して設定される場合には、分割ツールの実行ステップＳ１５１は省略される。

分割ツールの実行後、移動ツール（ｍｏｖｅ ｔｏｏｌ）を実行する（ステップＳ１５２）。移動ツールは、切断領域をゲートラインに沿って一方向に移動させるツールを意味する。この移動ツールは、切断領域をゲートラインに沿って移動させて配置するが、隣接する素子領域又はコンタクト領域と既定の距離ほどの間隔を維持するように配置する。ここで、既定の距離は、デザインルールによる距離であってもよく、それ以上の距離であってもよい。一方、隣接する素子がトランジスタである場合に、素子領域と切断領域との間の距離は、トランジスタのアクティブ領域と切断領域との間の距離を意味する。

移動ツールの実行後、逆移動ツール（ｍｏｖｅ−ｂａｃｋ ｔｏｏｌ）を実行する（ステップＳ１５３）。逆移動ツールは、移動後の切断領域が他のゲートライン上の素子領域との関係でデザインルールに違反した場合に、移動ツールによって移動した方向の反対方向、即ち逆方向に切断領域を移動させるツールを意味する。移動ツールによって切断領域を移動させる場合、既定の距離の概念に基づいて、同じゲートライン上の素子又はコンタクト領域との関係でデザインルールに違反しない。しかし、既定の距離の概念は、他のゲートライン上の素子、例えば他のゲートラインのトランジスタ、コンタクト領域、又は他のゲートラインを切断する切断領域には適用されていない。このため、移動ツールによって切断領域が移動した後、切断領域は、他のゲートライン上の素子領域又は切断領域との関係でデザインルールに違反する。このような場合、デザインルールを維持させるために、逆移動ツールを利用して切断領域を逆方向に移動させる。逆移動ツールによる移動は、既定の単位ステップほど逆方向に行われる。即ち、単位ステップほど後の逆方向に移動しつつ、他のゲートライン上の素子との関係でデザインルールを満足するか否かを確認し、満足する場合に逆移動ツールによる移動が完了する。移動ツールによる移動後、切断領域が他のゲートライン上の素子との関係でデザインルールを満足する場合には、逆移動ツールを実行しなくてもよい。

逆移動ツールの実行後、拡張ツール（ｅｘｔｅｎｓｉｏｎ ｔｏｏｌ）を実行する（ステップＳ１５４）。拡張ツールは、切断領域が、隣接する二つの素子領域、例えば二つのトランジスタのアクティブ領域の間で、一方は既定の距離を維持し、他方は既定の距離以上を維持する場合に、他の一方向に切断領域の幅を拡張するツールを意味する。このように、拡張ツールを利用して切断領域の幅を拡張することによって、切断領域の他方もアクティブ領域と既定の距離を維持する。ここで、隣接する二つの素子領域のみを例示したが、隣接する素子領域とコンタクト領域との間、又は二つのコンタクト領域の間でも、拡張ツールの概念を適用してもよい。

但し、切断領域を、既定の距離のみの概念をもって拡大ツールを適用するのではなく、素子領域間の距離、切断領域の幅、及び既定の距離などを全体的に考慮して拡張ツールを適用する。この条件を全て考慮し、拡張ツールが適していない場合に後述する複写ツールを適用する。

逆移動ツールの実行後、複写ツール（ｄｕｐｌｉｃａｔｉｏｎ ｔｏｏｌ）を実行する（ステップＳ１５５）。複写ツールは、切断領域が隣接する二つの素子領域の間に非対称的に配置された場合、即ち切断領域のいずれか一方が既定の距離以上にいずれか一つの素子領域から離れている場合、切断領域を複写し、複写された切断領域をいずれか一つの素子領域に既定の距離で配置するツールを意味する。

上述したように、拡張ツールを使用するか又は複写ツールを使用するかは、隣接する二つの素子領域間の距離、切断領域の幅、既定の距離、他のゲートライン上の素子領域とのデザインルール、及び垂直方向に形成される他の素子領域との位置関係などを全体的に考慮して決定する。図５Ａ及び図５Ｂで、拡張ツール又は複写ツールの使用に関する規則を更に詳細に後述する。

一本のゲートライン上で、拡張ツールと複写ツールは、一般的に互いに排他的に使われるが、場合によって共に使用してもよい。一方、一本のゲートラインでは拡張ツールを適用し、他のゲートラインでは複写ツールを適用してもよい。

一方、素子領域間の距離、切断領域の幅、既定の距離、及び他のゲートライン上の素子領域とのデザインルールに基づいて、拡張ツールと複写ツールをいずれも使用しない場合もある。

移動ツール、逆移動ツール、拡張ツール、及び複写ツールのうちの少なくとも一つのツールの実行後、配置された切断領域がデザインルールを満足するか否かを確認する（ステップＳ１３２）。デザインルールを満足する場合に切断領域の配置を確定する（ステップＳ１３４）。デザインルールを満足していない場合に再び逆移動ツールを実行する（ステップＳ１５３）。上述したように、逆移動ツールは、既定の単位ステップほど逆方向に移動しながら実行される。単位ステップほど移動後、続けてデザインルールを満足するか否かを確認するステップＳ１３２を通じてデザインルールを満足するか否かを確認し、デザインルールを満足する場合に切断領域の配置確定ステップＳ１３４に移行する。

切断領域の配置確定ステップＳ１３４の後に、ＬＶＳ実行ステップＳ１３６を経るか又はＬＶＳ実行ステップＳ１３６を省略してポスト・シミュレーション実行ステップＳ１７０に移行する。ここで、デザインルールを満足するか否かを確認するステップＳ１３２、切断領域の配置確定ステップＳ１３４及びＬＶＳ実行ステップＳ１３６は、レイアウトデザイン実行ステップＳ１３０に含まれる。

図３Ｂは、配置プロセスを利用した切断領域の配置ステップＳ１５０に関する他の実施形態を示す。説明の便宜上、図３Ａで上述した内容は、簡単に説明するか又は省略する。

図３Ｂを参照すると、先ず、分割ツールを使用するか否かを判断する（ステップＳ２５１ａ）。例えば、切断領域が複数のゲートラインを一回で切断するように設計された場合には分割ツールが使われ、切断領域が一本のゲートラインを切断するように設計された場合には分割ツールが使われない。従って、分割ツールを使用する場合に分割ツールの実行ステップＳ２５１に移行し、分割ツールを使用しない場合に移動ツールの実行ステップＳ２５２に移行する。

分割ツールの実行ステップＳ２５１では、複数のゲートラインに亘って形成された切断領域をゲートライン別の単位切断領域に分離する。また、移動ツールの実行ステップＳ２５２では、切断領域をゲートラインに沿って一方向に移動させ、隣接する素子領域又はコンタクト領域と既定の距離ほど間隔を維持するように配置する。一方、分割ツールの実行ステップＳ２５１を経て移動ツールの実行ステップＳ２５２に移行した場合には、各単位切断領域に対して移動ツールが実行される。

移動ツールの実行ステップＳ２５２の後に、デザインルールを満足するか否かを確認する（ステップＳ１３２）。ここで、デザインルールの確認は、移動ツールにより、いずれか一つのゲートラインに配置された切断領域と他のゲートライン上の素子領域との間で行われる。デザインルールを満足する場合に拡張ツール又は複写ツールの選択ステップＳ２５４に移行し、デザインルールを満足していない場合に逆移動ツールの実行ステップＳ２５３に移行する。

逆移動ツールの実行ステップＳ２５３は、切断領域を逆方向に既定の単位ステップほど移動しながら実行される。単位ステップほど移動しながらデザインルールを満足するか否かを確認し、デザインルールを満足する場合に逆移動ツールの実行ステップＳ２５３が完了する。

拡張ツール又は複写ツールの選択ステップＳ２５４では、隣接する二つの素子領域間の距離を入力し、拡張ツールを実行するか又は複写ツールを実行するかを決定する。即ち、入力された距離情報によって拡張ツール又は複写ツールの実行が決定される。拡張ツール又は複写ツールの実行決定に関する内容は、図５Ａ及び図５Ｂで更に詳細に後述する。一方、拡張ツール及び複写ツールの適用がいずれも不要な場合（３）に直ちにデザインルールを満足するか否かを確認するステップＳ１３２に移行する。

拡張ツールが選択された場合（１）に拡張ツールの実行ステップＳ２５５ａに移行し、複写ツールが選択された場合（２）に複写ツールの実行ステップＳ２５５ｂに移行する。拡張ツールの実行ステップＳ２５５ａでは、切断領域の両面が隣接する素子領域やコンタクト領域と既定の距離を維持しつつ切断領域の幅を拡張する。複写ツールの実行ステップＳ２５５ｂでは、切断領域を複写し、複写された切断領域を本来の切断領域から遠く離れた素子領域又はコンタクト領域に既定の距離を維持しつつ配置する。

拡張ツールの実行ステップＳ２５５ａ又は複写ツールの実行ステップＳ２５５ｂの後に、デザインルールを満足するか否かを確認する（ステップＳ１３２）。デザインルールを満足する場合に切断領域の配置確定ステップＳ１３４に移行し、デザインルールを満足しない場合に切断領域の幅調節又は切断領域の移動ステップＳ２５７に移行する。

切断領域の幅調節又は切断領域の移動ステップＳ２５７では、デザインルールを満足するように切断領域の幅を減らすか又は切断領域を移動する。より具体的に、拡張ツールにより切断領域の幅を拡張した時、他のゲートライン上の素子領域との関係でデザインルールに違反した場合、切断領域の幅を減らしてデザインルールを満足させる。一方、新たに配置された複写された切断領域が他のゲートライン上の素子領域との関係でデザインルールに違反した場合、複写された切断領域を移動させてデザインルールを満足させる。

切断領域の配置確定ステップＳ１３４の後は、図３ＡのようにＬＶＳ実行ステップＳ１３６を経るか又はＬＶＳ実行ステップＳ１３６を省略してポスト・シミュレーション実行ステップＳ１７０に移行する。

図３Ｃは、配置プロセスを利用した切断領域の配置ステップＳ１５０の更に他の実施形態を示す。説明の便宜上、図３Ａ又は図３Ｂで上述した内容は、簡単に説明するか又は省略する。

図３Ｃを参照すると、先ず、分割ツールを使用するか否かを判断する（ステップＳ３５１ａ）。分割ツールを使用する場合に分割ツールの実行ステップＳ３５１に移行し、分割ツールを使用しない場合に移動ツールの実行ステップＳ３５２に移行する。分割ツールの実行ステップＳ３５１で、複数のゲートラインに亘って形成された切断領域をゲートライン別の単位切断領域に分離する。分割ツールの実行ステップＳ３５１の後に、移動ツールの実行ステップＳ３５２に移行する。移動ツールの実行ステップＳ３５２では、切断領域をゲートラインに沿って一方向に移動させて隣接する素子領域又はコンタクト領域と既定の距離ほど間隔を維持するように配置する。一方、分割ツールの実行ステップＳ３５１を経て移動ツールの実行ステップＳ３５２に移行した場合には、各単位切断領域に対して移動ツールが実行される。

移動ツールの実行ステップＳ３５２の後に、隣接する二つの素子領域間の距離を入力し、拡張ツールを実行するか又は複写ツールを実行するかを選択する（ステップＳ３５４）。これによって、拡張ツールが選択された場合（１）に拡張ツールの実行ステップＳ３５５ａに移行し、複写ツールが選択された場合（２）に複写ツールの実行ステップＳ３５５ｂに移行する。一方、拡張ツール及び複写ツールの適用がいずれも不要な場合（３）に直ちにデザインルールを満足するか否かを確認するステップＳ１３２に移行する。

拡張ツールの実行ステップＳ３５５ａでは、切断領域の両面が隣接する素子やコンタクト領域と既定の距離を維持しつつ切断領域の幅を拡張する。複写ツールの実行ステップＳ３５５ｂでは、切断領域を複写し、複写された切断領域を本来の切断領域から遠く離れた素子領域又はコンタクト領域に既定の距離を維持しつつ配置する。

拡張ツールの実行ステップＳ３５５ａ又は複写ツールの実行ステップＳ３５５ｂの後に、デザインルールを満足するか否かを確認する（ステップＳ１３２）。デザインルールを満足する場合に切断領域の配置確定ステップＳ１３４に移行し、デザインルールを満足しない場合に切断領域の幅調節又は切断領域の移動ステップＳ３５７に移行する。

切断領域の幅調節又は切断領域の移動ステップＳ３５７では、デザインルールを満足するように切断領域の幅を減らすか又は切断領域を移動する。より具体的に、拡張ツールにより切断領域の幅を拡張した時、他のゲートライン上の素子領域との関係でデザインルールに違反した場合、切断領域の幅を減らしてデザインルールを満足させる。また、新たに配置された複写された切断領域が他のゲートライン上の素子との関係でデザインルールに違反した場合、複写された切断領域を移動させてデザインルールを満足させる。一方、移動ツールにより配置された切断領域がデザインルールに違反した場合、本ステップＳ３５７で、切断領域を逆方向に移動してデザインルールを満足させる。即ち、図３Ｂの逆移動ツールの実行ステップＳ２５３が本ステップＳ３５７に統合されて共に行われる。

切断領域の配置確定ステップＳ１３４の後は、図３ＡのようにＬＶＳ実行ステップＳ１３６を経るか又はＬＶＳ実行ステップＳ１３６を省略してポスト・シミュレーション実行ステップＳ１７０に移行する。

以上、切断領域が配置される導電ラインがゲートラインであると説明したが、本発明の実施形態は、ゲートラインに限定されるものではない。例えば、切断が要求される全ての導電ラインに、本発明の実施形態による半導体集積回路の設計方法が適用されることはいうまでもない。従って、上述した配置プロセスを使用して切断領域を自動的に配置することによって、いかなる形態又はいかなる種類の導電ラインにおいても切断する方法は、本発明の技術的思想に属するといえる。

一方、上述した図１の半導体集積回路の設計方法、及び図３Ａ〜図３Ｃの配置プロセスを利用した切断領域の配置方法は、コンピュータで実行可能な半導体集積回路の設計プログラムによる手順で表現される。このように、コンピュータで半導体集積回路の設計プログラムを実行することによって、半導体集積回路の設計方法が具現される。従って、本実施形態による半導体集積回路の設計方法は、コンピュータ読み取り可能な記録媒体に記録され、コンピュータ又はプロセッサにより実行されるコンピュータ読み取り可能なコードとして具現することが可能である。

コンピュータ読み取り可能な記録媒体は、コンピュータシステムにより読み取られるデータが保存される全ての種類の記録装置を含む。コンピュータ読み取り可能な記録媒体の例としては、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＣＤ−ＲＯＭ、磁気テープ、ハードディスク、フロッピー（登録商標）ディスク、フラッシュメモリ、光データ保存装置などがあり、また、キャリアウェーブ（例えば、インターネットを通じた伝送）の形態で具現されるものも含む。また、コンピュータ読み取り可能な記録媒体は、ネットワークに連結されたコンピュータシステムに分散されて分散方式でコンピュータ読み取り可能なコードとして保存されて実行され得る。

図４Ａ〜図４Ｆは、本発明の一実施形態による半導体集積回路の設計方法において、配置プロセスを利用した切断領域の配置方法をレイアウトデザインに適用するところを示す平面図である。

図４Ａは、図１のレイアウトデザインの実行ステップＳ１３０で、一次的に完成した半導体集積回路のレイアウトを示しており、まだ配置プロセスを利用した切断領域の配置ステップＳ１５０は行われていない。

図４Ａを参照すると、複数のゲートライン（１３０ａ，１３０ｂ，１３０ｃ，１３０ｄ，１３０ｅ）のそれぞれは、例えば、トランジスタのアクティブ領域及び／又はコンタクト領域を横切って配置されている。より具体的に、第１ゲートライン１３０ａは、左側の第１アクティブ領域１１０Ｌ１、右側の第１アクティブ領域１１０Ｒ１、及び右側の第１コンタクト領域１５０Ｒ１を横切って配置され、第２ゲートライン１３０ｂは、左側の第２アクティブ領域１１０Ｌ２、左側の第２コンタクト領域１５０Ｌ２、及び右側の第２コンタクト領域１５０Ｒ２を横切って配置され、第３ゲートライン１３０ｃは、左側の第３アクティブ領域１１０Ｌ３、右側の第３コンタクト領域１５０Ｒ３、及び右側の第３アクティブ領域１１０Ｒ３を横切って配置され、第５ゲートライン１３０ｅは、左側の第４アクティブ領域１１０Ｌ４、左側の第４コンタクト領域１５０Ｌ４、右側の第４コンタクト領域１５０Ｒ４、及び右側の第４アクティブ領域１１０Ｒ４を横切って配置される。第４ゲートライン１３０ｄは、図示していない部分でアクティブ領域及び／又はコンタクト領域を横切る。また、第１〜第３ゲートライン１３０ａ、１３０ｂ、１３０ｃ、及び第５ゲートライン１３０ｅも、図示していない部分で他のアクティブ領域及び／又はコンタクト領域を横切ることはいうまでもない。

一方、図４Ａにおいて、ゲートラインがそれぞれ異なるアクティブ領域を横切って配置されているが、これに限定されず、図６Ａ又は図６Ｂのように一つのアクティブ領域を複数のゲートラインが共に横切って配置されてもよい。

図４Ａのように、素子領域が配置されるレイアウトにおいて、共通切断領域ＣＴｓｈが、第１〜第５ゲートライン１３０ａ、１３０ｂ、１３０ｃ、１３０ｄ、１３０ｅを共に切断して配置される。この共通切断領域ＣＴｓｈは、デザインルールを満足しつつ隣接するアクティブ領域又はコンタクト領域に共通して近接して配置される。例えば、図４Ａに示したように、共通切断領域ＣＴｓｈは、左側の第２コンタクト領域１５０Ｌ２と右側の第２コンタクト領域１５０Ｒ２とに共通して近接して配置される。

このような配置に起因し、第１ゲートライン１３０ａ、第３ゲートライン１３０ｃ、及び第５ゲートライン１３０ｅで、共通切断領域ＣＴｓｈは、隣接するアクティブ領域又はコンタクト領域から非対称的な距離を置いて配置され、それによって、アクティブ領域又はコンタクト領域から更に長く延びるゲートラインのオーバーヘッド部分で不要な寄生キャパシタンスが発生する。

以下、図４Ｂ〜図４Ｆにおいて、図３Ａ〜図３Ｃで説明した配置プロセスに含まれるツールを利用して、図４Ａのレイアウト内に切断領域を最適化して配置する方法を説明する。

図４Ｂを参照すると、先ず、分割ツールを利用して共通切断領域ＣＴｓｈ（点線）をゲートライン（１３０ａ〜１３０ｅ）のそれぞれに対応する単位切断領域ＣＴｕｔ１〜ＣＴｕｔ５（太い直線）に分割する。このように、共通切断領域ＣＴｓｈが単位切断領域ＣＴｕｔ１〜ＣＴｕｔ５に分割されることによって移動の自由が増加する。即ち、共通切断領域ＣＴｓｈの場合、移動のために全てのゲートライン上のアクティブ領域及びコンタクト領域を考慮しなければならないが、単位切断領域ＣＴｕｔ１〜ＣＴｕｔ５は、それぞれ当該ゲートライン上のアクティブ領域及びコンタクト領域のみを考慮すればよいためである。

図４Ｃを参照すると、移動ツールを利用して第１単位切断領域ＣＴｕｔ１を右側に移動させて右側の第１アクティブ領域１１０Ｒ１と既定の距離Ｄｓを維持するように配置する。移動ツールによる切断領域の移動は、いずれか一つの方向に設定される。例えば、本実施形態では、右側に移動するものと設定される。図４Ｃに示していないが、第２〜第５単位切断領域ＣＴｕｔ２〜ＣＴｕｔ５も、移動ツールにより右側に移動し、これによって、右側に配置されたコンタクト領域又はアクティブ領域と既定の距離Ｄｓを維持しつつ配置される。但し、説明の便宜上、図４Ｃでは、第１単位切断領域ＣＴｕｔ１のみが右側に移動したものとして示している。

図４Ｄを参照すると、図４Ｃのように既定の距離Ｄｓの概念に基づいて移動ツールにより切断領域を配置する場合、他のゲートライン上の素子、例えば第２ゲートライン１３０ｂ上の右側の第２コンタクト領域１５０Ｒ２との関係でデザインルールに違反する。即ち、移動した第１単位切断領域ＣＴｕｔ１と右側の第２コンタクト領域１５０Ｒ２との間の距離ＤＲｖは、デザインルールによる最小寸法よりも小さい。従って、逆移動ツールを利用して第１単位切断領域ＣＴｕｔ１を最初に移動した方向の反対方向、即ち逆方向に移動させる。逆移動ツールによる逆方向の移動は、既定の単位ステップほど逆方向に移動しながらデザインルールを満足するか否かを確認し、最終的にデザインルールを満足する場合に逆方向への移動を完了する方法により行われる。

図４Ｅを参照すると、拡張ツールを利用して第２ゲートライン１３０ｂ上の第２単位切断領域ＣＴｕｔ２の幅を拡張する。拡張した後の第２単位切断領域ＣＴｕｔ２の両側面は、左側の第２コンタクト領域１５０Ｌ２及び右側の第２コンタクト領域１５０Ｒ２のそれぞれから既定の距離Ｄｓを維持する。拡張ツールを利用した切断領域の幅の拡張は、下記で更に具体的に説明する。

先ず、第２単位切断領域ＣＴｕｔ２が移動ツールにより右側に移動し、第２単位切断領域ＣＴｕｔ２の右側面が右側の第２コンタクト領域１５０Ｒ２から既定の距離Ｄｓを維持するように配置される。また、デザインルールを確認し、デザインルールに違反した場合に逆移動ツールによる逆方向の移動が行われる。その後、第２単位切断領域ＣＴｕｔ２の左側面から左側の第２コンタクト領域１５０Ｌ２までの距離を入力して所定の条件を満足する場合、第２単位切断領域ＣＴｕｔ２の左側面が左側の第２コンタクト領域１５０Ｌ２と既定の距離Ｄｓを維持するように第２単位切断領域ＣＴｕｔ２の幅を左側に拡張する。

図示していないが、第２単位切断領域ＣＴｕｔ２の幅を拡張した後、再びデザインルールを確認し、デザインルールに違反した場合に第２単位切断領域ＣＴｕｔ２の幅の拡張を減少させる。即ち、幅を拡張した後、第２単位切断領域ＣＴｕｔ２の左側面部分が他のゲートライン上の素子領域との関係でデザインルールに違反した場合、第２単位切断領域ＣＴｕｔ２の左側面を右側に移動して幅の拡張を減少させる。

図４Ｆを参照すると、複写ツールを利用して複写された第３単位切断領域ＣＴｕｔ３′は左側に配置され、本来の第３単位切断領域ＣＴｃｔ３は右側に配置される。より具体的に説明すると、第３単位切断領域ＣＴｕｔ３が移動ツールにより右側に移動し、第３単位切断領域ＣＴｕｔ３の右側面が右側の第３コンタクト領域１５０Ｒ３から既定の距離Ｄｓを維持するように配置される。また、デザインルールを確認してデザインルールに違反した場合、逆移動ツールによる逆方向の移動が行われる。

その後、第３単位切断領域ＣＴｕｔ３の左側面から左側の第３アクティブ領域１１０Ｌ３までの距離を入力して所定の条件を満足する場合に第３単位切断領域ＣＴｕｔ３を複写し、複写された第３単位切断領域ＣＴｕｔ３′を左側の第３アクティブ領域１１０Ｌ３と既定の距離Ｄｓを維持するように配置する。また、複写された第３単位切断領域ＣＴｕｔ３′に対してデザインルールを確認し、デザインルールに違反した場合に逆移動ツールによる逆方向の移動が行われる。但し、ここで、逆方向は右側である。即ち、複写された第３単位切断領域ＣＴｕｔ３′は、右側に既定の単位ステップほど移動しながらデザインルールを確認し、最終的にデザインルールを満足する場合に移動を完了することによって配置位置が決定される。

一方、図４Ｆは、第４ゲートライン１３０ｄ上の第４単位切断領域ＣＴｕｔ４が右側に移動したとして示しているが、これは、図示していないが、第４ゲートライン１３０ｄ上に素子領域が配置されており、この素子を考慮して第４単位切断領域ＣＴｕｔ４が移動することを示す。一方、第５ゲートライン１３０ｅ上の第５単位切断領域ＣＴｕｔ５は、まだ変動しないが、上述した概念に基づく時に複写ツールによる配置が行われると予測できる。

図５Ａ及び図５Ｂは、本発明の一実施形態による半導体集積回路の設計方法において、配置プロセスに含まれる拡散ツール及び複写ツールを選択的に適用する原理を示す平面図である。

図５Ａ及び図５Ｂを参照すると、隣接する二つの素子、例えば隣接する二つのトランジスタのアクティブ領域（１１０Ｌ，１１０Ｒ）間の全体距離Ｄｔｏｔは、既定の距離Ｄｓの２倍に切断領域の幅Ｗ１を加えた値より長く、既定の距離Ｄｓの２倍に切断領域の幅Ｗ１の３倍を加えた値より短いか又はそれと同じである場合は、切断領域に対して拡散ツールが適用されて切断領域の幅を拡張する。

上記の条件は、下記の数式１により表現される。

〔数１〕
Ｄｓ×２＋Ｗ１＜Ｄｔｏｔ≦Ｄｓ×２＋Ｗ１×３

言い換えると、拡張した切断領域の幅Ｗｅは、本来の切断領域の幅Ｗ１の３倍より狭いか又はそれと同じであるといえる。

一方、隣接する二つの素子、例えば隣接する二つのトランジスタのアクティブ領域（１１０Ｌ，１１０Ｒ）間の全体距離Ｄｔｏｔは、既定の距離Ｄｓの２倍に切断領域の幅Ｗ１の３倍を加えた値より長いか又はそれと同じである場合は、切断領域に対して複写ツールが適用され、切断領域を複写して二つの切断領域ＣＴ、ＣＴ′を配置する。
上記の条件は、下記の数式２により表現される。

〔数２〕
Ｄｔｏｔ≧Ｄｓ×２＋Ｗ１×３

言い換えると、二つの切断領域の幅Ｗｄは、本来の切断領域の幅Ｗ１の３倍より広いといえる。

一方、全体距離Ｄｔｏｔが既定の距離Ｄｓの２倍に切断領域の幅Ｗ１の３倍を加えた値と同じである場合は、拡散ツール又は複写ツールのどちらを適用してもよい。上記数式１及び数式２の基準は、全体距離Ｄｔｏｔが既定の距離Ｄｓの２倍に切断領域の幅Ｗ１の３倍を加えた値より短い場合、二つの切断領域を配置する場合に二つの切断領域の間が切断領域の幅より小さく二つの切断領域を形成しがたいという問題があるためである。勿論、切断領域の幅を最初から非常に広く設定した場合には、上記の基準が変更されてもよい。

また、設計者の好みによって、拡散ツール又は複写ツールの選択について、他の基準が決定されることはいうまでもない。例えば、切断領域の幅Ｗ１の５倍が基準として利用されてもよい。

図６Ａ及び図６Ｂは、本発明の一実施形態による半導体集積回路の設計方法を、実際の集積回路のレイアウトに適用するところを示す平面図である。

図６Ａを参照すると、複数のゲートライン１３０は、複数のアクティブ領域１１０及びコンタクト領域１５０を横切って配置されている。また、図４Ａ〜図４Ｆとは異なり、複数のゲートライン１３０は、いずれか一つのアクティブ領域１１０を共に横切って配置されている。一方、コンタクト領域の場合、右側に配置されたコンタクト領域のように、一本のゲートラインのみが横切るコンタクト領域がある一方、左側に配置されたコンタクト領域のように、複数のゲートラインが共に横切るコンタクト領域もあることを確認できる。

切断領域ＣＴは、図４Ａのような共通切断領域ＣＴｓｈの構造を有し、複数のゲートラインを共に切断する方式で配置されていることを確認できる。一方、点線で表示したＡ部分〜Ｄ部分は、図６Ａのように切断領域が配置される場合に不要な寄生キャパシタンスが発生する部分を指し、本実施形態による半導体集積回路の設計方法により切断領域を配置することによって寄生キャパシタンスを最小化する部分である。

図６Ｂを参照すると、点線で表示したＡ部分〜Ｄ部分内で、切断領域ＣＴは単位切断領域に分離され、この単位切断領域が、拡張ツールを利用して隣接するコンタクト領域１５０に拡張することによって寄生キャパシタンスの発生が減少する。図６Ｂでは、説明の便宜上、分割ツール及び拡張ツールを適用したところのみを示しているが、上述した多様なツール、例えば移動ツール、逆移動ツール、複写ツールなどを複合的に適用することによって切断領域を最適に配置でき、これによって、ゲートラインのオーバーヘッドを最小化して寄生キャパシタンスの発生を最小化できる。

図７は、本発明の一実施形態による半導体集積回路の製造方法を示すフローチャートである。

図７を参照すると、先ず、製造する半導体集積回路のレイアウト設計を行う（ステップＳ１００）。半導体集積回路のレイアウト設計は、図１の半導体集積回路の設計方法と同様である。従って、これに関する説明は省略する。

半導体集積回路のレイアウト設計が完成すると、完成されたレイアウトに基づいて半導体集積回路を製造する（ステップＳ３００）。

半導体集積回路の製造ステップＳ３００は、レイアウトについてのデータ準備ステップＳ３１０、ＯＰＣ（Ｏｐｔｉｃａｌ Ｐｒｏｘｉｍｉｔｙ Ｃｏｒｒｅｃｔｉｏｎ）を行うステップＳ３３０、マスクを製造するステップＳ３５０、及び半導体集積回路を形成するステップＳ３７０を含む。レイアウトについてのデータ準備ステップＳ３１０は、完成されたレイアウトに関する全般的なデータを収集してＯＰＣの実行を準備することを意味する。

レイアウトをそのまま利用してマスクを製作し、このマスクを利用してフォトリソグラフィ工程を行う場合、光近接効果によって他の形態のパターンが形成される。従って、光近接効果による誤差を反映してレイアウトを変更し、変更されたレイアウトに基づいてマスクを製作してフォトリソグラフィ工程を行うことによって、最初のレイアウトと同じパターンが形成される。ＯＰＣを行うステップＳ３３０は、上記のように、光近接効果による誤差を反映してレイアウトを変更する工程を意味する。

マスクを製造するステップＳ３５０において、ＯＰＣを反映したレイアウト、例えばＯＰＣが反映されたグラフィックデザインシステム（Ｇｒａｐｈｉｃ Ｄｅｓｉｇｎ Ｓｙｓｔｅｍ：ＧＤＳ）を利用してマスクを製作し、半導体集積回路を形成するステップＳ３７０において、製作されたマスクを利用してフォトリソグラフィ工程を通じてウェーハに半導体集積回路を形成する。

図８Ａは、本発明の一実施形態による半導体集積回路の設計装置を示すブロック図である。

図８Ａを参照すると、本実施形態による半導体集積回路の設計装置３０００は、プリ・シミュレーション実行部３１００、レイアウト設計及び検証実行部３２００、ポスト・シミュレーション実行部３３００、及び配置プロセス実行部３４００を備える。

プリ・シミュレーション実行部３１００は、ＨＬＤ、ＲＴＬコーディング、合成、ＧＬＳなどを行う。レイアウト設計及び検証実行部３２００は、レイアウトデザインを行う。上述したように、レイアウトデザインは、デザインルールに基づいてセルを配置し、配線を連結させる過程を意味する。レイアウト設計及び検証実行部３２００は、ＤＲＣ及びＬＶＳを行う。ポスト・シミュレーション実行部３３００は、完了したレイアウトに対して寄生キャパシタンスのような寄生成分を抽出してシミュレーションすることによって、レイアウトの機能的な完成度を確認する。

一方、配置プロセス実行部３４００は、レイアウト設計及び検証実行部３２００と共に、配置プロセスを利用して切断領域の配置を行う。本実施形態による半導体集積回路の設計装置は、レイアウトデザイン時に配置プロセスを利用して切断領域を自動的に最適化して配置でき、これによって、ゲートラインのオーバーヘッドを最小化して寄生キャパシタンスの発生を最小化できる。

図８Ｂは、図８Ａの配置プロセス実行部３４００を更に具体的に示すブロック図である。

図８Ｂを参照すると、本実施形態による配置プロセス実行部３４００は、ツール選択判断部３４１０、分割ツール実行部３４２０、移動ツール実行部３４３０、逆移動ツール実行部３４４０、拡張ツール実行部３４５０、及び複写ツール実行部３４６０を備える。

ツール選択判断部３４１０は、所定の条件を判断して、分割ツール、逆移動ツール、拡張ツール、及び複写ツールのうちのいずれのツールを実行するかを判断する。例えば、切断領域が複数本のゲートラインを共に切断する共通切断領域として設計されたか否かを判断し、共通切断領域として設計された場合に分割ツールが選択される。また、隣接する二つの素子領域間の距離を入力し、所定の条件、例えば上記数式１又は数式２を満足するか否かによって拡張ツール又は複写ツールが選択される。

分割ツール実行部３４２０は、複数本のゲートラインを共に切断するように設計された共通切断領域をゲートライン別に当該単位切断領域に分離する。移動ツール実行部３４３０は、隣接する素子領域と既定の距離を維持するように切断領域を一方向に移動させる。逆移動ツール実行部３４４０は、レイアウト設計及び検証実行部３２００のデザインルールの確認に基づいて、切断領域を既定の単位ステップほど逆方向に移動させてデザインルールを満足させる。拡張ツール実行部３４５０は、所定の条件を満足する場合、例えば上記数式１を満足する場合に切断領域の幅を拡張する。一方、複写ツール実行部３４６０は、所定の条件を満足する場合、例えば上記数式２を満足する場合に切断領域を複写して二つの切断領域をゲートライン上に配置する。

図９Ａは、本発明の一実施形態による半導体集積回路を示すレイアウト図である。具体的に、図９Ａは、半導体集積回路に含まれる標準セルの一例を示す。

図９Ａを参照すると、半導体集積回路１００は、複数の活性フィン１１０、ダミーフィン１２０、複数のゲートライン（１３０ａ，１３０ｂ）、複数のダミーゲートライン１３５、複数のソース／ドレインコンタクト１４０、及び二つの入力コンタクト領域１５０を備える。また、入力コンタクト領域１５０と第４活性フィン１１４との間に、ゲートライン（１３０ａ，１３０ｂ）を電気的に分離する切断領域ＣＴが配置される。

複数の活性フィン１１０は、第１〜第６活性フィン１１１〜１１６を備え、複数のダミーフィン１２０は、第１〜第３ダミーフィン１２１〜１２３を備える。本実施形態において、半導体集積回路１００は、ＮＡＮＤゲートセルである。

先ず、複数の活性フィン１１０及び複数のダミーフィン１２０を備える複数のフィンは、単一工程を通じて半導体基板（図示せず）上に予め形成される。次いで、複数のゲートライン（１３０ａ，１３０ｂ）及び複数のダミーゲートライン１３５を備えるゲートライン、並びに複数のソース／ドレインコンタクト１４０が形成される。次いで、二つの入力コンタクト領域１５０及び出力端子（図示せず）が形成される。一方、切断領域ＣＴを通じて、ゲートライン１３０は、上部ゲートライン（１３０ａｕ，１３０ｂｕ）と下部ゲートライン（１３０ａｄ，１３０ｂｄ）とに電気的に分離される。具体的に、第１ゲートライン１３０ａは、上部の第１ゲートライン１３０ａｕと下部の第１ゲートライン１３０ａｄとに分離され、第２ゲートライン１３０ｂは、上部の第２ゲートライン１３０ｂｕと下部の第２ゲートライン１３０ｂｄとに分離される。このようなゲートライン（１３０ａ，１３０ｂ）の分離は、切断領域ＣＴに対応するオープン領域を備えるマスクパターンを利用してゲートライン（１３０ａ，１３０ｂ）をエッチングすることによって行われる。

互いに隣接して配置される複数の活性フィン１１０は、一つのフィントランジスタ（ｆｉｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦｉｎＦＥＴ）を構成する（「ＦｉｎＦＥＴ」は、三次元構造の電界効果型トランジスタの一種であり、薄い「フィン」状の領域を有することから呼称される。）。本実施形態において、第１〜第３活性フィン１１１、１１２、１１３は、ＰＭＯＳ（Ｐ−ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを構成し、第４〜第６活性フィン１１４、１１５、１１６は、ＮＭＯＳ（Ｎ−ｃｈａｎｎｅｌ ＭＯＳ）トランジスタを構成する。具体的に、第１〜第３活性フィン１１１、１１２、１１３の上部に二本のゲートライン（１３０ａｕ，１３０ｂｕ）及び三つのソース／ドレインコンタクト１４０が配置されるため、第１〜第３活性フィン１１１、１１２、１１３は、並列に連結された二つのＰＭＯＳトランジスタを構成する。また、第４〜第６活性フィン１１４、１１５、１１６の上部には二本のゲートライン（１３０ａｄ，１３０ｂｄ）及び二つのソース／ドレインコンタクト１４０が配置されるため、第４〜第６活性フィン１１４、１１５、１１６は、直列に連結された二つのＮＭＯＳトランジスタを構成する。しかし、本発明の実施形態による半導体集積回路は、図９のＦｉｎＦＥＴ構造に限定されるものではない。

ＦｉｎＦＥＴは、突出したフィンの前面をいずれもチャネルとして利用できるため、チャネル長を十分に確保できる。従って、短チャネル効果を防止又は最小化でき、これによって、従来のＭＯＳトランジスタにおける短チャネル効果による漏れ電流の発生及び面積の問題を改善できる。

本実施形態による半導体集積回路１００は、上述した半導体集積回路の設計方法を利用して設計される。従って、配置プロセスを利用して切断領域ＣＴが自動的に最適化されて配置されることによって、ゲートラインのオーバーヘッドを最小化して寄生キャパシタンスの発生を最小化できる。一方、本実施形態において、切断領域ＣＴは、二本のゲートライン（１３０ａ，１３０ｂ）を共に切断する共通切断領域構造を有する。これは、二本のゲートライン（１３０ａ，１３０ｂ）上でコンタクト領域１５０と第４活性フィン１１４との位置関係を考慮すると、切断領域を分割する必要がないので分割ツールの適用が省略されたことが分かる。

図９Ｂは、図９Ａのレイアウトを有する半導体集積回路の一部を示す斜視図であり、図９Ｃは、図９ＡのレイアウトのＩ−Ｉ′部分、又は図９Ｂの半導体集積回路のＩ−Ｉ′部分を切断して示す断面図である。

図９Ｂ及び図９Ｃを参照すると、半導体集積回路１００は、バルク型ＦｉｎＦＥＴである。半導体集積回路１００は、基板１０２、第１絶縁層１０４、第２絶縁層１０６、複数の活性フィン（１１１，１１２，１１３）、第１ダミーフィン１２１、第１ゲートライン１３０ａ、及び上部絶縁層１０８を備える。

基板１０２は、半導体基板であるが、例えば、シリコン、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）、ＳＯＳ（Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈｉｒｅ）、ゲルマニウム、シリコン・ゲルマニウム、及びガリウム・砒素のうちのいずれか一つを含む。

複数の活性フィン（１１１，１１２，１１３）及び第１ダミーフィン１２１は、基板１０２と連結されて配置される。一実施形態において、複数の活性フィン（１１１，１１２，１１３）は、基板１０２から垂直方向に突出した部分をｎ＋又はｐ＋ドーピングした活性領域であり、ダミーフィン１２１は、基板１０２から垂直方向に突出した部分をドーピングしていない領域である。場合によって、ダミーフィン１２１は、複数個形成される。他の実施形態において、複数の活性フィン（１１１，１１２，１１３）及び第１ダミーフィン１２１は、いずれもｎ＋又はｐ＋ドーピングした活性領域であってもよい。

第１及び第２絶縁層１０４、１０６、並びに上部絶縁層１０８は、絶縁物質を含み、例えば、酸化膜、窒化膜、又は酸窒化膜のうちのいずれか一つを含む。第１絶縁層１０４は、複数の活性フィン（１１１，１１２，１１３）及び第１ダミーフィン１２１上に配置される。第１絶縁層１０４は、複数の活性フィン（１１１，１１２，１１３）と第１ゲートライン１３０ａとの間に配置されることによってゲート絶縁膜として利用される。第２絶縁層１０６は、複数の活性フィン（１１１，１１２，１１３）と第１ダミーフィン１２１との間のスペースで所定の高さを有するように配置される。第２絶縁層１０６は、複数の活性フィン（１１１，１１２，１１３）と第１ダミーフィン１２１との間に配置されることによって素子分離膜として利用される。一方、上部絶縁層１０８は、第１及び第２絶縁層１０４、１０６、並びに第１ゲートライン１３０ａ上に配置され、第１ゲートライン１３０ａを他の導電物質と電気的に分離する機能を行う。理解の便宜上、図９Ｂで上部絶縁層１０８は省略した。

第１ゲートライン１３０ａは、第１及び第２絶縁層１０４、１０６の上部に配置される。これによって、第１ゲートライン１３０ａは、複数の活性フィン（１１１，１１２，１１３）及び第１ダミーフィン１２１を取り囲む構造を有する。言い換えると、複数の活性フィン（１１１，１１２，１１３）及びダミーフィン（１２１，１２２）は、第１ゲートライン１３０ａの内部に配置される構造を有する。一方、図９Ｂ及び図９Ｃに示したように、第１ゲートライン１３０ａは、切断領域ＣＴを通じて上部の第１ゲートライン１３０ａｕと下部の第１ゲートライン１３０ａｄとに電気的に分離された構造を有する。第１ゲートライン１３０ａの分離が切断領域ＣＴの最適な配置を通じて行われることによって第１ゲートライン１３０ａのオーバーヘッドを最小化し、これによって、寄生キャパシタンスの発生を最小化する。第１ゲートライン１３０ａは、Ｗ、Ｔａのような金属物質、それらの窒化物、それらのシリサイド、ドーピングされたポリシリコンなどを含み、蒸着工程を利用して形成される。

一方、第１ゲートライン１３０ａに接触する入力コンタクト領域１５０は、第１ゲートライン１３０ａ上に配置される。図９Ｂで、便宜上、入力コンタクト領域１５０が非常に薄い厚さを有するものとして示しているが、それ以上の厚さを有してもよい。

図１０は、本発明の一実施形態による半導体集積回路を示すレイアウト図である。

図１０を参照すると、本実施形態による半導体集積回路２００において、アクティブ領域（１１０Ｌ，１１０Ｒ）のそれぞれに二本のゲートライン（１３０ａ，１３０ｂ）が横切って配置される。具体的に、左側アクティブ領域１１０Ｌに左側の第１及び第２ゲートライン１３０ａＬ、１３０ｂＬが横切って配置され、右側アクティブ領域１１０Ｒに右側の第１及び第２ゲートライン１３０ａＲ，１３０ｂＲが横切って配置される。

左側の第１及び第２ゲートライン１３０ａＬ、１３０ｂＬの右側のオーバーヘッド部分のそれぞれに当該コンタクト領域（１５０Ｌ１，１５０Ｌ２）が形成され、右側の第１及び第２ゲートライン１３０ａＲ、１３０ｂＲの左側のオーバーヘッド部分のそれぞれに当該コンタクト領域（１５０Ｒ１，１５０Ｒ２）が形成される。これらのコンタクト領域の間に、二つの導電領域２３０がゲートライン（１３０ａ，１３０ｂ）と垂直に交差しつつ配置される。具体的に、二つの導電領域２３０は、左側の第１コンタクト領域１５０Ｌ１と右側の第１コンタクト領域１５０Ｒ１との間、左側の第２コンタクト領域１５０Ｌ２と右側の第２コンタクト領域１５０Ｒ２との間に配置され、それぞれの導電領域２３０には、導電コンタクト領域２５０が配置される。図１０において、導電領域２３０が二つ配置されたが、本実施形態はこれに限定されるものではない。例えば、導電領域２３０は、一つ又は三つ以上配置されてもよい。一方、導電領域２３０は、ウェルにバイアス電圧を印加するためのウェルピックアップ領域である。しかし、導電領域２３０はウェルピックアップ領域に限定されるものではない。

図１０に示したような構造の半導体集積回路２００において、第２ゲートライン１３０ｂ上の第２切断領域ＣＴ２は、先立って配置プロセスを通じて配置される。例えば、移動ツール及び複写ツールが適用されて第２切断領域ＣＴ２が配置される。一方、第１ゲートライン１３０ａ上の第１切断領域ＣＴ１は、移動ツール及び拡張ツールが適用されて配置される。しかし、第１切断領域ＣＴ１の配置には、上述した原理を逸脱した例外的な方法が適用されている。

より具体的に、第１切断領域ＣＴ１は、二つの導電コンタクト領域２５０を考慮すると、二つの導電コンタクト領域２５０の間に配置されることがより一般的であり、従って二つの導電コンタクト領域２５０の間に第１切断領域ＣＴ１を配置することを排除しない。しかし、二つの導電コンタクト領域２５０間の間隔が狭い場合に、第１切断領域ＣＴ１の配置ができない場合が発生し、このような場合、本実施形態のように二つの導電コンタクト領域２５０を備えるように第１切断領域ＣＴ１を拡張して配置する。また、寄生キャパシタンスの観点からみて、二つの導電コンタクト領域２５０の間に第１切断領域ＣＴ１を配置するよりは、図示するように二つの導電コンタクト領域２５０を備えて第１切断領域ＣＴ１を配置することが有利である。

上述した実施形態では、基板面に対して垂直方向にオーバーレイされない他の素子領域との関係のみを考慮したが、本実施形態では、垂直方向にオーバーレイされる素子領域との関係を考慮したものである。結果として、垂直方向にオーバーレイされる素子領域に対して上述した配置プロセス規則をそのまま守るが、オーバーレイされる素子領域により切断領域の配置ができない場合や寄生キャパシタンスの減少に更に効果的な場合に、オーバーレイされる素子領域を含むように切断領域が配置される。

図１１は、本発明の一実施形態による半導体集積回路を備えるメモリカードを示す概略図である。

図１１を参照すると、メモリカード１０００は、制御器１１００とメモリ１２００とが電気的な信号を交換するように配置される。例えば、制御器１１００が命令を伝送すると、メモリ１２００は、データを伝送する。

制御器１１００及びメモリ１２００は、本発明の技術的思想による上述の実施形態による半導体集積回路を備える。具体的に、制御器１１００及びメモリ１２００に含まれる複数の半導体素子のうちの少なくとも一つの半導体素子は、上述した本発明の実施形態により、配置プロセスを通じて切断領域の配置が最適化されることによって導電ラインのオーバーヘッドを最小化し、これによって、寄生キャパシタンスの発生を最小化した半導体集積回路、例えばトランジスタを備える。

メモリカード１０００は、多様な種類のカード、例えば、メモリスティックカード、スマートメディア（Ｓｍａｒｔ Ｍｅｄｉａ(登録商標)：ＳＭ）カード、セキュアデジタル（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ：ＳＤ）カード、ミニＳＤカード、及びマルチメディアカード（Ｍｕｌｔｉｍｅｄｉａ Ｃａｒｄ：ＭＭＣ）のような多様なメモリカードを構成する。

図１２は、本発明の一実施形態による半導体集積回路を備えるコンピュータシステムを示す概略図である。

図１２を参照すると、コンピュータシステム２０００は、プロセッサ２１００、メモリ装置２２００、ストレージ装置２３００、パワーサプライ２４００、及び入出力装置２５００を備える。一方、図１２には示していないが、コンピュータシステム２０００は、ビデオカード、サウンドカード、メモリカード、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）装置などと通信するか又は他の電子機器と通信することが可能なポートを更に備える。

このように、コンピュータシステム２０００に含まれるプロセッサ２１００、メモリ装置２２００、ストレージ装置２３００、パワーサプライ２４００、及び入出力装置２５００は、本発明の技術的思想による上述の実施形態による半導体集積回路を備える。具体的に、プロセッサ２１００、メモリ装置２２００、ストレージ装置２３００、パワーサプライ２４００、及び入出力装置２５００に含まれる複数の半導体素子のうちの少なくとも一つの半導体素子は、上述した本発明の実施形態により、配置プロセスを通じて切断領域の配置が最適化されることによって導電ラインのオーバーヘッドを最小化し、これによって、寄生キャパシタンスの発生を最小化した半導体集積回路、例えばトランジスタを備える。

プロセッサ２１００は、特定の計算又はタスクを行う。一実施形態において、プロセッサ２１００は、マイクロプロセッサ又は中央処理装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：ＣＰＵ）である。プロセッサ２１００は、アドレスバス、制御バス、及びデータバスのようなバス２６００を通じて、メモリ装置２２００、ストレージ装置２３００、及び入出力装置２５００と通信を行う。一実施形態において、プロセッサ２１００は、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスのような拡張バスにも連結される。

メモリ装置２２００は、コンピュータシステム２０００の動作に必要なデータを保存する。例えば、メモリ装置２２００は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、モバイルＤＲＡＭ、ＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）、ＰＲＡＭ（Ｐａｒａｍｅｔｅｒ ＲＡＭ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、及び／又はＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ＲＡＭ）により具現される。ストレージ装置２３００は、ソリッドステートドライブ、ハードディスクドライブ、ＣＤ−ＲＯＭなどを含む。

入出力装置２５００は、キーボード、キーパッド及びマウスのような入力手段と、プリンタ及びディスプレイのような出力手段とを備える。パワーサプライ２４００は、コンピュータシステム２０００の動作に必要な動作電圧を供給する。

上述した本発明の実施形態による半導体集積回路は、多様な形態のパッケージにより具現される。例えば、半導体集積回路の少なくとも一部の構成は、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、ＢＧＡｓ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙｓ）、ＣＳＰｓ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅｓ）、ＰＬＣＣ（Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ）、ＰＤＩＰ（Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、ＣＯＢ（Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ）、ＣＥＲＤＩＰ（Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ）、ＭＱＦＰ（Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ）、 ＴＱＦＰ（Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ ｐａｃｋ）、ＳＯＩＣ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ）、ＳＳＯＰ（Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、ＴＳＯＰ（Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、 ＴＱＦＰ（Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ）、ＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）、ＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）、ＷＦＰ（Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ）、ＷＳＰ（Ｗａｆｅｒ−ｌｅｖｅｌ ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ）のようなパッケージを利用して実装される。

以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。

本発明は、例えば、半導体素子関連の技術分野に適用可能である。

１００、２００ 半導体集積回路
１０２ 基板
１０４ 第１絶縁層
１０６ 第２絶縁層
１０８ 上部絶縁層
１１０ アクティブ領域、活性フィン
１１０ａＬ、１１０Ｌ 左側アクティブ領域
１１０ａＲ、１１０Ｒ 右側アクティブ領域
１１０Ｌ１〜１１０Ｌ４ 左側の第１〜第４アクティブ領域
１１０Ｒ１、１１０Ｒ３、１１０Ｒ４ 右側の第１、第３、第４アクティブ領域
１１１〜１１６ 第１〜第６活性フィン
１２０ ダミーフィン
１２１〜１２３ 第１〜第３ダミーフィン
１３０ ゲートライン
１３０ａ〜１３０ｅ 第１〜第５ゲートライン
１３０ａｄ、１３０ｂｄ 下部第１、第２ゲートライン
１３０ａＬ、１３０ｂＬ 左側の第１、第２ゲートライン
１３０ａＲ、１３０ｂＲ 右側の第１、第２ゲートライン
１３０ａｕ、１３０ｂｕ 上部第１、第２ゲートライン
１３０Ｌ 左側ゲートライン
１３０Ｒ 右側ゲートライン
１３５ ダミーゲートライン
１４０ ソース／ドレインコンタクト
１５０、１５０ａ、１５０ｂ コンタクト領域
１５０Ｌ 左側コンタクト領域
１５０Ｌ１、１５０Ｌ２、１５０Ｌ４ 左側の第１、第２、第４コンタクト領域
１５０Ｒ 右側コンタクト領域
１５０Ｒ１〜１５０Ｒ４ 右側の第１〜第４コンタクト領域
２３０ 導電領域
２５０ 導電コンタクト領域
１０００ メモリカード
１１００ 制御器
１２００ メモリ
２０００ コンピュータシステム
２１００ プロセッサ
２２００ メモリ装置
２３００ ストレージ装置
２４００ パワーサプライ
２５００ 入出力装置
２６００ バス
３０００ 設計装置
３１００ プリ・シミュレーション実行部
３２００ レイアウト設計及び検証実行部
３３００ ポスト・シミュレーション実行部
３４００ 配置プロセス実行部
３４１０ ツール選択判断部
３４２０ 分割ツール実行部
３４３０ 移動ツール実行部
３４４０ 逆移動ツール実行部
３４５０ 拡張ツール実行部
３４６０ 複写ツール実行部
ＣＴ 切断領域

Claims (28)

1. ＦｉｎＦＥＴ構造を有する半導体集積回路の設計方法であって、
   設計する半導体集積回路のプリ・シミュレーションを行うステップと、
   前記プリ・シミュレーションの結果に基づいて、第１及び第２素子領域と該第１及び第２素子領域を横切って延びる第１導電ラインとを含む前記半導体集積回路の構成要素のレイアウトをデザインするステップと、
   前記第１素子領域と第２素子領域との間に配置されて前記第１導電ラインを電気的に切断する第１切断領域により生成される前記第１導電ラインのオーバーヘッドを最小化するように、少なくとも一つのデザインルールによって前記第１切断領域を変更するステップと、を有することを特徴とする半導体集積回路の設計方法。
2. 前記オーバーヘッドは、前記第１導電ラインの寄生キャパシタンスを減らすように最小化されることを特徴とする請求項１に記載の半導体集積回路の設計方法。
3. 前記第１切断領域を変更するステップは、
   前記第１導電ラインに沿って前記第１切断領域を移動させるステップと、
   前記第１切断領域の幅を拡張するステップと、
   前記第１切断領域を複写して第２切断領域を生成し、前記第１導電ラインに沿って前記第２切断領域を配置するステップと、のうちの少なくとも一つを含むことを特徴とする請求項１に記載の半導体集積回路の設計方法。
4. 前記第１切断領域を移動させるステップは、
   前記切断領域と前記第１及び第２素子領域のうちのいずれか一つの領域との間の所定の距離に基づいて、前記第１導電ラインに沿って前記第１切断領域を移動させるステップを含むことを特徴とする請求項３に記載の半導体集積回路の設計方法。
5. 前記デザインルールは、前記第１及び第２素子領域から前記第１切断領域を分離する最小距離、コンタクト領域から前記第１切断領域を分離する最小距離、及び第３素子領域から前記第１切断領域を分離する最小距離のうちの少なくとも一つを特定することを特徴とする請求項１に記載の半導体集積回路の設計方法。
6. 前記第１切断領域は、前記第１導電ラインを含んで互いに平行に延びる複数の導電ラインを切断し、
   前記半導体集積回路の設計方法は、前記第１切断領域を変更するステップの前に、前記第１切断領域を複数の切断領域に分け、複数の切断領域のそれぞれが前記複数の導電ラインのそれぞれの導電ラインを切断するステップを更に含むことを特徴とする請求項１に記載の半導体集積回路の設計方法。
7. 前記第１切断領域を変更するステップは、
   前記複数の切断領域により生成される前記複数の導電ラインのオーバーヘッドを最小化するように、少なくとも一つのデザインルールによって前記複数の切断領域を変更するステップを含み、
   前記変更された切断領域は、前記それぞれの導電ラインに沿って異なる幅及び異なる位置のうちの少なくとも一つを有することを特徴とする請求項６に記載の半導体集積回路の設計方法。
8. 前記第１切断領域を変更するステップは、
   前記デザインルールによって前記第１切断領域が前記第１素子領域から既定の距離となるように、前記第１導電ラインに沿って第１方向に前記第１切断領域を移動させるステップと、
   前記第１切断領域を前記第１方向に移動させた結果、前記第１切断領域とコンタクト領域との間の距離、又は前記第１切断領域と前記第１及び第２素子領域ではない素子領域との間の距離が前記デザインルールに違反する時に、前記第１切断領域を前記第１方向と逆の第２方向に移動させるステップと、を含むことを特徴とする請求項１に記載の半導体集積回路の設計方法。
9. ＦｉｎＦＥＴ構造を有する半導体集積回路の設計方法であって、
   デザインルールによって第１素子領域と第２素子領域との間の初期位置に該第１及び第２素子領域を横切って延びる第１導電ラインを電気的に切断する第１切断領域を前記第１導電ライン上に設定するステップと、
   前記第１切断領域により生成された前記第１導電ラインのオーバーヘッドを最小化するために、前記第１切断領域の幅を拡張するか、又は前記第１切断領域を複写して前記第１切断領域の複写である第２切断領域を前記第１導電ライン上に配置するステップと、を有することを特徴とする半導体集積回路の設計方法。
10. 前記第１切断領域を設定するステップの後に、
    前記デザインルールによって前記第１切断領域が前記第１素子領域から既定の距離となるように、前記第１切断領域を前記第１導電ラインに沿って第１方向に移動させるステップを更に含むことを特徴とする請求項９に記載の半導体集積回路の設計方法。
11. 前記第１切断領域を前記第１方向に移動させるステップの後に、
    前記第１切断領域を前記第１方向に移動させた結果、前記第１切断領域とコンタクト領域との間の距離、又は前記第１切断領域と前記第１及び第２素子領域ではない素子領域との間の距離が前記デザインルールに違反する時に、前記第１切断領域を前記第１方向と逆の第２方向に移動させるステップを更に含むことを特徴とする請求項１０に記載の半導体集積回路の設計方法。
12. 前記第１切断領域は、前記第１導電ラインを含んで互いに平行に延びる複数の導電ラインを切断し、
    前記半導体集積回路の設計方法は、前記第１切断領域を前記第１方向に移動させるステップの前に、前記第１切断領域を複数の切断領域に分け、複数の切断領域のそれぞれが前記複数の導電ラインのそれぞれの導電ラインを切断するステップを更に含むことを特徴とする請求項９に記載の半導体集積回路の設計方法。
13. 前記第１切断領域の幅を拡張するか、又は前記第１切断領域を複写して第２切断領域を配置するステップは、
    前記第１素子領域と第２素子領域との間の距離に基づいて、前記第１切断領域の幅を拡張するか、又は前記第１切断領域を複写して前記第２切断領域を配置するか否かを決定するステップと、
    決定された結果に基づいて、前記第１切断領域の幅を拡張するか、又は前記第１切断領域を複写して前記第２切断領域を配置するステップと、
    前記第１切断領域の幅を拡張するか、又は前記第１切断領域を複写して前記第２切断領域を配置することが前記デザインルールを満足するか否かを検証するステップと、
    前記第１切断領域の幅を拡張して該拡張が前記デザインルールを満足しない場合、前記デザインルールを満足するように前記第１切断領域の幅を調節するステップと、
    前記第１切断領域を複写して第２切断領域を配置することが前記デザインルールを満足しない場合、前記デザインルールを満足するように前記第１及び第２切断領域のうちの少なくとも一つを移動させるステップと、を含むことを特徴とする請求項９に記載の半導体集積回路の設計方法。
14. 前記デザインルールは、前記第１及び第２素子領域から前記第１及び第２切断領域を分離する最小距離、コンタクト領域から前記第１及び第２切断領域を分離する最小距離、及び第３素子領域から前記第１切断領域を分離する最小距離のうちの少なくとも一つを特定することを特徴とする請求項１３に記載の半導体集積回路の設計方法。
15. 前記第１切断領域の幅を拡張するか否かを決定するステップは、前記第１切断領域の幅を拡張することが、前記第１素子領域と第２素子領域との間の全体距離Ｄｔｏｔが下記の式を満足する場合に実行されると決定するステップを含むことを特徴とする請求項１３に記載の半導体集積回路の設計方法。
    Ｄｓ×２＋Ｗ１＜Ｄｔｏｔ≦Ｄｓ×２＋Ｗ１×３
    ここで、Ｄｓは前記第１切断領域と前記第１及び第２素子領域との間の既定の距離であり、Ｗ１は前記第１切断領域の幅である。
16. 前記第１切断領域を複写して前記第２切断領域を配置するか否かを決定するステップは、前記第１素子領域と第２素子領域との間の全体距離Ｄｔｏｔが下記の式を満足するか否かを決定するステップを含むことを特徴とする請求項１３に記載の半導体集積回路の設計方法。
    Ｄｔｏｔ≧Ｄｓ×２＋Ｗ１×３
    ここで、Ｄｓは前記第１切断領域と前記第１及び第２素子領域との間の既定の距離であり、Ｗ１は前記第１切断領域の幅である。
17. ＦｉｎＦＥＴ構造を有する半導体集積回路の製造方法であって、
    設計する半導体集積回路のプリ・シミュレーションを行うステップと、
    前記プリ・シミュレーションの結果に基づいて、第１及び第２素子領域と該第１及び第２素子領域を横切って延びる第１導電ラインとを含む前記半導体集積回路の構成要素のレイアウトをデザインするステップと、
    前記第１素子領域と第２素子領域との間に配置されて前記第１導電ラインを電気的に切断する第１切断領域により生成される前記第１導電ラインのオーバーヘッドを最小化するように、少なくとも一つのデザインルールによって前記第１切断領域を変更するステップと、
    前記変更された第１切断領域を含むレイアウトに基づいて、ポスト・シミュレーションを行うステップと、
    前記レイアウトに基づいた前記半導体集積回路を製造するステップと、を有することを特徴とする半導体集積回路の製造方法。
18. 前記半導体集積回路を製造するステップは、
    前記レイアウトを用意するステップと、
    光近接効果（Ｏｐｔｉｃａｌ Ｐｒｏｘｉｍｉｔｙ Ｅｆｆｅｃｔ）に起因するエラーが修正された修正レイアウトを生成するようにＯＰＣ（Ｏｐｔｉｃａｌ Ｐｒｏｘｉｍｉｔｙ Ｃｏｒｒｅｃｔｉｏｎ）を行うステップと、
    前記修正レイアウトによってマスクを生成するステップと、
    前記マスクを使用してウェーハ上に前記半導体集積回路を形成するステップと、を含むことを特徴とする請求項１７に記載の半導体集積回路の製造方法。
19. 前記オーバーヘッドは、前記第１導電ラインの寄生キャパシタンスを減らすように最小化されることを特徴とする請求項１７に記載の半導体集積回路の製造方法。
20. 前記第１切断領域を変更するステップは、
    前記第１導電ラインに沿って前記第１切断領域を移動させるステップと、
    前記第１切断領域の幅を拡張するステップと、
    前記第１切断領域を複写して第２切断領域を生成し、前記第１導電ラインに沿って前記第２切断領域を配置するステップと、のうちの少なくとも一つを含むことを特徴とする請求項１７に記載の半導体集積回路の製造方法。
21. 前記第１切断領域を変更するステップは、
    前記切断領域と前記第１及び第２素子領域のうちのいずれか一つの領域との間の所定の距離に基づいて、前記第１導電ラインに沿って前記第１切断領域を移動させるステップを含むことを特徴とする請求項２０に記載の半導体集積回路の製造方法。
22. 前記デザインルールは、前記第１及び第２素子領域から前記第１切断領域を分離する最小距離、前記第１素子領域と第２素子領域との間に配置されたコンタクト領域から前記第１切断領域を分離する最小距離、及び第３素子領域から前記第１切断領域を分離する最小距離のうちの少なくとも一つを特定することを特徴とする請求項１７に記載の半導体集積回路の製造方法。
23. 前記第１切断領域は、前記第１導電ラインを含んで互いに平行に延びる複数の導電ラインを切断し、
    前記半導体集積回路の製造方法は、前記第１切断領域を変更するステップの前に、前記第１切断領域を複数の切断領域に分け、複数の切断領域のそれぞれが前記複数の導電ラインのそれぞれの導電ラインを切断するステップを更に含むことを特徴とする請求項１７に記載の半導体集積回路の製造方法。
24. ＦｉｎＦＥＴ構造を有し、第１半導体素子が少なくとも第１アクティブ領域を含み、第２半導体素子が少なくとも第２アクティブ領域を含む第１ライン方向に配置される少なくとも第１及び第２半導体素子と、
    前記第１半導体素子の前記第１アクティブ領域、及び前記第２半導体素子の前記第２アクティブ領域を横切って前記第１ライン方向に延びる第１導電ラインと、
    前記第１半導体素子の前記第１アクティブ領域、及び前記第２半導体素子の前記第２アクティブ領域を横切って前記第１ライン方向に延びる第２導電ラインと、
    前記第１アクティブ領域と第２アクティブ領域との間に前記第１導電ラインを電気的に切断する第１切断領域と、
    前記第１アクティブ領域と第２アクティブ領域との間に前記第２導電ラインを電気的に切断する第２切断領域と、を備え、
    前記第１及び第２切断領域は、それぞれの前記第１及び第２導電ラインに沿って前記第１ライン方向に異なる幅及び異なる位置のうちの少なくとも一つを有し、デザインルールを満足して前記第１切断領域により生成される前記第１導電ラインのオーバーヘッド、及び前記第２切断領域により生成される前記第２導電ラインのオーバーヘッドを最小化するように設定されることを特徴とする半導体集積回路。
25. 前記オーバーヘッドは、前記第１導電ラインの寄生キャパシタンスを減らすように最小化されることを特徴とする請求項２４に記載の半導体集積回路。
26. 前記第１及び第２半導体素子のそれぞれは、ＮＭＯＳトランジスタ又はＰＭＯＳトランジスタを形成する複数のアクティブ領域を備え、
    前記第１及び第２導電ラインは、ゲートラインであることを特徴とする請求項２４に記載の半導体集積回路。
27. 前記デザインルールは、前記第１及び第２アクティブ領域から前記第１及び第２切断領域を分離する最小距離、及び前記第１アクティブ領域と第２アクティブ領域との間に配置されたコンタクト領域から前記第１及び第２切断領域を分離する最小距離のうちの少なくとも一つを特定することを特徴とする請求項２４に記載の半導体集積回路。
28. 請求項１乃至１６のいずれか一項に記載の半導体集積回路の設計方法をコンピュータに実行させるためのプログラムを記録したことを特徴とするコンピュータ読み取り可能な記録媒体。

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