KR101905785B1

KR101905785B1 - 자가-혼합을 이용하는 주파수 체배

Info

Publication number: KR101905785B1
Application number: KR1020137030000A
Authority: KR
Inventors: 지앙 가오; 치-헝 린; 리 린
Original assignee: 마벨 월드 트레이드 리미티드
Priority date: 2011-04-29
Filing date: 2012-04-18
Publication date: 2018-10-10
Anticipated expiration: 2032-04-18
Also published as: JP5995208B2; JP2014517578A; KR20140027255A; EP2702687A1; CN103493365A; US20120276857A1; WO2012148759A1; US8838053B2; CN103493365B

Abstract

대응하는 방법들 및 다기능 라디오들을 가진 주파수 체배기들이 N 개의 체배기들을 포함하고, 여기서 N은 1보다 큰 정수이며; 상기 체배기들은 직렬로 연결되어, 상기 체배기들 중 제1 체배기를 제외한 체배기들 각각이 상기 체배기들 중 다른 각각의 체배기의 출력과 주기적 입력 신호를 혼합하도록 구성되고; 상기 체배기들 중 제1 체배기는 상기 주기적 입력 신호와 상기 주기적 입력 신호를 혼합하도록 구성된다.

Description

자가-혼합을 이용하는 주파수 체배{FFREQUENCY MULTIPLICATION USING SELF-MIXING}

[관련 출원의 상호 참조]

본 출원은 2012년 4월 18일자로 출원된 미국 특허 출원 제13/449,468호의 우선권을 주장하며 2011년 4월 29일자로 출원된 미국 가특허 출원 제61/480,947호 및 2011년 5월 9일자로 출원된 미국 가특허 출원 제61/484,110호의 이익을 주장하며, 상기 출원들은 그 전체가 참조로서 본 명세서에 포함된다.

[기술 분야]

본 발명은 일반적으로 전자 회로들의 분야에 관한 것이다. 특히, 본 발명은 주파수 체배(frequency multiplication)에 관한 것이다.

전자 회로들에서, 클록 신호 또는 로컬 발진기 출력과 같은 주기적 신호의 주파수를 변경(modification)하는 것이 종종 바람직할 수 있다. 예를 들어, 무선 송수신기와 같은 디바이스들에서, 전압-제어 발진기(VCO: voltage-controlled oscillator)가, 수신된 RF 신호들을 다운컨버팅하고, 전송을 위해 신호들을 RF로 업컨버팅하는 것 등을 위해 클록 신호들을 위한 토대로서 주기적 신호를 제공하는 데 자주 사용된다. 일반적으로, VCO 출력은 전력 증폭기 풀링(pulling)으로 인해 클록 신호로서 바로 사용될 수 없다. 즉, 전력의 일부가 상기 전력 증폭기로부터 상기 VCO로 누설될 수 있다. 상기 VCO 및 전력 증폭기가 유사한 주파수들에서 동작하는 경우, VCO 주파수는 자신의 중심 주파수로부터 떨어져 그리고 상기 전력 증폭기의 주파수를 향해 풀링될 수 있다. 게다가, 단일 디바이스에서 복수의 표준들을 지원하도록 서로 다른 주파수들에서의 복수의 클록들이 요구될 수 있다.

주파수 체배는 이러한 변경들을 달성하는 데 자주 사용된다. 하나의 일반적인 응용이 주파수 트리플링(tripling)인 바, 여기서 회로가 입력 신호의 주파수를 세 배로 만든다. 도 1은 주파수 트리플링을 위해 널리 사용되는 종래의 회로를 도시한다. 도 1의 회로는 캐패시터 C1, 저항 R1, 바이폴라 정션 트랜지스터 Q1, 및 인덕터 L1 및 가변 커패시터 C2로 구성된 탱크 회로(tank circuit)를 포함한다. 입력 주파수 Fin을 가진 사인파(sinusoidal) 입력 신호 Sin가 상기 회로에 인가된다. 트랜지스터 Q1은 상기 입력 신호 Sin가 상기 트랜지스터 Q1을 동작의 비-선형 영역 내로 구동하도록 선택되는 바, 여기서 고차 고조파(higher-order harmonics)가 생성된다. 가변 캐패시터 C2의 값은 상기 탱크 회로가 출력 신호 Sout에서 3차 고조파 Fout = 3Fin를 통과시키도록 하는 대역통과 필터(bandpass filter)로서 역할하도록 튜닝된다.

도 1의 접근법의 일 단점은 상당한 전력이 트랜지스터 Q1을 비-선형 동작 영역 내로 강하게 구동하는 데 요구된다는 점이다. 그러므로, 이 접근법은 모바일 전화기들 등과 같은 배터리-전력의 디바이스들에 적합하지 않다. 도 1의 접근법의 다른 단점은 출력 신호의 스펙트럼에 "스퍼들(spurs)"로서 나타내지는 원하지 않는 주파수 컴포넌트들이 많아진다는 점이다. 특히, 출력 신호 Sout는 입력 주파수에서 강한 스퍼를 포함한다.

일부 경우들에서, 신호의 주파수를 분수적으로(fractionally) 증가시키는 것이 바람직할 수 있다. 도 2는 신호의 주파수를 3/2배로 체배시키기 위한 종래의 회로를 도시한다. 도 2의 회로에서, 요구되는 출력 주파수 Fout의 2/3인 주파수 Fin을 가진 주기적 입력 신호가 분주기(202)에 인가된다. 분주기(202)는 상기 분주기(202)에 의해 출력되는 신호 Sdiv가 주파수 Fin/2 = Fout/3를 가지도록 신호 Sin의 주파수 Fin을 2로 분주시킨다. 체배기(204)는 분주기(202)에 의해 출력되는 신호 Sdiv와 입력 신호 Sin를 혼합한다. 이러한 혼합은 두 개의 톤(tone)들(2Fout/3 +/- Fout/3)을 생성하는 바, 이 톤들은 Fout/3에서의 일 톤 및 Fout에서의 다른 톤이다. 체배기(204)의 출력에서의 LC 탱크는 Fout 톤을 통과시키도록 하고 Fout/3 톤을 저지하는 대역통과 필터로서 역할한다. 그러므로, 체배기(204)에 의해 출력되는 신호 Sout은 주파수 Fout = 3Fin/2를 가진다.

도 2의 접근법의 일 단점은 회로가 주파수 Fout/3에서 스퍼를 생성한다는 점이다. 분주기(202)의 출력 및 체배기(204)의 일 입력이 주파수 Fout/3에서 동작하기 때문에, 주파수 Fout/3에서의 스퍼가 혼합 및 커플링(coupling)에 의해 신호 Sout에서 생성된다. 이러한 스퍼는 또한, 공급/기판 전류에 나타나고, 그래서 회로 또는 칩의 나머지 부분(rest)에 전파되는 바, 여기서 스퍼들은 성능을 떨어뜨리고 회로 오동작 등을 야기할 수 있다.

일반적으로, 일 양상에서, 실시예는 주파수 체배기를 특징으로 하는 바, 상기 주파수 체배기는: N 개의 체배기들을 포함하고, 여기서 N은 1보다 큰 정수이며; 상기 체배기들은 직렬로 연결되어, 상기 체배기들 중 제1 체배기를 제외한 체배기들 각각이 상기 체배기들의 다른 각각의 체배기의 출력과 주기적 입력 신호를 혼합하도록 구성되고; 상기 체배기들 중 제1 체배기는 상기 주기적 입력 신호와 상기 주기적 입력 신호를 혼합하도록 구성된다.

주파수 체배기의 실시예들은 다음의 특징들 중 하나 이상을 포함할 수 있다. 일부 실시예들에서, 주기적 입력 신호는 기본 주파수 Fin을 가지고 주파수 체배기는: 출력 주파수 Fout을 통과시키도록 구성된 대역통과 필터를 더 포함하고, 여기서 Fout = (N + 1) x Fin이다. 일부 실시예들은 주기적 입력 신호의 위상을 시프트시키도록 구성된 위상 시프터를 포함하고; 여기서 상기 체배기들 중 제1 체배기는 상기 위상 시프터가 위상을 시프트시킴에 후속하여 상기 주기적 입력 신호와 상기 주기적 입력 신호를 혼합시키도록 더 구성된다. 일부 실시예들은 상기 체배기들 중 제1 체배기에 의해 출력되는 신호의 위상을 결정하도록 구성된 위상 검출기를 포함하고; 여기서 상기 위상 시프터는 상기 체배기들 중 제1 체배기에 의해 출력되는 신호의 위상에 따라 주기적 입력 신호의 위상을 시프트시키도록 더 구성된다. 일부 실시예들은 길버트 셀(Gilbert cell)과, 여기서 상기 길버트 셀은 체배기들 중 제1 체배기를 포함하고; 그리고 상호컨덕턴스 스테이지(transconductance stage)를 포함한다.

일반적으로, 일 양상에서, 실시예들은 방법을 특징으로 하는 바, 상기 방법은: 주기적 입력 신호를 수신하는 단계와; 상기 주기적 입력 신호와 상기 주기적 입력 신호를 혼합하는 단계를 포함하는 제1 혼합된 신호를 생성하는 단계와; 그리고 상기 주기적 입력 신호와 상기 제1 혼합된 신호를 혼합하는 단계를 포함하는 제2 혼합된 신호를 생성하는 단계를 포함한다. 일부 실시예들은 상기 제1 혼합된 신호를 생성하기에 앞서 주기적 입력 신호의 위상을 시프트시키는 단계를 포함한다. 일부 실시예들은 상기 제1 혼합된 신호의 위상을 결정하는 단계와; 그리고 상기 제1 혼합된 신호의 위상에 따라 주기적 입력 신호의 위상을 시프트시키는 단계를 포함한다. 일부 실시예들은 상기 제1 혼합된 신호의 주파수를 M으로 분주시키는 단계를 포함하고, 여기서 M은 1보다 큰 정수이다.

일반적으로, 일 양상에서, 실시예는 회로를 특징으로 하는 바, 상기 회로는: 주기적 입력 신호의 주파수를 N배로 체배시키도록 구성된 주파수 체배기와, 여기서 N은 1보다 큰 정수이고, 주기적 입력 신호는 기본 주파수 Fin을 가지고 그리고 주파수 체배기는 기본 주파수 N x Fin를 가진 제1 출력 신호를 제공하며; 그리고 상기 제1 출력 신호의 기본 주파수 N x Fin를 M으로 분주시키도록 구성된 주파수 분주기를 포함하며, 여기서 M은 1보다 큰 정수이다.

회로의 실시예들은 다음의 특징들 중 하나 이상을 포함할 수 있다. 일부 실시예들은 다기능 라디오(multifunction radio)를 포함하는 바, 상기 다기능 라디오는: 회로; 제1 송수신기, 여기서 제1 송수신기는 제1 출력 신호에 따라 동작하고; 그리고 제2 송수신기를 포함하며, 여기서 상기 제1 송수신기는 제2 출력 신호들 중 적어도 하나에 따라 동작한다. 일부 실시예들에서, 상기 제1 송수신기는 IEEE 표준 802.11a의 전부 또는 일부에 부합하고; 그리고 상기 제2 송수신기는 IEEE 표준들 802.11b 및 802.11g의 전부 또는 일부에 부합한다.

하나 이상의 구현들의 세부 사항이 첨부된 도면들 및 하기의 상세한 설명에 제시된다. 다른 특징들이 상세한 설명 및 도면들 그리고 특허 청구 범위로부터 분명해질 것이다.

도 1은 주파수 트리플링을 위해 널리 사용되는 종래의 회로를 도시한다.
도 2는 신호의 주파수를 3/2배로 체배시키기 위한 종래의 회로를 도시한다.
도 3은 일 실시예에 따른 주파수 체배기를 도시한다.
도 4는 일 실시예에 따른 주파수 트리플러(400)를 도시하고, 여기서 입력 신호의 위상은 혼합에 앞서 시프트될 수 있다.
도 5는 일 실시예에 따른 도 4의 주파수 트리플러에 대한 프로세스를 도시한다.
도 6은 일 실시예에 따른 길버트 셀을 이용하는 능동 주파수 트리플러(active frequency tripler)를 도시한다.
도 7은 일 실시예에 따른 수동 주파수 트리플러(passive frequency tripler)를 도시한다.
도 8은 일 실시예에 따른 능동/수동 주파수 트리플러를 도시한다.
도 9는 일 실시예에 따른 신호의 주파수를 분수적으로 증가시키기 위한 주파수 체배기를 도시한다.
도 10은 일 실시예에 따른 도 9의 주파수 체배기를 이용하는 다기능 라디오를 도시한다.
본 명세서에 사용된 각 도면 부호의 선두의 숫자(들)는 그 도면 부호가 처음 나타난 도면의 번호를 나타낸다.

본 발명의 실시예들은 자가 혼합을 이용하는 주파수 체배기들을 제공한다. 다시 말해, 입력 신호의 주파수 체배가 상기 입력 신호를 상기 입력 신호 자신과 혼합함으로써 달성된다. 주파수 트리플러들의 여러 실시예들이 개시된다. 그러나, 이 트리플러들 각각은 더 큰 주파수 체배들을 획득하도록 쉽게 확장된다. 일부 실시예들은 또한, 예컨대 입력 주파수를 3/2배로 체배시킴으로써 분수적 주파수 체배를 달성하도록 분주기들을 이용한다.

도 3은 일 실시예에 따른 주파수 체배기(300)를 도시한다. 비록 기술된 실시예들에서, 주파수 체배기(300)의 요소들이 일 구성으로 제시되지만, 다른 실시예들은 다른 구성들을 특징으로 할 수 있다. 도 3을 참조하면, 주파수 체배기(300)는 주파수 Fin을 가진 주기적 입력 신호 Sin를 수신한다. 예를 들어, 입력 신호 Sin는 VCO 또는 기타 등등에 의해 제공되는 사인파일 수 있다. 주파수 체배기(300)는 N 개의 체배기들(302(A) 및 302(B) 내지 302(N-1) 및 302(N))을 포함하고, 여기서 N은 1보다 큰 정수이다. 체배기들(302)은 직렬로 연결된다. 체배기(302(A))는 입력 신호 Sin를 상기 입력 신호 자신과 혼합한다. 나머지 체배기들(302) 각각은 직렬로 된 이전 체배기(302)의 출력과 입력 신호 Sin를 혼합한다. 다시 말해, 체배기(302(B))는 체배기(302(A))에 의해 출력되는 신호와 입력 신호 Sin를 혼합하고 이러한 과정은 체배기(302(N))가 체배기(302(N-1))에 의해 출력되는 신호와 입력 신호를 혼합할 때까지 이루어진다. 신호 Sin의 주파수는 각각의 체배기(302)에 의해 Fin만큼 증가되어서, 체배기(302(A))에 의해 출력되는 신호의 주파수는 2Fin이 되고, 체배기(302(B))에 의해 출력되는 신호의 주파수는 3Fin이 되는 등의 과정이 계속되어서, 체배기(302(N-1))에 의해 출력되는 신호의 주파수는 N x Fin이 되고 그리고 체배기(302(N))에 의해 출력되는 신호의 주파수 Fout은 Fout = (N + 1) x Fin이 된다.

인덕터 L 및 캐패시터 C를 포함하는 탱크 회로(304)가 바람직한 주파수 컴포넌트 (N + 1) x Fin를 선택한다. L 및 C의 값들은 방정식 (1)에 따라 선택될 수 있다.

체배기(302)는 선형 혼합기들 또는 체배기들로서 구현될 수 있고, 그래서 주파수 체배기(300)의 효율성이 높다. 게다가, 체배기들(302)은 선형 영역에서 동작되고, 그래서 출력 신호 Sout의 스펙트럼은 종래의 접근법들의 경우보다 훨씬 명확해(clean)지게 된다.

방정식(2) 내지 (4)는 주파수 트리플링(즉, N = 2인 경우)을 위한 주파수 체배기(300)의 동작을 예시한다.

를 고려하면, 주파수 트리플링은

에 의해 주어지며, 여기서 3Fin에서의 출력 컴포넌트는

에 의해 주어진다.

더 명확한 출력 스펙트럼을 위해, 입력 신호의 위상은 혼합에 앞서 시프트될 수 있다. 도 4는 이러한 실시예에 따른 주파수 트리플러(400)를 도시한다. 비록, 기술된 실시예들에서 주파수 트리플러(400)의 요소들이 일 구성으로 제시되지만, 다른 실시예들은 다른 구성들을 특징으로 할 수 있다. 예를 들어, 주파수 트리플러(400)는 추가적인 체배기들을 추가함으로써 더 큰 주파수 체배를 획득하도록 쉽게 확장된다.

도 4를 참조하면, 주파수 트리플러(400)는 주파수 Fin를 가지는 주기적 입력 신호 Sin를 수신한다. 예를 들어, 입력 신호 Sin는 VCO 또는 기타 등등에 의해 제공되는 사인파일 수 있다. 주파수 트리플러(400)는 직렬로 연결된 두 개의 체배기들(402A 및 402B), 탱크 회로(404), 위상 시프터(406) 및 위상 검출기(408)를 포함한다. 위상 시프터(406)는 입력 신호 Sin의 위상을 각

만큼 시프트시킨다. 체배기(402A)는 위상 시프터(406)의 출력과 입력 신호 Sin을 혼합한다. 체배기(402B)는 체배기(402A)의 출력과 입력 신호 Sin을 (위상 시프트 없이) 혼합한다.

위상 검출기(408)는 입력 신호 Sin와 위상 시프터(406)의 출력 사이의 위상차를 검출한다. 특히, 위상 검출기(408)는 예컨대 저역 통과 필터(low-pass filter)를 이용하여 신호들에서 DC 레벨을 검출한다. 위상 시프터(406)는 각

를 변경시키는 바, 이는 위상 검출기(408)에 의해 검출되는 DC 레벨에 따라 입력 신호 Sin의 위상을 상기 각

만큼 시프트시킨다. 특히, 위상 시프터(406)는 DC 레벨을 최소화하도록 상기 각

를 튜닝한다. 다른 실시예들에서, 위상 검출은 체배기(402A)에 의해 수행될 수 있다.

방정식(5) 및 (6)은 주파수 트리플러(400)의 동작을 예시한다.

을 고려하면, 주파수 트리플링은 제1-스테이지 혼합 이후:

제2-스테이지 혼합 이후:

에 의해 주어진다.

방정식(6)에서, 제1 스테이지 혼합의 출력에서 생성된 DC 항(term)

로 인해

의 크기(magnitude)를 가진 Fin에서의 비바람직한 컴포넌트가 존재한다. 위상 시프터(406)가

으로 설정할 때, Fin에서의 이 비바람직한 컴포넌트의 크기는 0으로 감소될 수 있다. 일부 실시예들에서, 위상 검출기(408)는 생략되고, 위상 시프터(406)의 위상 시프트는

에 고정된다.

도 5는 일 실시예에 따른 도 4의 주파수 트리플러(400)에 대한 프로세스(500)를 도시한다. 비록 기술된 실시예들에서, 프로세스(500)의 요소가 일 구성으로 제시되지만, 다른 실시예들은 다른 구성들을 특징으로 할 수 있다. 예를 들어, 다양한 실시예들에서, 프로세스(500)의 요소들의 일부 또는 전부가 서로 다른 순서로, 동시에 및 기타 등등으로 실행될 수 있다. 또한, 프로세스(500)의 일부 요소들은 수행되지 않을 수 있고, 서로 이후에 즉시 실행되지 않을 수 있다.

도 5를 참조하면, 단계(502)에서, 주파수 트리플러(400)는 기본 주파수 Fin을 가지는 주기적 입력 신호 Sin를 수신한다. 단계(504)에서, 위상 시프터(406)는 위상 검출기(408)에 의해 제공되는 제어 신호 Ct1에 따라 입력 신호 Sin의 위상을 시프트시킨다. 단계(506)에서, 체배기(402A)는 주기적 입력 신호 Sin와 주기적 입력 신호 Sin을 혼합시킴으로써 혼합된 신호 Sm을 생성한다. 단계(508)에서, 위상 검출기(408)는 혼합된 신호 Sm의 위상을 검출한다. 단계(510)에서, 위상 검출기(408)는 혼합된 신호 Sm의 위상에 따라 제어 신호 Ct1를 제공한다. 단계(512)에서, 체배기(402B)는 혼합된 신호 Sm과 주기적 입력 신호 Sin을 혼합시킴으로써 출력 신호 Sout을 생성한다. 단계(514)에서, 탱크 회로(404)는 출력 신호 Sout에서 3차 고조파 Fout = 3Fin을 통과시키도록 하는 대역통과 필터로서 역할한다. 도 6은 일 실시예에 따른 길버트 셀을 이용하는 능동 주파수 트리플러(600)를 도시한다. 비록, 기술된 실시예들에서 주파수 트리플러(600)의 요소들이 일 구성으로 제시되지만, 다른 실시예들은 다른 구성들을 특징으로 할 수 있다. 예를 들어, 주파수 트리플러(600)는 추가적인 체배기 스테이지들을 추가함으로써 더 큰 주파수 체배를 획득하도록 쉽게 확장된다.

도 6을 참조하면, 주파수 트리플러(600)는 상호컨덕턴스 스테이지(602) 및 두 개의 능동 체배기 스테이지들(604A 및 604B)을 포함한다. 상호컨덕턴스 스테이지(602) 및 체배기 스테이지(604A)의 결합은 길버트 셀을 구성한다. 주파수 트리플러(600)는 또한, 버퍼(606) 및 부하(608)를 포함한다. 버퍼(606)는 상호컨덕턴스 스테이지(602 및 체배기 스테이지들(604A 및 604B)에 입력 신호 Sin을 제공한다. 버퍼(606)는 체배기 스테이지(604A)에 위상-시프트된 신호를 제공하기 전에 입력 신호 Sin에 90°위상 시프트를 주는 지연 요소(610)를 포함한다. 지연 요소(610)는 입력 주파수들의 넓은 범위를 수용하도록 튜닝가능해 질 수 있다. 부하(608)는 탱크 회로, 저항 부하 또는 기타 등등으로서 구현될 수 있다.

도 6의 실시예에서, 상호컨덕턴스 스테이지(602) 및 체배기 스테이지들(604A 및 604B)은 n-채널 금속-산화물-반도체 전계 효과(NMOS) 트랜지스터들을 이용하여 구현된다. 그러나, 다른 트랜지스터 기술들이 대신 사용될 수 있다. 예를 들어, 상호컨덕턴스 스테이지(602) 및 체배기 스테이지들(604A 및 604B)은 p-채널 금속-산화물-반도체 전계 효과(PMOS) 트랜지스터들, NPN 또는 PNP 바이폴라 정션 트랜지스터들(BJT) 또는 기타 등등을 이용하여 구현될 수 있다. 기술된 실시예들은 하나 이상의 집적 회로들로서, 개별 컴포넌트들로서, 상기 둘의 조합 또는 기타 등등으로서 구현될 수 있다.

상호컨덕턴스 스테이지(602)는 신호 Sin의 전압을 전류로 변환시킨다. 상호컨덕턴스 스테이지(602)는 입력 신호 Sin에 의해 구동되는 두 개의 트랜지스터들 M0 및 M1을 포함한다. 트랜지스터들 M0 및 M1의 소스들은 접지에 닿아 있다. 트랜지스터들 M0 및 M1의 드레인들은 체배기 스테이지(604A)에 전류를 제공한다.

각각의 체배기 스테이지(604)는 두 개의 차동 증폭기들(differential amplifier)을 포함한다. 각각의 차동 증폭기는 소스-연결된 트랜지스터들의 쌍으로서 구현된다. 일 차동 증폭기에서의 트랜지스터들의 드레인들은 도 6에 도시된 바와 같이 타 차동 증폭기에서의 드레인들에 교차-연결된다. 체배기(604A)에서, 트랜지스터들 M2 및 M3은 일 차동 증폭기를 형성하고, 트랜지스터들 M4 및 M5은 타 차동 증폭기를 형성한다. 체배기(604B)에서, 트랜지스터들 M6 및 M7은 일 차동 증폭기를 형성하고, 트랜지스터들 M8 및 M9은 타 차동 증폭기를 형성한다.

이 능동 구성의 일 장점은 도 6에 도시된 바와 같이 두 개의 체배기 스테이지들(604A 및 604B)이 스택될 수 있다는 점이다. 이 스택된 구성은 비-스택된 구성에 의해 요구되는 두 개의 바이어스 전류들 대신 단 하나의 바이어스 전류를 요한다. 전류에서의 이러한 감소는 결과적으로, 전력 소비도 감소되게 한다.

도 7은 일 실시예에 따른 수동 주파수 트리플러(700)를 도시한다. 다시 말해, 수동 주파수 트리플러(700)에서의 체배기들은 수동적이다. 비록, 기술된 실시예들에서, 주파수 트리플러(700)의 요소들이 일 구성으로 제시되지만, 다른 실시예들은 다른 구성들을 특징으로 할 수 있다. 예를 들어 주파수 트리플러(700)는 추가적인 체배기 스테이지들을 추가함으로써 더 큰 주파수 체배를 획득하도록 쉽게 확장된다.

도 7을 참조하면, 주파수 트리플러(700)는 상호컨덕턴스(V-투-I) 스테이지(702), 두 개의 수동 체배기 스테이지들(704A 및 704B) 및 출력 스테이지(712)를 포함한다. 주파수 트리플러(700)는 또한, 두 개의 버퍼들(706A 및 706B) 및 부하(708)를 포함한다. 각각의 버퍼(706)는 체배기 스테이지들(704A 및 704B)에 입력 신호 Sin을 제공한다. 각각의 버퍼(706)는 체배기 스테이지(704)에 위상-시프트된 신호를 제공하기 전에 입력 신호 Sin에 90°위상 시프트를 주는 각각의 지연 요소(710A, B)를 포함한다. 지연 요소(710)는 입력 주파수들의 넓은 범위를 수용하도록 튜닝가능해 질 수 있다. 부하(708)는 탱크 회로, 저항 부하 또는 기타 등등으로서 구현될 수 있다.

도 7의 실시예에서, 체배기 스테이지들(704A 및 704B)은 NMOS 트랜지스터들을 이용하여 구현된다. 그러나, 다른 트랜지스터 기술들이 대신 사용될 수 있다. 예를 들어, 체배기 스테이지들(704)은 PMOS 트랜지스터들, NPN 또는 PNP BJT 트랜지스터들 또는 기타 등등을 이용하여 구현될 수 있다. 기술된 실시예들은 하나 이상의 집적 회로들로서, 개별 컴포넌트들로서, 상기 둘의 조합 또는 기타 등등으로서 구현될 수 있다.

상호컨덕턴스 스테이지(702)는 신호 Sin의 전압을 전류로 변환시키고 예컨대, 도 6의 상호컨덕턴스 스테이지(602)에 대해 도시된 바와 같이 구현될 수 있다.

각각의 체배기 스테이지(704)는 두개의 차동 트랜지스터 쌍들을 포함한다. 각각의 차동 트랜지스터 쌍은 소스-연결된 트랜지스터들의 쌍으로서 구현된다. 각각의 체배기 스테이지(704)에서, 일 차동 쌍에서의 트랜지스터들의 드레인들은 도 7에 도시된 바와 같이 타 차동 쌍에서의 드레인들에 교차-연결된다. 체배기(704A)에서, 트랜지스터들 M10 및 M13은 일 차동 쌍을 형성하고, 트랜지스터들 M11 및 M12은 타 차동 쌍을 형성한다. 체배기(704B)에서, 트랜지스터들 M14 및 M17은 일 차동 쌍을 형성하고, 트랜지스터들 M15 및 M16은 타 차동 쌍을 형성한다.

출력 스테이지(712)는 부하(708) 및 두 트랜지스터 쌍들의 스택을 포함한다. 일 트랜지스터 쌍은 트랜지스터들 M18 및 M19을 포함한다. 타 트랜지스터 쌍은 트랜지스터들 M20 및 M21을 포함한다. 출력 스테이지(712)에서 트랜지스터들의 게이트들은 바이어스 전압 Vbias로 바이어스(biased on)된다.

이 수동 구성의 일 장점은 이 구성이 능동 구성에 비해 높은 공급 전압을 요하지 않는다는 점이다. 게다가 어떤 DC 전류도 체배기 스테이지들(704A 및 704B)을 통해 흐르지 않아서, 결과적으로 플리커 노이즈가 적어지고 선형성이 나아지게 한다.

도 8은 일 실시예에 따른 능동/수동 주파수 트리플러(800)를 도시한다. 다시 말해, 주파수 트리플러(700)에서의 체배기들 중 하나는 수동적이며 다른 체배기는 능동적이다. 비록 기술된 실시예들에서, 주파수 트리플러(800)의 요소들이 일 구성으로 제시되지만, 다른 실시예들은 다른 구성들을 특징으로 할 수 있다. 예를 들어, 주파수 트리플러(800)는 추가적인 수동 및/또는 능동 체배기 스테이지들을 추가함으로써 더 큰 주파수 체배를 획득하도록 쉽게 확장된다.

도 8을 참조하면, 주파수 트리플러(800)는 상호컨덕턴스 (V-투-I) 스테이지(802), 수동 체배기 스테이지(804), 능동 체배기 스테이지(814) 및 출력 스테이지(812)를 포함한다. 주파수 트리플러(800)는 또한, 두 개의 버퍼들(806A 및 806B) 및 부하(808)를 포함한다. 각각의 버퍼(806)는 체배기 스테이지들(804 및 814)에 입력 신호 Sin을 제공한다. 각각의 버퍼(806)는 체배기 스테이지들(804 및 814)에 위상-시프트된 신호를 제공하기 전에 입력 신호 Sin에 90°위상 시프트를 주는 각각의 지연 요소(810A, B)를 포함한다. 지연 요소(810)는 입력 주파수들의 넓은 범위를 수용하도록 튜닝가능해 질 수 있다. 부하(808)는 탱크 회로, 저항 부하 또는 기타 등등으로서 구현될 수 있다.

도 8의 실시예에서, 체배기 스테이지들(804 및 814)은 NMOS 트랜지스터들을 이용하여 구현된다. 그러나, 다른 트랜지스터 기술들이 대신 사용될 수 있다. 예를 들어, 체배기 스테이지들(804 및 814)은 PMOS 트랜지스터들, NPN 또는 PNP BJT 트랜지스터들 또는 기타 등등을 이용하여 구현될 수 있다. 기술된 실시예들은 하나 이상의 집적 회로들로서, 개별 컴포넌트들로서, 상기 둘의 조합 또는 기타 등등으로서 구현될 수 있다.

상호컨덕턴스 스테이지(802)는 신호 Sin의 전압을 전류로 변환시키고 예컨대, 도 6의 상호컨덕턴스 스테이지(602)에 대해 도시된 바와 같이 구현될 수 있다.

수동 체배기 스테이지(804)는 두 개의 차동 트랜지스터 쌍들을 포함한다. 각각의 차동 트랜지스터 쌍은 소스-연결된 트랜지스터들의 쌍으로서 구현된다. 일 차동 쌍에서의 트랜지스터들의 드레인들은 도 8에 도시된 바와 같이 타 차동 쌍에서의 드레인들에 교차-연결된다. 체배기(804)에서, 트랜지스터들 M22 및 M25은 일 차동 쌍을 형성하고, 트랜지스터들 M23 및 M24은 타 차동 쌍을 형성한다.

능동 체배기 스테이지(814)는 두 개의 차동 증폭기들을 포함한다. 각각의 차동 증폭기는 소스-연결된 트랜지스터들의 쌍으로서 구현된다. 일 차동 증폭기에서의 트랜지스터들의 드레인들은 도 8에 도시된 바와 같이 타 차동 증폭기에서의 드레인들에 교차-연결된다. 체배기(814)에서, 트랜지스터들 M26 및 M27은 일 차동 증폭기를 형성하고, 트랜지스터들 M28 및 M29은 타 차동 증폭기를 형성한다.

출력 스테이지(812)는 부하(808) 및 일 트랜지스터 쌍을 포함한다. 상기 트랜지스터 쌍은 트랜지스터들 M30 및 M31을 포함한다. 출력 스테이지(812)에서 트랜지스터들의 게이트들은 바이어스 전압 Vbias로 바이어스된다. 도 9는 일 실시예에 따른 신호의 주파수를 분수적으로 증가시키기 위한 주파수 체배기(900)를 도시한다. 비록 기술된 실시예들에서, 주파수 체배기(900)의 요소들이 일 구성으로 제시되지만, 다른 실시예들은 다른 구성들을 특징으로 할 수 있다. 예를 들어, 도 9의 실시예는 입력 주파수를 3/2배로 체배시키고, 다른 실시예들은 입력 주파수를 다른 분수들 N/M배로 체배시키는 바, 여기서 N은 2보다 큰 정수이고 M은 1보다 큰 정수이다.

도 9를 참조하면, 주파수 체배기(900)는 주파수 트리플러(902), 주파수 분주기(904) 및 탱크 회로(906)를 포함한다. 주파수 체배기(900)는 본 명세서에 기술된 기법들, 종래의 기법들 또는 이들의 어떤 조합에 따라 구현될 수 있다. 다른 실시예들에서, 주파수 체배기(900)는 다른 체배들로 확장될 수 있다.

주파수 분주기(904)는 종래의 기법들에 따라 구현될 수 있다. 도 4의 실시예에서, 주파수 분주기(904)는 2로 나누는 분주기(divide-by-two divider)로서 구현된다. 다른 실시예들에서, 주파수 분주기(904)는 M으로 나누는 분주기로서 구현될 수 있는 바, 여기서 M은 1보다 큰 정수이다.

주파수 체배기(900)는 주기적 입력 신호 Sin의 주파수 Fin을 3/2배로 체배시킨다. 특히, 주파수 트리플러(902)는 신호 Sin의 주파수 Fin을 세배로 만들고, 그래서 주파수 트리플러(902)의 출력 S1은 주파수 3Fin을 가진다. 주파수 분주기(904)는 결과적인 신호의 주파수를 2로 분주시키고, 그래서 출력 신호 Sout은 주파수 Fout = 3Fin/2를 가진다. 탱크 회로(906)는 출력 신호 Sout에서 주파수 Fout을 통과시키는 대역통과 회로로서 역할한다.

주파수 체배기(900)는 종래의 기법들보다 여러 장점들을 가진다. 도 2의 w접근법과 같은 종래의 접근법들에 비해, 출력 신호 Sout는 Fout/3에서 스퍼를 거의 가지지 않거나 전혀 가지지 않는 바, 그 이유는 주파수 체배기(900)가 Fout/3에서 동작하는 회로들을 가지지 않기 때문이다. 또한, 종래의 분주기들은 90°만큼 벗어난 위상(out-of-phase)을 가진 신호들을 생성한다. 이 신호들은 주파수 분주기(904)에 의해 동위상(in-phase) 및 직교 위상 클록 신호들(quadrature clock signal)로서 출력될 수 있다.

주파수 체배기(900)의 다른 장점은 신호 S1이 도 10에 예시된 바와 마찬가지로 이용될 수 있다는 점이다. 도 10은 일 실시예에 따른 도 9의 주파수 체배기(900)를 이용하는 다기능 라디오(1000)을 도시한다. 다기능 라디오(1000)는 대역 선택기(1002), 전압 제어 발진기(VCO)(1004), 주파수 체배기(900), 두 개의 라디오 송수신기들(1006 및 1008) 및 두 개의 안테나들(1010 및 1012)을 포함한다.

VCO(1004)는 대역 선택기(1002)의 제어 하의 주파수 Fin을 가지는 신호 Sin를 제공한다. 주파수 트리플러(902)는 신호 Sin의 주파수 Fin을 세배로 만들어서, 결과적으로 신호 S1이 주파수 F1 = 3Fin을 가지게 한다. 이 실시예에서, 주파수 체배기(900)는 송수신기(1008)로의 클록 신호로서 주파수 F1을 통과시키도록 하는 대역통과 필터로서 역할하는 탱크 회로(906A)를 포함한다.

주파수 분주기(904)는 신호 S1의 주파수 F1을 2로 분주시켜서, 결과적으로 신호 S2가 주파수 F2 = 3Fin/2를 가지게 한다. 주파수 체배기(900)는 송수신기(1006)로의 클록 신호로서 주파수 F2를 통과시키도록 하는 대역통과 필터로서 역할하는 탱크 회로(906B)를 포함한다.

일부 실시예들에서, 다기능 라디오(1000)는 802.11a, 802.11b, 802.11e, 802.11g, 802.11i, 802.11k, 802.11n, 802.11v 및 802.11w와 같은 초안 및 승인된 개정안들을 포함하는 IEEE 표준 802.11의 전부 또는 일부에 부합한다. 예를 들어, 송수신기(1006)는 IEEE 802.11b/g 라디오로 구현될 수 있고, 송수신기(1008)는 IEEE 802.11a 라디오로 구현될 수 있다. 802.11a 대역은 802.11a 대역의 거의 두배의 주파수에 놓여서, 클록 신호 S2는 802.11b/g 라디오(1006)를 위해 사용될 수 있고, 클록 신호 S1은 802.11a 라디오(1008)를 위해 사용될 수 있다. 대역 선택기(1002)는 대역들 간에 스위칭할 때 필요로 되는 바에 따라 입력 신호 Sin의 주파수를 튜닝할 수 있다.

본 발명의 다양한 실시예들은 디지털 전자 회로 또는 컴퓨터 하드웨어, 펌웨어, 소프트웨어 또는 이들의 조합들로 구현될 수 있다. 본 발명의 실시예들은 프로그램가능한 프로세서에 의한 실행을 위해 컴퓨터-판독가능 스토리지 디바이스에 유형으로 수록된 컴퓨터 프로그램 제품으로 구현될 수 있다. 기술된 프로세스들은 입력 데이터에 따라 동작하고 출력을 생성함으로써 기능들을 수행하도록 하는 명령들의 프로그램을 실행하는 프로그램가능한 프로세서에 의해 수행될 수 있다. 본 발명의 실시예들은, 데이터 스토리지 시스템, 적어도 하나의 입력 디바이스 및 적어도 하나의 출력 디바이스로부터 데이터 및 명령들을 수신하고 이들에 데이터 및 명령들을 전송하도록 연결된 적어도 하나의 프로그램가능한 프로세서를 포함하는 프로그램가능한 시스템 상에서 실행가능한 하나 이상의 컴퓨터 프로그램들로 구현될 수 있다. 각각의 컴퓨터 프로그램은 상위 절차형 또는 객체-지향형 프로그래밍 언어, 또는 요구되는 경우 어셈블리 또는 머신 언어로 구현될 수 있고; 그리고 어떤 경우는, 상기 언어는 컴파일형 또는 해석형 언어일 수 있다. 적절한 프로세서들은 예를 들어, 범용 및 특수용 마이크로프로세서들 두 가지 모두를 포함한다. 일반적으로, 프로세서들은 판독-전용 메모리 및/또는 랜덤 액세스 메모리로부터 명령들 및 데이터를 수신한다. 일반적으로, 컴퓨터는 데이터 파일들을 저장하기 위한 하나 이상의 매스 스토리지 디바이스(mass storage device)들을 포함한다. 이러한 디바이스들은 내부 하드 디스크들 및 탈착가능한 디스크들과 같은 자기 디스크들; 자기-광학 디스크들; 광학 디스크들 및 고체-상태 디스크들을 포함한다. 컴퓨터 프로그램 명령들 및 데이터를 유형으로 수록하기에 적절한 스토리지 디바이스는, 예로서 EPROM, EEPROM 및 플래시 메모리 디바이스들과 같은 반도체 메모리 디바이스들; 내부 하드 디스크들 및 탈착가능한 디스크들과 같은 자기 디스크들; 자기-광학 디스크들; 및 CD-ROM 디스크들을 포함하는 비-휘발성 메모리의 모든 형태들을 포함한다. 상술한 것 중 어느 것이든 ASIC(응용-주문형 집적 회로들)들에 의해 보충되거나 또는 ASIC들에 통합될 수 있다

다수의 구현들이 기술되었다. 그럼에도 불구하고, 다양한 변경들이 본 발명의 범위로부터 벗어남이 없이 이루어질 수 있다. 따라서, 다른 구현들이 다음의 특허 청구 범위 내에 있다.

Claims

주파수 체배기로서,
N 개의 체배기들을 포함하고, 여기서 N은 1보다 큰 정수이고,
상기 체배기들은 직렬로 연결되어, 상기 체배기들 중 제1 체배기를 제외한 체배기들 각각이, 직렬로 연결된 상기 체배기들 중 앞선(previous) 체배기의 출력과 주기적 입력 신호를 혼합(mix)하도록 구성되며, 그리고
상기 체배기들 중 제1 체배기는 상기 주기적 입력 신호와 상기 주기적 입력 신호를 혼합하도록 구성된 것을 특징으로 하는 주파수 체배기.
제1항에 있어서,
상기 주기적 입력 신호는 기본 주파수 Fin을 가지고,
상기 주파수 체배기는 출력 주파수 Fout을 통과시키도록 구성된 대역통과 필터를 더 포함하며, 여기서 Fout = (N + 1) x Fin인 것을 특징으로 하는 주파수 체배기.
제2항에 있어서,
상기 주기적 입력 신호들 중 하나의 주기적 입력 신호의 위상을 시프트시키도록 구성된 위상 시프터를 더 포함하며,
상기 체배기들 중 제1 체배기는 상기 위상 시프터가 위상을 시프트시킴에 후속하여 위상이 시프트되지 않은 주기적 입력 신호와 위상이 시프트된 주기적 입력 신호를 혼합하도록 더 구성된 것을 특징으로 하는 주파수 체배기.
제3항에 있어서,
상기 체배기들 중 제1 체배기에 의해 출력되는 신호의 위상을 결정하도록 구성된 위상 검출기를 더 포함하고,
상기 위상 시프터는 상기 체배기들 중 제1 체배기에 의해 출력되는 신호의 위상에 따라 상기 주기적 입력 신호들 중 상기 하나의 주기적 입력 신호의 위상을 시프트시키도록 더 구성된 것을 특징으로 하는 주파수 체배기.
제3항에 있어서,
길버트 셀(Gilbert cell)을 더 포함하고, 여기서 상기 길버트 셀은 상기 체배기들 중 제1 체배기 및 상호컨덕턴스 스테이지(transconductance stage)를 포함하는 것을 특징으로 하는 주파수 체배기.
제5항에 있어서,
상기 체배기들 각각은 제 1 차동 증폭기(differential amplifier) 및 제 2 차동 증폭기를 포함하고,
(ⅰ) 상기 제 1 차동 증폭기는 제 1 금속-산화물-반도체 전계-효과 트랜지스터(MOSFET) 및 제 2 MOSFET를 포함하고, (ⅱ) 상기 제 2 차동 증폭기는 제 3 MOSFET 및 제 4 MOSFET를 포함하며,
(ⅰ) 상기 제 1 MOSFET의 소스는 상기 제 2 MOSFET의 소스에 연결되고, (ⅱ) 상기 제 3 MOSFET의 소스는 상기 제 4 MOSFET의 소스에 연결되며,
(ⅰ) 상기 제 1 MOSFET의 드레인은 상기 제 3 MOSFET의 드레인에 연결되고, (ⅱ) 상기 제 2 MOSFET의 드레인은 상기 제 4 MOSFET의 드레인에 연결되는 것을 특징으로 하는 주파수 체배기.
제1항에 있어서,
상기 주파수 체배기들은 수동적(passive)인 것을 특징으로 하는 주파수 체배기.
제1항에 있어서,
상기 체배기들 중 제1 체배기는 능동적(active)이고; 그리고
상기 체배기들 중 제1 체배기를 제외한 체배기들 각각은 수동적인 것을 특징으로 하는 주파수 체배기.
회로로서,
청구항 제1항의 주파수 체배기와; 그리고
출력 주파수 Fout을 M으로 분주시키도록 구성된 주파수 분주기(frequency divider)를 포함하며, 여기서 M은 1보다 큰 정수인 것을 특징으로 하는 회로.
주파수 체배기에 의해 수행되는 주파수 체배를 위한 방법으로서, 상기 방법은,
주기적 입력 신호를 수신하는 단계와;
상기 주기적 입력 신호와 상기 주기적 입력 신호를 혼합하는 단계를 포함하는 제1 혼합된 신호를 생성하는 단계와; 그리고
상기 주기적 입력 신호와 상기 제1 혼합된 신호를 혼합하는 단계를 포함하는 제2 혼합된 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 주파수 체배기에 의해 수행되는 주파수 체배를 위한 방법.
제10항에 있어서,
상기 주기적 입력 신호와 상기 제2 혼합된 신호를 혼합하는 단계를 포함하는 제3 혼합된 신호를 생성하는 단계를 더 포함하는 것을 특징으로 하는 주파수 체배기에 의해 수행되는 주파수 체배를 위한 방법.
제10항에 있어서,
상기 주기적 입력 신호는 기본 주파수 Fin을 가지고, 그리고
상기 방법은 출력 주파수 Fout을 통과시키는 단계를 더 포함하며, 여기서 Fout = 3Fin인 것을 특징으로 하는 주파수 체배기에 의해 수행되는 주파수 체배를 위한 방법.
제12항에 있어서,
상기 제1 혼합된 신호를 생성하기에 앞서 상기 주기적 입력 신호들 중 하나의 주기적 입력 신호의 위상을 시프트시키는 단계를 더 포함하고, 여기서 상기 제1 혼합된 신호를 생성하는 단계는 위상이 시프트되지 않은 주기적 입력 신호와 위상이 시프트된 주기적 입력 신호를 혼합하는 것을 포함하는 것을 특징으로 하는 주파수 체배기에 의해 수행되는 주파수 체배를 위한 방법.
제13항에 있어서,
상기 제1 혼합된 신호의 위상을 결정하는 단계와; 그리고
상기 제1 혼합된 신호의 위상에 따라 상기 주기적 입력 신호들 중 상기 하나의 주기적 입력 신호의 위상을 시프트시키는 단계를 더 포함하는 것을 특징으로 하는 주파수 체배기에 의해 수행되는 주파수 체배를 위한 방법.
제10항에 있어서,
상기 제1 혼합된 신호의 주파수를 M으로 분주시키는 단계를 더 포함하고, 여기서 M은 1보다 큰 정수인 것을 특징으로 하는 주파수 체배기에 의해 수행되는 주파수 체배를 위한 방법.
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