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WO2022265315A1 - 주파수 체배기 - Google Patents

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Publication number
WO2022265315A1
WO2022265315A1 PCT/KR2022/008268 KR2022008268W WO2022265315A1 WO 2022265315 A1 WO2022265315 A1 WO 2022265315A1 KR 2022008268 W KR2022008268 W KR 2022008268W WO 2022265315 A1 WO2022265315 A1 WO 2022265315A1
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WO
WIPO (PCT)
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transistor
output terminal
equation
harmonic
feedback circuit
Prior art date
Application number
PCT/KR2022/008268
Other languages
English (en)
French (fr)
Inventor
박준석
홍남표
남규현
Original Assignee
국민대학교산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020210140854A external-priority patent/KR102561134B1/ko
Application filed by 국민대학교산학협력단 filed Critical 국민대학교산학협력단
Priority to EP22825240.9A priority Critical patent/EP4358411A4/en
Priority to US18/571,089 priority patent/US20240291432A1/en
Publication of WO2022265315A1 publication Critical patent/WO2022265315A1/ko

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    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop

Definitions

  • the following description relates to a frequency multiplier. More specifically, it relates to a frequency multiplier capable of effectively removing unwanted harmonic components with low power consumption by using a feedback circuit.
  • the frequency multiplier As examples of the frequency multiplier, a phase locked loop, a tuned frequency multiplier, and the like are being discussed. In the case of a phase-locked loop, it is difficult to solve problems of high power consumption and high noise level.
  • the tuned frequency multiplier has a simple structure, but has a problem in that undesired harmonic components are output at a high level.
  • An injection locked frequency multiplier has been proposed as a method for suppressing unwanted harmonic components, but has a disadvantage in that the injection locked range is limited.
  • a frequency multiplier capable of effectively removing unwanted harmonic components while having low power consumption is provided.
  • a frequency multiplier may include a harmonic generator.
  • the harmonic generator may include a harmonic generation core unit; a first resonance tank connected to the first output terminal and the second output terminal of the harmonic generation core unit; and a first feedback circuit connected to the first output terminal and the second output terminal of the harmonic generation core unit to change an effective resistance of the first resonance tank.
  • power consumption of the frequency multiplier may be reduced by a feedback circuit.
  • a harmonic rejection rate of a frequency multiplier may be improved by a feedback circuit.
  • the output impedance of the harmonic generator may be maintained substantially constant regardless of the resonant frequency.
  • a swing magnitude of an output of the frequency multiplier may be reduced by including an amplitude control loop in the feedback circuit. Also, power consumption of the frequency multiplier may be reduced.
  • FIG. 1 is a block diagram showing the configuration of a transceiving apparatus according to an exemplary embodiment by way of example.
  • Fig. 2 is a block diagram illustrating a frequency multiplier according to an exemplary embodiment.
  • 3 is a graph showing the relationship between the resonant frequency of the resonant tank and the output bandwidth of the frequency multiplier.
  • Fig. 4 is a circuit diagram illustrating a harmonic generator according to an exemplary embodiment.
  • FIG. 5 is a circuit diagram showing the harmonic generation core part shown in FIG. 4 .
  • FIG. 7 is a circuit diagram showing the resonance tank shown in FIG. 4 as an example.
  • 8A and 8B are circuit diagrams for explaining parasitic resistance and parasitic capacitance included in the resonance tank.
  • 9A and 9B are graphs illustrating another effect of the feedback circuit.
  • FIG. 10 is a circuit diagram showing the cascode buffer shown in FIG. 2 as an example.
  • 11A and 11B show simulation results comparing the performance of a cascode buffer including the feedback circuit 126 with that of a cascode buffer without the feedback circuit.
  • FIG. 12 is a diagram showing target performance of a cascode buffer by way of example.
  • FIG. 13 is a circuit diagram showing a vibration stabilization loop included in a feedback circuit.
  • a frequency multiplier may include a harmonic generator.
  • the harmonic generator may include a harmonic generation core unit; a first resonance tank connected to the first output terminal and the second output terminal of the harmonic generation core unit; and a first feedback circuit connected to the first output terminal and the second output terminal of the harmonic generation core unit to change an effective resistance of the first resonance tank.
  • the first feedback circuit may include an oscillation control loop allowing an output voltage between the first output terminal and the second output terminal to converge to a predetermined reference voltage.
  • the first feedback circuit may generate an effect of adding a negative parallel resistance to the parasitic resistance of the first resonance tank.
  • the first feedback circuit may make an effective resistance value of the resonance tank greater than a parasitic resistance value of the first resonance tank.
  • the harmonic generation core part includes a first transistor, a second transistor, a third transistor and a fourth transistor forming a first differential pair, and a fifth transistor and a sixth transistor forming a second differential pair, and the first A differential pair may be connected to the first transistor, and the second differential pair may be connected to the second transistor.
  • the third transistor and the fifth transistor may be connected to the first output terminal, and the fourth transistor and the sixth transistor may be connected to the second output terminal.
  • the first feedback circuit may include a seventh transistor and an eighth transistor and a ninth transistor connected to the seventh transistor and cross-coupled.
  • the vibration control loop may be connected to a detector for measuring a voltage between the first output terminal and the second output terminal, a non-inverting amplifier connected to the detector, and the non-inverting amplifier, and an output terminal connected to the seventh transistor.
  • a non-inverting terminal of the non-inverting amplifier may be connected to an output terminal of the detector, the reference voltage may be applied to an inverting terminal of the non-inverting amplifier, and an output terminal of the non-inverting amplifier may be connected to an inverting terminal of the operational amplifier.
  • the vibration control loop may include an eleventh transistor, a twelfth transistor connected to a gate of the eleventh transistor and connected to the eighth transistor and the ninth transistor, and a thirteenth transistor connected to a non-inverting terminal of the operational amplifier.
  • cascode buffer connected to the harmonic generator, wherein the cascode buffer comprises: a buffer core; a second resonance tank connected to the first and second output ends of the buffer core unit; and a second feedback circuit connected to the first output terminal and the second output terminal of the buffer core unit to generate an effect of adding a negative parallel resistance to the parasitic resistance of the resonance tank.
  • the buffer core part may include a second transistor and a fourth transistor connected in a cascode structure to a first transistor and a third transistor connected in a cascode structure.
  • the second feedback circuit may include a fifth transistor and a sixth transistor and a seventh transistor connected to the fifth transistor and cross-coupled.
  • the second feedback circuit may include an oscillation control loop allowing an output voltage between the first output terminal and the second output terminal to converge to a predetermined reference voltage.
  • the vibration control loop includes a detector for measuring a voltage between the first output terminal and the second output terminal, a non-inverting amplifier connected to the detector, and an operational amplifier connected to the non-inverting amplifier and having an output terminal connected to the fifth transistor.
  • 'first' and 'second' of the present invention are intended to distinguish one component from another, and the scope of rights is limited by these terms unless understood to indicate an order. is not For example, a first element may be termed a second element, and similarly, a second element may be termed a first element.
  • identification codes eg, a, b, c, etc.
  • identification codes do not explain the order of each step unless they inevitably result in logic, and each The steps may occur out of the order specified. That is, each step may occur in the same order as specified, may be performed substantially simultaneously, or may be performed in the reverse order.
  • FIG. 1 is a block diagram showing the configuration of a transceiving apparatus according to an exemplary embodiment by way of example.
  • the transceiver may include a frequency synthesizer 10 and a transceiver module 20 .
  • the frequency synthesizer 10 may synthesize the frequency of the input signal and output a harmonic signal.
  • the transmission/reception module 20 may include a circuit for modulating a harmonic signal and antennas for transmitting the modulated signal.
  • the frequency synthesizer 10 may include a frequency multiplier 100 .
  • the frequency multiplier 100 may synthesize the frequency of the input signal and adjust the signal level between a predetermined harmonic component and the remaining harmonic components.
  • the frequency multiplier 100 may include a first frequency multiplier 100A and a first frequency multiplier 100B.
  • FIG. 2 shows that the frequency multiplier 100 includes two frequency multipliers, the embodiment is not limited thereto.
  • the frequency multiplier 100 may include only one frequency multiplier or may include three or more frequency multipliers.
  • Each of the first frequency multiplier 100A and the first frequency multiplier 100B may include a harmonic generator 110 and a cascode buffer 120 .
  • each of the harmonic generator 110 and the cascode buffer 120 may include a resonance tank and a feedback circuit generating an effect of adding a negative parallel resistance to the parasitic resistance of the resonance tank.
  • the output bands of the harmonic generator 110 and the cascode buffer 120 may vary according to the resonant frequency of the resonant tank included in each.
  • FIG. 3 is a graph showing the relationship between the resonant frequency of the resonant tank and the output bandwidth of the frequency multiplier 100 described above.
  • the horizontal axis represents the resonant frequency of the resonance tank and the vertical axis represents the output bandwidth of the frequency multiplier 100 .
  • an output bandwidth of the frequency multiplier 100 may increase as the resonant frequency of the resonant tank increases.
  • the resonance tank may include a plurality of capacitors and switches connected to each of the plurality of capacitors.
  • the frequency multiplier 100 may change the output bandwidth by adjusting the resonance frequency of the resonance tank by controlling the switches included in the resonance tank.
  • the harmonic generator 110 may output a harmonic component having a magnitude frequency four times the frequency of the input signal by means of a resonance tank.
  • each of the first frequency multiplier 100A and the first frequency multiplier 100B may output harmonics having a frequency four times greater than the frequency of the input signal.
  • the frequency multiplier 100 may output harmonics having a frequency 16 times the frequency of the input signal.
  • the embodiment shown in FIG. 2 is only illustrative, and the embodiment is not limited thereto.
  • a frequency ratio between a signal output from the first frequency multiplier 100A and the first frequency multiplier 100B and an input signal may be different.
  • the cascode buffer 120 may improve a harmonic rejection rate by amplifying a desired frequency component among signals output from the harmonic generator 110 and suppressing the remaining frequency components.
  • FIG. 4 is a circuit diagram illustrating a harmonic generator 110 according to an exemplary embodiment.
  • the harmonic generator 110 may include a harmonic generating core 112 , a resonance tank 114 and a feedback circuit 116 .
  • the harmonic generation core unit 112 may include a circuit based on a Gilbert cell.
  • the first output terminal n1 and the second output terminal n2 of the harmonic generation core unit 112 may be connected to both ends of the resonance tank 114 .
  • the harmonic generation core unit 112 may include a first transistor M1 and a second transistor M2 forming a differential pair.
  • the first transistor M1 may be connected to the third transistor M3 and the fourth transistor M4 forming a differential pair.
  • the second transistor M2 may be connected to the fifth transistor M5 and the sixth transistor M6 forming a differential pair.
  • the third transistor M3 and the fifth transistor M5 may be connected to the first output terminal n1, and the fourth transistor M4 and the sixth transistor M6 may be connected to the second output terminal n2.
  • FIG. 5 is a circuit diagram showing the harmonic generation core part 112 shown in FIG. 4 .
  • a differential signal may be applied to gates of the first transistor M1 and the second transistor M2 .
  • differential signal is can be expressed as here, Represents the amplitude of the differential signal applied to the first transistor M1 and the second transistor M2 represents the angular frequency of the differential signal applied to the first transistor M1 and the second transistor M2.
  • the differential signal applied to the differential pair formed by the third and fourth transistors M3 and M4 may be the same as the differential signal applied to the differential pair formed by the fifth and sixth transistors M5 and M6. there is.
  • the differential signal applied to the differential pair formed by the third and fourth transistors M3 and M4 is can be expressed as here, Represents the amplitude of the differential signal applied to the third transistor M3 and the fourth transistor M4 represents the angular frequency of the differential signal applied to the third transistor M3 and the fourth transistor M4.
  • a drain of the third transistor M3 and a drain of the fifth transistor M5 may be electrically connected to each other.
  • the drain of the fourth transistor M4 and the drain of the sixth transistor M6 may be electrically connected to each other.
  • differential signal can be prevented from affecting the output of the frequency multiplier 100.
  • differential signal may be applied to the gate of the third transistor M3 and the gate of the fifth transistor M5.
  • differential signal may be applied to the gate of the fourth transistor M4 and the gate of the sixth transistor M6. Therefore, when the third to sixth transistors M6 are the same, the effect of the parasitic capacitance between the third and fifth transistors M3 and M5 on the output current may be eliminated. Likewise, the effect of the parasitic capacitance between the fourth transistor M4 and the sixth transistor M6 on the output current may be eliminated.
  • the harmonic generation core part 112 may have a Gilbert cell structure. differential signal amplitude of If is sufficiently large that the third and fourth transistors M3 and M4 or the fifth and sixth transistors M5 and M6 can be turned on/off periodically, the Gilbert cell can operate as a double balance mixer. there is.
  • Equation 1 When the first and second transistors M1 and M2 are biased in the saturation region, the total differential current of the double balance mixer can be expressed as Equation 1.
  • Equation 1 Represents the total differential current of the harmonic generating core part 112 represents the transconductance of the first and second transistors M1 and M2.
  • Equation 1 is the above-mentioned differential signal represents the amplitude of and is the above-mentioned differential signal represents the amplitude and angular frequency of
  • Equation 1 can be re-expressed as Equation 2.
  • Equation 3 satisfies
  • drain currents of the first and second transistors M1 and M2 can be expressed as in Equation 4.
  • Equation 4 Represents the drain current of the first transistor M1 represents the drain current of the second transistor M2. Represents the bias current when the first and second transistors M1 and M2 are turned on. represents the turn-on time. Also, in Equation 4 satisfies
  • Equation 5 the total differential current shown in Equation 2 can be expressed as Equation 5.
  • Equation 5 By limiting the value to 5, only low-order harmonics can be considered. When is satisfied, Equation 5 can be expressed as Equation 6.
  • Equation 6 represents the normalized current coefficient of the kth harmonic. Normalized current coefficients of the 2nd, 4th, 6th, and 8th harmonics can be expressed as in Equation 7.
  • the absolute value of the normalized current coefficient of the 8th harmonic may be greater than the absolute value of the normalized current coefficient of the 2nd harmonic. That is, in Equation 3, the 2nd harmonic is dominant, but in Equation 7, the 8th harmonic may be dominant.
  • the above-described induction process may be performed under the assumption that the pulse wave has an infinitely large gradient when rising/falling. In an actual circuit, since the rising/falling slope of the pulse wave has a finite value, the magnitude of high-order harmonics can be relatively reduced compared to the magnitude of low-order harmonics.
  • the size ratio of the harmonics may be adjusted by appropriately adjusting the size of the first to sixth transistors M1 to M6.
  • a harmonic rejection ratio between the m-th harmonic and the n-th harmonic may be expressed as in Equation 8.
  • Equation 8 Represents the harmonic rejection rate between the mth harmonic and the nth harmonic is the angular frequency Shows the output load impedance of the harmonic generating core 112 calculated for
  • the output load impedance of the harmonic generation core part 112 is the output load impedance for the first and second output terminals n1 and n2 of FIG. 4 and may depend on the configuration of the resonance tank 114 .
  • the cascode buffer 120 shown in FIG. 2 can be utilized to amplify desired harmonics and suppress unwanted harmonics.
  • the harmonic rejection rate of a quadrupler that synthesizes the frequency by 4 times can be expressed as Equation 9.
  • Equation 9 Represents the harmonic rejection rate between the mth harmonic and the nth harmonic is the angular frequency represents the output impedance of the cascode buffer 120 calculated for for any n It is possible to make the frequency multiplier operate as a quadrupler by making the target value or more.
  • the harmonic generator 110 may include a feedback circuit 116 .
  • the feedback circuit 116 may include eighth and ninth transistors M8 and M9 cross-coupled with the seventh transistor M7 .
  • One end of the eighth transistor M8 may be connected to the first output terminal n1, and one end of the ninth transistor M9 may be connected to the second output terminal n2.
  • the other end of the eighth transistor M8 and the other end of the ninth transistor M9 may be connected to the seventh transistor M7.
  • a bias voltage may be applied to the gate of the seventh transistor M7.
  • the seventh transistor M7 may be biased in a saturation region.
  • the seventh transistor M7 may be connected to a vibration stabilization loop to be described later.
  • the vibration stabilization loop may perform a function of suppressing oscillation of the output of the frequency multiplier.
  • the feedback circuit 116 may have the effect of adding a negative resistance to the resonant tank 114.
  • Parasitic parallel resistance of resonant tank 114 When it is said, the feedback circuit 116 is a parasitic parallel resistance negative parallel resistance to can cause an added effect.
  • here represents the transconductance of the eighth transistor M8 and the ninth transistor M9.
  • the effective resistance of the resonance tank 114 can be changed by the feedback circuit 116 .
  • the effective resistance of the resonance tank 114 can be expressed as Equation 10.
  • Equation 10 Represents the effective resistance of the resonant tank 114 Represents the parasitic parallel resistance of the resonant tank 114 represents the transconductance of the eighth and ninth transistors M8 and M9.
  • Equation 10 can be expressed as Equation 11.
  • the harmonic generator 110 can greatly increase the output swing at the resonance frequency even with low power consumption.
  • the feedback circuit 116 may generate an effect of suppressing unwanted harmonic components as well as improving a gain of the harmonic generator 110 .
  • the angular frequency of the output signal is When , the absolute value of the impedance of the resonance tank can be expressed as Equation 12.
  • Equation 12 is the angular frequency Represents the impedance of the resonant tank at , represents the parallel parasitic resistance of the resonant tank, represents the inductance of the resonant tank, represents the capacitance of the resonant tank.
  • Equation 13 the impedance of the resonant tank can be expressed.
  • the harmonic rejection factor can be considered for each frequency component that deviates by .
  • the harmonic rejection rate can be expressed as Equation 14.
  • Equation 14 is the resonant angular frequency from It represents the harmonic rejection rate for each frequency component that is out of the range by . If the harmonic rejection rate of Equation 14 is expressed in decibel units, it may be the same as Equation 15.
  • Equation 15 of Equation 14 is expressed in dB.
  • Equation 15 can be expressed as Equation 16.
  • Equation 15 When considering the effect of the feedback circuit 116, Equation 15 indicates the changed value.
  • Equation 17 may be set with the parameters described in Equation 16.
  • Equation 16 can be expressed as Equation 18 using Equation 17.
  • Equation 17 As is increased, the X value may be increased. Also, referring to Equation 18, as X increases, this gets bigger for a quadrupler, the dominant harmonic among harmonics adjacent to the desired harmonic is the resonant angular frequency from It can have an angular frequency that is off by as much as However, the resonant angular frequency from At each frequency outside of Since Equation 18 is satisfied, Equation 18 can be expressed as Equation 19.
  • the harmonic rejection rate can also increase. Therefore, as shown in FIG. 4 , when the harmonic generator 110 includes the feedback circuit 116 , the effective resistance of the resonance tank 114 can be increased, and through this, the harmonic rejection rate can be effectively increased.
  • FIG. 7 is a circuit diagram showing the resonance tank 114 shown in FIG. 4 as an example.
  • the resonance tank 114 may include a plurality of capacitors. Each of the plurality of capacitors may be connected to a switch.
  • the harmonic generator 110 may change the capacitance of the resonance tank 114 by adjusting the on/off state of each of the plurality of switches.
  • the harmonic generator 110 may adjust the impedance of the resonance tank 114 by changing the capacitance of the resonance tank 114 .
  • the resonant frequency of the resonant tank 114 may depend on the capacitance of the resonant tank 114 .
  • An on/off state of each of the switches included in the resonance tank 114 may be expressed as a bit string. Accordingly, the harmonic generator 110 may change the resonance frequency of the resonance tank 114 by controlling the on/off state of the switches according to a predetermined bit string. For example, when the resonance tank 114 includes 6 capacitors and switches, the harmonic generator 110 may control the switches according to a 6-bit control command. Accordingly, the output band of the harmonic generator 110 can be divided into 64 auxiliary bands corresponding to the number of cases of 6 bits.
  • Equation 20 The resonant frequency of the resonant tank 114 shown in FIG. 7 can be expressed as Equation 20.
  • Equation 20 The resonant frequency shown in Equation 20 is all can have a maximum value when is 0. Therefore, the resonant frequency the maximum value of Can be expressed as in Equation 21.
  • Equation 21 Assuming , the maximum value of the resonant frequency upper limit of can determine The upper limit of the maximum value of the resonant frequency can be expressed as Equation 22.
  • Resonant frequencies are all may have a minimum value when is 1, that is, when all switches are on.
  • 8A and 8B are circuit diagrams for explaining parasitic resistance and parasitic capacitance included in the resonance tank 114 .
  • a resistor connected in series ( ) and capacitance ( ) to a parallel connected resistor ( ) and capacitance ( ) can be expressed by substituting
  • Quality factor of the series connection circuit shown in FIG. 8A and the quality factor of a parallel-connected circuit can be expressed as in Equation 23.
  • the turn-on resistance ( ) and capacitance ( ) can be connected in series. And, the series-connected turn-on resistance ( ) and capacitance ( ) to a parallel connected resistor ( ) and capacitance ( ) can be expressed by substituting
  • Equation 25 the total resistance and total capacitance of the resonance tank 114 can be expressed as Equation 25.
  • Equation 25 represents the total resistance of the resonant tank 114, represents the total capacitance of the resonant tank 114.
  • the resonant frequency may have a minimum value when all switches are in an on state.
  • the expression of Equation 25 may correspond to Therefore, the minimum value of the resonant frequency can be expressed as in Equation 26.
  • the output band of the harmonic generator 110 may change.
  • the upper limit of the maximum resonant frequency of the resonant tank 114 expressed in Equation 22 Close to , and the minimum resonance frequency of the resonance tank 114 is the lower limit shown in Equation 26 The closer to , the greater the variation width of the output band of the harmonic generator 110 may be.
  • the maximum resonance frequency increases. can get closer to However, in this case, the turn-on resistance of the switch may increase, and thus the above-described quality factor may be reduced. in other words, The condition that the value is very large is not satisfied, and as a result, the minimum value of the resonant frequency is the lower limit. can't get close to However, when the feedback circuit 116 is present, the feedback circuit 116 generates an effect that negative resistance is added to the resonant tank 114, thereby reducing the quality factor. value can be increased. As a result, the feedback circuit 116 determines that the minimum value of the resonance frequency of the resonance tank is the lower limit shown in Equation 26. can be brought closer to Therefore, the feedback circuit 116 can increase the variation width of the output band of the harmonic generator 110 .
  • 9A and 9B are graphs showing another effect of the feedback circuit 116.
  • FIG. 9A is a graph showing the performance of the harmonic generator 110 without the feedback circuit 116
  • FIG. 9B is a graph showing the performance of the harmonic generator 110 including the feedback circuit 116.
  • FIGS. 9A and 9B Thirteen graphs are shown in each of FIGS. 9A and 9B.
  • the leftmost graph shows a case where the resonance frequency is set to 16 GHz
  • the rightmost graph shows a case where the resonance frequency is set to 28 GHz.
  • the graphs represent cases in which the resonant frequency is changed by 1 GHz.
  • the horizontal axis of the graph represents the frequency and the vertical axis represents the swing of the output impedance. That is, each of the graphs represents the swing of the output impedance of the harmonic generator 110 when a predetermined resonant frequency is set.
  • the peak value of the output impedance of the harmonic generator 110 may decrease.
  • more current may need to be applied to the harmonic generator 110 as the operating frequency of the harmonic generator 110 decreases.
  • the harmonic generator 110 is not completely linear and non-linear, it can be very difficult to find the current value required to calibrate the output of the harmonic generator 110.
  • the harmonic generator 110 when the harmonic generator 110 includes the feedback circuit 116, the peak value of the output impedance can be maintained constant even if the resonant frequency changes.
  • the harmonic generator 110 can change the impedance of the resonance tank 114 as a result by changing the current applied to the feedback circuit 116 . That is, the harmonic generator 110 can maintain the output impedance constant regardless of the resonance frequency by controlling the current applied to the feedback circuit 116 .
  • the harmonic generator 110 shown in FIG. 2 has been described above with reference to FIGS. 4 to 9 .
  • the harmonic generator 110 may include a feedback circuit 116 . Power consumption of the harmonic generator 110 can be reduced due to the feedback circuit 116 .
  • the feedback circuit 116 can suppress unwanted harmonics to improve harmonic rejection.
  • the output impedance of the harmonic generator 110 may be maintained substantially constant even when the resonant frequency changes due to the feedback circuit 116 .
  • each of the first frequency multiplier 100A and the first frequency multiplier 100B may include a cascode buffer 120 .
  • the cascode buffer 120 can effectively suppress unwanted harmonics to improve harmonic rejection.
  • FIG. 10 is a circuit diagram showing the cascode buffer 120 shown in FIG. 2 as an example.
  • the cascode buffer 120 may include a buffer core 122 , a resonance tank 124 and a feedback circuit 126 .
  • the first output terminal n1 and the second output terminal n2 of the buffer core unit 122 may be connected to both ends of the resonance tank 124 .
  • the buffer core unit 122 may include a first transistor M1 and a third transistor M3 connected in a cascode topology.
  • the buffer core unit 122 may include a second transistor M2 and a fourth transistor M4 connected in a cascode topology.
  • the feedback circuit 126 of the cascode buffer 120 may include sixth and seventh transistors M6 and M7 cross-coupled with the fifth transistor M5.
  • One end of the sixth transistor M6 may be connected to the first output terminal n1, and one end of the seventh transistor M7 may be connected to the second output terminal n2.
  • the other terminal of the sixth transistor M6 and the other terminal of the seventh transistor M7 may be connected to the fifth transistor M5.
  • a bias voltage may be applied to the gate of the fifth transistor M5.
  • the fifth transistor M5 may be biased in the saturation region.
  • the resonance tank 124 of the cascode buffer 120 may include a plurality of capacitors and a plurality of switches.
  • the output band of the cascode buffer 120 may be divided into 64 sub-bands.
  • the gain and harmonic rejection of the cascode buffer 120 may be improved by generating an effect in which a negative resistance is added in parallel to the resonance tank 124 by the feedback circuit 126 .
  • the gain of the cascode buffer 120 is the transconductance of the buffer core 122 and the parasitic resistance of the resonant tank 124 product of can be proportional to As described with reference to Equation 11, the feedback circuit 126 is a parasitic resistance the effective resistance can be increased by Therefore, the cascode buffer 120 has the transconductance to obtain the same gain. can be reduced, and as a result, power consumption of the buffer core unit 122 can be reduced. Also, since the amount of power consumption reduction of the buffer core unit 122 is greater than the amount of power required to drive the feedback circuit, the power consumption of the cascode buffer 120 can be reduced as a result.
  • 11A and 11B show simulation results comparing the performance of the cascode buffer 120 including the feedback circuit 126 and the performance of the cascode buffer 120 without the feedback circuit 126.
  • the upper graph shows simulation results for the cascode buffer 120 including the feedback circuit 126
  • the lower graph shows the simulation results for the cascode buffer 120 without the feedback circuit 126.
  • the vertical axis represents the output voltage of the cascode buffer 120 and the horizontal axis represents time.
  • the vertical axis represents current consumption of the cascode buffer 120
  • the horizontal axis represents time.
  • the peak value of the output voltage is 219 mV
  • the cascode buffer 120 does not include the feedback circuit 126
  • the output voltage is 219 mV.
  • the peak value of the voltage may be 208 mV.
  • the peak value of the output voltage is not significantly different, but when the feedback circuit 126 is included, the peak value of the output voltage may be slightly higher.
  • the current consumption is approximately 1 mA
  • the current consumption may be 1.5 mA. That is, it can be confirmed that the feedback circuit 126 reduces the current consumption of the cascode buffer 120 by 33% or more when the magnitude of the output voltage is similar.
  • the cascode buffer 120 has a non-linear characteristic, and this non-linear characteristic may cause intermodulation distortion and deterioration of harmonic rejection.
  • FIG. 12 is a diagram showing target performance of the cascode buffer 120 by way of example.
  • FIG. 12 (a) shows the magnitude of input harmonics of the cascode buffer 120, and (b) of FIG. 12 shows the magnitude of harmonics constituting the target output of the cascode buffer 120.
  • the range of OIP3 for guaranteeing the performance of the harmonic rejection rate of the cascode buffer 120 can be expressed as in [Equation 28].
  • Equation 28 is the target harmonic rejection rate in decibels represents the output power of the cascode buffer 120 in units of decibels.
  • the reason why 3dBm is subtracted from the output power in Equation 28 is to consider a dominant tone among the output powers.
  • the cascode buffer 120 includes the feedback circuit 126, the feedback circuit 126 may increase the effective resistance and consequently reduce the required value of OIP3. Thus, the feedback circuit 126 can reduce power consumption of the cascode buffer 120 .
  • the aforementioned frequency multiplier may operate in a fast fast process (FF process) and a slow slow process (SS process).
  • High-speed processes can increase parasitic resistance and transconductance compared to lower-speed processes.
  • the K value of Equation 11 may decrease as the low-speed process is switched to the high-speed process. And, referring to FIG. 6, as the K value decreases, the effective resistance of Equation 11 this may increase Therefore, effective resistance in high-speed processes compared to low-speed processes this could be bigger
  • the transconductance of the harmonic generation core part 112 and the current and buffer core part 122 may be greater in the high-speed process than in the low-speed process. Due to the above factors, the difference between the gain of the harmonic generator 110 and cascode buffer 120 in a low-speed process and the gain of the harmonic generator 110 and cascode buffer 120 in a high-speed process can become large.
  • the ratio between the gain of the harmonic generator 110 in a high-speed process and the gain of the harmonic generator 110 in a low-speed process can be expressed as Equation 29.
  • Equation 29 represents the gain of the harmonic generator 110 in a high-speed process, represents the gain of harmonic generator 110 in a slow process.
  • the transconductance of the harmonic generating core portion 112 may be substantially constant in a low-speed process and a high-speed process. thus, can be satisfied.
  • Equation 29 shows the ratio between the gain of the harmonic generator 110 in the high-speed process and the gain of the harmonic generator 110 in the low-speed process.
  • Equation 30 the ratio between the gain of the cascode buffer 120 in the high-speed process and the gain of the cascode buffer 120 in the low-speed process.
  • Equation 30 represents the gain of the cathode code buffer 120 in a high-speed process, represents the gain of the cascode buffer 120 in a slow process.
  • represents the parasitic resistance of the resonant tank 124 in a high-speed process represents the parasitic resistance of the resonant tank 124 in a low-speed process.
  • Represents the transconductance of the buffer core portion 122 in a low-speed process represents the transconductance of the buffer core portion 122 in a high-speed process. Since an almost constant reference current is applied to the buffer core part 122, can be satisfied.
  • a difference between a gain in a high-speed process and a gain in a low-speed process may occur due to a difference between a parasitic resistance in a high-speed process and a parasitic resistance in a low-speed process. If the gain difference between the high-speed process and the low-speed process increases, the quality of harmonics to be output may be lowered.
  • the eighth transistor M8 and the ninth transistor M9 of the feedback circuit 116 shown in FIG. 4 supply current to the first to sixth transistors M1 to M6. can be supplied so that the vibration can be maintained. This can result in a larger swing magnitude at the output of the frequency multiplier and degrade the quality of the desired output harmonics.
  • the harmonic generator 110 may include a vibration stabilization loop in the feedback circuit 116 .
  • the vibration stabilization loop will be described in more detail.
  • the seventh transistor M7, eighth transistor M8, and ninth transistor M9 shown in FIG. 13 respectively correspond to the seventh transistor M7, eighth transistor M8, and ninth transistor M9 shown in FIG. You can respond to each.
  • the vibration stabilization loop shown in FIG. 13 can also be applied to the feedback circuit 126 shown in FIG. 10 .
  • the seventh transistor M7 of FIG. 13 corresponds to the fifth transistor M5 of FIG. 10
  • the eighth transistor M8 of FIG. 13 corresponds to the sixth transistor M6 of FIG. 10
  • the ninth transistor M9 of FIG. 13 may correspond to the seventh transistor M7 of FIG. 10 .
  • the vibration control loop may include a detector 16 for measuring a voltage between the first output terminal n1 and the second output terminal n2 of FIG. 4 .
  • the detector 16 may measure a peak value of a voltage between the first output terminal n1 and the second output terminal n2.
  • the embodiment is not limited thereto.
  • the detector 16 may measure the root mean square of the voltage between the first output terminal n1 and the second output terminal n2.
  • the detector 16 may apply a voltage corresponding to the measured voltage value to the non-inverting amplifier 17 .
  • An output terminal of the non-inverting amplifier 17 may be connected to an inverting terminal of the operational amplifier 18 .
  • a reference voltage V R-AMP may be applied to an inverting terminal of the non-inverting amplifier 17 .
  • a non-inverting terminal of the non-inverting amplifier 17 may be connected to the detector 16 .
  • the detector 16 may measure an output peak voltage of the harmonic generator 110 and apply the measured output peak voltage to a non-inverting terminal of the non-inverting amplifier 17 .
  • the eighth transistor M8 and the ninth transistor M9 may be connected to the twelfth transistor M12.
  • a gate of the twelfth transistor 12 may be connected to the eleventh transistor M11.
  • a non-inverting terminal of the operational amplifier 18 may be connected to the thirteenth transistor M13.
  • An output terminal of the operational amplifier 18 may be connected to the seventh transistor M7.
  • the effective resistance R eq by the feedback circuit 116 can be changed as will be described later.
  • the reference voltage V R-AMP applied to the inverting terminal of the non-inverting amplifier 17 may be predetermined by a program.
  • the voltage V peak applied to the non-inverting terminal of the non-inverting amplifier 17 is greater than the voltage V R-AMP , the voltage V- x shown in FIG. 13 may increase more than before.
  • the mirroring current of the thirteenth transistor M13 is Since it is set to , the current of the seventh transistor M7 may decrease. here, is satisfied, represents the supply voltage of the power supply (or power supply) to the frequency multiplier.
  • the transconductance between the eighth transistor M8 and the ninth transistor M9 may decrease, and the transconductance between the eighth transistor M8 and the ninth transistor M9 may decrease.
  • the K value shown in Equation 11 may increase.
  • the effective resistance shown in Equation 11 may decrease. effective resistance
  • the swing amplitude of the output of the frequency multiplier may be reduced.
  • effective resistance effective resistance can be reduced until the voltage V peak converges to the voltage V R-AMP .
  • the vibration control loop can suppress the output of harmonic generator 110 from oscillating and maintain a desired output amplitude.
  • the oscillation control loop can suppress the output of the cascode buffer 120 from oscillating and cause it to maintain a desired output amplitude. .
  • the harmonic rejection ratio may change unpredictably due to the nonlinearity of the frequency multiplier. Also, when the output of the harmonic generator 110 or the cascode buffer 120 vibrates, the frequency multiplier may consume more power. Accordingly, the vibration control loop suppresses the vibration of the output, thereby improving the harmonic rejection rate of the frequency multiplier and reducing power consumption.
  • 14 is a simulation result showing a change in voltage V peak over time when a vibration control loop is included. 14 shows two simulation results, and both simulation results confirm that the voltage V peak converges to the reference voltage VR-AMP within 1 ⁇ s. Although not shown in FIG. 14, it was confirmed that the voltage V peak converged to the reference voltage VR -AMP with an error of less than 1 mV within 1 ⁇ s as a result of a total of 56 simulations.
  • FIG. 15 shows simulation results comparing output voltages of the frequency multiplier when the vibration control loop is included in the harmonic generator 110 and the cascode buffer 120 and when the vibration control loop is not included.
  • P1, P3, P5, and P7 indicate cases in which the amplitude control loop is included in the harmonic generator 110 and the cascode buffer 120
  • P2, P4, P6, and P8 indicate that the amplitude control loop is included in the harmonic generator 110. and a case not included in the cascode buffer 120
  • P1, P2, P5, and P6 in FIG. 15 indicate a case where the input voltage is 60 mV
  • P3, P4, P7, and P8 indicate a case where the input voltage is 120 mV.
  • P1 to P4 in FIG. 15 represent low-speed processes
  • P5 to P8 represent high-speed processes.
  • power consumption of the frequency multiplier may be reduced by a feedback circuit.
  • a harmonic rejection rate of a frequency multiplier may be improved by a feedback circuit.
  • the output impedance of the harmonic generator may be maintained substantially constant regardless of the resonant frequency.
  • a swing magnitude of an output of the frequency multiplier may be reduced by including an amplitude control loop in the feedback circuit. Also, power consumption of the frequency multiplier may be reduced.

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Abstract

주파수 체배기가 제공된다. 주파수 체배기의 고조파 생성기는 고조파 생성 코어부, 상기 고조파 생성 코어부의 제1 출력단 및 제2 출력단과 연결된 제1 공진 탱크; 및 상기 고조파 생성 코어부의 제1 출력단 및 상기 제2 출력단에 연결되어 상기 제1 공진 탱크의 유효 저항을 변화시키는 제1 피드백 회로를 포함한다.

Description

주파수 체배기
이하의 설명은 주파수 체배기에 관한 것이다. 보다 구체적으로 피드백 회로를 이용하여 소비전력이 낮고 원치 않는 고조파 성분을 효과적으로 제거할 수 있는 주파수 체배기에 관한 것이다.
최근 5G 통신의 상용화와 함께 밀리미터파(mm-wave)를 발생시킬 수 있는 주파수 합성 회로(frequency synthesizers)에 대한 연구가 활발히 이루어지고 있다. 주파수 체배기의 예로 위상 고정 루프(phase locked loop), 동조 주파수 체배기(tuned frequency multiplier) 등이 논의되고 있다. 위상 고정 루프의 경우 높은 소비전력 및 높은 노이즈 레벨의 문제를 해결하기 어려운 단점이 있다. 또한, 동조 주파수 체배기는 간단한 구조를 가지지만 원하지 않는 고조파 성분이 높은 레벨로 출력되는 문제가 있다.
원치 않는 고조파 성분을 억제하기 위한 방안으로 주입 고정 주파수 체배기(injection locked frequency multiplier)가 제안되었으나 주입 고정 주입 고정 범위가 제한되는 단점이 있다.
이러한 배경에서 낮은 소비전력을 가지면서 원하지 않는 고조파 성분을 효과적으로 제거할 수 있는 주파수 체배기가 요구되고 있다.
낮은 소비전력을 가지면서 원하지 않는 고조파 성분을 효과적으로 제거할 수 있는 주파수 체배기가 제공된다.
일 측면에 따르면 주파수 체배기가 제공된다. 주파수 체배기는 고조파 생성기를 포함할 수 있다.
상기 고조파 생성기는, 고조파 생성 코어부; 상기 고조파 생성 코어부의 제1 출력단 및 제2 출력단과 연결된 제1 공진 탱크; 및 상기 고조파 생성 코어부의 제1 출력단 및 상기 제2 출력단에 연결되어 상기 제1 공진 탱크의 유효 저항을 변화시키는 제1 피드백 회로를 포함한다.
적어도 하나의 실시예에 따르면, 피드백 회로에 의해 주파수 체배기의 소비 전력을 감소시킬 수 있다. 적어도 하나의 실시예에 따르면, 피드백 회로에 의해 주파수 체배기의 고조파 제거율이 향상될 수 있다. 적어도 하나의 실시예에 따르면, 공진 주파수에 관계없이 고조파 생성기의 출력 임피던스를 실질적으로 일정하게 유지할 수 있다. 적어도 하나의 실시예에 따르면 피드백 회로가 진폭 제어 루프를 포함함으로써 주파수 체배기의 출력의 스윙 크기가 줄어들 수 있다. 또한, 주파수 체배기의 소비 전력이 감소될 수 있다.
본 발명의 실시 예의 설명에 이용되기 위하여 첨부된 아래 도면들은 본 발명의 실시 예들 중 단지 일부일 뿐이며, 본 발명의 기술분야에서 통상의 지식을 가진 사람(이하 "통상의 기술자"라 함)에게 있어서는 발명에 이르는 추가 노력 없이 이 도면들에 기초하여 다른 도면들이 얻어질 수 있다.
도 1은 예시적인 실시예에 따른 송수신 장치의 구성을 예시적으로 나타낸 블록도이다.
도 2는 예시적인 실시예에 따른 주파수 체배기를 나타낸 블록도이다.
도 3은 상술한 공진 탱크의 공진 주파수와 주파수 체배기의 출력 대역폭 사이의 관계를 나타낸 그래프이다.
도 4는 예시적인 실시예에 따른 고조파 생성기를 나타낸 회로도이다.
도 5는 도 4에서 나타낸 고조파 생성 코어부를 나타낸 회로도이다.
도 6은 수학식 11의 K 값의 변화에 따른 유효 저항의 변화를 나타낸 그래프이다.
도 7은 도 4에서 나타낸 공진 탱크를 예시적으로 나타낸 회로도이다.
도 8a 및 도 8b는 공진 탱크에 포함된 기생 저항 및 기생 커패시턴스를 설명하기 위한 회로도이다.
도 9a 및 도 9b는 피드백 회로의 또 다른 효과를 나타내기 위한 그래프들이다.
도 10은 도 2에서 나타낸 캐스코드 버퍼를 예시적으로 나타낸 회로도이다.
도 11a 및 도 11b는 피드백 회로(126)를 포함하는 캐스코드 버퍼의 성능과 피드백 회로를 포함하지 않는 캐스코드 버퍼의 성능을 비교한 시뮬레이션 결과를 나타낸다.
도 12는 캐스코드 버퍼의 타깃 성능을 예시적으로 나타낸 도면이다.
도 13은 피드백 회로에 포함된 진동 안정화 루프를 나타낸 회로도이다.
도 14는 진동 제어 루프가 포함된 경우, 시간에 따른 전압 Vpeak의 변화를 나타낸 시뮬레이션 결과이다.
도 15는 진동 제어 루프가 고조파 생성기 및 캐스코드 버퍼에 포함된 경우와 그렇지 않은 경우 각각에서 주파수 체배기의 출력 전압을 비교한 시뮬레이션 결과를 나타낸다.
일 측면에 따르면 주파수 체배기가 제공된다. 주파수 체배기는 고조파 생성기를 포함할 수 있다.
상기 고조파 생성기는, 고조파 생성 코어부; 상기 고조파 생성 코어부의 제1 출력단 및 제2 출력단과 연결된 제1 공진 탱크; 및 상기 고조파 생성 코어부의 제1 출력단 및 상기 제2 출력단에 연결되어 상기 제1 공진 탱크의 유효 저항을 변화시키는 제1 피드백 회로를 포함한다.
상기 제1 피드백 회로는 상기 제1 출력단 및 상기 제2 출력단 사이의 출력 전압이 미리 정해진 참조 전압에 수렴하도록 하는 진동 제어 루프를 포함할 수 있다.
상기 제1 피드백 회로는 상기 제1 공진 탱크의 기생 저항에 대해 음의 병렬 저항이 추가되는 효과를 발생시킬 수 있다.
상기 제1 피드백 회로는 상기 공진 탱크의 유효 저항 값을 상기 제1 공진 탱크의 기생 저항 값보다 커지도록 할 수 있다.
상기 고조파 생성 코어부는 제1 트랜지스터, 제2 트랜지스터, 제1 차동 쌍을 형성하는 제3 트랜지스터 및 제4 트랜지스터와, 제2 차동 쌍을 형성하는 제5 트랜지스터 및 제6 트랜지스터를 포함하며, 상기 제1 차동 쌍은 상기 제1 트랜지스터와 연결되고, 상기 제2 차동 쌍은 상기 제2 트랜지스터와 연결될 수 있다.
상기 제3 트랜지스터 및 상기 제5 트랜지스터는 상기 제1 출력단에 연결되고 상기 제4 트랜지스터 및 상기 제6 트랜지스터는 상기 제2 출력단에 연결될 수 있다.
상기 제1 피드백 회로는, 제7 트랜지스터 및 상기 제7 트랜지스터와 연결되며 크로스 커플링된 제8 트랜지스터 및 제9 트랜지스터를 포함할 수 있다.
상기 진동 제어 루프는 상기 제1 출력단 및 상기 제2 출력단 사이의 전압을 측정하는 디텍터, 상기 디텍터와 연결되는 비반전 증폭기 및 상기 비반전 증폭기와 연결되며 상기 제7 트랜지스터에 출력단이 연결될 수 있다.
상기 비반전 증폭기의 비반전 단자는 상기 디텍터의 출력단과 연결되고, 상기 비반전 증폭기의 반전 단자에는 상기 참조 전압이 인가되며, 상기 비반전 증폭기의 출력단은 상기 연산 증폭기의 반전 단자와 연결될 수 있다.
상기 진동 제어 루프는, 제11 트랜지스터, 상기 제11 트랜지스터의 게이트와 연결되며 상기 제8 트랜지스터 및 상기 제9 트랜지스터와 연결된 제12 트랜지스터 및 상기 연산 증폭기의 비반전 단자와 연결된 제13 트랜지스터를 포함할 수 있다.
상기 고조파 생성기와 연결된 캐스코드 버퍼를 더 포함하며, 상기 캐스코드 버퍼는, 버퍼 코어부; 상기 버퍼 코어부의 제1 출력단 및 제2 출력단과 연결된 제2 공진 탱크; 및 상기 버퍼 코어부의 제1 출력단 및 상기 제2 출력단에 연결되어 상기 공진 탱크의 기생 저항에 대해 음의 병렬 저항이 추가되는 효과를 발생시키는 제2 피드백 회로를 포함할 수 있다.
상기 버퍼 코어부는 캐스코드 구조로 연결된 제1 트랜지스터 및 제3 트랜지스터와 캐스코드 구조로 연결된 제2 트랜지스터 및 제4 트랜지스터를 포함할 수 있다.
상기 제2 피드백 회로는, 제5 트랜지스터 및 상기 제5 트랜지스터와 연결되며 크로스 커플링된 제6 트랜지스터 및 제7 트랜지스터를 포함할 수 있다.
상기 제2 피드백 회로는 상기 제1 출력단 및 상기 제2 출력단 사이의 출력 전압이 미리 정해진 참조 전압에 수렴하도록 하는 진동 제어 루프를 포함할 수 있다.
상기 진동 제어 루프는 상기 제1 출력단 및 상기 제2 출력단 사이의 전압을 측정하는 디텍터, 상기 디텍터와 연결되는 비반전 증폭기 및 상기 비반전 증폭기와 연결되며 상기 제5 트랜지스터에 출력단이 연결되는 연산 증폭기를 포함할 수 있다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명의 목적들, 기술적 해법들 및 장점들을 분명하게 하기 위하여 본 발명이 실시될 수 있는 특정 실시 예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시 예는 통상의 기술자가 본 발명을 실시할 수 있도록 상세히 설명된다.
본 발명의 상세한 설명 및 청구항들에 걸쳐, '포함하다'라는 단어 및 그 변형은 다른 기술적 특징들, 부가물들, 구성요소들 또는 단계들을 제외하는 것으로 의도된 것이 아니다. 또한, '하나' 또는 '한'은 하나 이상의 의미로 쓰인 것이며, '또 다른'은 적어도 두 번째 이상으로 한정된다.
또한, 본 발명의 '제1', '제2' 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로서, 순서를 나타내는 것으로 이해되지 않는 한 이들 용어들에 의하여 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 이와 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는 그 다른 구성요소에 직접 연결될 수도 있지만 중간에 다른 구성요소가 개재할 수도 있다고 이해되어야 할 것이다. 반면에 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다고 언급된 때에는 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 한편, 구성요소들 간의 관계를 설명하는 다른 표현들, 즉, "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
각 단계들에 있어서 식별부호(예를 들어, a, b, c 등)는 설명의 편의를 위하여 사용된 것으로 식별부호는 논리상 필연적으로 귀결되지 않는 한 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며, 반대의 순서로 수행될 수도 있다.
통상의 기술자에게 본 발명의 다른 목적들, 장점들 및 특성들이 일부는 본 설명서로부터, 그리고 일부는 본 발명의 실시로부터 드러날 것이다. 아래의 예시 및 도면은 실시예 중 하나로서 제공되며, 본 발명을 한정하는 것으로 의도된 것이 아니다. 따라서, 특정 구조나 기능에 관하여 본 명세서에 개시된 상세 사항들은 한정하는 의미로 해석되어서는 아니되고, 단지 통상의 기술자가 실질적으로 적합한 임의의 상세 구조들로써 본 발명을 다양하게 실시하도록 지침을 제공하는 대표적인 기초 자료로 해석되어야 할 것이다.
더욱이 본 발명은 본 명세서에 표시된 실시 예들의 모든 가능한 조합들을 망라한다. 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시 예에 관련하여 본 발명의 사상 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 또한, 각각의 개시된 실시 예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 사상 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
본 명세서에서 달리 표시되거나 분명히 문맥에 모순되지 않는 한, 단수로 지칭된 항목은, 그 문맥에서 달리 요구되지 않는 한, 복수의 것을 아우른다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
이하, 통상의 기술자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 바람직한 실시 예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1은 예시적인 실시예에 따른 송수신 장치의 구성을 예시적으로 나타낸 블록도이다.
도 1을 참조하면 송수신 장치는 주파수 합성기(10) 및 송수신 모듈(20)을 포함할 수 있다. 주파수 합성기(10)는 입력 신호의 주파수를 합성하여 고조파 신호(harmonic signal)를 출력할 수 있다. 송수신 모듈(20)은 고조파 신호를 변조하는 회로 및 변조된 신호를 전송하는 안테나들을 포함할 수 있다. 주파수 합성기(10)는 주파수 체배기(100)를 포함할 수 있다. 주파수 체배기(100)는 입력신호의 주파수를 합성하고, 소정의 고조파 성분과 나머지 고조파 성분들 사이의 신호 레벨을 조절할 수 있다.
이하에서는 주파수 체배기(100)에 관하여 보다 상세히 설명한다.
도 2는 예시적인 실시예에 따른 주파수 체배기(100)를 나타낸 블록도이다. 도 2를 참조하면, 주파수 체배기(100)는 제1 주파수 체배부(100A) 및 제1 주파수 체배부(100B)를 포함할 수 있다. 도 2에서는 주파수 체배기(100)가 두 개의 주파수 체배부를 포함하는 것으로 나타냈지만 실시예가 이에 제한되는 것은 아니다. 예를 들어, 주파수 체배기(100)는 하나의 주파수 체배부 만을 포함하거나 세 개 이상의 주파수 체배부들을 포함할 수도 있다.
제1 주파수 체배부(100A) 및 제1 주파수 체배부(100B) 각각은 고조파 생성기(harmonic generator, 110) 및 캐스코드 버퍼(cascode buffer, 120)를 포함할 수 있다. 후술하는 바와 같이 고조파 생성기(110) 및 캐스코드 버퍼(120) 각각은 공진 탱크(resonance tank) 및 공진 탱크의 기생 저항에 대해 음의 병렬 저항이 추가되는 효과를 발생시키는 피드백 회로를 포함할 수 있다. 고조파 생성기(110) 및 캐스코드 버퍼(120)의 출력 대역은 각각에 포함된 공진 탱크의 공진 주파수에 따라 변할 수 있다.
도 3은 상술한 공진 탱크의 공진 주파수와 주파수 체배기(100)의 출력 대역폭 사이의 관계를 나타낸 그래프이다. 도 3에서 가로축은 공진 탱크의 공진 주파수를 나타내고 세로축은 주파수 체배기(100)의 출력 대역폭을 나타낸다.
도 3을 참조하면, 공진 탱크의 공진 주파수가 증가할수록 주파수 체배기(100)의 출력 대역폭이 증가할 수 있다. 후술하는 바와 같이 공진 탱크는 복수의 캐패시터 및 복수의 캐패시터 각각에 연결된 스위치들을 포함할 수 있다. 주파수 체배기(100)는 공진 탱크에 포함된 스위치들을 제어하여 공진 탱크의 공진 주파수를 조절함으로써 출력 대역폭을 변경할 수 있다.
다시 도 2를 참조하면, 고조파 생성기(110)는 공진 탱크에 의해 입력 신호의 주파수의 4배의 크기 주파수를 가지는 고조파 성분을 출력할 수 있다.
따라서, 제1 주파수 체배부(100A) 및 제1 주파수 체배부(100B) 각각은 입력 신호의 주파수보다 4배 큰 주파수를 가지는 고조파를 출력할 수 있다. 결과적으로 주파수 체배기(100)는 입력 신호의 주파수의 16배 주파수를 가지는 고조파를 출력할 수 있다. 도 2에서 나타낸 실시예는 예시적인 것에 불과할 뿐 실시예가 이에 제한되는 것은 아니다. 예를 들어, 제1 주파수 체배부(100A) 및 제1 주파수 체배부(100B)에서 출력되는 신호와 입력 신호 사이의 주파수 비율은 달라질 수 있다.
주파수 체배기(100)의 주파수 체배 비율이 높을 경우, 불필요한 고조파 성분의 억제 성능이 열화될 수 있다. 주파수 체배 비율이 높아지면 원하는 고조파 성분과 노이즈 성분 사이의 주파수 간격이 좁아지게 되고 이로 인해 고조파 제거율(harmonic rejection ratio, HRR)이 낮아질 수 있다. 캐스코드 버퍼(120)는 고조파 생성기(110)에서 출력된 신호들 중 원하는 주파수 성분은 증폭하고 나머지 주파수 성분은 억제하여 고조파 제거율을 향상시킬 수 있다.
도 4는 예시적인 실시예에 따른 고조파 생성기(110)를 나타낸 회로도이다.
도 4를 참조하면, 고조파 생성기(110)는 고조파 생성 코어부(112), 공진 탱크(114) 및 피드백 회로(116)를 포함할 수 있다. 고조파 생성 코어부(112)는 길버트 셀 기반의 회로를 포함할 수 있다.
고조파 생성 코어부(112)의 제1 출력단(n1) 및 제2 출력단(n2)은 공진 탱크(114)의 양단과 연결될 수 있다. 고조파 생성 코어부(112)는 차동 쌍(differential pair)을 형성하는 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)를 포함할 수 있다. 제1 트랜지스터(M1)는 차동 쌍을 형성하는 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)와 연결될 수 있다. 제2 트랜지스터(M2)는 차동 쌍을 형성하는 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)와 연결될 수 있다. 제3 트랜지스터(M3) 및 제5 트랜지스터(M5)는 제1 출력단(n1)과 연결되고 제4 트랜지스터(M4) 및 제6 트랜지스터(M6)는 제2 출력단(n2)과 연결될 수 있다.
도 5는 도 4에서 나타낸 고조파 생성 코어부(112)를 나타낸 회로도이다.
도 5를 참조하면, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)의 게이트에는 차동 신호가 가해질 수 있다. 차동 신호는
Figure PCTKR2022008268-appb-img-000001
로 나타낼 수 있다. 여기서,
Figure PCTKR2022008268-appb-img-000002
는 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)에 가해지는 차동 신호의 진폭을 나타내고
Figure PCTKR2022008268-appb-img-000003
는 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)에 가해지는 차동 신호의 각주파수를 나타낸다.
제3 트랜지스터(M3) 및 제4 트랜지스터(M4)가 형성하는 차동 쌍에 가해지는 차동 신호는 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)가 형성하는 차동 쌍에 가해지는 차동 신호와 같을 수 있다. 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)가 형성하는 차동 쌍에 가해지는 차동 신호는
Figure PCTKR2022008268-appb-img-000004
로 나타낼 수 있다. 여기서,
Figure PCTKR2022008268-appb-img-000005
는 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)에 가해지는 차동 신호의 진폭을 나타내고
Figure PCTKR2022008268-appb-img-000006
는 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)에 가해지는 차동 신호의 각주파수를 나타낸다.
제3 트랜지스터(M3)의 드레인과 제5 트랜지스터(M5)의 드레인은 서로 전기적으로 연결될 수 있다. 또한, 제4 트랜지스터(M4)의 드레인과 제6 트랜지스터(M6)의 드레인은 서로 전기적으로 연결될 수 있다. 이를 통해 차동 신호
Figure PCTKR2022008268-appb-img-000007
가 주파수 체배기(100)의 출력에 영향을 주는 것을 방지할 수 있다. 차동 신호
Figure PCTKR2022008268-appb-img-000008
는 제3 트랜지스터(M3)의 게이트 및 제5 트랜지스터(M5)의 게이트에 인가될 수 있다. 마찬가지로 차동 신호
Figure PCTKR2022008268-appb-img-000009
는 제4 트랜지스터(M4)의 게이트 및 제6 트랜지스터(M6)의 게이트에 인가될 수 있다. 따라서, 제3 내지 제6 트랜지스터(M6)가 동일할 경우 제3 트랜지스터(M3)와 제5 트랜지스터(M5) 사이의 기생 커패시턴스가 출력 전류에 미치는 효과가 소거될 수 있다. 마찬가지로 제4 트랜지스터(M4)와 제6 트랜지스터(M6) 사이의 기생 커패시턴스가 출력 전류에 미치는 효과가 소거될 수 있다.
고조파 생성 코어부(112)는 길버트 셀(Gilbert cell) 구조를 가질 수 있다. 차동 신호
Figure PCTKR2022008268-appb-img-000010
의 진폭
Figure PCTKR2022008268-appb-img-000011
가 충분히 커서 제3 및 제4 트랜지스터(M3, M4) 또는 제5 및 제6 트랜지스터(M5, M6)를 주기적으로 온/오프 시킬 수 있으면 길버트 셀은 더블 밸런스 믹서(double balance mixer)로 작동할 수 있다.
제1 및 제2 트랜지스터(M1, M2)가 포화 영역(saturation region)에서 바이어스되면(biased) 더블 밸런스 믹서의 총 차동 전류는 수학식 1과 같이 나타낼 수 있다.
[수학식 1]
Figure PCTKR2022008268-appb-img-000012
수학식 1에서
Figure PCTKR2022008268-appb-img-000013
는 고조파 생성 코어부(112)의 총 차동 전류를 나타내고
Figure PCTKR2022008268-appb-img-000014
은 제1 및 제2 트랜지스터(M1, M2)의 트랜스컨덕턴스(transconductance)를 나타낸다. 이하 수학식들을 설명함에 있어서 이전과 중복되는 기호에 대해서는 그 설명을 생략한다.
수학식 1에서
Figure PCTKR2022008268-appb-img-000015
는 상술한 차동 신호
Figure PCTKR2022008268-appb-img-000016
의 진폭을 나타내고
Figure PCTKR2022008268-appb-img-000017
및
Figure PCTKR2022008268-appb-img-000018
는 상술한 차동 신호
Figure PCTKR2022008268-appb-img-000019
의 진폭 및 각주파수를 나타낸다.
수학식 1은 수학식 2와 같이 다시 나타낼 수 있다.
[수학식 2]
Figure PCTKR2022008268-appb-img-000020
Figure PCTKR2022008268-appb-img-000021
Figure PCTKR2022008268-appb-img-000022
을 만족하는 경우 고조파 생성 코어부(112)의 총 트랜스컨덕턴스(
Figure PCTKR2022008268-appb-img-000023
)를 6차 고조파까지로 축약하여 수학식 3과 같이 나타낼 수 있다.
[수학식 3]
Figure PCTKR2022008268-appb-img-000024
수학식 3에서
Figure PCTKR2022008268-appb-img-000025
를 만족한다.
수학식 3을 참조하면, 2차 고조파 전류와 4차 고조파 전류 사이의 차이를 데시벨로 나타내면
Figure PCTKR2022008268-appb-img-000026
이며 4차 고조파 전류와 7차 고조파 전류 사이의 차이를 데시벨로 나타내면
Figure PCTKR2022008268-appb-img-000027
일 수 있다.
제1 및 제2 트랜지스터(M1, M2)가 주기적으로 온/오프를 반복할 경우, 제1 및 제2 트랜지스터(M1, M2)의 드레인 전류는 수학식 4와 같이 나타낼 수 있다.
[수학식 4]
Figure PCTKR2022008268-appb-img-000028
수학식 4에서
Figure PCTKR2022008268-appb-img-000029
은 제1 트랜지스터(M1)의 드레인 전류를 나타내고
Figure PCTKR2022008268-appb-img-000030
는 제2 트랜지스터(M2)의 드레인 전류를 나타낸다.
Figure PCTKR2022008268-appb-img-000031
는 제1 및 제2 트랜지스터(M1, M2)가 턴-온(turn-on) 될 때의 바이어스 전류를 나타내고
Figure PCTKR2022008268-appb-img-000032
는 턴-온 시간을 나타낸다. 또한, 수학식 4에서
Figure PCTKR2022008268-appb-img-000033
를 만족한다.
Figure PCTKR2022008268-appb-img-000034
일 때, 수학식 4에서 모든 짝수 차수의 고조파들은 사라질 수 있다. 이 경우, 수학식 2에서 나타냈던 총 차동 전류는 수학식 5와 같이 나타낼 수 있다.
[수학식 5]
Figure PCTKR2022008268-appb-img-000035
Figure PCTKR2022008268-appb-img-000036
Figure PCTKR2022008268-appb-img-000037
Figure PCTKR2022008268-appb-img-000038
수학식 5에서
Figure PCTKR2022008268-appb-img-000039
값을 5까지로 제한하여 저차수의 고조파들만 고려할 수 있다.
Figure PCTKR2022008268-appb-img-000040
을 만족하는 경우, 수학식 5는 수학식 6과 같이 나타낼 수 있다.
[수학식 6]
Figure PCTKR2022008268-appb-img-000041
수학식 6에서
Figure PCTKR2022008268-appb-img-000042
는 k번째 고조파의 정규화된(normalized) 전류 계수(current coefficient)를 나타낸다. 2차, 4차, 6차, 8차 고조파들의 정규화된 전류 계수들을 수학식 7과 같이 나타낼 수 있다.
[수학식 7]
Figure PCTKR2022008268-appb-img-000043
수학식 7을 참조하면,
Figure PCTKR2022008268-appb-img-000044
이고,
Figure PCTKR2022008268-appb-img-000045
일 수 있다. 게다가 8차 고조파의 정규화된 전류 계수의 절대값이 2차 고조파의 정규화된 전류 계수의 절대값보다 클 수 있다. 즉, 수학식 3에서는 2차 고조파가 지배적(dominant)이었지만 수학식 7에서는 8차 고조파가 지배적일 수 있다. 다만, 상술한 유도 과정은 펄스파가 상승/하강할 때에 무한히 큰 기울기를 가진다는 가정하에 이루어진 것일 수 있다. 실제 회로에서는 펄스파의 상승/하강 기울기(rising/falling slop)가 유한한 값을 가지므로 고차수 고조파의 크기가 저차수 고조파의 크기에 비해 상대적으로 더 줄어들 수 있다.
상술한 바와 같이 주파수 체배기가 입력 신호의 주파수를 4배로 합성하기 위해서는 4차 고조파가 가장 우세해야 한다. 이를 위해 제1 내지 제6 트랜지스터(M1~M6)의 크기를 적절히 조절하여 고조파들의 크기 비율을 조절할 수 있다.
m번째 고조파와 n번째 고조파 사이의 고조파 제거율(harmonic rejection ratio)를 수학식 8과 같이 나타낼 수 있다.
[수학식 8]
Figure PCTKR2022008268-appb-img-000046
수학식 8에서
Figure PCTKR2022008268-appb-img-000047
는 m번째 고조파와 n번째 고조파 사이의 고조파 제거율을 나타내고
Figure PCTKR2022008268-appb-img-000048
은 각주파수
Figure PCTKR2022008268-appb-img-000049
에 대하여 계산된 고조파 생성 코어부(112)의 출력 부하 임피던스(output load impedance)를 나타낸다. 여기서 고조파 생성 코어부(112)의 출력 부하 임피던스는 도 4의 제1 및 제2 출력단(n1, n2)에서 대한 출력 부하 임피던스로서 공진 탱크(114)의 구성에 의존할 수 있다. 또한,
Figure PCTKR2022008268-appb-img-000050
은 m번째 고조파의 출력 전류 계수를 나타내고
Figure PCTKR2022008268-appb-img-000051
은 n번째 고조파의 출력 전류 계수를 나타낸다.
만약, 모든 경우에 대해
Figure PCTKR2022008268-appb-img-000052
를 만족하면 4차 고조파가 가장 우세할 수 있다. 원하는 고조파를 증폭하고 원하지 않는 고조파를 억제하기 위해 도 2에서 나타낸 캐스코드 버퍼(120)가 활용될 수 있다. 편의상 캐스코드 버퍼(120)가 선형일 때, 주파수를 4배로 합성하는 쿼드러플러(quadrupler)의 고조파 제거율을 수학식 9와 같이 나타낼 수 있다.
[수학식 9]
Figure PCTKR2022008268-appb-img-000053
수학식 9에서
Figure PCTKR2022008268-appb-img-000054
는 m번째 고조파와 n번째 고조파 사이의 고조파 제거율을 나타내고
Figure PCTKR2022008268-appb-img-000055
은 각주파수
Figure PCTKR2022008268-appb-img-000056
에 대해 계산된 캐스코드 버퍼(120)의 출력 임피던스를 나타낸다. 임의의 n에 대해서
Figure PCTKR2022008268-appb-img-000057
가 목표 값 이상이 되게 함으로써 주파수 체배기가 쿼드러플러로 동작하게 할 수 있다.
다시 도 4를 참조하면, 고조파 생성기(110)는 피드백 회로(116)를 포함할 수 있다. 피드백 회로(116)는 제7 트랜지스터(M7)와 크로스 커플링된 제8 및 제9 트랜지스터(M8, M9)를 포함할 수 있다. 제8 트랜지스터(M8)의 일단은 제1 출력단(n1)과 연결되고, 제9 트랜지스터(M9)의 일단은 제2 출력단(n2)과 연결될 수 있다. 제8 트랜지스터(M8)의 타단 및 제9 트랜지스터(M9)의 타단은 제7 트랜지스터(M7)와 연결될 수 있다. 제7 트랜지스터(M7)의 게이트에는 바이어스 전압이 인가될 수 있다. 제7 트랜지스터(M7)는 포화 영역에서 바이어스될 수 있다.
제7 트랜지스터(M7)는 후술하는 진동 안정화 루프와 연결될 수 있다. 진동 안정화 루프는 주파수 체배기의 출력의 진동(oscillation)을 억제하는 기능을 수행할 수 있다.
피드백 회로(116)는 공진 탱크(114)에 음의 저항을 추가하는 효과를 발생시킬 수 있다. 공진 탱크(114)의 기생 병렬 저항을
Figure PCTKR2022008268-appb-img-000058
라고 할 때에 피드백 회로(116)는 기생 병렬 저항
Figure PCTKR2022008268-appb-img-000059
에 음의 병렬 저항
Figure PCTKR2022008268-appb-img-000060
가 추가되는 효과를 발생시킬 수 있다. 여기서
Figure PCTKR2022008268-appb-img-000061
는 제8 트랜지스터(M8) 및 제9 트랜지스터(M9)의 트랜스컨덕턴스를 나타낸다. 피드백 회로(116)에 의해 공진 탱크(114)의 유효 저항이 변경될 수 있다. 공진 탱크(114)의 유효 저항을 수학식 10과 같이 나타낼 수 있다.
[수학식 10]
Figure PCTKR2022008268-appb-img-000062
수학식 10에서
Figure PCTKR2022008268-appb-img-000063
는 공진 탱크(114)의 유효 저항을 나타내고
Figure PCTKR2022008268-appb-img-000064
는 공진 탱크(114)의 기생 병렬 저항을 나타내고
Figure PCTKR2022008268-appb-img-000065
는 제8 및 제9 트랜지스터(M8, M9)의 트랜스컨덕턴스를 나타낸다.
편의상
Figure PCTKR2022008268-appb-img-000066
로 나타내면, 수학식 10을 수학식 11과 같이 나타낼 수 있다.
[수학식 11]
Figure PCTKR2022008268-appb-img-000067
도 6은 수학식 11의 K 값의 변화에 따른 유효 저항
Figure PCTKR2022008268-appb-img-000068
의 변화를 나타낸 그래프이다. 도 6에서 가로축은 K값을 나타내고, 세로축은
Figure PCTKR2022008268-appb-img-000069
를 나타낸다.
도 6을 참조하면, K 값이 1.2일 때 유효 저항은 기생 병렬 저항의 6배가 되며 K 값이 2일 때 유효 저항은 기생 병렬 저항의 2배가 될 수 있다. 따라서, 고조파 생성기(110)는 적은 소비전력으로도 공진 주파수에서 출력 스윙(output swing)을 크게 증가시킬 수 있다.
피드백 회로(116)는 고조파 생성기(110)의 이득(gain)을 향상시킬 뿐 아니라 원치 않는 고조파 성분을 억제하는 효과를 발생시킬 수 있다.
출력 신호의 각주파수가
Figure PCTKR2022008268-appb-img-000070
일 때, 공진 탱크의 임피던스 절대 값을 수학식 12와 같이 나타낼 수 있다.
[수학식 12]
Figure PCTKR2022008268-appb-img-000071
수학식 12에서
Figure PCTKR2022008268-appb-img-000072
는 각주파수
Figure PCTKR2022008268-appb-img-000073
에서 공진 탱크의 임피던스를 나타내고,
Figure PCTKR2022008268-appb-img-000074
는 공진 탱크의 병렬 기생 저항을 나타내고,
Figure PCTKR2022008268-appb-img-000075
는 공진 탱크의 인덕턴스를 나타내고,
Figure PCTKR2022008268-appb-img-000076
는 공진 탱크의 커패시턴스를 나타낸다.
공진 탱크의 공진 각주파수
Figure PCTKR2022008268-appb-img-000077
에서 공진 탱크의 임피던스는 수학식 13과 같이 나타낼 수 있다.
[수학식 13]
Figure PCTKR2022008268-appb-img-000078
공진 각주파수
Figure PCTKR2022008268-appb-img-000079
로부터
Figure PCTKR2022008268-appb-img-000080
만큼 벗어난 각주파수 성분에 대해 고조파 제거율을 고려할 수 있다. 이 경우, 고조파 제거율을 수학식 14와 같이 나타낼 수 있다.
[수학식 14]
Figure PCTKR2022008268-appb-img-000081
수학식 14에서
Figure PCTKR2022008268-appb-img-000082
은 공진 각주파수
Figure PCTKR2022008268-appb-img-000083
로부터
Figure PCTKR2022008268-appb-img-000084
만큼 벗어난 각주파수 성분에 대해 고조파 제거율을 나타낸다. 수학식 14의 고조파 제거율을 데시벨 단위로 나타내면 수학식 15와 같을 수 있다.
[수학식 15]
Figure PCTKR2022008268-appb-img-000085
수학식 15에서
Figure PCTKR2022008268-appb-img-000086
는 수학식 14의
Figure PCTKR2022008268-appb-img-000087
를 dB 단위로 나타낸 것이다. 상술한 바와 같이 피드백 회로(116)가 존재할 경우, 공진 탱크의 기생 병렬 저항
Figure PCTKR2022008268-appb-img-000088
가 유효 저항
Figure PCTKR2022008268-appb-img-000089
로 치환될 수 있다. 유효 저항
Figure PCTKR2022008268-appb-img-000090
는 수학식 11을 만족할 수 있다. 따라서, 피드백 회로(116)의 효과를 고려하면 수학식 15를 수학식 16과 같이 나타낼 수 있다.
[수학식 16]
Figure PCTKR2022008268-appb-img-000091
수학식 16에서
Figure PCTKR2022008268-appb-img-000092
는 피드백 회로(116)의 효과를 고려하였을 경우, 수학식 15의
Figure PCTKR2022008268-appb-img-000093
가 변경된 값을 나타낸다.
설명의 편의를 위해 수학식 16에 기재된 파라미터들로 수학식 17과 같은 관계식을 설정할 수 있다.
[수학식 17]
Figure PCTKR2022008268-appb-img-000094
수학식 17을 이용하여 수학식 16을 수학식 18과 같이 나타낼 수 있다.
[수학식 18]
Figure PCTKR2022008268-appb-img-000095
수학식 17을 참조하면,
Figure PCTKR2022008268-appb-img-000096
가 증가할수록 X 값이 커질 수 있다. 또한, 수학식 18을 참조하면, X가 커질수록
Figure PCTKR2022008268-appb-img-000097
이 커지게 된다. 쿼드러플러의 경우, 원하는 고조파로부터 인접한 고조파 가운데 지배적인 고조파는 공진 각주파수
Figure PCTKR2022008268-appb-img-000098
로부터
Figure PCTKR2022008268-appb-img-000099
만큼 벗어난 각주파수를 가질 수 있다. 그런데 공진 각주파수
Figure PCTKR2022008268-appb-img-000100
로부터
Figure PCTKR2022008268-appb-img-000101
만큼 벗어난 각주파수에서는
Figure PCTKR2022008268-appb-img-000102
를 만족하므로 수학식 18을 수학식 19와 같이 나타낼 수 있다.
[수학식 19]
Figure PCTKR2022008268-appb-img-000103
수학식 19를 참조하면,
Figure PCTKR2022008268-appb-img-000104
이 증가할수록 커질 수 고조파 제거율도 증가할 수 있다. 따라서, 도 4에서 나타낸 바와 같이 고조파 생성기(110)가 피드백 회로(116)를 포함할 경우, 공진 탱크(114)의 유효 저항을 증가시킬 수 있고 이를 통해 효과적으로 고조파 제거율을 증가시킬 수 있다.
도 7은 도 4에서 나타낸 공진 탱크(114)를 예시적으로 나타낸 회로도이다.
도 7을 참조하면, 공진 탱크(114)는 복수의 커패시터를 포함할 수 있다. 복수의 커패시터 각각은 스위치와 연결될 수 있다. 고조파 생성기(110)는 복수의 스위치들 각각의 온/오프 상태를 조절함으로써 공진 탱크(114)의 커패시턴스를 변경할 수 있다. 고조파 생성기(110)는 공진 탱크(114)의 커패시턴스를 변경함으로써 공진 탱크(114)의 임피던스를 조절할 수 있다. 공진 탱크(114)의 공진 주파수는 공진 탱크(114)의 커패시턴스에 의존할 수 있다.
공진 탱크(114)에 포함된 스위치들 각각의 온/오프 상태를 비트열로 표현할 수 있다. 따라서, 고조파 생성기(110)는 정해진 비트열에 따라 스위치들의 온/오프 상태를 제어함으로써 공진 탱크(114)의 공진 주파수를 변경할 수 있다. 예를 들어, 공진 탱크(114)에 6개의 커패시터들과 스위치들이 포함된 경우, 고조파 생성기(110)는 6 비트의 제어 명령에 따라 스위치들을 제어할 수 있다. 따라서, 고조파 생성기(110)의 출력 대역은 6 비트의 경우의 수에 대응하는 64개의 보조 대역들로 분할될 수 있다.
도 7에서 나타낸 공진 탱크(114)의 공진 주파수는 수학식 20과 같이 나타낼 수 있다.
[수학식 20]
Figure PCTKR2022008268-appb-img-000105
수학식에서
Figure PCTKR2022008268-appb-img-000106
는 공진 탱크(114)의 공진 주파수를 나타내고,
Figure PCTKR2022008268-appb-img-000107
은 공진 탱크(114)의 인덕턴스를 나타내고,
Figure PCTKR2022008268-appb-img-000108
는 공진 탱크(114)에 포함된 k번째 커패시터의 커패시턴스를 나타내고,
Figure PCTKR2022008268-appb-img-000109
는 k번째 스위치의 온/오프 상태를 나타낸다. 예시적으로 k번째 스위치가 온 일 경우
Figure PCTKR2022008268-appb-img-000110
는 1이고 k번째 스위치가 오프일 경우
Figure PCTKR2022008268-appb-img-000111
는 0일 수 있다. 하지만
Figure PCTKR2022008268-appb-img-000112
의 값을 정하는 방법이 상술한 예에 국한되는 것은 아니다.
Figure PCTKR2022008268-appb-img-000113
는
Figure PCTKR2022008268-appb-img-000114
의 보수(complement)를 나타낸다. 예시적으로
Figure PCTKR2022008268-appb-img-000115
가 1일 경우
Figure PCTKR2022008268-appb-img-000116
는 0일 수 있다. 또한,
Figure PCTKR2022008268-appb-img-000117
가 0일 경우
Figure PCTKR2022008268-appb-img-000118
는 1일 수 있다.
Figure PCTKR2022008268-appb-img-000119
는 k번째 스위치의 드레인과 접지(ground) 사이의 기생 커패시턴스를 나타낸다. 일반적으로 기생 커패시턴스의 크기는 작기 때문에
Figure PCTKR2022008268-appb-img-000120
임을 가정할 수 있다.
수학식 20에서 나타낸 공진 주파수
Figure PCTKR2022008268-appb-img-000121
는 모든
Figure PCTKR2022008268-appb-img-000122
가 0일 때 최대값을 가질 수 있다. 따라서, 공진 주파수
Figure PCTKR2022008268-appb-img-000123
의 최대 값
Figure PCTKR2022008268-appb-img-000124
를 수학식 21과 같이 나타낼 수 있다.
[수학식 21]
Figure PCTKR2022008268-appb-img-000125
수학식 21에서
Figure PCTKR2022008268-appb-img-000126
을 가정하면, 공진 주파수의 최대 값
Figure PCTKR2022008268-appb-img-000127
의 상한
Figure PCTKR2022008268-appb-img-000128
을 결정할 수 있다. 공진 주파수의 최대 값의 상한은 수학식 22와 같이 나타낼 수 있다.
[수학식 22]
Figure PCTKR2022008268-appb-img-000129
공진 주파수는 모든
Figure PCTKR2022008268-appb-img-000130
가 1일 때, 즉 모든 스위치들이 온 상태일 때 최소값을 가질 수 있다.
도 8a 및 도 8b은 공진 탱크(114)에 포함된 기생 저항 및 기생 커패시턴스를 설명하기 위한 회로도이다.
도 8a를 참조하면, 직렬 연결된 저항(
Figure PCTKR2022008268-appb-img-000131
)와 커패시턴스(
Figure PCTKR2022008268-appb-img-000132
)를 병렬 연결된 저항(
Figure PCTKR2022008268-appb-img-000133
)과 커패시턴스(
Figure PCTKR2022008268-appb-img-000134
)로 치환하여 나타낼 수 있다.
도 8a에서 나타낸 직렬 연결 회로의 품질 팩터(quality factor)
Figure PCTKR2022008268-appb-img-000135
와 병렬 연결 회로의 품질 팩터
Figure PCTKR2022008268-appb-img-000136
를 수학식 23과 같이 나타낼 수 있다.
[수학식 23]
Figure PCTKR2022008268-appb-img-000137
수학식 23에서 나타낸 품질 팩터들
Figure PCTKR2022008268-appb-img-000138
,
Figure PCTKR2022008268-appb-img-000139
가 서로 같을 때 도 8a에서 나타낸 직렬 회로와 병렬 회로가 서로 등가인 것(equivalent)으로 취급할 수 있다.
따라서,
Figure PCTKR2022008268-appb-img-000140
일 때 수학식 24와 같이 병렬 연결된 저항(
Figure PCTKR2022008268-appb-img-000141
)과 커패시턴스(
Figure PCTKR2022008268-appb-img-000142
)를 직렬 연결된 저항(
Figure PCTKR2022008268-appb-img-000143
)와 커패시턴스(
Figure PCTKR2022008268-appb-img-000144
)로 나타낼 수 있다.
[수학식 24]
Figure PCTKR2022008268-appb-img-000145
도 8b를 참조하면, 공진 탱크(114)의 n번째 스위치가 턴-온 된 경우, 턴-온 저항(
Figure PCTKR2022008268-appb-img-000146
)와 커패시턴스(
Figure PCTKR2022008268-appb-img-000147
)가 직렬 연결될 수 있다. 그리고, 직렬 연결된 턴-온 저항(
Figure PCTKR2022008268-appb-img-000148
) 및 커패시턴스(
Figure PCTKR2022008268-appb-img-000149
)를 병렬 연결된 저항(
Figure PCTKR2022008268-appb-img-000150
) 및 커패시턴스(
Figure PCTKR2022008268-appb-img-000151
)로 치환하여 나타낼 수 있다.
모든 스위치가 온 상태일 때, 공진 탱크(114)의 총 저항 및 총 커패시턴스를 수학식 25와 같이 나타낼 수 있다.
[수학식 25]
Figure PCTKR2022008268-appb-img-000152
수학식 25에서
Figure PCTKR2022008268-appb-img-000153
은 공진 탱크(114)의 총 저항을 나타내고,
Figure PCTKR2022008268-appb-img-000154
은 공진 탱크(114)의 총 커패시턴스를 나타낸다.
Figure PCTKR2022008268-appb-img-000155
는 도 8b에서 오른쪽에 나타낸 k번째 저항을 나타내고,
Figure PCTKR2022008268-appb-img-000156
는 도 8b에서 오른쪽에 나타낸 k번째 커패시턴스를 나타낸다.
다시 수학식 20을 참조하면, 공진 주파수는 모든 스위치들이 온 상태일 때 최소값을 가질 수 있다. 이 때, 수학식 20에서
Figure PCTKR2022008268-appb-img-000157
는 수학식 25의
Figure PCTKR2022008268-appb-img-000158
에 해당할 수 있다. 따라서, 공진 주파수의 최소값
Figure PCTKR2022008268-appb-img-000159
을 수학식 26과 같이 나타낼 수 있다.
[수학식 26]
Figure PCTKR2022008268-appb-img-000160
다시 수학식 24를 참조하면,
Figure PCTKR2022008268-appb-img-000161
값이 매우 클 때에
Figure PCTKR2022008268-appb-img-000162
를
Figure PCTKR2022008268-appb-img-000163
로 치환할 수 있다. 마찬가지로,
Figure PCTKR2022008268-appb-img-000164
값이 매우 클 때에
Figure PCTKR2022008268-appb-img-000165
를
Figure PCTKR2022008268-appb-img-000166
로 치환할 수 있다. 공진 주파수의 최소 값
Figure PCTKR2022008268-appb-img-000167
의 하한
Figure PCTKR2022008268-appb-img-000168
을 결정할 수 있다.
Figure PCTKR2022008268-appb-img-000169
값이 매우 클 때에
Figure PCTKR2022008268-appb-img-000170
를
Figure PCTKR2022008268-appb-img-000171
로 치환할 수 있는 점을 이용하여 공진 주파수의 최소값의 하한을 수학식 26과 같이 나타낼 수 있다.
[수학식 27]
Figure PCTKR2022008268-appb-img-000172
공진 탱크(114)의 공진 주파수가 변경됨에 따라 고조파 생성기(110)의 출력 대역이 변할 수 있다. 공진 탱크(114)의 최대 공진 주파수를 수학식 22에서 나타낸 상한
Figure PCTKR2022008268-appb-img-000173
에 가깝게 하고 공진 탱크(114)의 최소 공진 주파수를 수학식 26에서 나타낸 하한
Figure PCTKR2022008268-appb-img-000174
에 가깝게 할수록 고조파 생성기(110)의 출력 대역의 변화폭이 커질 수 있다.
공진 탱크(114)의 스위치들의 크기를 줄이고 커패시터들의 크기를 증가시킬수록 최대 공진 주파수가 상한
Figure PCTKR2022008268-appb-img-000175
에 가까워질 수 있다. 하지만, 이 경우 스위치의 턴-온 저항이 증가하여 상술한 품질 팩터가 줄어들 수 있다. 즉,
Figure PCTKR2022008268-appb-img-000176
값이 매우 크다는 조건을 만족하지 못하게 되며 이로 인해 공진 주파수의 최소값이 하한
Figure PCTKR2022008268-appb-img-000177
에 가까워질 수 없다. 그런데 피드백 회로(116)가 존재하는 경우, 피드백 회로(116)가 음의 저항이 공진 탱크(114)에 추가되는 효과를 발생시키고 이로 인해 품질 팩터
Figure PCTKR2022008268-appb-img-000178
값을 증가시킬 수 있다. 결과적으로, 피드백 회로(116)는 공진 탱크의 공진 주파수 최소값이 수학식 26에서 나타낸 하한
Figure PCTKR2022008268-appb-img-000179
에 가까워지게 할 수 있다. 따라서, 피드백 회로(116)는 고조파 생성기(110)의 출력 대역의 변화폭을 증대시킬 수 있다.
도 9a 및 도 9b는 피드백 회로(116)의 또 다른 효과를 나타내기 위한 그래프들이다.
도 9a는 피드백 회로(116)가를 포함하지 않는 고조파 생성기(110)의 성능을 나타낸 그래프이고, 도 9b는 피드백 회로(116)를 포함하는 고조파 생성기(110)의 성능을 나타낸 그래프이다.
도 9a 및 도 9b 각각에는 13개의 그래프들이 도시되어 있다. 가장 왼쪽에 도시된 그래프는 공진 주파수가 16 GHz로 설정된 경우를 나타내고 가장 오른쪽에 도시된 그래프는 공진 주파수가 28 GHz로 설정된 경우를 나타낸다. 그래프들은 공진 주파수가 1GHz씩 변경된 경우를 나타낸다. 그래프의 가로축은 주파수를 나타내며 세로축은 출력 임피던스의 스윙(swing)를 나타낸다. 즉, 그래프들 각각은 소정의 공진 주파수가 설정되었을 때 고조파 생성기(110)의 출력 임피던스의 스윙(swing)을 나타낸다.
도 9a를 참조하면, 공진 주파수가 감소할수록 고조파 생성기(110)의 출력 임피던스의 피크 값이 감소할 수 있다. 공진 주파수에 관계없이 고조파 생성기(110)의 출력을 일정하게 유지하기 위해서는 고조파 생성기(110)의 동작 주파수가 낮아짐에 따라 고조파 생성기(110)에 더 많은 전류를 가해야 할 수 있다. 하지만, 고조파 생성기(110)가 완전히 선형적이지 않고 비선형적이기 때문에 고조파 생성기(110)의 출력을 보정하기 위해 필요한 전류 값을 알아내는 것은 매우 어려울 수 있다.
도 9b를 참조하면, 고조파 생성기(110)가 피드백 회로(116)를 포함하는 경우, 공진 주파수가 변하더라도 출력 임피던스의 피크 값을 일정하게 유지할 수 있다. 고조파 생성기(110)는 피드백 회로(116)에 인가되는 전류를 변화시킴으로써 결과적으로 공진 탱크(114)의 임피던스를 변화시킬 수 있다. 즉, 고조파 생성기(110)는 피드백 회로(116)에 인가되는 전류를 제어함으로써 공진 주파수에 관계없이 출력 임피던스를 일정하게 유지할 수 있다.
이상 도 4 내지 도 9를 참조하여 도 2에서 나타낸 고조파 생성기(110)에 관하여 설명하였다. 상술한 실시예에 따르면 고조파 생성기(110)가 피드백 회로(116)를 포함할 수 있다. 피드백 회로(116)로 인해 고조파 생성기(110)의 전력 소비를 줄일 수 있다. 또한, 피드백 회로(116)는 원치 않는 고조파를 억제하여 고조파 제거율을 향상시킬 수 있다. 또한, 피드백 회로(116)로 인해 공진 주파수의 변하더라도 고조파 생성기(110)의 출력 임피던스가 실질적으로 일정하게 유지될 수 있다.
다시 도 2를 참조하면, 제1 주파수 체배부(100A) 및 제1 주파수 체배부(100B) 각각은 캐스코드 버퍼(120)를 포함할 수 있다. 캐스코드 버퍼(120)는 원치 않는 고조파를 효과적으로 억제하여 고조파 제거율을 향상시킬 수 있다.
도 10은 도 2에서 나타낸 캐스코드 버퍼(120)를 예시적으로 나타낸 회로도이다.
도 10을 참조하면, 캐스코드 버퍼(120)는 버퍼 코어부(122), 공진 탱크(124) 및 피드백 회로(126)를 포함할 수 있다.
버퍼 코어부(122)의 제1 출력단(n1) 및 제2 출력단(n2)은 공진 탱크(124)의 양단과 연결될 수 있다. 버퍼 코어부(122)는 캐스코드 토폴로지(cascode topology)로 연결된 제1 트랜지스터(M1) 및 제3 트랜지스터(M3)를 포함할 수 있다. 버퍼 코어부(122)는 캐스코드 토폴로지로 연결된 제2 트랜지스터(M2) 및 제4 트랜지스터(M4)를 포함할 수 있다.
캐스코드 버퍼(120)의 피드백 회로(126)는 제5 트랜지스터(M5)와 크로스 커플링된 제6 및 제7 트랜지스터(M6, M7)를 포함할 수 있다. 제6 트랜지스터(M6)의 일단은 제1 출력단(n1)과 연결되고, 제7 트랜지스터(M7)의 일단은 제2 출력단(n2)과 연결될 수 있다. 제6 트랜지스터(M6)의 타단 및 제7 트랜지스터(M7)의 타단은 제5 트랜지스터(M5)와 연결될 수 있다. 제5 트랜지스터(M5)의 게이트에는 바이어스 전압이 인가될 수 있다. 제5 트랜지스터(M5)는 포화 영역에서 바이어스될 수 있다.
캐스코드 버퍼(120)의 공진 탱크(124)는 고조파 생성기(110)의 공진 탱크(114)와 마찬가지로 복수의 커패시터 및 복수의 스위치를 포함할 수 있다. 공진 탱크(124)가 6개의 커패시터들과 6개의 스위치들을 포함하는 경우, 캐스코드 버퍼(120)의 출력 대역은 64개의 보조대역들로 분할될 수 있다.
피드백 회로(126)가 공진 탱크(124)에 음의 저항이 병렬로 추가되는 효과를 발생시킴으로써 캐스코드 버퍼(120)의 이득과 고조파 제거율을 향상시킬 수 있다.
일반적으로 캐스코드 버퍼(120)의 이득은 버퍼 코어부(122)의 트랜스컨덕턴스
Figure PCTKR2022008268-appb-img-000180
와 공진 탱크(124)의 기생 저항
Figure PCTKR2022008268-appb-img-000181
의 곱
Figure PCTKR2022008268-appb-img-000182
에 비례할 수 있다. 수학식 11을 참조하여 설명한 바와 같이 피드백 회로(126)는 기생 저항
Figure PCTKR2022008268-appb-img-000183
를 유효 저항
Figure PCTKR2022008268-appb-img-000184
로 증가시킬 수 있다. 따라서, 캐스코드 버퍼(120)는 동일한 이득을 얻기 위해 트랜스컨덕턴스
Figure PCTKR2022008268-appb-img-000185
을 감소시킬 수 있으며 이로 인해 버퍼 코어부(122)의 소비 전력이 감소할 수 있다. 그리고, 버퍼 코어부(122)의 소비 전력 감소량이 피드백 회로를 구동시키는데 필요한 전력량보다 크기 때문에 결과적으로 캐스코드 버퍼(120)의 소비 전력을 감소시킬 수 있다.
도 11a 및 도 11b는은 피드백 회로(126)를 포함하는 캐스코드 버퍼(120)의 성능과 피드백 회로(126)를 포함하지 않는 캐스코드 버퍼(120)의 성능을 비교한 시뮬레이션 결과를 나타낸다.
도 11a 및 도 11b 각각에서 위쪽 그래프는 피드백 회로(126)를 포함하는 캐스코드 버퍼(120)에 대한 시뮬레이션 결과를 나타내고, 아래쪽 그래프는 피드백 회로(126)를 포함하지 않는 캐스코드 버퍼(120)에 대한 시뮬레이션 결과를 나타낸다. 도 11a에서 세로축은 캐스코드 버퍼(120)의 출력 전압을 나타내고 가로축은 시간을 나타낸다. 도 11b에서 세로축은 캐스코드 버퍼(120)의 소비 전류를 나타내고, 가로축은 시간을 나타낸다.
도 11a를 참조하면, 캐스코드 버퍼(120)가 피드백 회로(126)를 포함할 경우 출력 전압의 피크 값이 219 mV이고, 캐스코드 버퍼(120)가 피드백 회로(126)를 포함하지 않을 경우 출력 전압의 피크 값이 208 mV일 수 있다. 두 경우 출력 전압의 피크 값은 크게 차이가 없으나 피드백 회로(126)가 포함된 경우 출력 전압의 피크가 조금 더 높을 수 있다. 그런데 도 11b를 참조하면, 캐스코드 버퍼(120)가 피드백 회로(126)를 포함할 경우 소비 전류가 대략 1 mA이고, 캐스코드 버퍼(120)가 피드백 회로(126)를 포함하지 않을 경우 소비 전류가 1.5 mA일 수 있다. 즉, 출력 전압의 크기가 비슷할 때에 피드백 회로(126)가 캐스코드 버퍼(120)의 소비 전류를 33%이상 감소시키는 것을 확인할 수 있다.
일반적으로 캐스코드 버퍼(120)는 비선형적인 특성을 가지며 이러한 비선형적인 특성은 상호 변조 왜곡(intermodulation distortion)을 발생시켜서 고조파 제거율의 열화를 발생시킬 수 있다.
도 12는 캐스코드 버퍼(120)의 타깃 성능을 예시적으로 나타낸 도면이다.
도 12의 (a)는 캐스코드 버퍼(120)의 입력 고조파들의 크기를 나타내고, 도 12의 (b)는 캐스코드 버퍼(120)의 타깃 출력을 구성하는 고조파들의 크기를 나타낸다.
도 12에서 나타낸 바와 같이 캐스코드 버퍼(120)가 타깃 출력을 구현하기 위해서는 원하지 않는 고조파들을 효과적으로 억제해야 한다. 고조파 제거율에 대한 성능을 보장하기 위해 캐스코드 버퍼가 선형성과 관련된 지표인 OIP3(output 3rd intercept point)를 고려할 수 있다.
예시적으로 캐스코드 버퍼(120)의 고조파 제거율 성능을 보장하기 위한 OIP3의 범위를 [수학식 28]과 같이 나타낼 수 있다.
[수학식 28]
Figure PCTKR2022008268-appb-img-000186
수학식 28에서
Figure PCTKR2022008268-appb-img-000187
는 목표 고조파 제거율을 데시벨 단위로 나타낸 것이고
Figure PCTKR2022008268-appb-img-000188
는 캐스코드 버퍼(120)의 출력 파워를 데시벨 단위로 나타낸 것이다. 수학식 28에서 출력 파워에서 3dBm을 뺀 이유는 출력 파워들 중 하나의 지배적인 톤(tone)을 고려하기 위해서이다.
OIP3의 요구 값이 커질수록 전력 소모량이 늘어날 수 있다. 그런데 캐스코드 버퍼(120)가 피드백 회로(126)를 포함하면, 피드백 회로(126)가 유효 저항을 증가시켜서 결과적으로 OIP3의 요구 값을 감소시킬 수 있다. 따라서, 피드백 회로(126)는 캐스코드 버퍼(120)의 소비 전력을 감소시킬 수 있다.
상술한 주파수 체배기는 고속 프로세스(fast fast process; FF process) 및 저속 프로세스(slow slow process; SS 프로세스)에서 동작할 수 있다. 고속 프로세스에서는 저속 프로세스에 비해 기생 저항과 트랜스컨덕턴스가 증가할 수 있다. 저속 프로세스에서 고속 프로세스로 전환함에 따라 수학식 11의 K 값이 감소할 수 있다. 그리고, 도 6을 참조하면, K 값이 감소함에 따라 수학식 11의 유효 저항
Figure PCTKR2022008268-appb-img-000189
이 증가할 수 있다. 따라서, 저속 프로세스에 비해 고속 프로세스에서 유효 저항
Figure PCTKR2022008268-appb-img-000190
이 더 클 수 있다. 또한, 저속 프로세스에 비해 고속 프로세스에서 고조파 생성 코어부(112) 및 전류와 버퍼 코어부(122)의 트랜스컨덕턴스가 더 클 수 있다. 상술한 요인들로 인해 저속 프로세스에서 고조파 생성기(110) 및 캐스코드 버퍼(120)의 이득과 고속 프로세스에서 고조파 생성기(110) 및 캐스코드 버퍼(120)의 이득 사이의 차이가 커질 수 있다.
예시적으로 고속 프로세스에서 고조파 생성기(110)의 이득과 저속 프로세스에서 고조파 생성기(110)의 이득 사이의 비율을 수학식 29와 같이 나타낼 수 있다.
[수학식 29]
Figure PCTKR2022008268-appb-img-000191
수학식 29에서
Figure PCTKR2022008268-appb-img-000192
는 고속 프로세스에서 고조파 생성기(110)의 이득을 나타내고,
Figure PCTKR2022008268-appb-img-000193
는 저속 프로세스에서 고조파 생성기(110)의 이득을 나타낸다.
Figure PCTKR2022008268-appb-img-000194
는 고속 프로세스에서 고조파 생성기(110)의 이득을 나타낸다.
Figure PCTKR2022008268-appb-img-000195
는 고속 프로세스에서 공진 탱크(114)의 기생 저항을 나타내고,
Figure PCTKR2022008268-appb-img-000196
는 저속 프로세스에서 공진 탱크(114)의 기생 저항을 나타낸다.
Figure PCTKR2022008268-appb-img-000197
는 저속 프로세스에서 고조파 생성 코어부(112)의 바이어스 전류의 절대값을 나타낸다.
Figure PCTKR2022008268-appb-img-000198
는 고속 프로세스에서 고조파 생성 코어부(112)의 바이어스 전류의 절대값을 나타낸다.
Figure PCTKR2022008268-appb-img-000199
만족할 수 있다.
Figure PCTKR2022008268-appb-img-000200
는 저속 프로세스에서 고조파 생성 코어부(112)의 트랜스컨덕턴스를 나타내고,
Figure PCTKR2022008268-appb-img-000201
는 고속 프로세스에서 고조파 생성 코어부(112)의 트랜스컨덕턴스를 나타낸다. 고조파 생성 코어부(112)의 트랜스컨덕턴스는 저속 프로세스 및 고속 프로세스에서 거의 일정할 수 있다. 따라서,
Figure PCTKR2022008268-appb-img-000202
가 만족될 수 있다.
수학식 29에서는 고속 프로세스에서 고조파 생성기(110)의 이득과 저속 프로세스에서 고조파 생성기(110)의 이득 사이의 비율을 나타냈다. 유사한 방식으로 고속 프로세스에서 캐스코드 버퍼(120)의 이득과 저속 프로세스에서 캐스코드 버퍼(120)의 이득 사이의 비율을 수학식 30과 같이 나타낼 수 있다.
[수학식 30]
Figure PCTKR2022008268-appb-img-000203
수학식 30에서
Figure PCTKR2022008268-appb-img-000204
는 고속 프로세스에서 캐소코드 버퍼(120)의 이득을 나타내고,
Figure PCTKR2022008268-appb-img-000205
는 저속 프로세스에서 캐스코드 버퍼(120)의 이득을 나타낸다.
Figure PCTKR2022008268-appb-img-000206
는 고속 프로세스에서 공진 탱크(124)의 기생 저항을 나타내고,
Figure PCTKR2022008268-appb-img-000207
는 저속 프로세스에서 공진 탱크(124)의 기생 저항을 나타낸다.
Figure PCTKR2022008268-appb-img-000208
는 저속 프로세스에서 버퍼 코어부(122)의 트랜스컨덕턴스를 나타내고,
Figure PCTKR2022008268-appb-img-000209
는 고속 프로세스에서 버퍼 코어부(122)의 트랜스컨덕턴스를 나타낸다. 버퍼 코어부(122)에는 거의 일정한 참조 전류가 인가되기 때문에
Figure PCTKR2022008268-appb-img-000210
가 만족될 수 있다.
수학식 29 및 30을 참조하면, 고속 프로세스에서의 기생 저항과 저속 프로세스에서의 기생 저항 값 사이의 차이로 인해 고속 프로세스에서의 이득과 저속 프로세스에서의 이득 사이의 차이가 발생할 수 있다. 고속 프로세스 및 저속 프로세스에서의 이득 차이가 심해지면 출력하고자 하는 고조파의 품질이 낮아질 수 있다. 상술한 이득 차이에 의한 진동(oscillation)이 발생하면 도 4에서 나타낸 피드백 회로(116)의 제8 트랜지스터(M8) 및 제9 트랜지스터(M9)가 제1 내지 제6 트랜지스터(M1~M6)에게 전류를 공급하여 진동이 유지되게 할 수 있다. 이로 인해 주파수 체배기의 출력에서 스윙 크기(swing magnitude)가 더 커질 수 있으며 원하는 출력 고조파의 품질이 나빠질 수 있다.
상술한 진동을 방지하기 위해 고조파 생성기(110)는 피드백 회로(116)는 진동 안정화 루프를 포함할 수 있다. 이하에서는 진동 안정화 루프에 대해 보다 상세히 설명한다.
도 13은 피드백 회로(116)에 포함된 진동 안정화 루프를 나타낸 회로도이다. 도 13에서 나타낸 제7 트랜지스터(M7), 제8 트랜지스터(M8) 및 제9 트랜지스터(M9) 각각은 도 4에서 나타낸 제7 트랜지스터(M7), 제8 트랜지스터(M8) 및 제9 트랜지스터(M9) 각각에 대응할 수 있다. 도 13에서 나타낸 진동 안정화 루프는 도 10에서 나타낸 피드백 회로(126)에도 적용될 수 있다. 이 경우, 도 13의 제7 트랜지스터(M7)는 도 10의 제5 트랜지스터(M5)에 대응하고, 도 13의 제8 트랜지스터(M8)는 도 10의 제6 트랜지스터(M6)에 대응하고, 도 13의 제9 트랜지스터(M9)는 도 10의 제7 트랜지스터(M7)에 대응할 수 있다.
도 13을 참조하면, 진동 제어 루프는 도 4의 제1 출력단(n1) 및 제2 출력단(n2) 사이의 전압을 측정하는 디텍터(16)를 포함할 수 있다. 예시적으로 디텍터(16)는 제1 출력단(n1) 및 제2 출력단(n2) 사이의 전압의 피크 값을 측정할 수 있다. 하지만, 실시예가 이에 제한되는 것은 아니다. 예를 들어, 디텍터(16)는 제1 출력단(n1) 및 제2 출력단(n2) 사이의 전압의 제곱평균제곱근(root mean square)를 측정할 수도 있다. 디텍터(16)는 측정된 전압 값에 대응하는 전압을 비반전 증폭기(17)에 인가할 수 있다. 비반전 증폭기(17)의 출력단은 연산 증폭기(18)의 반전 단자와 연결될 수 있다.
비반전 증폭기(17)의 반전 단자에는 참조 전압 VR-AMP가 인가될 수 있다. 비반전 증폭기(17)의 비반전 단자는 디텍터(16)와 연결될 수 있다. 디텍터(16)는 고조파 생성기(110)의 출력 피크 전압을 측정하고 측정된 출력 피크 전압을 비반전 증폭기(17)의 비반전 단자에 인가할 수 있다.
제8 트랜지스터(M8) 및 제9 트랜지스터(M9)는 제12 트랜지스터(M12)와 연결될 수 있다. 제12 트랜지스터(12)의 게이트는 제11 트랜지스터(M11)와 연결될 수 있다.
연산 증폭기(18)의 비반전 단자는 제13 트랜지스터(M13)와 연결될 수 있다. 연산 증폭기(18)의 출력단은 제7 트랜지스터(M7)와 연결될 수 있다. 연산 증폭기(18)의 출력이 제7 트랜지스터(M7)의 게이트에 바이어스 전압으로 인가됨으로써 후술하는 바와 같이 피드백 회로(116)에 의한 유효 저항 Req이 변경될 수 있다.
비반전 증폭기(17)의 반전 단자에 인가되는 참조 전압 VR-AMP는 프로그램에 의해 미리 정해질 수 있다. 비반전 증폭기(17)의 비반전 단자에 인가되는 전압 Vpeak가 전압 VR-AMP보다 클 경우, 도 13에서 나타낸 전압 V-x가 이전보다 증가할 수 있다. 그러면, 제13 트랜지스터(M13)의 미러링 전류(mirroring current)가
Figure PCTKR2022008268-appb-img-000211
로 설정되기 때문에 제7 트랜지스터(M7)의 전류가 감소할 수 있다. 여기서,
Figure PCTKR2022008268-appb-img-000212
를 만족하며,
Figure PCTKR2022008268-appb-img-000213
는 주파수 체배기에 대한 전력 공급원(또는 전원)의 공급 전압을 나타낸다.
제7 트랜지스터(M7)의 전류가 감소하면, 제8 트랜지스터(M8) 및 제9 트랜지스터(M9) 사이의 트랜스컨덕턴스가 감소할 수 있으며 제8 트랜지스터(M8) 및 제9 트랜지스터(M9) 사이의 트랜스컨덕턴스가 감소하면 수학식 11에서 나타낸 K 값이 증가할 수 있다. 결과적으로 수학식 11에서 나타낸 유효 저항
Figure PCTKR2022008268-appb-img-000214
가 감소할 수 있다. 유효 저항
Figure PCTKR2022008268-appb-img-000215
가 감소함에 따라 주파수 체배기의 출력의 스윙 크기(swing amplitude)가 줄어들 수 있다. 유효 저항 유효 저항
Figure PCTKR2022008268-appb-img-000216
는 전압 Vpeak가 전압 VR-AMP에 수렴할 때까지 작아질 수 있다. 전압 Vpeak가 전압 VR-AMP보다 작을 때에는 제11 트랜지스터(M11) 및 제12 트랜지스터(12) 양단의 출력 전압이 증가할 수 있다. 결과적으로, 진동 제어 루프는 고조파 생성기(110)의 출력이 진동하는 것을 억제하고 원하는 출력 진폭을 유지하도록 할 수 있다.
마찬가지로, 진동 제어 루프가 캐스코드 버퍼(120)의 피드백 회로(126)에 포함되는 경우, 진동 제어 루프는 캐스코드 버퍼(120)의 출력이 진동하는 것을 억제하고 원하는 출력 진폭을 유지하도록 할 수 있다.
고조파 생성기(110) 또는 캐스코드 버퍼(120)의 출력이 진동할 경우, 주파수 체배기의 비선형성 때문에 고조파 제거율이 예측할 수 없게 변할 수 있다. 또한, 고조파 생성기(110) 또는 캐스코드 버퍼(120)의 출력이 진동할 경우 주파수 체배기는 더 많은 전력을 소모할 수 있다. 따라서, 진동 제어 루프가 출력의 진동을 억제함으로써 주파수 체배기의 고조파 제거율을 향상시키고 소모 전력을 줄일 수 있다.
도 14는 진동 제어 루프가 포함된 경우, 시간에 따른 전압 Vpeak의 변화를 나타낸 시뮬레이션 결과이다. 도 14에서는 2개의 시뮬레이션 결과를 나타냈으며 두 시뮬레이션 결과 모두 1㎲ 안에 전압 Vpeak가 참조 전압 VR-AMP에 수렴하는 것을 확인할 수 있다. 도 14에 나타내지는 않았지만, 총 56회의 시뮬레이션 결과 모두 1㎲ 안에 전압 Vpeak가 참조 전압 VR-AMP에 1mV 미만의 오차로 수렴하는 것을 확인하였다.
도 15는 진동 제어 루프가 고조파 생성기(110) 및 캐스코드 버퍼(120)에 포함된 경우와 그렇지 않은 경우 각각에서 주파수 체배기의 출력 전압을 비교한 시뮬레이션 결과를 나타낸다.
도 15에서 P1, P3, P5, P7은 진폭 제어 루프가 고조파 생성기(110) 및 캐스코드 버퍼(120)에 포함된 경우를 나타내고 P2, P4, P6, P8은 진폭 제어 루프가 고조파 생성기(110) 및 캐스코드 버퍼(120)에 포함되지 않은 경우를 나타낸다. 도 15의 P1, P2, P5, P6는 입력 전압이 60mV인 경우를 나타내고 P3, P4, P7, P8은 입력 전압이 120mV인 경우를 나타낸다. 도 15의 P1 내지 P4는 저속 프로세스인 경우를 나타내고, P5 내지 P8은 고속 프로세스인 경우를 나타낸다.
도 15를 참조하면, 진폭 제어 루프가 없는 경우, 주파수 체배기의 출력 전압 피크 값이 37mV에서 261mV까지 변하여 스윙 크기가 큰 것을 확인할 수 있다. 반면, 진폭 제어 루프가 포함된 경우, 주파수 체배기의 출력 전압 피크 값이 239mV 근처에서 크게 변하지 않아 스윙 크기가 작은 것을 확인할 수 있다.
이상 도 1 내지 도 15를 참조하여 예시적인 실시예에 따른 주파수 체배기에 관하여 설명하였다. 적어도 하나의 실시예에 따르면, 피드백 회로에 의해 주파수 체배기의 소비 전력을 감소시킬 수 있다. 적어도 하나의 실시예에 따르면, 피드백 회로에 의해 주파수 체배기의 고조파 제거율이 향상될 수 있다. 적어도 하나의 실시예에 따르면, 공진 주파수에 관계없이 고조파 생성기의 출력 임피던스를 실질적으로 일정하게 유지할 수 있다. 적어도 하나의 실시예에 따르면 피드백 회로가 진폭 제어 루프를 포함함으로써 주파수 체배기의 출력의 스윙 크기가 줄어들 수 있다. 또한, 주파수 체배기의 소비 전력이 감소될 수 있다.
이상, 본 발명의 기술적 사상을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명의 기술적 사상은 상기 실시 예들에 한정되지 않고, 본 발명의 기술적 사상은 상기 실시 예들에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 기술 분야의 통상의 지식을 가진 자에 의하여 여러 가지 변혼 및 변경이 가능하다.

Claims (15)

  1. 주파수 체배기에 있어서,
    고조파 생성기를 포함하며,
    상기 고조파 생성기는,
    고조파 생성 코어부;
    상기 고조파 생성 코어부의 제1 출력단 및 제2 출력단과 연결된 제1 공진 탱크; 및
    상기 고조파 생성 코어부의 제1 출력단 및 상기 제2 출력단에 연결되어 상기 제1 공진 탱크의 유효 저항을 변화시키는 제1 피드백 회로를 포함하는 주파수 체배기.
  2. 제 1 항에 있어서,
    상기 제1 피드백 회로는 상기 제1 출력단 및 상기 제2 출력단 사이의 출력 전압이 미리 정해진 참조 전압에 수렴하도록 하는 진동 제어 루프를 포함하는 주파수 체배기.
  3. 제 2 항에 있어서,
    상기 제1 피드백 회로는 상기 제1 공진 탱크의 기생 저항에 대해 음의 병렬 저항이 추가되는 효과를 발생시키는 주파수 체배기.
  4. 제 3 항에 있어서,
    상기 제1 피드백 회로는 상기 공진 탱크의 유효 저항 값을 상기 제1 공진 탱크의 기생 저항 값보다 커지도록 하는 주파수 체배기.
  5. 제 4 항에 있어서,
    상기 고조파 생성 코어부는 제1 트랜지스터, 제2 트랜지스터, 제1 차동 쌍을 형성하는 제3 트랜지스터 및 제4 트랜지스터와, 제2 차동 쌍을 형성하는 제5 트랜지스터 및 제6 트랜지스터를 포함하며,
    상기 제1 차동 쌍은 상기 제1 트랜지스터와 연결되고, 상기 제2 차동 쌍은 상기 제2 트랜지스터와 연결되는 주파수 체배기.
  6. 제 5 항에 있어서,
    상기 제3 트랜지스터 및 상기 제5 트랜지스터는 상기 제1 출력단에 연결되고 상기 제4 트랜지스터 및 상기 제6 트랜지스터는 상기 제2 출력단에 연결되는 주파수 체배기.
  7. 제 6 항에 있어서,
    상기 제1 피드백 회로는,
    제7 트랜지스터 및
    상기 제7 트랜지스터와 연결되며 크로스 커플링된 제8 트랜지스터 및 제9 트랜지스터를 포함하는 주파수 체배기.
  8. 제 7 항에 있어서,
    상기 진동 제어 루프는
    상기 제1 출력단 및 상기 제2 출력단 사이의 전압을 측정하는 디텍터, 상기 디텍터와 연결되는 비반전 증폭기 및 상기 비반전 증폭기와 연결되며 상기 제7 트랜지스터에 출력단이 연결되는 연산 증폭기를 포함하는 주파수 체배기.
  9. 제 8 항에 있어서,
    상기 비반전 증폭기의 비반전 단자는 상기 디텍터의 출력단과 연결되고,
    상기 비반전 증폭기의 반전 단자에는 상기 참조 전압이 인가되며,
    상기 비반전 증폭기의 출력단은 상기 연산 증폭기의 반전 단자와 연결되는 주파수 체배기.
  10. 제 8 항에 있어서,
    상기 진동 제어 루프는,
    제11 트랜지스터, 상기 제11 트랜지스터의 게이트와 연결되며 상기 제8 트랜지스터 및 상기 제9 트랜지스터와 연결된 제12 트랜지스터 및 상기 연산 증폭기의 비반전 단자와 연결된 제13 트랜지스터를 포함하는 주파수 체배기.
  11. 제 1 항에 있어서,
    상기 고조파 생성기와 연결된 캐스코드 버퍼를 더 포함하며,
    상기 캐스코드 버퍼는,
    버퍼 코어부;
    상기 버퍼 코어부의 제1 출력단 및 제2 출력단과 연결된 제2 공진 탱크; 및
    상기 버퍼 코어부의 제1 출력단 및 상기 제2 출력단에 연결되어 상기 공진 탱크의 기생 저항에 대해 음의 병렬 저항이 추가되는 효과를 발생시키는 제2 피드백 회로를 포함하는 주파수 체배기.
  12. 제 11 항에 있어서,
    상기 버퍼 코어부는 캐스코드 구조로 연결된 제1 트랜지스터 및 제3 트랜지스터와 캐스코드 구조로 연결된 제2 트랜지스터 및 제4 트랜지스터를 포함하는 주파수 체배기.
  13. 제 12 항에 있어서,
    상기 제2 피드백 회로는,
    제5 트랜지스터 및
    상기 제5 트랜지스터와 연결되며 크로스 커플링된 제6 트랜지스터 및 제7 트랜지스터를 포함하는 주파수 체배기.
  14. 제 13 항에 있어서,
    상기 제2 피드백 회로는 상기 제1 출력단 및 상기 제2 출력단 사이의 출력 전압이 미리 정해진 참조 전압에 수렴하도록 하는 진동 제어 루프를 포함하는 주파수 체배기.
  15. 제 14 항에 있어서,
    상기 진동 제어 루프는
    상기 제1 출력단 및 상기 제2 출력단 사이의 전압을 측정하는 디텍터, 상기 디텍터와 연결되는 비반전 증폭기 및 상기 비반전 증폭기와 연결되며 상기 제5 트랜지스터에 출력단이 연결되는 연산 증폭기를 포함하는 주파수 체배기.
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