[go: up one dir, main page]

KR101820972B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR101820972B1
KR101820972B1 KR1020127009196A KR20127009196A KR101820972B1 KR 101820972 B1 KR101820972 B1 KR 101820972B1 KR 1020127009196 A KR1020127009196 A KR 1020127009196A KR 20127009196 A KR20127009196 A KR 20127009196A KR 101820972 B1 KR101820972 B1 KR 101820972B1
Authority
KR
South Korea
Prior art keywords
conductive layer
layer
oxide semiconductor
semiconductor device
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020127009196A
Other languages
English (en)
Other versions
KR20120093871A (ko
Inventor
？뻬이 야마자끼
šœ뻬이 야마자끼
게이 다까하시
요시아끼 이또
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20120093871A publication Critical patent/KR20120093871A/ko
Application granted granted Critical
Publication of KR101820972B1 publication Critical patent/KR101820972B1/ko
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6728—Vertical TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6733—Multi-gate TFTs
    • H10D30/6734—Multi-gate TFTs having gate electrodes arranged on both top and bottom sides of the channel, e.g. dual-gate TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H10D30/6756—Amorphous oxide semiconductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H10D62/405—Orientations of crystalline planes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/471—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having different architectures, e.g. having both top-gate and bottom-gate TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

목적은 높은 생산성의 반도체 재료 및 새로운 구조를 갖는 반도체 장치를 제공하는 데 있다. 반도체 장치는, 기판 위의 제1 도전층, 제1 도전층을 덮는 제1 절연층, 제1 절연층 위에 있고, 제1 도전층의 일부와 겹치고, 표면 부분에 결정 영역을 갖는 산화물 반도체층, 산화물 반도체층과 접하여 형성된 제2 도전층 및 제3 도전층, 산화물 반도체층, 제2 도전층 및 제3 도전층을 덮는 절연층, 및 절연층 위에 있고, 산화물 반도체층의 일부와 겹치는 제4 도전층을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명의 기술분야는 반도체 장치 및 그 제조 방법에 관한 것이다.
다양한 금속 산화물이 존재하고, 그러한 금속 산화물은 다양한 용도로 사용한다. 예를 들어, 산화인듐은 잘 알려진 재료이고, 액정 디스플레이 등에 필요한 투명 전극의 재료로서 사용한다.
몇몇 금속 산화물은 반도체 특성이 있다. 반도체 특성을 갖는 금속 산화물의 예는 산화텅스텐, 산화주석, 산화인듐, 산화아연 등을 포함한다. 이러한 금속 산화물을 사용하여 채널 형성 영역을 형성하는 박막 트랜지스터는 이미 알려져 있다(예를 들어, 특허문헌 1 내지 4, 비특허문헌 1 등 참조).
또한, 단성분 산화물뿐만 아니라 다성분 산화물도 금속 산화물로서 알려져 있다. 예를 들어, 동족 계열(homologous series)을 갖는 InGaO3(ZnO)m(m:자연수)은 In, Ga 및 Zn을 함유하는 다성분 산화물로서 알려져 있다(예를 들어, 비특허문헌 2 내지 4 등 참조).
또한, 이러한 In-Ga-Zn계 산화물을 포함하는 산화물 반도체는 박막 트랜지스터의 채널 형성 영역에 적용할 수 있다는 점이 확인되고 있다(예를 들어, 특허문헌 5, 비특허문헌 5 및 6 등 참조).
<특허문헌>
(특허문헌 1) 일본공개특허출원번호 S60-198861
(특허문헌 2) 일본공개특허출원번호 H8-264794
(특허문헌 3) PCT 국제출원의 일본공표번호 H11-505377
(특허문헌 4) 일본공개특허출원번호 2000-150900
(특허문헌 5) 일본공개특허출원번호 2004-103957
<비특허문헌>
(비특허문헌 1) M. W. Prins, K. 0. Grosse-Holz, G. Muller, J. F. M. Cillessen, J. B. Giesbers, R. P. Weening, and R. M. Wolf, "A ferroelectric transparent thin-film transistor", Appl. Phys. Lett., 17 June 1996, Vol. 68 pp. 3650-3652
(비특허문헌 2) M. Nakamura, N. Kimizuka, and T. Mohri, "The Phase Relations in the In2O3-Ga2ZnO4-ZnO System at 1350℃", J. Solid State Chem., 1991, Vol. 93, pp. 298-315
(비특허문헌 3) N. Kimizuka, M. Isobe, and M. Nakamura, "Syntheses and Single-Crystal Data of Homologous Compounds, In2O3(ZnO)m(m=3, 4, and 5), InGaO3(ZnO)3, and Ga2O3(ZnO)m(m=7, 8, 9, and 16) in the In2O3-ZnGa2O4-ZnO System", J. Solid State Chem., 1995, Vol. 116, pp. 170-178
(비특허문헌 4) M. Nakamura, N. Kimizuka, T. Mohri, and M. Isobe, "Syntheses and crystal structures of new homologous compounds, indium iron zinc oxides (InFeO3(ZnO)m)(M: natural number) and related compound", KOTAI BUTSURI(SOLID STATE PHYSICS), 1993, Vol. 28, No. 5, pp. 317-327
(비특허문헌 5) K. Nomura, H. Ohta, K. Ueda, T. Kamiya, M. Hirano, and H. Hosono, "Thin-film transistor fabricated in single-crystalline transparent oxide semiconductor", SCIENCE, 2003, Vol. 300, pp. 1269-1272
(비특허문헌 6) K. Nomura, H. Ohta, A. Takagi, T. Kamiya, M. Hirano, and H. Hosono, "Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors", NATURE, 2004, Vol. 432 pp. 488-492
그러나 실제 상황에서는 그러한 산화물 반도체를 사용하는 경우 반도체 장치의 충분한 특성을 얻지 못했다.
전술한 문제점을 고려하여, 본 발명의 한 실시형태의 목적은 새로운 반도체 재료 및 새로운 구조를 갖는 반도체 장치를 제공하는 데 있다. 대안으로, 본 발명의 한 실시형태의 목적은 새로운 반도체 재료 및 새로운 구조를 갖는 고전력 반도체 장치를 제공하는 데 있다.
본 발명의 한 실시형태는 새로운 구조를 갖는 반도체 장치이다. 표면 부분에 결정 영역을 갖는 산화물 반도체층을 반도체 장치에 사용한다. 반도체 장치는 2개의 도전층으로 전류를 제어한다.
본 발명의 한 실시형태는 새로운 구조를 갖는 반도체 장치이다. 반도체 장치에서 표면 부분에 결정 영역을 갖는 산화물 반도체층을 통해 파괴 전압(breakdown voltage)(예를 들어 드레인 파괴 전압)을 개선한다.
본 발명의 한 실시형태는 반도체 장치의 제조 방법이다.
예를 들어, 본 발명의 한 실시형태는 기판 위의 제1 도전층, 제1 도전층을 덮는 제1 절연층, 제1 절연층 위에 있고, 제1 도전층의 일부와 겹치고, 표면 부분에 결정 영역을 갖는 산화물 반도체층, 산화물 반도체층과 접하여 형성된 제2 도전층 및 제3 도전층, 산화물 반도체층, 제2 도전층 및 제3 도전층을 덮는 절연층, 및 절연층 위에 있고, 산화물 반도체층의 일부와 겹치는 제4 도전층을 포함하는 반도체 장치이다.
상술한 반도체 장치에서, 산화물 반도체층에서 결정 영역 외의 영역은 바람직하게는 비정질이다. 또한, 산화물 반도체층의 결정 영역은 바람직하게는 In2Ga2ZnO7의 결정을 함유한다. 또한, 산화물 반도체층은 바람직하게는 In-Ga-Zn-O계 산화물 반도체 재료를 함유한다.
상술한 반도체 장치에서, 제2 도전층, 제3 도전층, 및 제4 도전층은 각각 소스 전극 및 드레인 전극 중 하나, 소스 전극 및 드레인 전극 중 다른 하나, 및 게이트 전극으로서 기능한다. 또한, 제1 도전층은 바람직하게는 산화물 반도체층에서의 전계를 제어하는 기능을 갖는다. 또한, 제2 도전층 또는 제3 도전층은 바람직하게는 산화물 반도체층의 상면 또는 하면에서 산화물 반도체층에 전기적으로 접속되어 있다.
본 발명의 한 실시형태는 기판 위에 제1 도전층을 형성하는 단계; 제1 도전층을 덮는 제1 절연층을 형성하는 단계; 제1 절연층 위에 제1 도전층의 일부와 겹치는 산화물 반도체층을 형성하는 단계; 산화물 반도체층을 가열 처리함으로써 산화물 반도체층의 상면 부분에 결정 영역을 형성하는 단계; 산화물 반도체층과 접하는 제2 도전층 및 제3 도전층을 형성하는 단계; 산화물 반도체층, 제2 도전층 및 제3 도전층을 덮는 절연층을 형성하는 단계; 및 절연층 위에 산화물 반도체층의 일부와 겹치는 제4 도전층을 형성하는 단계를 포함하는 반도체 장치의 제조 방법이다.
상술한 방법에서, 결정 영역은 바람직하게는 산화물 반도체층의 온도가 500℃ 이상이 되도록 가열 처리함으로써 형성한다. 또한, 산화물 반도체층은 바람직하게는 In-Ga-Zn-O계 타깃을 사용하여 스퍼터링법으로 형성한다.
본 명세서 등에서, "위"란 용어는 반드시 물체가 또 다른 물체 바로 위에 있음을 의미하지는 않는다. 예를 들어, "물체가 기판 위에 있다"고 기재되어 있는 경우, 물체는 기판의 표면에 대하여 상부에 있다. 즉, "위"란 용어를 사용하는 경우, 몇몇의 경우 물체들 사이에 또 다른 물체가 제공된다.
본 발명의 한 실시형태에 따른 반도체 장치에서, 소위 게이트 전극으로서 기능하는 도전층 외의 도전층을 산화물 반도체층 아래에 형성하는 구조를 이용한다.
이러한 구조로 외부 전계를 차단할 수 있어 반도체 장치에 대한 외부 전계의 부정적인 영향을 줄일 수 있다. 그러므로 산화물 반도체층의 기판 측에 대한 전하의 축적에 기인한 기생 채널의 발생 및 임계 전압의 변동을 방지할 수 있다.
또한, 표면 부분에 결정 영역을 갖는 산화물 반도체층을 사용하여 반도체 장치의 동작 특성을 개선할 수 있다.
상술한 바와 같이, 본 발명의 한 실시형태에 따르면, 산화물 반도체층의 표면 부분의 결정 영역을 통해 반도체 장치의 동작 특성이 개선되고, 도전층의 작용을 통해 더욱 안정한 회로 동작이 실현된다. 또한, 산화물 반도체층의 생산성이 높으므로 우수한 특성을 갖는 반도체 장치를 저비용으로 제공할 수 있다.
또한, 본 발명의 한 실시형태에 따르면, 양호한 반도체 장치의 제조 방법을 제공한다.
도 1의 A 및 B는 반도체 장치의 구조를 설명하는 단면도 및 평면도이다.
도 2a 내지 2e는 반도체 장치의 제조 방법을 설명하는 단면도이다.
도 3의 A 및 B는 반도체 장치의 구조를 설명하는 단면도 및 평면도이다.
도 4a 내지 4e는 반도체 장치의 제조 방법을 설명하는 단면도이다.
도 5의 A 및 B는 반도체 장치의 구조를 설명하는 단면도 및 평면도이다.
도 6a 내지 6d는 반도체 장치의 제조 방법을 설명하는 단면도이다.
도 7의 A 내지 C는 반도체 장치의 제조 방법을 설명하는 단면도이다.
도 8의 A 및 B는 반도체 장치의 제조 방법을 설명하는 단면도이다.
도 9는 DC-DC 컨버터의 구조의 예를 나타낸다.
도 10의 A 내지 C는 DC-DC 컨버터에 포함된 회로의 출력 파형의 예를 나타낸다.
도 11은 인버터를 구비한 태양광 발전 시스템의 예를 나타낸다.
도 12a 내지 12f는 반도체 장치의 제조 방법을 설명하는 단면도이다.
도 13a 내지 13e는 반도체 장치의 제조 방법을 설명하는 단면도이다.
도 14a 내지 14f는 반도체 장치의 제조 방법을 설명하는 단면도이다.
도 15a 내지 15e는 반도체 장치의 제조 방법을 설명하는 단면도이다.
도 16의 A 내지 C는 반도체 장치의 제조 방법을 설명하는 단면도이다.
도 17의 A 및 B는 반도체 장치의 제조 방법을 설명하는 단면도이다.
도 18의 A 내지 C는 반도체 장치의 제조 방법을 설명하는 단면도이다.
도 19의 A 및 B는 반도체 장치의 제조 방법을 설명하는 단면도이다.
이하에서는, 도면을 참조하여 실시형태를 상세하게 설명한다. 본 발명은 이하의 실시형태의 기재 내용에 한정하지 않음을 알아야 한다. 본 기술분야의 통상의 기술자라면 본 명세서 등에서 개시하는 본 발명의 사상을 벗어나지 않으면서 형태 및 세부 사항을 다양하게 변경할 수 있음을 쉽게 인식할 것이다. 상이한 실시형태들의 구조들은 서로 적절하게 조합할 수 있다. 후술하는 본 발명의 구조에서, 동일한 부분 또는 유사한 기능을 갖는 부분은 동일한 참조부호로 표기하고, 그 상세한 설명은 반복하지 않는다.
(실시형태 1)
본 실시형태에서, 반도체 장치 및 그 제조 방법의 예는 도 1의 A 및 B와, 도 2a 내지 2e를 참조하여 설명한다. 이하의 설명에서 파워 MOS(MIS)FET를 반도체 장치로서 사용함을 알아야 한다.
<반도체 장치의 개요>
도 1의 A 및 B는 반도체 장치의 구조의 예를 나타낸다. 도 1의 A는 단면도에 대응하고, 도 1의 B는 평면도에 대응한다. 또한, 도 1의 A는 도 1의 B의 A-B 라인에 따른 단면에 대응한다. 평면도에서 몇몇 구성 요소는 간소화를 위하여 생략함을 알아야 한다.
도 1의 A 및 B에 도시한 반도체 장치는 기판(100), 소스 전극 및 드레인 전극 중 하나로서 기능하는 도전층(102), 산화물 반도체층(104), 산화물 반도체층(104)의 결정 영역(106), 소스 전극 및 드레인 전극 중 다른 하나로서 기능하는 도전층(108), 게이트 절연층으로서 기능하는 절연층(110), 도전층(108)에 전기적으로 접속된 도전층(112), 도전층(102)에 전기적으로 접속된 도전층(114), 게이트 전극으로서 기능하는 도전층(116) 등을 포함한다.
여기서, 산화물 반도체층(104)은 에너지 갭이 비교적 큰 산화물 반도체 재료를 반도체로서 함유한다. 에너지 갭이 큰 산화물 반도체 재료를 반도체 장치에 사용하는 경우, 반도체 장치의 파괴 전압(예를 들어, 드레인 파괴 전압)을 개선한다.
결정 영역(106)은 산화물 반도체층(104)의 표면 부분(상부 층)에 대응하고, 산화물 반도체층(104)의 일부가 결정화되어 있는 영역이다. 결정 영역(106)을 제공함으로써, 반도체 장치의 파괴 전압(예를 들어, 드레인 파괴 전압)을 더욱 개선할 수 있다. 산화물 반도체층(104)에서 결정 영역(106) 외의 영역들은 바람직하게는 비정질이지만, 그러한 영역들은 비정질 영역에 결정립(crystal grain)을 함유할 수 있거나 미정질일 수 있음을 알아야 한다.
평면도에서, 게이트 전극으로서 기능하는 도전층(116)은 소스 전극 및 드레인 전극 중 다른 하나로서 기능하는 도전층(108) 및 도전층(108)에 전기적으로 접속된 도전층(112) 주위에 제공하고, 소스 전극 및 드레인 전극 중 하나로서 기능하는 도전층(102) 및 도전층(102)에 전기적으로 접속된 도전층(114)은 도전층(116) 주위에 제공한다(도 1의 B 참조).
즉, 소스 전극 및 드레인 전극 중 하나로서 기능하는 도전층(102)은 소스 전극 및 드레인 전극 중 다른 하나로서 기능하는 도전층(108)과 겹치지 않는다. 여기서, "A가 B와 겹치지 않는다"고 기재되어 있는 경우, A 및 B는 평면도에서 A가 B와 동일한 영역을 차지하는 영역을 갖지 않는다. 본 명세서의 다른 부분에 대해서도 동일하게 말할 수 있다.
또한, 게이트 전극으로서 기능하는 도전층(116)은 도전층(102) 및 도전층(108)이 서로 겹치지 않는 영역을 갖는 영역에 제공한다. 즉, 도전층(116)의 적어도 일부는 도전층(102) 및 도전층(108)과 겹치지 않는다. 대조적으로, 도전층(116)의 다른 부분은 도전층(102) 및 도전층(108)과 겹칠 수 있다.
도 1의 A 및 B에서, 도전층(108) 및 도전층(112)은 중앙에 제공하고, 도전층(116), 도전층(102) 및 도전층(114)은 도전층(108) 및 도전층(112) 주위에 제공하지만, 반도체 장치의 레이아웃은 이에 한정하지 않음을 알아야 한다. 구성 요소들의 배열은 반도체 장치의 기능을 손상시키지 않는 경계 내에서 적절하게 변경할 수 있다.
도전층(108)에 전기적으로 접속되어 있는 도전층(112)은 도전층(108)을 외부 배선 등에 전기적으로 접속하기 위한 단자로서 기능하지만, 도전층(108)이 외부 배선 등에 직접 접속할 수 있다면 도전층(112)은 반드시 제공할 필요는 없다. 도전층(114)에 대해서도 동일하게 말할 수 있다. 도 1의 A 및 B에서, 도전층(112)에 전기적으로 접속되어 있는 외부 배선 등은 도시하지 않음을 알아야 한다.
본 실시형태의 반도체 장치의 구조의 세부 사항은 도 1의 A 및 B를 참조하여 후술한다.
<기판>
절연 기판, 반도체 기판, 금속 기판 등을 기판(100)으로서 사용한다. 또한, 표면을 절연 재료 등으로 덮은 기판을 사용할 수 있다. 기판(100)은 바람직하게는 산화물 반도체층의 가열을 충분히 견디는 높은 내열성을 가짐을 알아야 한다.
유리 기판, 석영 기판 등을 절연 기판으로서 사용할 수 있다. 또한, 유기 재료, 예컨대 폴리이미드, 폴리아미드, 폴리비닐 페놀, 벤조시클로부텐 수지, 아크릴 수지, 또는 에폭시 수지를 포함하는 절연 기판을 사용할 수 있다. 유기 재료를 포함하는 절연 기판을 사용하는 경우, 공정의 가장 높은 온도를 견딜 수 있는 절연 기판을 선택하는 것이 필요하다.
반도체 기판의 전형적인 예는 실리콘 기판(실리콘 웨이퍼)이다. 복수의 등급의 실리콘 기판이 존재하지만, 특정 수준의 편평도를 갖는다면 저렴한 실리콘 기판을 사용할 수 있다. 예를 들어, 약 6N(99.9999%) 내지 7N(99.99999%)의 순도를 갖는 실리콘 기판을 사용할 수 있다.
금속 기판의 전형적인 예는 알루미늄 기판 및 구리 기판이다. 이러한 금속 기판을 사용하는 경우, 절연 특성을 확보하기 위하여 표면 위에 절연층을 형성할 수 있다. 금속 기판은 높은 열 전도도를 가지므로, 금속 기판은 바람직하게는 높은 발열량을 갖는 파워 MOSFET와 같은 고전력 반도체 장치의 기판으로서 사용한다.
<산화물 반도체층>
산화물 반도체층(104)의 반도체 재료의 예로서, InMO3(ZnO)m(m＞0)으로 표현된 반도체 재료가 있다. 여기서, M은 갈륨(Ga), 철(Fe), 니켈(Ni), 망간(Mn), 코발트(Co) 등으로부터 선택된 하나 이상의 금속 원소를 나타낸다. 예를 들어, M으로서 Ga를 선택하는 경우는 Ga만을 사용하는 경우뿐만 아니라 Ga 및 Ga 외의 상술한 금속 원소, 예컨대 Ni 또는 Fe를 사용하는 경우도 포함한다. 또한, 산화물 반도체에서, 몇몇 경우에는 M으로서 함유된 금속 원소 외에 전이 금속 원소, 예컨대 Fe 또는 Ni 혹은 전이 금속의 산화물을 불순물 원소로서 함유한다. 본 명세서 등에서, 산화물 반도체 중에서 적어도 갈륨을 M으로서 함유하는 산화물 반도체를 In-Ga-Zn-O계 산화물 반도체로서 칭한다.
In-Ga-Zn-O계 산화물 반도체 재료는 전계가 없는 경우 충분히 높은 저항을 갖고, 충분히 낮은 오프-상태 전류를 가질 수 있고, 큰 에너지 갭(와이드 갭)을 갖고, 따라서 바람직하게는 파워 MOSFET와 같은 고전력 반도체 장치에 사용한다.
산화물 반도체층(104)의 반도체 재료의 다른 예로서, 예를 들어 In-Sn-Zn-O계 산화물 반도체 재료, In-Al-Zn-O계 산화물 반도체 재료, Sn-Ga-Zn-O계 산화물 반도체 재료, Al-Ga-Zn-O계 산화물 반도체 재료, Sn-Al-Zn-O계 산화물 반도체 재료, In-Zn-O계 산화물 반도체 재료, Sn-Zn-O계 산화물 반도체 재료, Al-Zn-O계 산화물 반도체 재료, In-O계 산화물 반도체 재료, Sn-O계 산화물 반도체 재료, Zn-O계 산화물 반도체 재료 등이 있음을 알아야 한다.
(결정 영역(106)을 제외한) 산화물 반도체층(104)은 바람직하게는 비정질 구조를 갖지만, 산화물 반도체층(104)은 결정립을 함유하는 비정질 구조, 미정질 구조 등을 가질 수 있다. 또한, 산화물 반도체층(104)의 두께는 특성, 예컨대 원하는 파괴 전압에 따라 적절히 설정할 수 있다. 구체적으로, 산화물 반도체층(104)의 두께는 대략 100㎚ 내지 10㎛일 수 있다.
결정 영역(106)은 바람직하게는 20㎚ 이하의 크기를 각각 갖는 미결정(간단히 결정립으로 칭할 수 있음)들이 배열되어 있는 구조를 갖는다. 예를 들어, In-Ga-Zn-O계 산화물 반도체 재료를 사용하여 산화물 반도체층(104)을 형성하는 경우, 결정 영역(106)은 In2Ga2ZnO7의 미결정이 사전설정된 방향으로 배열되어 있는 영역이다. 특히, In2Ga2ZnO7의 c축이 기판의 평면(또는 산화물 반도체층의 표면)에 수직이 되는 방식으로 미결정이 배열되어 있는 경우, 반도체 장치의 파괴 전압을 크게 개선할 수 있어 바람직하다. 이는 In2Ga2ZnO7의 유전율 이방성에 기인한다. b축 방향(또는 a축 방향)에서의 파괴 전압은 c축 방향에서의 파괴 전압에 비해 개선될 수 있다. 미결정의 크기는 예일 뿐이고, 본 발명은 상술한 범위에 한정하는 것으로서 해석하지 않음을 알아야 한다.
반도체 장치에서, 결정 영역(106)은 필수적인 구성 요소가 아님을 알아야 한다. 산화물 반도체 재료를 사용하여 충분히 높은 파괴 전압을 확보할 수 있는 경우, 결정 영역(106)을 반드시 제공할 필요는 없다.
<절연층>
게이트 절연층으로서 기능하는 절연층(110)의 절연 재료는 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 탄탈 등으로부터 선택할 수 있다. 대안으로, 이러한 재료의 복합 재료를 사용할 수 있다. 절연층(110)은 임의의 상술한 절연 재료를 사용하여 형성한 층을 포함하는 단층 구조 또는 층형 구조를 가질 수 있다. 일반적으로, MOSFET는 금속, 산화물, 및 반도체를 함유하는 전계 효과 트랜지스터를 의미하지만, 본 발명의 반도체 장치에 사용한 절연층은 산화물에 한정하지 않음을 알아야 한다.
본 명세서 등에서, 산화 질화물은 질소(원자)보다 산소(원자)를 더욱 함유하는 물질을 의미한다. 예를 들어, 산화 질화 실리콘은 산소, 질소, 실리콘, 및 수소를 각각 50 내지 70 원자%, 0.5 내지 15 원자%, 25 내지 35 원자%, 및 0.1 내지 10 원자%의 농도 범위로 함유하는 물질이다. 또한, 질화 산화물은 산소(원자)보다 질소(원자)를 더욱 함유하는 물질을 의미한다. 예를 들어, 질화 산화 실리콘은 산소, 질소, 실리콘, 및 수소를 각각 5 내지 30 원자%, 20 내지 55 원자%, 25 내지 35 원자%, 및 10 내지 25 원자%의 농도 범위로 함유한다. 상술한 농도는 러더포드(Rutherford) 후방 산란 분광분석법(RBS) 또는 수소 전방 산란 분광분석법(HFS)을 이용하여 측정을 수행한 경우의 농도임을 알아야 한다. 또한, 구성 원소의 총 백분율은 100 원자%를 초과하지 않는다.
<도전층>
예를 들어, 도전층(102)은 드레인 전극으로서 기능하고, 도전층(108)은 소스 전극으로서 기능하고, 도전층(116)은 게이트 전극으로서 기능한다. 도전층(112) 및 도전층(114)은 외부 배선 등에 전기적 접속을 실현하기 위한 단자로서 기능하지만, 도전층(112) 및 도전층(114)은 필수적인 구성 요소는 아니다.
각 도전층의 도전 재료는 금속 재료, 예컨대 알루미늄, 구리, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 또는 스칸듐; 이러한 금속 재료 중 임의의 금속 재료를 주성분으로서 함유하는 합금 재료; 이러한 금속 재료 중 임의의 금속 재료를 함유하는 질화물 등으로부터 선택할 수 있다. 또한, 투광성 산화물 반도체 재료, 예컨대 산화인듐, 산화인듐과 산화주석의 합금, 산화인듐과 산화아연의 합금, 산화아연, 산화 아연 알루미늄, 산화 질화 아연 알루미늄, 또는 산화 아연 갈륨을 사용할 수 있다. 도전층은 임의의 상술한 도전 재료를 사용하여 형성한 층을 포함하는 단층 구조 또는 층형 구조를 가질 수 있다.
소스 전극으로서 기능하는 도전층(108)은 산화물 반도체층(104) 위에 형성하고, 산화물 반도체층(104)의 상면과 접한다. 드레인 전극으로서 기능하는 도전층(102)은 산화물 반도체층(104) 아래에 형성하고, 산화물 반도체층(104)의 하면과 접한다. 또한, 게이트 전극으로서 기능하는 도전층(116)은 절연층(110) 위에 제공하고, 산화물 반도체층(104)에 전계를 발생시킨다.
소스와 드레인 간의 구별은 편의상 이루어질 뿐이고, 반도체 장치에 포함된 각 구성 요소의 기능이 상술한 명칭에 한정되는 것으로서 해석해서는 안 됨을 알아야 한다. 이는, 소스와 드레인의 기능이 반도체 장치의 동작에 따라 전환될 수 있기 때문이다.
본 실시형태의 반도체 장치의 동작은 간략하게 후술한다.
<반도체 장치의 동작>
전자를 캐리어로서 갖는 n형 반도체 장치의 경우, 정상 동작 시 부 바이어스(negative bias)는 소스 전극으로서 기능하는 도전층(108)에 인가하고, 정 바이어스(positive bias)는 드레인 전극으로서 기능하는 도전층(102)에 인가한다.
충분한 두께를 갖는 산화물 반도체층(104)은 소스 전극으로서 기능하는 도전층(108)과 드레인 전극으로서 기능하는 도전층(102) 사이에 제공한다. 또한, 산화물 반도체층(104)은 전계가 없는 경우 와이드 갭(wide gap) 및 충분히 높은 저항을 갖는 산화물 반도체 재료를 사용하여 형성한다. 그러므로 부 바이어스를 도전층(108)에 인가하고 정 바이어스를 도전층(102)에 인가하는 상황에서, 게이트 전극으로서 기능하는 도전층(116)에 바이어스를 인가하지 않거나 도전층(116)에 부 바이어스를 인가하는 경우 매우 적은 양의 전류가 흐른다.
게이트 전극으로서 기능하는 도전층(116)에 정 바이어스를 인가하는 경우, 산화물 반도체층(104)과, 도전층(116)과 겹치는 영역의 절연층(110) 사이의 계면 주위에 음 전하(전자)가 유도되어 채널이 형성된다. 그러므로 소스 전극으로서 기능하는 도전층(108)과 드레인 전극으로서 기능하는 도전층(102) 사이에 전류가 흐른다.
본 발명의 한 실시형태에서 반도체 재료로서 산화물 반도체를 사용하므로, 반도체 장치의 파괴 전압(예를 들어 드레인 파괴 전압)을 개선할 수 있다. 이는, 산화물 반도체의 에너지 갭이 일반적인 반도체 재료의 에너지 갭보다 크기 때문이다.
또한, 미결정이 사전설정된 방향으로 배열되어 있는 결정 영역(106)을 제공함으로써, 반도체 장치의 파괴 전압을 더욱 개선할 수 있다. 예를 들어, In-Ga-Zn-O계 산화물 반도체 재료를 사용하여 산화물 반도체층(104)을 형성하는 경우, In2Ga2ZnO7의 c축이 기판의 평면(또는 산화물 반도체층의 표면)에 수직이 되도록 미결정이 배열되어 있다. 반도체 장치에서 전류가 흐르는 방향이 In2Ga2ZnO7의 b축 방향(또는 a축 방향)이고, 따라서 반도체 장치의 파괴 전압을 개선할 수 있다. In2Ga2ZnO7의 결정은 a축 및 b축에 평행한 층들의 층형 구조를 갖도록 형성함을 알아야 한다. 즉, In2Ga2ZnO7의 c축은 In2Ga2ZnO7의 결정에 포함된 층에 수직인 방향을 의미한다.
<반도체 장치의 제조 공정>
도 1의 A 및 B에 도시한 반도체 장치의 제조 공정은 도 2a 내지 2e를 참조하여 설명한다.
우선, 기판(100) 위에 도전층(102)을 형성한다(도 2a 참조). 기판(100)의 세부 사항은 <기판> 섹션을 참조할 수 있다.
도전층(102)은, <도전층> 섹션에서 예시한 도전 재료를 함유하는 도전층을 스퍼터링법 또는 진공 증착법과 같은 방법으로 기판(100) 위에 성막하고, 이어서 포토리소그래피로 형성한 레지스트 마스크를 사용한 에칭으로 불필요한 부분을 제거하는 방식으로 형성한다. 에칭은 습식 에칭 또는 건식 에칭일 수 있다. 도전층(102) 위에 형성한 각 구성 요소와의 피복성(coverage)을 개선하기 위하여, 에칭은 바람직하게는 도전층(102)의 측면과 도전층(102)의 바닥면 사이의 각도가 예각이 되도록 수행함을 알아야 한다.
도전층(102)이 저 저항 도전 재료, 예컨대 알루미늄 또는 구리를 사용하여 형성한 층과 고 융점 도전 재료, 예컨대 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 또는 스칸듐을 사용하여 형성한 층의 층형 구조를 갖는 경우, 높은 도전성 및 높은 내열성을 실현할 수 있어 바람직하다. 예를 들어, 알루미늄과 몰리브덴의 2층 구조, 구리와 몰리브덴의 2층 구조, 구리와 질화 티타늄의 2층 구조, 구리와 질화 탄탈의 2층 구조 등을 이용할 수 있다. 또한, 질화 티타늄과 몰리브덴의 2층 구조를 이용할 수 있다. 또한, 알루미늄, 알루미늄과 실리콘의 합금, 알루미늄과 티타늄의 합금, 알루미늄과 네오디뮴의 합금 등이 텅스텐, 질화 텅스텐, 질화 티타늄, 티타늄 등의 층들 사이에 개재되어 있는 3층 구조를 이용할 수 있다.
다음으로, 도전층(102)을 덮기 위하여 결정 영역(106)을 포함하는 산화물 반도체층(104)을 형성한다(도 2b 참조). 결정 영역(106)이 없는 산화물 반도체층(104)을 형성할 수 있음을 알아야 한다.
산화물 반도체층(104)은 <산화물 반도체층> 섹션의 임의의 산화물 반도체 재료를 사용하여 형성한다. 산화물 반도체층(104)은 예를 들어 아르곤을 포함하는 희가스 분위기, 산소 분위기, 또는 희가스와 산소를 혼합한 혼합 분위기에서 스퍼터링법 등으로 성막할 수 있다. 스퍼터링법에서, SiO2를 2 내지 10 중량% 함유하는 타깃을 사용함으로써 산화물 반도체층(104)에 SiOx(x＞0)를 함유시켜 산화물 반도체층(104)의 결정화를 억제할 수 있다. 이러한 방법은 비정질 구조를 갖는 산화물 반도체층(104)을 얻는 데 효과적이다.
예를 들어, In, Ga, 및 Zn을 포함하는 산화물 반도체 성막 타깃(예를 들어 In:Ga:Zn=1:1:0.5[원자%], In:Ga:Zn=1:1:1[원자%], 또는 In:Ga:Zn=1:1:2[원자%]의 조성비를 갖는 타깃)을 사용하고; 기판과 타깃 사이의 거리는 100㎜이고; 압력은 0.6㎩이고; DC 전력은 0.5㎾이고; 분위기는 산소(산소 유량 비율은 100%임) 분위기이다. 따라서, 산화물 반도체층(104)으로서 In-Ga-Zn-O계 비정질 산화물 반도체층을 얻을 수 있다. 전원으로서 펄스 DC 전원을 사용하는 경우, 성막 시 분말형 물질(입자 또는 가루라고도 칭함)을 줄일 수 있고, 두께 분포를 균일하게 할 수 있어 바람직함을 알아야 한다.
<산화물 반도체층> 섹션에서 기술한 바와 같이, 산화물 반도체층(104)의 두께는 원하는 파괴 전압과 같은 특성에 따라 적절히 설정할 수 있다. 예를 들어, 산화물 반도체층(104)의 두께는 대략 100㎚ 내지 10㎛일 수 있다.
결정 영역(106)은 산화물 반도체층(104)을 형성한 후 수행한 가열 처리를 통해 형성한다. 가열 처리를 통해 산화물 반도체층(104)에 함유된 H2, H, OH 등을 제거하므로 가열 처리는 탈수화 처리 또는 탈수소화 처리로 칭할 수 있음을 알아야 한다.
가열 처리로서, 고온 불활성 가스(예를 들어 질소 또는 희가스)를 사용하는 RTA(급속 열 어닐링) 처리를 이용할 수 있다. 여기서, 가열 처리의 온도는 바람직하게는 500℃ 이상이다. 가열 처리 온도의 상한은 특정 온도에 특별히 한정하지 않지만, 기판(100)의 내열성 내의 상한으로 설정할 필요가 있다. 또한, 가열 처리를 위한 시간은 바람직하게는 1분 내지 10분이다. 예를 들어, RTA 처리는 바람직하게는 650℃에서 약 3분 내지 6분 동안 수행한다. RTA 처리로 가열 처리를 단시간 수행할 수 있고, 따라서 기판(100)에 대한 열의 부정적인 영향을 줄일 수 있다. 즉, 가열 처리를 장시간 수행하는 경우에 비해 가열 처리 온도의 상한을 높일 수 있다. 가열 처리의 타이밍은 상술한 타이밍에 한정하지 않고, 다른 공정의 전 또는 후에 가열 처리를 수행할 수 있음을 알아야 한다. 또한, 가열 처리의 횟수는 1회에 한정하지 않고, 가열 처리는 복수 회 수행할 수 있다.
가열 처리에서, 수소(물을 포함함) 등은 처리 분위기에 함유되지 않는 것이 바람직하다. 예를 들어, 가열 처리 장치에 도입된 불활성 가스의 순도는 6N(99.9999%, 즉 불순물 농도가 1ppm 이하임) 이상, 바람직하게는 7N(99.99999%, 즉 불순물 농도가 0.1ppm 이하임) 이상이다.
가열 처리를 통해 산화물 반도체층(104)의 표면 부분을 결정화하여, 미결정이 배열되어 있는 결정 영역(106)을 형성한다. 산화물 반도체층(104)의 다른 영역들은 비정질 구조, 비정질 구조와 미정질 구조가 서로 혼합되어 있는 구조, 또는 미정질 구조를 갖는다. 결정 영역(106)은 산화물 반도체층(104)의 일부이고, 산화물 반도체층(104)은 결정 영역(106)을 포함함을 알아야 한다. 여기서, 결정 영역(106)의 두께는 바람직하게는 20㎚ 이하이다. 이는, 결정 영역이 두꺼운 경우 반도체 장치의 특성이 결정 영역(106)에만 좌우되기 때문이다.
가열 처리 후 산화물 반도체층(104)에 수소(물을 포함함)가 침입하는 것을 방지하는 것이 중요함을 알아야 한다. 수소(물을 포함함)의 침입을 방지하기 위하여, 적어도 가열 처리 및 나중의 냉각 공정에서 기판을 대기에 노출하지 않는 것이 필요하다. 이는, 예를 들어 가열 처리 및 나중의 냉각 공정을 동일한 분위기에서 수행하는 경우 실현된다. 물론, 냉각 공정의 분위기는 가열 처리 분위기와 상이할 수 있다. 이 경우, 냉각 공정의 분위기는 예를 들어 산소 가스, N2O 가스, 또는 초건조 에어(-40℃ 이하, 바람직하게는 -60℃ 이하의 노점을 가짐)의 분위기일 수 있다.
다음으로, 도전층(102)과 겹치지 않는 산화물 반도체층(104) 위의 영역에 도전층(108)을 형성한다(도 2c 참조).
도전층(108)은 도전층(102)과 유사한 방식으로 형성할 수 있다. 즉, 도전층(108)은, 스퍼터링법 또는 진공 증착법과 같은 방법으로 도전층을 성막하고, 이어서 레지스트 마스크를 사용한 에칭으로 불필요한 부분을 제거하는 방식으로 형성한다. 에칭은 습식 에칭 또는 건식 에칭일 수 있다. 산화물 반도체층(104)의 표면 부분에 결정 영역(106)을 형성하는 경우, 결정 영역(106)은 에칭으로 제거하지 않는 것이 필요하다.
예를 들어, 티타늄과 같은 도전 재료를 도전층(108)에 사용하는 경우, 과산화수소수 또는 가열 염산을 에천트로서 사용하는 습식 에칭을 이용하는 것이 바람직하다. 도전층(108)의 도전 재료와 산화물 반도체 재료 간의 에칭 선택비가 충분히 높은 조건하에서 에칭을 이러한 방식으로 수행하는 경우, 표면 부분의 결정 영역(106)은 남을 수 있다.
다음으로, 산화물 반도체층(104) 및 도전층(108)을 덮기 위하여 절연층(110)을 형성한다(도 2d 참조).
절연층(110)은 <절연층> 섹션에서 기술한 절연 재료를 사용하여 형성할 수 있다. 성막 방법으로서, CVD법(플라즈마-강화 CVD법을 포함함), 스퍼터링법 등을 이용할 수 있다. 절연층(110)의 두께는 반도체 장치의 특성에 따라 적절히 설정할 수 있지만, 절연층(110)의 두께는 바람직하게는 10㎚ 내지 1㎛임을 알아야 한다.
이어서, 절연층(110) 등을 선택적으로 제거함으로써 도전층(102) 및 도전층(108)에 도달하는 개구를 형성하고, 이어서 도전층(108)에 전기적으로 접속하는 도전층(112), 도전층(102)에 전기적으로 접속하는 도전층(114), 및 도전층(116)을 형성한다(도 2e 참조).
절연층(110) 등의 제거는 레지스트 마스크를 사용한 에칭으로 수행할 수 있다. 에칭은 습식 에칭 또는 건식 에칭일 수 있다.
도전층(112, 114 및 116)은 다른 도전층들과 유사한 방식으로 형성할 수 있다. 즉, 도전층(112, 114 및 116) 각각은, 스퍼터링법 또는 진공 증착법과 같은 방법으로 도전층을 성막하고, 이어서 레지스트 마스크를 사용한 에칭으로 불필요한 부분을 제거하는 방식으로 형성한다. 에칭은 습식 에칭 또는 건식 에칭일 수 있다.
상술한 바와 같이, 파워 MOSFET로 불리는 반도체 장치를 제조할 수 있다. 본 실시형태에서 기술한 바와 같이, 산화물 반도체 재료를 반도체층에 사용하는 경우, 반도체 장치의 파괴 전압을 개선한다. 특히, 결정 영역을 갖는 산화물 반도체층을 사용하는 경우, 반도체 장치의 파괴 전압을 더욱 개선할 수 있다. 또한, 산화물 반도체층은 스퍼터링법과 같은 생산적인 방법을 이용하여 성막하므로, 반도체 장치의 생산성을 높일 수 있고, 제조 비용을 줄일 수 있다.
본 실시형태에서 기술한 구조, 방법 등은 임의의 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서, 반도체 장치 및 그 제조 방법의 다른 예는 도 3의 A 및 B와, 도 4a 내지 4e를 참조하여 설명한다. 본 실시형태에서 기술하는 반도체 장치 및 전술한 실시형태의 반도체 장치는 많은 공통점이 있음을 알아야 한다. 그러므로 공통 부분의 설명은 생략하고, 상이한 점을 주로 설명한다.
<반도체 장치의 개요>
도 3의 A 및 B는 반도체 장치의 구조의 다른 예를 나타낸다. 도 3의 A는 단면도에 대응하고, 도 3의 B는 평면도에 대응한다. 또한, 도 3의 A는 도 3의 B의 A-B 라인에 따른 단면에 대응한다.
도 3의 A 및 B에 도시한 반도체 장치의 구성 요소는 도 1의 A 및 B에 도시한 반도체 장치의 구성 요소와 유사하다. 즉, 도 3의 A 및 B에 도시한 반도체 장치는 기판(100), 소스 전극 및 드레인 전극 중 하나로서 기능하는 도전층(102), 산화물 반도체층(104), 산화물 반도체층(104)의 결정 영역(106), 소스 전극 및 드레인 전극 중 다른 하나로서 기능하는 도전층(108), 게이트 절연층으로서 기능하는 절연층(110), 도전층(108)에 전기적으로 접속된 도전층(112), 도전층(102)에 전기적으로 접속된 도전층(114), 게이트 전극으로서 기능하는 도전층(116) 등을 포함한다.
도 3의 A 및 B에 도시한 반도체 장치는 산화물 반도체층(104)이 패터닝되어 있다는 점에서 도 1의 A 및 B에 도시한 반도체 장치와 상이하다. 도 3의 A 및 B의 구조를 이용하는 경우에도 도 3의 A 및 B에 도시한 반도체 장치는 도 1의 A 및 B에 도시한 반도체 장치와 유사한 방식으로 동작하고, 도 1의 A 및 B에 도시한 반도체 장치와 유사한 유리한 효과를 얻을 수 있다.
<반도체 장치의 제조 공정>
반도체 장치의 제조 공정은 기본적으로는 도 2a 내지 2e와 유사하다. 반도체 장치의 제조 공정은 도 4a 내지 4e를 참조하여 간략하게 후술한다.
우선, 기판(100) 위에 도전층(102)을 형성한다(도 4a 참조). 세부 사항은 전술한 실시형태를 참조할 수 있다.
다음으로, 도전층(102)을 덮기 위하여 결정 영역(106)을 포함하는 산화물 반도체층(104)을 형성한다(도 4b 참조). 산화물 반도체층(104)의 형성 방법은 전술한 실시형태의 형성 방법과 유사하지만, 본 실시형태의 산화물 반도체층(104)은 도전층(102)의 일부를 덮기 위하여 형성되어 있다는 점에서 전술한 실시형태의 산화물 반도체층(104)과 상이하다.
본 실시형태의 산화물 반도체층(104)은, 예를 들어 전술한 실시형태에서 예시한 방법으로 산화물 반도체층(결정 영역을 포함함)을 성막하고, 이어서 산화물 반도체층을 패터닝하는 방식으로 얻을 수 있다. 패터닝은 레지스트 마스크를 사용한 에칭으로 수행할 수 있다. 에칭은 습식 에칭 또는 건식 에칭일 수 있지만, 결정 영역이 남도록 에칭을 수행하는 것이 바람직하다.
다음으로, 도전층(102)과 겹치지 않는 산화물 반도체층(104) 위의 영역에 도전층(108)을 형성한다(도 4c 참조). 세부 사항은 전술한 실시형태를 참조할 수 있다.
다음으로, 산화물 반도체층(104) 및 도전층(108)을 덮기 위하여 절연층(110)을 형성한다(도 4d 참조). 절연층(110)의 세부 사항은 전술한 실시형태를 참조할 수 있다.
이어서, 절연층(110) 등을 선택적으로 제거함으로써 도전층(102) 및 도전층(108)에 도달하는 개구를 형성하고, 이어서 도전층(108)에 전기적으로 접속하는 도전층(112), 도전층(102)에 전기적으로 접속하는 도전층(114), 및 도전층(116)을 형성한다(도 4e 참조). 세부 사항은 전술한 실시형태를 참조할 수 있다.
상술한 바와 같이, 파워 MOSFET로 불리는 반도체 장치를 제조할 수 있다. 본 실시형태에서 기술한 구조, 방법 등은 임의의 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서, 반도체 장치 및 그 제조 방법의 다른 예는 도 5의 A 및 B와, 도 6a 내지 6d를 참조하여 설명한다. 본 실시형태에서 기술하는 반도체 장치 및 전술한 실시형태의 반도체 장치는 많은 공통점이 있음을 알아야 한다. 그러므로 공통 부분의 설명은 생략하고, 상이한 점을 주로 설명한다.
<반도체 장치의 개요>
도 5의 A 및 B는 반도체 장치의 구조의 다른 예를 나타낸다. 도 5의 A는 단면도에 대응하고, 도 5의 B는 평면도에 대응한다. 또한, 도 5의 A는 도 5의 B의 A-B 라인에 따른 단면에 대응한다.
도 5의 A 및 B에 도시한 반도체 장치는 전술한 실시형태에서 기술한 반도체 장치의 도전층(102)을 도전층(109)으로 대체한 반도체 장치에 대응한다. 즉, 도 5의 A 및 B에 도시한 반도체 장치는 기판(100), 소스 전극 및 드레인 전극 중 하나로서 기능하는 도전층(109), 산화물 반도체층(104), 산화물 반도체층(104)의 결정 영역(106), 소스 전극 및 드레인 전극 중 다른 하나로서 기능하는 도전층(108), 게이트 절연층으로서 기능하는 절연층(110), 도전층(108)에 전기적으로 접속된 도전층(112), 도전층(109)에 전기적으로 접속된 도전층(114), 게이트 전극으로서 기능하는 도전층(116) 등을 포함한다.
도전층(109)은 도전층(108)과 동일한 층을 사용하여 형성한다. 도전층(102)을 도전층(109)으로 대체함으로써, 모든 도전층을 산화물 반도체층(104) 위에 제공한다. 따라서, 산화물 반도체층(104)의 표면 편평도가 개선된다.
상술한 구조를 이용하는 경우, 전술한 실시형태에서 기술한 반도체 장치와는 다르게, 캐리어는 산화물 반도체층(104)의 표면 부분(즉, 결정 영역(106))에만 흐른다. 그러므로 결정 영역(106)의 유리한 효과가 더욱 현저하다.
<반도체 장치의 제조 공정>
반도체 장치의 제조 공정은, 도전층(102)을 형성하지 않고, 도전층(109)을 도전층(108)과 동시에 형성한다는 점을 제외하고는 도 2a 내지 2e 및 도 4a 내지 4e와 유사하다. 반도체 장치의 제조 공정은 도 6a 내지 6d를 참조하여 간략하게 후술한다.
우선, 기판(100) 위에 산화물 반도체층(104)을 형성한다(도 6a 참조). 산화물 반도체층(104)의 형성 등의 세부 사항은 전술한 실시형태를 참조할 수 있다.
다음으로, 산화물 반도체층(104) 위에 도전층(108) 및 도전층(109)을 형성한다(도 6b 참조). 도전층(109)은 도전층(108)과 유사한 방식으로 형성할 수 있다. 도전층(108) 및 도전층(109)은 서로 분리되어 있음을 알아야 한다. 도전층(108)의 형성 등의 세부 사항은 전술한 실시형태를 참조할 수 있다.
다음으로, 산화물 반도체층(104), 도전층(108), 및 도전층(109)을 덮기 위하여 절연층(110)을 형성한다(도 6c 참조). 절연층(110)의 세부 사항은 전술한 실시형태를 참조할 수 있다.
이어서, 절연층(110) 등을 선택적으로 제거함으로써 도전층(108) 및 도전층(109)에 도달하는 개구를 형성하고, 이어서 도전층(108)에 전기적으로 접속하는 도전층(112), 도전층(109)에 전기적으로 접속하는 도전층(114), 및 도전층(116)을 형성한다(도 6d 참조). 세부 사항은 전술한 실시형태를 참조할 수 있다.
상술한 바와 같이, 파워 MOSFET로 불리는 반도체 장치를 제조할 수 있다. 본 실시형태에서 기술한 구조, 방법 등은 임의의 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 4)
본 실시형태에서, 소위 파워 MOSFET 및 박막 트랜지스터를 동일한 기판 위에 유사한 공정으로 제조하는 방법의 예는 도 7의 A 내지 C 및 도 8의 A 및 B를 참조하여 설명한다. 도 1의 A 및 B에 예시한 반도체 장치를 파워 MOSFET로서 형성하는 예를 후술함을 알아야 한다.
본 실시형태에서 예시한 반도체 장치의 제조 공정은 도 2a 내지 2e의 공정에 박막 트랜지스터의 제조 공정을 부가함으로써 얻은 공정에 대응한다. 즉, 기본적인 제조 공정은 도 2a 내지 2e에 예시한 공정과 유사하다. 파워 MOSFET 및 박막 트랜지스터는 일반적으로 요구되는 특성이 상이함을 알아야 한다. 파워 MOSFET 및 박막 트랜지스터의 크기 등은 바람직하게는 요구되는 특성에 따라 적절하게 설정한다. 파워 MOSFET 및 박막 트랜지스터는 도 7의 A 내지 C 및 도 8의 A 및 B에 대략 동일한 스케일로 나타내지만, 이러한 스케일은 이해를 용이하게 하기 위한 것이고, 실제 크기의 관계를 규정하지는 않는다.
우선, 기판(100) 위에 도전층(102)을 형성한다(도 7의 A 참조). 세부 사항은 전술한 실시형태를 참조할 수 있다.
다음으로, 도전층(102)을 덮기 위하여 결정 영역(106)을 포함하는 산화물 반도체층(104)을 형성하고, 박막 트랜지스터의 구성 요소인 결정 영역(206)을 포함하는 산화물 반도체층(204)을 형성한다(도 7의 B 참조). 산화물 반도체층(104 및 204) 각각은, 예를 들어 전술한 실시형태에서 예시한 방법으로 산화물 반도체층(결정 영역을 포함함)을 성막하고, 이어서 산화물 반도체층을 패터닝하는 방식으로 얻을 수 있다. 패터닝은 레지스트 마스크를 사용한 에칭으로 수행할 수 있다. 에칭은 습식 에칭 또는 건식 에칭일 수 있지만, 산화물 반도체층의 결정 영역이 남도록 에칭을 수행하는 것이 바람직하다.
이어서, 도전층(102)과 겹치지 않는 산화물 반도체층(104) 위의 영역에 도전층(108)을 형성하고, 산화물 반도체층(204) 위에 도전층(208 및 209)을 형성한다(도 7의 C 참조). 여기서, 도전층(208)은 박막 트랜지스터의 소스 전극 및 드레인 전극 중 하나로서 기능하고, 도전층(209)은 박막 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나로서 기능한다. 도전층(208 및 209)의 제조 공정은 도전층(108)의 제조 공정과 유사하다. 도전층(108)의 제조 공정의 세부 사항은 전술한 실시형태를 참조할 수 있다.
다음으로, 산화물 반도체층(104), 도전층(108), 산화물 반도체층(204), 도전층(208), 및 도전층(209)을 덮기 위하여 절연층(110)을 형성한다(도 8의 A 참조). 절연층(110)은 박막 트랜지스터의 게이트 절연층으로서 또한 기능한다. 절연층(110)의 제조 공정의 세부 사항은 전술한 실시형태를 참조할 수 있다.
이어서, 절연층(110) 등을 선택적으로 제거함으로써 도전층(102), 도전층(108), 도전층(208), 및 도전층(209)에 도달하는 개구를 형성하고, 이어서 도전층(108)에 전기적으로 접속하는 도전층(112), 도전층(102)에 전기적으로 접속하는 도전층(114), 도전층(116), 도전층(208)에 전기적으로 접속하는 도전층(212), 도전층(209)에 전기적으로 접속하는 도전층(214), 및 도전층(216)을 형성한다(도 8의 B 참조). 도전층(212, 214 및 216)의 제조 공정은 도전층(112, 114 및 116)의 제조 공정과 유사하다. 세부 사항은 전술한 실시형태를 참조할 수 있다.
이러한 방식으로, 파워 MOSFET 및 박막 트랜지스터를 동일한 기판 위에 유사한 공정으로 형성할 수 있다.
본 실시형태에서 예시하는 방법 등으로 파워 MOSFET 및 박막 트랜지스터를 동일한 기판 위에 유사한 공정으로 형성할 수 있다. 그러므로 다양한 집적회로 및 전력 회로를 동일한 기판 위에 형성할 수 있다.
본 실시형태에서, 파워 MOSFET의 산화물 반도체층(104) 및 박막 트랜지스터의 산화물 반도체층(204)은 동일한 공정으로 형성하지만, 산화물 반도체층의 요구되는 두께는 몇몇 경우에서 파워 MOSFET와 박막 트랜지스터 사이에서 상이하다. 그러므로 산화물 반도체층(104) 및 산화물 반도체층(204)을 상이한 공정으로 형성할 수 있다. 구체적으로, 산화물 반도체층(104) 및 산화물 반도체층(204)을 다음과 같이 형성할 수 있다. 산화물 반도체층의 제조 공정을 두 단계로 분리하는데, 산화물 반도체층(104) 및 산화물 반도체층(204) 중 하나를 제1 단계에서 제조하고, 산화물 반도체층(104) 및 산화물 반도체층(204) 중 다른 하나를 제2 단계에서 제조한다. 대안으로, 두꺼운 산화물 반도체층을 에칭 등으로 선택적으로 얇게 하여 산화물 반도체층(104) 및 산화물 반도체층(204)을 제조한다.
절연층(110)에 대해서도 동일하게 말할 수 있다. 파워 MOSFET와 박막 트랜지스터의 절연층(110)이 상이한 두께를 갖도록 별도로 형성한다. 구체적으로, 절연층(110)을 다음과 같이 형성한다. 절연층의 제조 공정을 두 단계로 분리하는데, 산화물 반도체층(104) 위에 형성된 절연층 및 산화물 반도체층(204) 위에 형성된 절연층 중 하나를 제1 단계에서 제조하고, 산화물 반도체층(104) 위에 형성된 절연층 및 산화물 반도체층(204) 위에 형성된 절연층 중 다른 하나를 제2 단계에서 제조한다. 대안으로, 두꺼운 절연층을 에칭 등으로 선택적으로 얇게 하여 산화물 반도체층(104) 위에 형성된 절연층 및 산화물 반도체층(204) 위에 형성된 절연층을 제조한다.
본 실시형태에서 기술한 구조, 방법 등은 임의의 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 5)
본 실시형태에서, 본 발명의 반도체 장치를 포함하는 회로의 예는 도 9 및 도 10의 A 내지 C를 참조하여 설명한다. 전력 회로(예를 들어 전력 전환 회로)의 예인 DC-DC 컨버터를 후술함을 알아야 한다.
DC-DC 컨버터는 DC 전압을 상이한 DC 전압으로 전환하기 위한 회로이다. DC-DC 컨버터의 전형적인 전환 방법은 선형 방법 및 스위칭 방법이다. 스위칭 타입 DC-DC 컨버터는 높은 전환 효율을 가지므로, 이러한 DC-DC 컨버터는 전자 장치의 전력 절약이 이루어지는 경우 바람직하다. 여기서, 스위칭 타입 DC-DC 컨버터, 특히 초퍼(chopper) DC-DC 컨버터를 설명한다.
도 9에 도시한 DC-DC 컨버터는 전원(300), 기준 전압 생성 회로(302), 기준 전류 생성 회로(304), 에러 증폭기(306), PWM 버퍼(308), 삼각파 생성 회로(310), 코일(312), 파워 MOSFET(314), 다이오드(316), 커패시터(318), 저항기(320), 저항기(322) 등을 포함한다. 여기서, n채널 파워 MOSFET를 파워 MOSFET(314)로서 사용함을 알아야 한다.
기준 전압 생성 회로(302)는 다양한 기준 전압(Vref)을 생성한다. 또한, 기준 전류 생성 회로(304)는 기준 전압 생성 회로(302)에서 생성된 기준 전압(Vref)을 이용하여 기준 전류(Iref) 또는 바이어스 전류를 생성한다.
에러 증폭기(306)는 기준 전압 생성 회로(302)에서 생성된 기준 전압(Vref)과 피드백 전압(VFB) 간의 차를 적분하고, 적분 값을 PWM 버퍼(308)에 출력한다. 삼각파 생성 회로(310)는 기준 전압(Vref)과 기준 전류(Iref)로부터 삼각파를 생성하고, 삼각파를 PWM 버퍼(308)에 출력한다.
PWM 버퍼(308)는 에러 증폭기(306)로부터의 출력과 삼각파 생성 회로(310)로부터의 삼각파를 비교하고, 펄스 신호를 파워 MOSFET(314)에 출력한다.
PWM 버퍼(308)로부터의 펄스 신호가 고 전위를 갖는 경우, n채널 파워 MOSFET(314)는 온이 되고, 다이오드(316)의 입력 측의 전위는 접지 전위(저 전위)가 된다. 그러므로 펄스 신호가 고 전위를 갖는 기간 동안 출력 전압(VOUT)은 점차 낮아진다.
반대로, PWM 버퍼(308)로부터의 펄스 신호가 저 전위를 갖는 경우, n채널 파워 MOSFET(314)는 오프가 되고, 다이오드(316)의 입력 측의 전위는 상승한다. 그러므로 펄스 신호가 저 전위를 갖는 기간 동안 출력 전압(VOUT)은 점차 증가한다.
PWM 버퍼(308)로부터의 펄스 신호에 기인한 출력 전압(VOUT)의 변화는 매우 작다. 따라서, DC-DC 컨버터로 출력 전압의 수준을 실질적으로 일정하게 유지할 수 있다.
DC-DC 컨버터에서, 코일(312)은 파워 MOSFET(314)의 스위칭에 기인한 전류 변화를 감소시키기 위하여 제공함을 알아야 한다. 또한, 커패시터(318)는 출력 전압(VOUT)의 급격한 변동을 억제하기 위하여 제공한다. 또한, 저항기(320 및 322)는 출력 전압(VOUT)으로부터 피드백 전압(VFB)을 생성하기 위하여 제공한다.
도 10의 A 내지 C는 DC-DC 컨버터에 포함된 회로들의 출력 파형의 예를 나타낸다.
도 10의 A는 삼각파 생성 회로(310)로부터 출력된 삼각파(350)를 나타낸다. 도 10의 B는 에러 증폭기(306)로부터의 출력 파형(352)을 나타낸다.
도 10의 C는 PWM 버퍼(308)에서 생성된 펄스 신호(354)를 나타낸다. 삼각파(350) 및 출력 파형(352)이 PWM 버퍼(308)에 입력되면, PWM 버퍼(308)는 이러한 파들을 서로 비교하여 펄스 신호(354)를 생성한다. 이어서, 펄스 신호(354)는 파워 MOSFET(314)에 출력되고, 출력 전압(VOUT)의 수준이 결정된다.
상술한 바와 같이, 본 발명의 파워 MOSFET는 DC-DC 컨버터에 적용할 수 있다. 본 발명의 파워 MOSFET는 높은 파괴 전압을 갖고, 파워 MOSFET를 포함하는 DC-DC 컨버터의 신뢰성을 개선할 수 있다. 또한, 본 발명의 파워 MOSFET의 제조 비용을 억제하여 파워 MOSFET를 포함하는 DC-DC 컨버터의 제조 비용을 억제한다. 이러한 방식으로 본 발명의 반도체 장치를 전자 회로에 사용함으로써, 신뢰성 향상 및 제조 비용 감소와 같은 유리한 효과를 얻을 수 있다.
본 실시형태에서 예시한 DC-DC 컨버터는 본 발명의 반도체 장치를 포함하는 전력 회로의 예일 뿐임을 알아야 한다. 물론, 본 발명의 반도체 장치를 다른 회로에 사용할 수 있다. 본 실시형태에서 기술한 구조, 방법 등은 임의의 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 6)
본 실시형태에서, 본 발명의 반도체 장치를 사용하여 형성한 인버터를 구비한 태양광 발전 시스템의 예는 도 11을 참조하여 설명한다. 여기서, 주택 태양광 발전 시스템의 구조의 예를 설명함을 알아야 한다.
도 11에 도시한 주택 태양광 발전 시스템은 전력을 공급하기 위한 방법이 태양광 발전의 상황에 따라 변하는 시스템이다. 예를 들어, 태양광 발전을 수행하는 경우(예를 들어 맑은 하늘의 경우), 태양광 발전으로 발생한 전력은 가정에서 소비하고, 잉여 전력은 전력 회사로부터의 배전선(414)에 공급한다. 반대로, 태양광 발전으로 발생한 전력량이 충분하지 않은 경우(예를 들어 밤 또는 비의 경우), 배전선(414)으로부터 전기가 공급되어 가정에서 소비된다.
도 11에 도시한 주택 태양광 발전 시스템은 태양광을 전력(DC 전력)으로 변환하기 위한 태양 전지 패널(400), DC 전력을 AC 전력으로 변환하기 위한 인버터(404) 등을 포함한다. 인버터(404)로부터 출력된 AC 전력은 다양한 전기 기기(410)를 작동시키기 위한 전력으로서 사용한다.
잉여 전력은 배전선(414)을 통해 옥외로 공급한다. 즉, 이러한 시스템을 사용하여 전력을 판매할 수 있다. DC 스위치(402)는 태양 전지 패널(400) 및 인버터(404)가 서로 접속되는지 접속해제되는지 여부를 선택하기 위하여 제공한다. AC 스위치(408)는 배전선(414)에 접속되어 있는 변압기(412) 및 분전반(406)이 서로 접속되는지 접속해제되는지 여부를 선택하기 위하여 제공한다.
본 발명의 반도체 장치를 인버터에 적용함으로써, 높은 신뢰성을 갖는 저렴한 태양광 발전 시스템을 실현할 수 있다.
본 실시형태에서 기술한 구조, 방법 등은 임의의 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 7)
본 실시형태에서, 반도체 장치인 트랜지스터(특히, 박막 트랜지스터) 및 그 제조 방법의 예는 도 12a 내지 12f 및 도 13a 내지 13e를 참조하여 설명한다. 후술하는 반도체 장치는 새로운 구조를 갖는 반도체 장치임을 알아야 한다. 표면 부분에 결정 영역을 갖는 산화물 반도체층을 반도체 장치에 사용한다. 반도체 장치는 2개의 도전층으로 전류를 제어한다.
우선, 기판(500) 위에 도전층(502)을 성막하고(도 12a 참조), 도전층(502) 위에 레지스트 마스크(504)를 선택적으로 형성한다. 이어서, 레지스트 마스크(504)를 사용하여 도전층(502)을 선택적으로 에칭하여 도전층(506)을 형성한다(도 12b 참조). 레지스트 마스크(504)를 제거한 후, 도전층(506)을 덮기 위하여 절연층(508)을 형성한다(도 12c 참조). 여기서, 도전층(506)은 산화물 반도체층에서의 전계를 제어하는 기능이 있다. 또한, 도전층(506)은 트랜지스터의 동작에 부정적인 영향을 미치는 외부 전계를 차단하는 기능이 있다. 구성 요소들의 재료, 제조 방법 등은 전술한 실시형태(예를 들어, 실시형태 1 내지 3)를 참조할 수 있다.
도전층(502)의 선택적인 에칭으로 도전층(506)을 형성하는 예를 설명하지만, 도전층(506)은 기판의 전체 상면 위에 형성할 수 있음을 알아야 한다. 대안으로, 도전층(506)은 산화물 반도체층의 전체 하면 아래에 형성할 수 있다.
다음으로, 절연층(508) 위에 산화물 반도체층(510)을 성막하고(도 12d 참조), 산화물 반도체층(510) 위에 레지스트 마스크(512)를 선택적으로 형성한다. 이어서, 레지스트 마스크(512)를 사용하여 산화물 반도체층(510)을 선택적으로 에칭하여 산화물 반도체층(514)을 형성한다(도 12e 참조). 산화물 반도체층(514)을 형성한 후 레지스트 마스크(512)를 제거함을 알아야 한다. 산화물 반도체층의 세부 사항은 전술한 실시형태를 참조할 수 있다. 또한, 다른 구성 요소의 세부 사항은 전술한 실시형태를 참조할 수 있다. 산화물 반도체층(510)의 두께는 원하는 특성에 따라 적절히 설정할 수 있다. 산화물 반도체층(510)을 박막 트랜지스터에 사용하는 경우, 예를 들어 산화물 반도체층(510)의 두께는 바람직하게는 약 20㎚ 내지 2㎛이다.
다음으로, 산화물 반도체층(514)을 덮기 위하여 도전층(516)을 성막하고(도 12f 참조), 도전층(516) 위에 레지스트 마스크(518) 및 레지스트 마스크(520)를 선택적으로 형성한다. 이어서, 레지스트 마스크를 사용하여 도전층(516)을 선택적으로 에칭하여, 소스 전극 및 드레인 전극 중 하나로서 기능하는 도전층(522) 및 소스 전극 및 드레인 전극 중 다른 하나로서 기능하는 도전층(524)을 형성한다(도 13a 참조). 도전층(522) 및 도전층(524)을 형성한 후 레지스트 마스크(518) 및 레지스트 마스크(520)를 제거함을 알아야 한다. 상술한 구성 요소의 세부 사항은 전술한 실시형태를 참조할 수 있다.
다음으로, 산화물 반도체층(514), 도전층(522), 및 도전층(524)을 덮기 위하여 게이트 절연층으로서 기능하는 절연층(526)을 형성한다(도 13b 참조). 이어서, 절연층(526) 위에 도전층(528)을 성막하고(도 13c 참조), 도전층(528) 위에 레지스트 마스크(530)를 선택적으로 형성한다. 그 후, 레지스트 마스크(530)를 사용하여 도전층(528)을 선택적으로 에칭하여 게이트 전극으로서 기능하는 도전층(532)을 형성한다(도 13d 참조). 도전층(532)을 형성한 후 레지스트 마스크(530)를 제거한다. 상술한 구성 요소의 세부 사항은 전술한 실시형태를 참조할 수 있다.
이러한 방식으로, 기판(500) 위에 형성된 도전층(506), 도전층(506)을 덮는 절연층(508), 도전층(506)의 일부와 겹치고 표면 부분에 결정 영역을 갖는, 절연층(508) 위에 형성된 산화물 반도체층(514), 산화물 반도체층(514)과 접하여 형성된 도전층(522 및 524), 산화물 반도체층(514)과 도전층(522 및 524)을 덮는 절연층(526), 및 산화물 반도체층(514)의 일부와 겹치는, 절연층(526) 위에 형성된 도전층(532)을 포함하는 트랜지스터(550)를 제공한다(도 13e 참조). 표면 부분에 결정 영역을 갖는 산화물 반도체층을 사용하고, 2개의 도전층으로 전류를 제어하기 때문에 트랜지스터(550)는 새로운 반도체 장치라고 말할 수 있음을 알아야 한다.
본 실시형태에서 기술한 바와 같이, 전술한 실시형태에서 기술한 산화물 반도체층을 사용하여 반도체 장치를 제조하는 경우, 산화물 반도체층으로의 불순물(예를 들어 수소(물을 포함함))의 침입을 방지할 수 있다. 그러므로 반도체 장치의 신뢰성을 개선할 수 있다.
또한, 전술한 실시형태에서 기술한 산화물 반도체층을 사용하여 반도체 장치를 제조하는 경우, 양호한 전기적 특성을 갖는 반도체 장치를 제공할 수 있다.
또한, 소위 게이트 전극으로서 기능하는 도전층 외의 도전층을 산화물 반도체층 아래에 형성하는 구조를 이용함으로써 외부 전계를 차단할 수 있어, 반도체 장치에 대한 외부 전계의 부정적인 영향을 줄일 수 있다. 그러므로 산화물 반도체층의 기판 측에 대한 전하의 축적에 기인한 기생 채널의 발생 및 임계 전압의 변동을 방지할 수 있다.
본 실시형태에서 기술한 구조, 방법 등은 다른 실시형태에서 기술한 임의의 구조, 방법 등과 적절히 조합할 수 있다.
(실시형태 8)
본 실시형태에서, 반도체 장치인 트랜지스터 및 그 제조 방법의 예는 도 14a 내지 14f 및 도 15a 내지 15e를 참조하여 설명한다.
우선, 기판(600) 위에 도전층(602)을 성막하고(도 14a 참조), 도전층(602) 위에 레지스트 마스크(604)를 선택적으로 형성한다. 이어서, 레지스트 마스크(604)를 사용하여 도전층(602)을 선택적으로 에칭하여 도전층(606)을 형성한다(도 14b 참조). 레지스트 마스크(604)를 제거한 후, 도전층(606)을 덮기 위하여 절연층(608)을 형성한다(도 14c 참조). 여기서, 도전층(606)은 산화물 반도체층에서의 전계를 제어하는 기능이 있다. 또한, 도전층(606)은 트랜지스터의 동작에 부정적인 영향을 미치는 외부 전계를 차단하는 기능이 있다. 구성 요소들의 재료, 제조 방법 등은 전술한 실시형태(예를 들어, 실시형태 1 내지 3)를 참조할 수 있다.
도전층(602)의 선택적인 에칭으로 도전층(606)을 형성하는 예를 설명하지만, 도전층(606)은 기판의 전체 상면 위에 형성할 수 있음을 알아야 한다. 대안으로, 도전층(606)은 산화물 반도체층의 전체 하면 아래에 형성할 수 있다.
다음으로, 절연층(608) 위에 도전층(610)을 성막하고(도 14d 참조), 도전층(610) 위에 레지스트 마스크(612) 및 레지스트 마스크(614)를 선택적으로 형성한다. 이어서, 레지스트 마스크를 사용하여 도전층(610)을 선택적으로 에칭하여, 소스 전극 및 드레인 전극 중 하나로서 기능하는 도전층(616) 및 소스 전극 및 드레인 전극 중 다른 하나로서 기능하는 도전층(618)을 형성한다(도 14e 참조). 도전층(616) 및 도전층(618)을 형성한 후 레지스트 마스크(612) 및 레지스트 마스크(614)를 제거함을 알아야 한다. 상술한 구성 요소의 세부 사항은 전술한 실시형태를 참조할 수 있다.
다음으로, 도전층(616) 및 도전층(618)을 덮기 위하여 산화물 반도체층(620)을 형성하고(도 14f 참조), 산화물 반도체층(620) 위에 레지스트 마스크(622)를 선택적으로 형성한다. 이어서, 레지스트 마스크(622)를 사용하여 산화물 반도체층(620)을 선택적으로 에칭하여 산화물 반도체층(624)을 형성한다(도 15a 참조). 산화물 반도체층(624)을 형성한 후 레지스트 마스크(622)를 제거함을 알아야 한다. 산화물 반도체층의 세부 사항은 전술한 실시형태를 참조할 수 있다. 또한, 다른 구성 요소의 세부 사항은 전술한 실시형태를 참조할 수 있다. 산화물 반도체층(620)의 두께는 원하는 특성에 따라 적절히 설정할 수 있다. 산화물 반도체층(620)을 박막 트랜지스터에 사용하는 경우, 예를 들어 산화물 반도체층(620)의 두께는 바람직하게는 약 20㎚ 내지 2㎛이다.
다음으로, 도전층(616), 도전층(618), 및 산화물 반도체층(624)을 덮기 위하여 게이트 절연층으로서 기능하는 절연층(626)을 형성한다(도 15b 참조). 이어서, 절연층(626) 위에 도전층(628)을 성막하고(도 15c 참조), 도전층(628) 위에 레지스트 마스크(630)를 선택적으로 형성한다. 그 후, 레지스트 마스크(630)를 사용하여 도전층(628)을 선택적으로 에칭하여 게이트 전극으로서 기능하는 도전층(632)을 형성한다(도 15d 참조). 도전층(632)을 형성한 후 레지스트 마스크(630)를 제거한다. 상술한 구성 요소의 세부 사항은 전술한 실시형태를 참조할 수 있다.
이러한 방식으로, 기판(600) 위에 형성된 도전층(606), 도전층(606)을 덮는 절연층(608), 도전층(606)의 일부와 겹치고 표면 부분에 결정 영역을 갖는, 절연층(608) 위에 형성된 산화물 반도체층(624), 산화물 반도체층(624)과 접하여 형성된 도전층(616 및 618), 산화물 반도체층(624)과 도전층(616 및 618)을 덮는 절연층(626), 및 산화물 반도체층(624)의 일부와 겹치는, 절연층(626) 위에 형성된 도전층(632)을 포함하는 트랜지스터(650)를 제공한다(도 15e 참조). 표면 부분에 결정 영역을 갖는 산화물 반도체층을 사용하고, 2개의 도전층으로 전류를 제어하기 때문에 트랜지스터(650)는 새로운 반도체 장치라고 말할 수 있음을 알아야 한다.
본 실시형태에서 기술한 바와 같이, 전술한 실시형태에서 기술한 산화물 반도체층을 사용하여 반도체 장치를 제조하는 경우, 산화물 반도체층으로의 불순물(예를 들어 수소(물을 포함함))의 침입을 방지할 수 있다. 그러므로 반도체 장치의 신뢰성을 개선할 수 있다.
또한, 전술한 실시형태에서 기술한 산화물 반도체층을 사용하여 반도체 장치를 제조하는 경우, 양호한 전기적 특성을 갖는 반도체 장치를 제공할 수 있다.
또한, 소위 게이트 전극으로서 기능하는 도전층 외의 도전층을 산화물 반도체층 아래에 형성하는 구조를 이용함으로써 외부 전계를 차단할 수 있어, 반도체 장치에 대한 외부 전계의 부정적인 영향을 줄일 수 있다. 그러므로 산화물 반도체층의 기판 측에 대한 전하의 축적에 기인한 기생 채널의 발생 및 임계 전압의 변동을 방지할 수 있다.
본 실시형태에서 기술한 구조, 방법 등은 다른 실시형태에서 기술한 임의의 구조, 방법 등과 적절히 조합할 수 있다.
(실시형태 9)
본 실시형태에서, 소위 파워 MOSFET 및 박막 트랜지스터를 동일한 기판 위에 유사한 공정으로 제조하는 방법의 예는 도 16의 A 내지 C 및 도 17의 A 및 B를 참조하여 설명한다. 본 실시형태의 반도체 장치의 제조 공정 및 전술한 실시형태의 공정은 많은 공통점이 있어, 공통 부분의 설명은 생략함을 알아야 한다.
본 실시형태의 반도체 장치의 제조 공정은 산화물 반도체층에서의 전계를 제어하기 위한 도전층을 산화물 반도체층 아래에 형성한다는 점에서 전술한 실시형태의 반도체 장치의 제조 공정과 상이함을 알아야 한다.
우선, 기판(100) 위에 도전층(102)을 형성하고, 박막 트랜지스터의 구성 요소인 도전층(202)을 형성한다. 이어서, 도전층(202)을 덮는 절연층(203)을 형성한다(도 16의 A 참조). 세부 사항은 전술한 실시형태(예를 들어 실시형태 4)를 참조할 수 있다. 도전층(202)은 도전층(102)과 유사한 공정으로 형성하고, 산화물 반도체층에서의 전계를 제어하는 기능이 있음을 알아야 한다. 도전층(102)은 절연층(203)으로 덮지 않은 것이 바람직하다. 절연층(203)은 예를 들어 기판(100) 위에 절연층을 형성하고 패터닝하는 방식으로 형성할 수 있다.
다음으로, 도전층(102)을 덮기 위하여 결정 영역(106)을 포함하는 산화물 반도체층(104)을 형성하고, 결정 영역(206)을 포함하는 산화물 반도체층(204)을 절연층(203) 위에 형성한다(도 16의 B 참조). 이어서, 도전층(102)과 겹치지 않는 산화물 반도체층(104) 위의 영역에 도전층(108)을 형성하고, 산화물 반도체층(204) 위에 도전층(208 및 209)을 형성한다(도 16의 C 참조). 세부 사항은 전술한 실시형태를 참조할 수 있다.
이하의 공정은 전술한 실시형태(예를 들어 실시형태 4)의 공정과 유사하다. 즉, 산화물 반도체층(104), 도전층(108), 산화물 반도체층(204), 도전층(208), 및 도전층(209)을 덮기 위하여 절연층(110)을 형성하고(도 17의 A 참조); 절연층(110) 등을 선택적으로 제거함으로써 도전층(102, 108, 202, 208 및 209)에 도달하는 개구를 형성하고; 이어서 도전층(108)에 전기적으로 접속하는 도전층(112), 도전층(102)에 전기적으로 접속하는 도전층(114), 도전층(116), 도전층(202)에 전기적으로 접속하는 도전층(도시하지 않음), 도전층(208)에 전기적으로 접속하는 도전층(212), 도전층(209)에 전기적으로 접속하는 도전층(214), 도전층(216) 등을 형성한다(도 17의 B 참조). 도전층(202) 및 도전층(216)은 서로 전기적으로 접속할 수 있지만, 전계를 제어하기 위하여 도전층(202) 및 도전층(216)은 서로 전기적으로 접속할 필요는 없음을 알아야 한다. 예를 들어, 도전층(202)의 전위로서, 플로팅 전위, 고정 전위, 및 도전층(216)의 전위와는 상이하게 변동하는 전위 중 임의의 전위를 이용할 수 있다.
이러한 방식으로, 파워 MOSFET 및 박막 트랜지스터를 동일한 기판 위에 유사한 공정으로 제조할 수 있다.
또한, 소위 게이트 전극으로서 기능하는 도전층 외의 도전층을 산화물 반도체층 아래에 형성하는 구조를 이용함으로써 외부 전계를 차단할 수 있어, 반도체 장치에 대한 외부 전계의 부정적인 영향을 줄일 수 있다. 그러므로 산화물 반도체층의 기판 측에 대한 전하의 축적에 기인한 기생 채널의 발생 및 임계 전압의 변동을 방지할 수 있다.
본 실시형태에서 기술한 구조, 방법 등은 임의의 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 10)
본 실시형태에서, 소위 파워 MOSFET 및 박막 트랜지스터를 동일한 기판 위에 유사한 공정으로 제조하는 방법의 다른 예는 도 18의 A 내지 C 및 도 19의 A 및 B를 참조하여 설명한다. 본 실시형태의 반도체 장치의 제조 공정 및 전술한 실시형태의 공정은 많은 공통점이 있어, 공통 부분의 설명은 생략함을 알아야 한다.
본 실시형태의 반도체 장치의 제조 공정은 전계를 제어하기 위한 도전층을 파워 MOSFET의 산화물 반도체층 아래에 형성한다는 점에서 전술한 실시형태의 반도체 장치의 제조 공정과 상이함을 알아야 한다.
우선, 기판(100) 위에 도전층(102) 및 도전층(103)을 형성하고, 박막 트랜지스터의 구성 요소인 도전층(202)을 형성한다. 이어서, 도전층(103 및 202)을 덮는 절연층(203)을 형성한다(도 18의 A 참조). 세부 사항은 전술한 실시형태(예를 들어 실시형태 4)를 참조할 수 있다. 도전층(103 및 202)은 도전층(102)과 유사한 공정으로 형성하고, 산화물 반도체층에서의 전계를 제어하는 기능이 있음을 알아야 한다. 도전층(102)은 절연층(203)으로 덮지 않은 것이 바람직하다. 절연층(203)은 예를 들어 기판(100) 위에 절연층을 형성하고 패터닝하는 방식으로 형성할 수 있다.
다음으로, 도전층(102) 및 절연층(203)을 덮기 위하여 결정 영역(106)을 포함하는 산화물 반도체층(104)을 형성하고, 결정 영역(206)을 포함하는 산화물 반도체층(204)을 절연층(203) 위에 형성한다(도 18의 B 참조). 이어서, 도전층(102)과 겹치지 않는 산화물 반도체층(104) 위의 영역에 도전층(108)을 형성하고, 산화물 반도체층(204) 위에 도전층(208 및 209)을 형성한다(도 18의 C 참조). 세부 사항은 전술한 실시형태(예를 들어 실시형태 4)를 참조할 수 있다.
이하의 공정은 전술한 실시형태(예를 들어 실시형태 4 또는 9)의 공정과 유사하다. 즉, 산화물 반도체층(104), 도전층(108), 산화물 반도체층(204), 도전층(208), 및 도전층(209)을 덮기 위하여 절연층(110)을 형성하고(도 19의 A 참조); 절연층(110) 등을 선택적으로 제거함으로써 도전층(102, 103, 108, 202, 208 및 209)에 도달하는 개구를 형성하고; 이어서 도전층(108)에 전기적으로 접속하는 도전층(112), 도전층(102)에 전기적으로 접속하는 도전층(114), 도전층(103)에 전기적으로 접속하는 도전층(도시하지 않음), 도전층(116), 도전층(202)에 전기적으로 접속하는 도전층(도시하지 않음), 도전층(208)에 전기적으로 접속하는 도전층(212), 도전층(209)에 전기적으로 접속하는 도전층(214), 도전층(216) 등을 형성한다(도 19의 B 참조). 도전층(103)과 도전층(116) 또는 도전층(202)과 도전층(216)은 서로 전기적으로 접속할 수 있지만, 전계를 제어하기 위하여 도전층(103)과 도전층(116) 또는 도전층(202)과 도전층(216)은 서로 전기적으로 접속할 필요는 없음을 알아야 한다. 예를 들어, 도전층(103)의 전위 또는 도전층(202)의 전위로서, 플로팅 전위, 고정 전위, 및 도전층(116)의 전위 또는 도전층(216)의 전위와는 상이하게 변동하는 전위 중 임의의 전위를 이용할 수 있다.
이러한 방식으로, 파워 MOSFET 및 박막 트랜지스터를 동일한 기판 위에 유사한 공정으로 제조할 수 있다.
또한, 소위 게이트 전극으로서 기능하는 도전층 외의 도전층을 산화물 반도체층 아래에 형성하는 구조를 이용함으로써 외부 전계를 차단할 수 있어, 반도체 장치에 대한 외부 전계의 부정적인 영향을 줄일 수 있다. 그러므로 산화물 반도체층의 기판 측에 대한 전하의 축적에 기인한 기생 채널의 발생 및 임계 전압의 변동을 방지할 수 있다.
본 실시형태에서 기술한 구조, 방법 등은 임의의 다른 실시형태와 적절히 조합할 수 있다.
본원은 그 전반적인 내용이 본원에 참조로서 포함되는, 일본특허청에 2009년 10월 9일에 출원한 일본특허출원번호 2009-235604에 기초한다.
100: 기판, 102: 도전층, 103: 도전층, 104: 산화물 반도체층, 106: 결정 영역, 108: 도전층, 109: 도전층, 110: 절연층, 112: 도전층, 114: 도전층, 116: 도전층, 202: 도전층, 203: 절연층, 204: 산화물 반도체층; 206: 결정 영역, 208: 도전층, 209: 도전층, 212: 도전층, 214: 도전층, 216: 도전층, 300: 전원, 302: 기준 전압 생성 회로, 304: 기준 전류 생성 회로, 306: 에러 증폭기, 308: PWM 버퍼, 310: 삼각파 생성 회로, 312: 코일, 314: 파워 MOSFET, 316: 다이오드, 318: 커패시터, 320: 저항기, 322: 저항기, 350: 삼각파, 352: 출력 파형, 354: 펄스 신호, 400: 태양 전지 패널, 402: DC 스위치, 404: 인버터, 406: 분전반, 408: AC 스위치, 410: 전기 기기, 412: 변압기, 414: 배전선, 500: 기판, 502: 도전층, 504: 레지스트 마스크, 506: 도전층, 508: 절연층, 510: 산화물 반도체층, 512: 레지스트 마스크, 514: 산화물 반도체층, 516: 도전층, 518: 레지스트 마스크, 520: 레지스트 마스크, 522: 도전층, 524: 도전층, 526: 절연층, 528: 도전층, 530: 레지스트 마스크, 532: 도전층, 550: 트랜지스터, 600: 기판, 602: 도전층, 604: 레지스트 마스크, 606: 도전층, 608: 절연층, 610: 도전층, 612: 레지스트 마스크, 614: 레지스트 마스크, 616: 도전층, 618: 도전층, 620: 산화물 반도체층, 622: 레지스트 마스크, 624: 산화물 반도체층, 626: 절연층, 628: 도전층, 630: 레지스트 마스크, 632: 도전층, 650: 트랜지스터

Claims (17)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 반도체 장치의 제조 방법으로서,
    기판 위에 제1 도전층을 형성하는 단계;
    상기 제1 도전층 위에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 위이고, 상기 제1 도전층과 겹치는 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층의 결정도(crystallinity)를 증가시키도록 상기 산화물 반도체층을 가열하는 단계;
    상기 산화물 반도체층과 접하는 제2 도전층 및 제3 도전층을 형성하는 단계;
    상기 산화물 반도체층, 상기 제2 도전층 및 상기 제3 도전층 위에 제2 절연층을 형성하는 단계; 및
    상기 제2 절연층 위이고, 상기 산화물 반도체층의 일부와 겹치는 제4 도전층을 형성하는 단계를 포함하고,
    상기 제4 도전층은 상기 제2 도전층 및 상기 제3 도전층과 겹치고,
    상기 산화물 반도체층은 제1 영역 및 제2 영역을 포함하며, 상기 제1 영역은 상기 제2 영역 위에 있고,
    상기 제1 영역은 결정을 포함하고, 상기 결정의 c축은 상기 제2 절연층에 수직이고,
    상기 제2 영역은 상기 제1 영역보다 낮은 결정도를 가지고 있고,
    상기 제1 영역에 포함된 모든 금속 원소들은 상기 제2 영역에 포함되어 있고, 상기 제2 영역에 포함된 모든 금속 원소들은 상기 제1 영역에 포함되어 있는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 가열의 온도가 500℃ 이상인 반도체 장치의 제조 방법.
  9. 제7항에 있어서,
    상기 산화물 반도체층은 In-Ga-Zn-O계 타깃을 사용하여 스퍼터링법으로 형성하는 반도체 장치의 제조 방법.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 반도체 장치의 제조 방법으로서,
    기판 위에 제1 도전층을 형성하는 단계;
    상기 제1 도전층 위에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 위이고, 상기 제1 도전층과 겹치는 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층에 함유된 수소의 적어도 일부를 제거하도록 상기 산화물 반도체층을 가열하는 단계;
    상기 산화물 반도체층과 접하는 제2 도전층 및 제3 도전층을 형성하는 단계;
    상기 산화물 반도체층, 상기 제2 도전층 및 상기 제3 도전층 위에 제2 절연층을 형성하는 단계; 및
    상기 제2 절연층 위이고, 상기 산화물 반도체층의 일부와 겹치는 제4 도전층을 형성하는 단계를 포함하고,
    상기 제4 도전층은 상기 제2 도전층 및 상기 제3 도전층과 겹치고,
    상기 산화물 반도체층은 제1 영역 및 제2 영역을 포함하며, 상기 제1 영역은 상기 제2 영역 위에 있고,
    상기 제1 영역은 결정을 포함하고, 상기 결정의 c축은 상기 제2 절연층에 수직이고,
    상기 제2 영역은 상기 제1 영역보다 낮은 결정도를 가지고 있고,
    상기 제1 영역에 포함된 모든 금속 원소들은 상기 제2 영역에 포함되어 있고, 상기 제2 영역에 포함된 모든 금속 원소들은 상기 제1 영역에 포함되어 있는 반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 가열의 온도가 500℃ 이상인 반도체 장치의 제조 방법.
  17. 제15항에 있어서,
    상기 산화물 반도체층은 In-Ga-Zn-O계 타깃을 사용하여 스퍼터링법으로 형성하는 반도체 장치의 제조 방법.
KR1020127009196A 2009-10-09 2010-09-09 반도체 장치 및 그 제조 방법 Expired - Fee Related KR101820972B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009235604 2009-10-09
JPJP-P-2009-235604 2009-10-09
PCT/JP2010/065990 WO2011043170A1 (en) 2009-10-09 2010-09-09 Semiconductor device and manufacturing method thereof

Related Child Applications (2)

Application Number Title Priority Date Filing Date
KR1020127018502A Division KR101396096B1 (ko) 2009-10-09 2010-09-09 반도체 장치 및 그 제조 방법
KR1020187001272A Division KR101959693B1 (ko) 2009-10-09 2010-09-09 반도체 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20120093871A KR20120093871A (ko) 2012-08-23
KR101820972B1 true KR101820972B1 (ko) 2018-01-22

Family

ID=43854111

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020187001272A Expired - Fee Related KR101959693B1 (ko) 2009-10-09 2010-09-09 반도체 장치 및 그 제조 방법
KR1020127018502A Expired - Fee Related KR101396096B1 (ko) 2009-10-09 2010-09-09 반도체 장치 및 그 제조 방법
KR1020127009196A Expired - Fee Related KR101820972B1 (ko) 2009-10-09 2010-09-09 반도체 장치 및 그 제조 방법

Family Applications Before (2)

Application Number Title Priority Date Filing Date
KR1020187001272A Expired - Fee Related KR101959693B1 (ko) 2009-10-09 2010-09-09 반도체 장치 및 그 제조 방법
KR1020127018502A Expired - Fee Related KR101396096B1 (ko) 2009-10-09 2010-09-09 반도체 장치 및 그 제조 방법

Country Status (7)

Country Link
US (4) US9006728B2 (ko)
EP (1) EP2486593B1 (ko)
JP (3) JP5697396B2 (ko)
KR (3) KR101959693B1 (ko)
CN (1) CN102576737B (ko)
TW (2) TWI508185B (ko)
WO (1) WO2011043170A1 (ko)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101959693B1 (ko) * 2009-10-09 2019-03-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR102462043B1 (ko) 2009-10-16 2022-11-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102576734B (zh) * 2009-10-21 2015-04-22 株式会社半导体能源研究所 显示装置和包括显示装置的电子设备
KR102174366B1 (ko) 2009-11-06 2020-11-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR101963300B1 (ko) 2009-12-04 2019-03-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
CN109390215B (zh) 2009-12-28 2023-08-15 株式会社半导体能源研究所 制造半导体装置的方法
US8803143B2 (en) * 2010-10-20 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor including buffer layers with high resistivity
JP5975635B2 (ja) 2010-12-28 2016-08-23 株式会社半導体エネルギー研究所 半導体装置
US8709889B2 (en) * 2011-05-19 2014-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and manufacturing method thereof
KR102546888B1 (ko) * 2011-06-17 2023-06-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치
JP6116149B2 (ja) 2011-08-24 2017-04-19 株式会社半導体エネルギー研究所 半導体装置
US8698137B2 (en) 2011-09-14 2014-04-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9112037B2 (en) * 2012-02-09 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9312390B2 (en) 2012-07-05 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Remote control system
JP2014045175A (ja) 2012-08-02 2014-03-13 Semiconductor Energy Lab Co Ltd 半導体装置
US10529740B2 (en) * 2013-07-25 2020-01-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including semiconductor layer and conductive layer
US20150177311A1 (en) * 2013-12-19 2015-06-25 Intermolecular, Inc. Methods and Systems for Evaluating IGZO with Respect to NBIS
TWI535034B (zh) * 2014-01-29 2016-05-21 友達光電股份有限公司 畫素結構及其製作方法
US9722090B2 (en) * 2014-06-23 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including first gate oxide semiconductor film, and second gate
JP6448311B2 (ja) * 2014-10-30 2019-01-09 株式会社ジャパンディスプレイ 半導体装置
US20230187484A1 (en) * 2021-12-09 2023-06-15 AUO Corporation Semiconductor device and manufacturing method thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007059893A (ja) * 2005-07-27 2007-03-08 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2007123861A (ja) * 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法

Family Cites Families (202)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP2653092B2 (ja) * 1988-03-25 1997-09-10 セイコーエプソン株式会社 相補型薄膜トランジスタ及びその製造方法
JP2963529B2 (ja) 1990-10-29 1999-10-18 シャープ株式会社 アクティブマトリクス表示装置
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH07176749A (ja) * 1993-12-20 1995-07-14 Sharp Corp 薄膜トランジスタ
JP3947575B2 (ja) 1994-06-10 2007-07-25 Ｈｏｙａ株式会社 導電性酸化物およびそれを用いた電極
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JPH0996836A (ja) 1995-09-29 1997-04-08 Toshiba Corp 液晶表示装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
DE19712233C2 (de) 1996-03-26 2003-12-11 Lg Philips Lcd Co Flüssigkristallanzeige und Herstellungsverfahren dafür
US6211928B1 (en) 1996-03-26 2001-04-03 Lg Electronics Inc. Liquid crystal display and method for manufacturing the same
US6001539A (en) 1996-04-08 1999-12-14 Lg Electronics, Inc. Method for manufacturing liquid crystal display
US6188452B1 (en) 1996-07-09 2001-02-13 Lg Electronics, Inc Active matrix liquid crystal display and method of manufacturing same
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3716755B2 (ja) 2001-04-05 2005-11-16 株式会社日立製作所 アクティブマトリクス型表示装置
JP3694737B2 (ja) 2001-07-27 2005-09-14 独立行政法人物質・材料研究機構 酸化亜鉛基ホモロガス化合物薄膜の製造法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US6885146B2 (en) 2002-03-14 2005-04-26 Semiconductor Energy Laboratory Co., Ltd. Display device comprising substrates, contrast medium and barrier layers between contrast medium and each of substrates
JP4515035B2 (ja) 2002-03-14 2010-07-28 株式会社半導体エネルギー研究所 表示装置及びその作製方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
CN1723741B (zh) 2002-12-12 2012-09-05 株式会社半导体能源研究所 发光装置、制造装置、成膜方法及清洁方法
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US20050031799A1 (en) 2003-06-25 2005-02-10 Fuji Photo Film Co., Ltd. Process for preparing radiation image storage panel
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
KR20070116889A (ko) 2004-03-12 2007-12-11 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 박막의 기상성막방법
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
KR101074389B1 (ko) 2004-11-05 2011-10-17 엘지디스플레이 주식회사 박막 식각 방법 및 이를 이용한 액정표시장치의 제조방법
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
KR100669752B1 (ko) * 2004-11-10 2007-01-16 삼성에스디아이 주식회사 유기 박막 트랜지스터, 이의 제조 방법 및 이를 구비한평판표시장치
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
KR100889796B1 (ko) 2004-11-10 2009-03-20 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
KR100939998B1 (ko) 2004-11-10 2010-02-03 캐논 가부시끼가이샤 비정질 산화물 및 전계 효과 트랜지스터
KR20070085879A (ko) 2004-11-10 2007-08-27 캐논 가부시끼가이샤 발광 장치
DE602005025074D1 (de) * 2004-12-08 2011-01-13 Samsung Mobile Display Co Ltd Methode zur Herstellung einer Leiterstruktur eines Dünnfilmtransistors
KR100662790B1 (ko) * 2004-12-28 2007-01-02 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조방법
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
JP4761981B2 (ja) * 2005-01-28 2011-08-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
US7655566B2 (en) 2005-07-27 2010-02-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP4560505B2 (ja) 2005-11-08 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
KR20090130089A (ko) 2005-11-15 2009-12-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 다이오드 및 액티브 매트릭스 표시장치
US7998372B2 (en) 2005-11-18 2011-08-16 Idemitsu Kosan Co., Ltd. Semiconductor thin film, method for manufacturing the same, thin film transistor, and active-matrix-driven display panel
JP5376750B2 (ja) 2005-11-18 2013-12-25 出光興産株式会社 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ、アクティブマトリックス駆動表示パネル
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5015473B2 (ja) 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタアレイ及びその製法
JP2007250982A (ja) 2006-03-17 2007-09-27 Canon Inc 酸化物半導体を用いた薄膜トランジスタ及び表示装置
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
JP5060738B2 (ja) 2006-04-28 2012-10-31 株式会社ジャパンディスプレイイースト 画像表示装置
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP2009528670A (ja) 2006-06-02 2009-08-06 財団法人高知県産業振興センター 半導体機器及びその製法
US20070287221A1 (en) * 2006-06-12 2007-12-13 Xerox Corporation Fabrication process for crystalline zinc oxide semiconductor layer
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
KR101183361B1 (ko) * 2006-06-29 2012-09-14 엘지디스플레이 주식회사 액정 표시 장치용 어레이 기판 및 그 제조 방법
JP5328083B2 (ja) 2006-08-01 2013-10-30 キヤノン株式会社 酸化物のエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP5128792B2 (ja) * 2006-08-31 2013-01-23 財団法人高知県産業振興センター 薄膜トランジスタの製法
JP4919738B2 (ja) 2006-08-31 2012-04-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP5227563B2 (ja) 2006-10-26 2013-07-03 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7767595B2 (en) 2006-10-26 2010-08-03 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
US8436349B2 (en) 2007-02-20 2013-05-07 Canon Kabushiki Kaisha Thin-film transistor fabrication process and display device
JP4910779B2 (ja) * 2007-03-02 2012-04-04 凸版印刷株式会社 有機ｅｌディスプレイおよびその製造方法
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5465825B2 (ja) 2007-03-26 2014-04-09 出光興産株式会社 半導体装置、半導体装置の製造方法及び表示装置
JP5244331B2 (ja) 2007-03-26 2013-07-24 出光興産株式会社 非晶質酸化物半導体薄膜、その製造方法、薄膜トランジスタの製造方法、電界効果型トランジスタ、発光装置、表示装置及びスパッタリングターゲット
JP2008276212A (ja) * 2007-04-05 2008-11-13 Fujifilm Corp 有機電界発光表示装置
WO2008126879A1 (en) * 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
JP5197058B2 (ja) 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5241143B2 (ja) 2007-05-30 2013-07-17 キヤノン株式会社 電界効果型トランジスタ
US7935964B2 (en) 2007-06-19 2011-05-03 Samsung Electronics Co., Ltd. Oxide semiconductors and thin film transistors comprising the same
US8354674B2 (en) * 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
KR20090002841A (ko) 2007-07-04 2009-01-09 삼성전자주식회사 산화물 반도체, 이를 포함하는 박막 트랜지스터 및 그 제조방법
KR100889688B1 (ko) 2007-07-16 2009-03-19 삼성모바일디스플레이주식회사 반도체 활성층 제조 방법, 그를 이용한 박막 트랜지스터의제조 방법 및 반도체 활성층을 구비하는 박막 트랜지스터
JP4759598B2 (ja) 2007-09-28 2011-08-31 キヤノン株式会社 薄膜トランジスタ、その製造方法及びそれを用いた表示装置
JP2009099847A (ja) * 2007-10-18 2009-05-07 Canon Inc 薄膜トランジスタとその製造方法及び表示装置
TW200921226A (en) * 2007-11-06 2009-05-16 Wintek Corp Panel structure and manufacture method thereof
KR101594335B1 (ko) 2007-12-03 2016-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
US8202365B2 (en) * 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5264197B2 (ja) 2008-01-23 2013-08-14 キヤノン株式会社 薄膜トランジスタ
US8586979B2 (en) 2008-02-01 2013-11-19 Samsung Electronics Co., Ltd. Oxide semiconductor transistor and method of manufacturing the same
KR100870838B1 (ko) 2008-03-04 2008-11-28 한국철강 주식회사 투명전극이 코팅된 기판의 수분 제거방법
JP5467728B2 (ja) * 2008-03-14 2014-04-09 富士フイルム株式会社 薄膜電界効果型トランジスタおよびその製造方法
KR101461127B1 (ko) 2008-05-13 2014-11-14 삼성디스플레이 주식회사 반도체 장치 및 이의 제조 방법
KR101497425B1 (ko) 2008-08-28 2015-03-03 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
KR101722913B1 (ko) 2008-09-12 2017-04-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR101657957B1 (ko) 2008-09-12 2016-09-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR102275487B1 (ko) 2008-09-19 2021-07-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
KR101889287B1 (ko) 2008-09-19 2018-08-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
EP2172977A1 (en) 2008-10-03 2010-04-07 Semiconductor Energy Laboratory Co., Ltd. Display device
KR101961632B1 (ko) 2008-10-03 2019-03-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5361651B2 (ja) 2008-10-22 2013-12-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP2180518B1 (en) 2008-10-24 2018-04-25 Semiconductor Energy Laboratory Co, Ltd. Method for manufacturing semiconductor device
KR20160072845A (ko) 2008-10-24 2016-06-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101667909B1 (ko) 2008-10-24 2016-10-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
WO2010047288A1 (en) 2008-10-24 2010-04-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductordevice
JP5616012B2 (ja) 2008-10-24 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8741702B2 (en) 2008-10-24 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101980167B1 (ko) 2008-11-07 2019-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR102163686B1 (ko) 2008-11-21 2020-10-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5564331B2 (ja) 2009-05-29 2014-07-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2011071476A (ja) 2009-08-25 2011-04-07 Canon Inc 薄膜トランジスタ、薄膜トランジスタを用いた表示装置及び薄膜トランジスタの製造方法
KR102775255B1 (ko) 2009-09-04 2025-03-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 발광 장치를 제작하기 위한 방법
KR101470811B1 (ko) 2009-09-16 2014-12-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN105679834A (zh) 2009-09-16 2016-06-15 株式会社半导体能源研究所 晶体管及显示设备
KR101810383B1 (ko) 2009-09-24 2017-12-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
KR102108943B1 (ko) * 2009-10-08 2020-05-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101623619B1 (ko) * 2009-10-08 2016-05-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체층 및 반도체 장치
KR101959693B1 (ko) * 2009-10-09 2019-03-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101832698B1 (ko) 2009-10-14 2018-02-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
MY180559A (en) 2009-10-30 2020-12-02 Semiconductor Energy Lab Logic circuit and semiconductor device
KR102286284B1 (ko) 2009-11-06 2021-08-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR102174366B1 (ko) 2009-11-06 2020-11-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
CN102668028B (zh) 2009-11-28 2015-09-02 株式会社半导体能源研究所 层叠的氧化物材料、半导体器件、以及用于制造该半导体器件的方法
KR101329849B1 (ko) 2009-11-28 2013-11-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
WO2011065210A1 (en) 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Stacked oxide material, semiconductor device, and method for manufacturing the semiconductor device
WO2011065244A1 (en) 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101963300B1 (ko) 2009-12-04 2019-03-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
CN102648526B (zh) * 2009-12-04 2015-08-05 株式会社半导体能源研究所 半导体器件及其制造方法
KR101833198B1 (ko) 2009-12-04 2018-03-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 이를 포함하는 전자 기기
KR101470303B1 (ko) 2009-12-08 2014-12-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101981808B1 (ko) 2010-12-28 2019-08-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
JP5975635B2 (ja) 2010-12-28 2016-08-23 株式会社半導体エネルギー研究所 半導体装置
TWI642193B (zh) * 2012-01-26 2018-11-21 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
US9362417B2 (en) * 2012-02-03 2016-06-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9859114B2 (en) * 2012-02-08 2018-01-02 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor device with an oxygen-controlling insulating layer
US20130221345A1 (en) * 2012-02-28 2013-08-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007059893A (ja) * 2005-07-27 2007-03-08 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2007123861A (ja) * 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法

Also Published As

Publication number Publication date
US8999751B2 (en) 2015-04-07
JP5697396B2 (ja) 2015-04-08
TWI595648B (zh) 2017-08-11
JP2015122531A (ja) 2015-07-02
KR101396096B1 (ko) 2014-05-15
TW201601309A (zh) 2016-01-01
KR20180009385A (ko) 2018-01-26
US20110084263A1 (en) 2011-04-14
JP2016122857A (ja) 2016-07-07
CN102576737A (zh) 2012-07-11
US20160260839A1 (en) 2016-09-08
EP2486593A4 (en) 2014-04-23
US9006728B2 (en) 2015-04-14
TW201130057A (en) 2011-09-01
JP6126713B2 (ja) 2017-05-10
CN102576737B (zh) 2015-10-21
US20150279929A1 (en) 2015-10-01
JP2011100992A (ja) 2011-05-19
WO2011043170A1 (en) 2011-04-14
US9941413B2 (en) 2018-04-10
KR20120099491A (ko) 2012-09-10
TWI508185B (zh) 2015-11-11
US20140162402A1 (en) 2014-06-12
EP2486593B1 (en) 2017-02-01
US9349791B2 (en) 2016-05-24
KR101959693B1 (ko) 2019-03-18
JP5893182B2 (ja) 2016-03-23
KR20120093871A (ko) 2012-08-23
EP2486593A1 (en) 2012-08-15

Similar Documents

Publication Publication Date Title
KR101820972B1 (ko) 반도체 장치 및 그 제조 방법
US9647131B2 (en) Semiconductor device, power circuit, and manufacturing method of semiconductor device
EP2515337B1 (en) Driver circuit and semiconductor device

Legal Events

Date Code Title Description
PA0105 International application

Patent event date: 20120410

Patent event code: PA01051R01D

Comment text: International Patent Application

A107 Divisional application of patent
PA0104 Divisional application for international application

Comment text: Divisional Application for International Patent

Patent event code: PA01041R01D

Patent event date: 20120716

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20150907

Comment text: Request for Examination of Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20170412

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20171024

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20180116

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20180116

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20211027