KR101543353B1

KR101543353B1 - 표시 장치

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Publication number: KR101543353B1
Application number: KR1020080125260A
Authority: KR
Inventors: 마사노부 이케다; 료이치 이토; 다이스케 다카마; 겐타 세키; 나쓰키 오타니
Original assignee: 가부시키가이샤 재팬 디스프레이
Priority date: 2007-12-19
Filing date: 2008-12-10
Publication date: 2015-08-11
Anticipated expiration: 2028-12-10
Also published as: CN101464579A; CN101464579B; TWI424558B; KR20090067047A; JP2009169394A; TW200931654A; JP5154365B2

Abstract

표시 장치는, 화소가 형성된 화소 영역과 광센서부가 형성된 센서 영역을 가지는 기판; 상기 기판의 한쪽 면 측으로부터 상기 기판을 조명하는 조명부; 상기 센서 영역에 배치되고, 적어도 P형 반도체 영역과 N형 반도체 영역을 가지고, 상기 기판의 다른 쪽 면 측으로부터 입사하는 광을 수광하는 박막 포토다이오드; 및 상기 기판의 상기 한쪽 면 측에 절연막을 통하여 상기 박막 포토다이오드와 대향하여 형성되고, 상기 조명부로부터 발생된 광이 상기 한쪽 면 측으로부터 상기 박막 포토다이오드에 직접 입사하는 것을 억제하고, 소정의 전위에 고정되는 금속막을 포함하고, 상기 박막 포토다이오드에서, 상기 N형 반도체 영역에 접속하는 방향에 수직인 방향에서의 상기 P형 반도체 영역의 폭과, 상기 P형 반도체 영역에 접속하는 방향에 수직인 방향에서의 상기 N형 반도체 영역의 폭이 상이하도록 형성되어 있다.

Description

표시 장치{DISPLAY}

본 발명은, 화소가 형성되는 화소 영역과 수광 소자가 형성되는 센서 영역을 가지는 기판(표시부)을 구비하는 표시 장치에 관한 것이다. 더 구체적으로, 본 발명은, 기판(표시부)에 접촉 또는 근접하는 피검출물에서 반사한 광을 복수의 수광 소자로 수광하는 광의 이용 효율의 향상 기술에 관한 것이다.

휴대 전화기, 휴대 정보 단말기(PDA), 디지털 스틸 카메라, PC 모니터, 텔레비전 등에 사용되는 디스플레이 장치로서, 액정 표시 장치, 유기 EL 표시 장치, 전자 영동법(electrophoretic method)을 이용한 표시 장치 등이 알려져 있다.

디스플레이 장치의 박형화에 따라, 영상이나 문자 정보 등의 표시라는 본래의 기능에 더하여, 사용자의 지시 등을 입력하는 입력 장치 등의 기능을 겸비하는 다기능화가 요구되도록 되어 있다. 이 요구에 따르는 것으로서, 사용자의 손가락이나 스타일러스 펜(이른바 터치펜 등)이 표시 화면에 접촉 또는 접근한 것을 검출하는 디스플레이 장치가 알려져 있다.

접촉 검출은, 예를 들면, 저항막 방식이나 용량(정전 용량) 방식의 터치 패널로 행할 수 있다. 터치 패널을 액정 패널 등의 표시 패널의 표시면 측에 부가한 표시 장치가 알려져 있다.

그러나 터치 패널의 부가는 표시 패널의 박형화에 불리하고, 비용 증가의 요인이 된다. 특히 저항막 방식의 터치 패널은, 어느 정도의 강도로 화면을 눌렀을 때만 저항값 변화를 검출할 수 있어 표시면을 왜곡하게 되는 문제를 가지고 있다. 또 저항막 방식의 터치 패널은 1점 검출(one-point detection type)이 원칙이며, 용도가 한정된다.

최근에는, 액정 표시 장치에 있어서, 액정을 구동하는 전압을 제어하는 트랜지스터 어레이 기판 상에, 광센서를 동시에 형성함으로써, 터치 패널 기능을 갖게 하려는 움직임이 있다.

전술한 트랜지스터 어레이 기판 상에 광센서를 가지는 표시 장치에서는, 예를 들면, 손가락이나 스타일러스 펜을 인식하는데 외광의 그림자를 보는 방법, 또는 백라이트로부터의 광을 손가락이나 스타일러스 등에 반사시켜, 그 반사광을 검지하는 방법이 알려져 있다.

그러나 손가락이나 스타일러스 펜을 인식하는데 외광의 그림자를 보는 방법에서는, 어두운 곳에서는 기능을 완수하지 못한다는 문제가 있다. 한편, 백라이트로부터의 광을 손가락이나 스타일러스 등에 반사시켜, 그 반사광을 검지하는 방법에서는, 완전한 흑색 표시의 경우에 검지할 수 없게 된다는 문제가 존재한다.

이와 같은 배경에 대하여, 일본 특허출원 공개번호 제2005-275644호 공보(이하 특허 문헌 1이라 함)에서는, 백라이트로부터 적외선을 사출하고, 그 반사광을 검출하는 액정 표시 장치가 제안되어 있다.

또한, 일본 특허출원 공개번호 제2007-241303호 공보(이하 특허 문헌 2라고 함)에서는, PIN형 다이오드를 구성하는 폴리실리콘으로 이루어지는 반도체층 아래에 반사판을 설치하여 반도체층에 광을 반사시키고 광 흡수 길이를 증가시키는 액정 표시 장치가 제안되어 있다.

그러나 특허 문헌 1에 기재된 액정 표시 장치에서는, 박막 다결정 실리콘 박막으로 적외 센서를 실현하는 데는, 도 1에 나타낸 바와 같이 가시 영역과 비교하여 적외 영역에서 흡수율이 떨어진다는 재료 기인의 문제가 있기 때문에 검출은 어렵다. 또한, 백라이트 광원에는 가시광 광원이 사용되고 있기 때문에 광 감도가 큰 가시광이 포토다이오드에 입사되면, 검출될 적외 신호가 노이즈에 파묻혀 버린다는 문제가 있다.

한편, 특허 문헌 2에 기재된 액정 표시 장치에서는, 광출력은 증가하지만, 검출 측의 용량을 연구하지 않으면 감도가 증가하지 않는 문제가 있다.

또한, 전술한 센서의 감도의 향상에 관한 문제뿐만 아니라, 센서의 포화 특성의 개선도 요구되고 있다.

또한, 이들 과제는, 특허 문헌 1 및 특허 문헌 2에 나타나 있는 액정 표시 장치에 한정되지 않고, 유기 EL 표시 장치, 전자 유동(electrophoresis)을 사용한 표시 장치 등, 다른 표시 장치에도 공통된다.

그러므로 해결하려고 하는 과제는, 센서의 검출 감도의 향상과 센서의 포화 특성의 개선이 곤란하다는 것이다.

본 발명의 실시예에 따르면, 표시 장치는, 화소가 형성된 화소 영역과 광센서부가 형성된 센서 영역을 가지는 기판; 상기 기판의 한쪽 면 측으로부터 상기 기 판을 조명하는 조명부; 상기 센서 영역에 배치되고, 적어도 P형 반도체 영역과 N형 반도체 영역을 가지고, 상기 기판의 다른 쪽 면 측으로부터 입사하는 광을 수광하는 박막 포토다이오드; 및 상기 기판의 상기 한쪽 면 측에 절연막을 통하여 상기 박막 포토다이오드와 대향하여 형성되고, 상기 조명부로부터 발생된 광이 상기 한쪽 면 측으로부터 상기 박막 포토다이오드에 직접 입사하는 것을 억제하고, 소정의 전위에 고정되는 금속막을 포함하고, 상기 박막 포토다이오드에서, 상기 N형 반도체 영역에 접속하는 방향에 수직인 방향에서의 상기 P형 반도체 영역의 폭과, 상기 P형 반도체 영역에 접속하는 방향에 수직인 방향에서의 상기 N형 반도체 영역의 폭이 상이하도록 형성되어 있다.

본 발명의 일실시예에 따른 표시 장치는, 기판, 조명부, 박막 포토다이오드 및 금속막을 가진다.

기판은, 화소가 형성된 화소 영역과 포함하는 광센서부가 형성된 센서 영역을 가진다.

조명부는, 기판의 한쪽 면 측으로부터 기판을 조명한다.

박막 포토다이오드는, 센서 영역에 배치된 것이며, 적어도 P형 반도체 영역과 N형 반도체 영역을 가지고, 기판의 다른 쪽 면 측으로부터 입사하는 광을 수광한다.

금속막은, 기판의 한쪽 면 측에 절연막을 통하여 박막 포토다이오드와 대향하여 형성되고, 조명부로부터 발생된 광이 한쪽 면 측으로부터 박막 포토다이오드에 직접 입사하는 것을 억제하고, 소정의 전위에 고정된다.

여기서, 박막 포토다이오드에 있어서, N형 반도체 영역에 접속하는 방향에 수직인 방향에서의 P형 반도체 영역의 폭과 P형 반도체 영역에 접속하는 방향에 수직인 방향에서의 N형 반도체 영역의 폭이 상이한 레이아웃으로 형성되어 있다.

본 발명의 다른 실시예에 따르면, 표시 장치는, 화소가 형성된 화소 영역과 광센서부가 형성된 센서 영역을 가지는 기판; 상기 기판의 한쪽 면 측으로부터 상기 기판을 조명하는 조명부; 상기 센서 영역에 배치되고, 적어도 P형 반도체 영역과 N형 반도체 영역을 가지고, 상기 기판의 다른 쪽 면 측으로부터 입사하는 광을 수광하는 박막 포토다이오드; 및 상기 기판의 상기 한쪽 면 측에 절연막을 통하여 상기 박막 포토다이오드와 대향하여 형성되고, 상기 조명부로부터 발생된 광이 상기 한쪽 면 측으로부터 상기 박막 포토다이오드에 직접 입사하는 것을 억제하고, 소정의 전위에 고정되는 금속막을 포함하고, 상기 박막 포토다이오드 및 상기 금속막에 있어서, 상기 절연막을 통하여 대향하는 상기 P형 반도체 영역과 상기 금속막에 의해 구성되는 기생 용량의 용량값이, 상기 절연막을 통하여 대향하는 상기 N형 반도체 영역과 상기 금속막에 의해 구성되는 기생 용량의 용량값과 다르다.

본 발명의 다른 실시예에 따른 표시 장치는, 기판, 조명부, 박막 포토다이오드 및 금속막을 가진다.

기판은, 화소가 형성된 화소 영역과 광센서부가 형성된 센서 영역을 가진다.

조명부는, 기판의 한쪽 면 측으로부터 기판을 조명한다.

박막 포토다이오드는, 센서 영역에 배치되고, 적어도 P형 반도체 영역과 N형 반도체 영역을 가지고, 기판의 다른 쪽 면 측으로부터 입사하는 광을 수광한다.

여기서, 박막 포토다이오드 및 금속막에 있어서, 절연막을 통하여 대향하는 P형 반도체 영역과 금속막에 의해 구성되는 기생 용량의 용량값이, 절연막을 통하여 대향하는 N형 반도체 영역과 금속막에 의해 구성되는 기생 용량의 용량값과 다르다.

본 발명의 또다른 실시예에 따른 표시 장치는, 화소가 형성된 화소 영역과 광센서부가 형성된 센서 영역을 가지는 기판;, 상기 기판의 한쪽 면 측으로부터 상기 기판을 조명하는 조명부; 상기 센서 영역에 배치되고, 적어도 P형 반도체 영역과 N형 반도체 영역을 가지고, 상기 기판의 다른 쪽 면 측으로부터 입사하는 광을 수광하는 박막 포토다이오드; 및 상기 기판의 상기 한쪽 면 측에 절연막을 통하여 상기 박막 포토다이오드와 대향하여 형성되고, 상기 조명부로부터 발생된 광이 상기 한쪽 면 측으로부터 상기 박막 포토다이오드에 직접 입사하는 것을 억제하고, 소정의 전위에 고정되는 금속막을 포함하고, 상기 박막 포토다이오드에서, 상기 한쪽 면 측 또는 상기 다른 쪽 면 측으로부터 보았을 때의 상기 P형 반도체 영역과 상기 금속막이 겹치는 영역의 면적이, 상기 N형 반도체 영역과 상기 금속막의 겹침 영역의 면적과 다르다.

본 발명의 또다른 실시예에 따른 표시 장치는, 기판, 조명부, 박막 포토다이오드 및 금속막을 가진다.

조명부는, 기판의 한쪽 면 측으로부터 기판을 조명한다.

여기서, 박막 포토다이오드에 있어서, 상기 한쪽 면 측 또는 상기 다른 쪽 면 측으로부터 보았을 때의 P형 반도체 영역과 금속막이 겹치는 영역의 면적이, N형 반도체 영역과 금속막의 겹침 영역의 면적과 다르다.

본 발명의 일실시예에 속하는 표시 장치에 의하면, 기판의 센서 영역에 형성되는 박막 포토다이오드에 있어서, P형 반도체 영역의 폭과 N형 반도체 영역의 폭을 상이하게 하고 있다. 이로써, 박막 포토다이오드와 금속막 사이의 기생 용량을 축소하여 센서의 검출 감도를 향상시키고, 또한 센서의 포화 특성을 개선할 수 있다.

또한, 본 발명의 다른 실시예에 속하는 표시 장치에 의하면, 절연막을 통하여 대향하는 P형 반도체 영역과 금속막에 의해 구성되는 기생 용량의 용량값이, 절연막을 통하여 대향하는 N형 반도체 영역과 금속막에 의해 구성되는 기생 용량의 용량값과 다르다. 이로써, 박막 포토다이오드와 금속막 사이의 기생 용량을 축소 하여 센서의 검출 감도를 향상시키고, 또한 센서의 포화 특성을 개선할 수 있다.

또한, 본 발명의 또다른 실시예에 속하는 표시 장치에 의하면, 상기 한쪽 면 측 또는 상기 다른 쪽 면 측으로부터 보았을 때의 P형 반도체 영역과 금속막이 겹치는 영역의 면적이, N형 반도체 영역과 금속막의 겹침 영역의 면적과 다르다. 이로써, 절연막을 통하여 대향하는 P형 반도체 영역과 금속막에 의해 구성되는 기생 용량의 용량값이, 절연막을 통하여 대향하는 N형 반도체 영역과 금속막에 의해 구성되는 기생 용량의 용량값과 다른 구성으로 되고, 박막 포토다이오드와 금속막 사이의 기생 용량을 축소하여 센서의 검출 감도를 향상시키고, 또한 센서의 포화 특성을 개선할 수 있다.

이하, 본 발명의 실시예에 따른 표시 장치에 대하여 도면을 참조하여 설명한다.

그리고 설명은 이하의 순서로 행한다.

(1) 제1 실시예(음극 영역에 접속하는 방향에 수직인 방향에서의 애노드 영역의 폭과 애노드 영역에 접속하는 방향에 수직인 방향에서의 음극 영역의 폭이 상이한 구성)

(2) 변형예

(3) 제2 실시예(컨트롤 게이트와의 겹침 영역의 외부에 있어서 음극 영역에 접속하는 방향에 수직인 방향으로 연신하는 연신부(extension part)가 설치되어 있는 구성)

(4) 제3 실시예(I-영역의 애노드 영역 단부에 애노드 영역의 폭과 동등한 폭을 가지는 I-영역 부분을 가지는 구성)

(5) 제4 실시예(P^＋ 영역과 컨트롤 게이트의 겹침의 폭이, N^＋ 영역과 컨트롤 게이트의 겹침의 폭보다 좁게 설치되어 있는 구성)

(6) 제5 실시예(표시 장치의 적용 제품예)

＜제1 실시예＞

이하, 제1 실시예에 따른 표시 장치로서 액정 표시 장치를 주된 예로서, 도면을 참조하여 설명한다.

본 실시예의 표시 장치는, 광이 표시부인 기판의 배면측(화상 표시를 행하는 앞면과 반대측의 면)으로부터 조사되는, 이른바 "투과형"의 액정 표시 장치에 바람직하게 실시할 수 있다. 그러므로 이하의 설명에서는, 액정 표시 장치가 투과형인 것을 전제로 한다.

(전체 구성)

도 1에, 투과형 액정 표시 장치의 개략적인 전체 구성도를 나타낸다.

도 1에 도시한 액정 표시 장치(100)는, 예를 들면, "기판"으로서의 표시부인 액정 패널(200)과 "조명부"로서의 백라이트(300)와 데이터 처리부(400)를 가진다.

예를 들면, 도 1에 나타낸 바와 같이, 액정 패널(200)은, TFT 어레이 기판(201)과, 이른바 "대향 기판"으로서의 컬러 필터 기판(202)과, 액정층(203)을 가진다. 이하, 액정층(203)을 중심(또는 기준)으로 하여, 액정 패널(200)의 두께 방 향에서의 백라이트(300)의 측을 "한쪽 면 측" 또는 "배면측"이라고 칭하고, 한쪽 면 측과 반대의 측을, "다른 쪽 면 측" 또는 "앞면측"이라고 한다.

예를 들면, TFT 어레이 기판(201)과 컬러 필터 기판(202)은, 간격을 가로막듯이 대면하고 있고 TFT 어레이 기판(201)과 컬러 필터 기판(202) 사이에 협지되도록, 액정층(203)이 형성되어 있다. 또한, 특히 도시하지 않지만, 액정층(203)을 협지하도록 하여, 액정층(203)의 액정 분자의 배열 방향을 정렬하기 위한 배향막이 쌍으로 형성된다. 컬러 필터 기판(202)의 액정층(203) 측의 면에, 컬러 필터(204)가 형성되어 있다.

예를 들면, 제1 편광판(206)과 제2 편광판(207) 각각이, 액정 패널(200)의 양면의 측에서 대면하도록 설치되어 있다. 구체적으로, 제1 편광판(206)이 TFT 어레이 기판(201)의 배면측에 배치되고, 제2 편광판(207)이 컬러 필터 기판(202)의 앞면측에 배치되어 있다.

예를 들면, 액정층(203)에 대면하는 TFT 어레이 기판(201)의 배면측에, 도 1에 나타낸 바와 같이 광센서부(1)가 설치되어 있다. 광센서부(1)는, 자세한 것은 후술하지만, 수광 소자인 박막 포토다이오드와 그 판독 회로를 포함한다.

광센서부(1)는, 이른바 터치 패널의 기능을 액정 패널(200) 내에도 제공하기 위해서 형성된 것이다. 예를 들면, 액정 패널(200)을 표시면(앞면) 측으로부터 보면, 유효 표시 영역 PA 내에 규칙적으로 배치된다.

도 1에, 유효 표시 영역 PA에 광센서부(1)가 매트릭스형으로 배치되어 있는 액정 패널(200)의 한 단면을 나타내고 있다. 예를 들면, 도 1에 있어서, 복수(도 면 상은 4개)의 광센서부(1)가 등간격으로 배치되어 있다. 도 1은 도시한 편의상 4개의 광센서부(1)를 나타내고 있지만, 이에 한정되는 것은 아니다.

위치 검출의 기능을 유효 표시 영역 PA의 일부로 한정하는 경우는, 예를 들면, 그 한정된 표시 영역에 광센서부(1)가 규칙적으로 배치된다.

표시 평면(앞면)의 유효 표시 영역 PA에 있어서, 도 1에 나타낸 바와 같이, 광센서부(1)가 형성되어 있는 액정 패널(200)의 영역을 "센서 영역(PA2)", 그 외의 액정 패널(200)의 영역을 "화소 영역(PA1)"이라고 정의한다. 화소 영역(PA1)은, 예를 들면, 적(R), 녹(G), 청(B) 등의 복수 색이 화소마다 할당된 화소의 배치 영역이다. 색의 할당은, 화소가 대향하는 컬러 필터의 투과 파장 특성에 의해 결정된다.

예를 들면, 도 1에서는 도시하지 않고 있지만, 화소의 배치 영역(화소 영역(PA1))에, 화소 전극과 공통 전극(대향 전극이라고도 함)이 형성되어 있다. 화소 전극과 공통 전극은 투명 전극 재료로 형성된다. TFT 어레이 기판(201)의 다른 쪽 면 측(액정층측)에서 화소 전극의 반액정층 측에, 화소 전극과 대향하여 모든 화소 공통의 공통 전극이 형성되는 경우가 있다. 또는, 대안적으로, 화소 전극이 TFT 어레이 기판(201)의 배면측에 형성되고, 공통 전극이 액정층(203)을 협지하여 컬러 필터 기판(202) 측의 위치에, 모든 화소 공통으로 형성되는 경우가 있다.

화소의 배치 영역에는, 도 1에 도시하지 않지만, 화소 구성에 따라 화소 전극과 대향 전극 사이의 액정 용량을 보조하는 보조 용량, 화소 전극으로의 인가 전위를, 입력되는 영상 신호의 전위에 따라 제어하는 스위칭 소자 등도 형성된다.

예를 들면, 복수 색이 1대1 대응하는 복수 화소로 이루어지는 단위를 "화소 유닛"이라고 하면, 화소 유닛에 대한 광센서부(1)의 수의 비율이 1:1인 경우에, 광센서부(1)의 배치 밀도가 최대가 된다. 본 실시예에 있어서 광센서부(1)의 배치 밀도는, 상기 최대의 경우이어도 되고, 이보다 작아도 된다.

예를 들면, TFT 어레이 기판(201)의 배면측에, 백라이트(300)가 배치되어 있다. 백라이트(300)는, 액정 패널(200)의 배면에 대면하고 있고 액정 패널(200)의 유효 표시 영역 PA에 조명광을 출사한다.

도 1에 예시하는 백라이트(300)는, 광원(301)과, 광원(301)으로부터 조사된 광을 확산시킴으로써 면형(surface light)의 광으로 변환하는 도광판(302)을 가지고 있다. 백라이트(300)는, 도광판(302)에 대한 광원(301)의 배치 위치에 따라 사이드 라이트형, 언더니스형 등이 있지만, 여기서는 사이드 라이트형을 예시한다.

예를 들면, 광원(301)은, 액정 패널(200)의 배후, 또한 액정 패널(200)의 배면에 연하는 방향의 한쪽 측 또는 양쪽 측에 배치된다. 바꾸어 말하면, 광원(301)은, 표시면(200A)(앞면)으로부터 본 액정 패널(200)의 1변, 또는 대향하는 2변에 따라 배치된다. 단, 광원(301)을 액정 패널(200)의 3 이상의 변에 따라 배치해도 상관없다.

광원(301)은, 예를 들면, 유리관 내의 저압 수은 증기 중의 아크 방전에 의해 발생하는 자외선을 형광체에 의해 가시광선으로 변환하여 방사하는 냉음극관 램프, 또는 LED 또는 EL 소자 등으로 구성되어 있다. 도 1에서는, 광원(301)으로서 백색 LED 등의 가시광원(301a)과 IR 광원(301b)이 대향하는 2변에 배치되어 있는 경우를 나타내고 있다.

도광판(302)은, 예를 들면, 투광성의 아크릴판에 의해 구성되며, 광원(301)으로부터의 광을 전반사시키면서 면을 따라 (액정 패널(200)의 배면에 따른 방향의 한쪽 측으로부터 다른 쪽으로) 도광한다. 도광판(302)의 배면에는, 예를 들면, 도광판(302)과 일체적으로 형성된, 또는 도광판(302)과는 별도의 부재에 의해 형성된 도시하지 않은 도트 패턴(복수의 돌기부)이 설치되어 있다. 도광된 광은 도트 패턴에 따라 산란되어 액정 패널(200)에 조사된다. 그리고 도광판(302)의 배면측에는, 광을 반사하는 반사 시트가 설치되어도 되고, 도광판(302)의 앞면측에는, 확산 시트나 프리즘 시트가 설치되어도 된다.

예를 들면, 백라이트(300)는, 이상의 구성을 가지고, 액정 패널(200)의 유효 표시 영역 PA의 전체면에 대략 균일한 평면 광을 조사하는 구성으로 되어 있다.

또한, 예를 들면, 데이터 처리부(400)는, 도 1에 나타낸 바와 같이, 제어부(401)와 위치 검출부(402)를 가진다. 데이터 처리부(400)는, 컴퓨터를 포함하고, 프로그램에 의해 컴퓨터가 각 부를 제어함으로써 동작한다. 그러므로 제어부(401)와 위치 검출부(402)의 기능은, 도시하지 않은 메모리에 미리 저장되거나, 또는 외부로부터 입력되는 프로그램의 태스크나 데이터를 사용하여 실현된다.

데이터 처리부(400)는, 그 기능을 액정 패널(200) 내외로 나누어 실장되어도 된다. 도 1에서는 데이터 처리부(400)가 액정 패널(200)의 외부에, 예를 들면, 단수 또는 복수의 IC로서 배치되는 경우를 예시한다.

예를 들면, 제어부(401)는, 화상 표시의 제어, 위치 검출을 위한 IR 센서의 제어(수광에 의한 데이터 수집), 및 백라이트 제어를 행한다.

화상 표시에 관하여, 제어부(401)는, 예를 들면, 액정 패널(200) 내의 디스플레이 구동 회로를 통괄하여 지시를 부여함으로써, 액정 패널(200)의 화상 표시를 제어한다. IR 센서의 제어에 관하여, 제어부(401)는, 예를 들면, 액정 패널(200) 내의 센서 구동 회로를 통괄하여 지시를 부여함으로써, 피검출물의 위치(및 크기)의 검출을 제어한다. 디스플레이 구동 회로나 센서 구동 회로의 예는 후술한다.

백라이트 제어에 관하여, 제어부(401)는, 백라이트(300)의 전원부(도시하지 않음)에 제어 신호를 공급함으로써, 백라이트(300)로부터 출력되는 조명광의 밝기 등을 제어한다.

예를 들면, 위치 검출부(402)는, 제어부(401)의 지시를 받으면, 액정 패널(200) 내의 센서 구동 회로를 통하여 보내져 오는 수광 데이터에 따라 사용자의 손가락이나 스타일러스 펜 등의 피검지체가 접촉 또는 근접한 위치를 검출한다. 이 검출은, 액정 패널(200)의 유효 표시 영역 PA에 대하여 행해진다.

(액정 패널의 개략 구성)

도 2는, 액정 패널 내의 구동 회로의 구성예를 나타낸 블록도이다.

예를 들면, 도 2에 나타낸 바와 같이, 액정 패널(200)은, 화소(PIX)가 매트릭스형으로 배치된 표시부(10)를 가진다.

도 1에도 나타내지만, 유효 표시 영역 PA의 주위에 주변 영역 CA가 존재한다. 주변 영역 CA는, TFT 어레이 기판(201)의 유효 표시 영역 PA 이외의 영역을 말한다. 주변 영역 CA에는, 도 2에 나타낸 바와 같이, 유효 표시 영역 PA 내의 TFT와 일괄하여 형성되는 TFT를 포함하여 구성된 몇 개의 기능 블록에 의해 나타내는 구동 회로가 형성되어 있다.

예를 들면, 액정 패널(200)은 구동 회로로서 수직 드라이버(V.DRV.)(11), 디스플레이 드라이버(D－DRV.)(12), 센서 드라이버(S－DRV.)(13), 선택 스위치 어레이(SEL.SW.)(14), 및 DC/DC 컨버터(DC/DC.CNV.)(15)를 가진다.

예를 들면, 수직 드라이버(11)는, 화소 라인을 선택을 위하여, 수평 방향으로 배선된 각종 제어선을 수직 방향으로 주사하는 시프트 레지스터 등의 기능을 가지는 회로이다.

디스플레이 드라이버(12)는, 영상 신호의 데이터 전위를 샘플링하여 데이터 신호 진폭을 발생하고, 열방향의 화소에 공통된 신호선에 데이터 신호 진폭을 배출하는 등의 기능을 가지는 회로이다.

센서 드라이버(13)는, 소정의 밀도로 화소의 배치 영역 내에 분산 배치된 광센서부(1)에 대하여, 수직 드라이버(11)와 같은 제어선의 주사와, 제어선의 주사에 동기하여 센서 출력(검출 데이터)의 수집을 행하는 회로이다.

스위치 어레이(14)는, 복수의 TFT 스위치로 구성되며, 디스플레이 드라이버(12)에 의한 데이터 신호 진폭의 배출 제어와 표시부(10)로부터의 센서 출력의 제어를 행하는 회로이다.

DC/DC 컨버터(15)는, 입력되는 전원 전압으로부터, 액정 패널(200)의 구동에 필요한 전위의 각종 직류 전압을 발생하는 회로이다.

예를 들면, 디스플레이 드라이버(12) 및 센서 드라이버(13)의 입출력 신호, 그 외의 신호의 액정 패널(200)의 안과 밖의 교환은, 액정 패널(200)에 설치된 플렉시블 기판(16)을 통하여 행해진다.

예를 들면, 도 2에 나타내는 외에, 클록 신호의 발생 또는 외부 입력을 위한 구성 등도 구동 회로에 포함된다.

(화소와 광센서부와의 조합 예)

이미 설명한 바와 같이, 예를 들면, 화소와 광센서부는 유효 표시 영역 PA 내에서 규칙적으로 배치된다. 그 배치의 규칙은 임의이지만, 복수의 화소와 1개의 광센서부를 세트로 해서, 복수의 세트를 유효 표시 영역 PA 내에 매트릭스형으로 배치한다. 예를 들면, R, G, B의 3화소와 1개의 광센서부(1)를 1세트로 한다.

예를 들면, 도 1에 나타내는 컬러 필터(204)는, 화소(PIX)의 평면에서 볼 때의 크기에 대략 대응하고 R, G, B의 각 파장 영역을 각각 선택적으로 투과하는 필터와, 색혼합 방지를 위해 필터의 주위(모든 경계부)를 일정폭으로 차폐하는 블랙 매트릭스를 가진다.

(화소부 및 광센서부의 패턴 및 단면 구조)

도 3a에 광센서부(1)의 평면도의 일례를, 도 3b에 도 3a의 패턴에 대응하는 광센서부(1)의 등가 회로의 일례를 나타낸다.

예를 들면, 도 3b에 도시한 바와 같이, 광센서부(1)는, N 채널형의 박막 트랜지스터(TFT)로 이루어지는 3개의 트랜지스터와, 수광 소자인 박막 포토다이오드 PD를 가진다.

3개의 트랜지스터는, 리셋 트랜지스터 TS, 앰프 트랜지스터 TA, 판독 트랜지 스터 TR이다.

예를 들면, 박막 포토다이오드 PD는, 적외광 또는 자외광 등의 비가시광에 감도를 가지는 수광 소자로서 형성되어 있다. 본 실시예에 있어서는, 전술한 백라이트(300)를 구성하는 IR 광원(301b)이 발생하는 적외광에 대하여 감도를 가지는 수광 소자로 되어 있다. 백라이트가 자외광을 발광하는 경우에는, 박막 포토다이오드 PD는, 그 자외광에 대하여 감도를 가지는 설계로 한다.

예를 들면, 박막 포토다이오드 PD는, 애노드가 스토리지 노드 SN에 접속되고, 음극이 전원 전압 VDD의 공급선(이하, "VDD선")(31)에 접속되어 있다.

박막 포토다이오드 PD는, 후술하는 바와 같이 PIN 구조 또는 PDN 구조를 가지고, I(intrinsic) 영역(PIN 구조의 진성 반도체 영역) 또는 D(doped) 영역(PDN 구조의 N^－영역)에 대하여 절연막을 통하여 전계를 미치는 컨트롤 게이트 CG를 구비한다. 박막 포토다이오드 PD는, 역바이어스되어 사용되고, 그때의 공핍화의 정도를 컨트롤 게이트 CG로 제어함으로써, 감도를 최적화(통상, 최대화)할 수 있는 구조를 가진다.

예를 들면, 리셋 트랜지스터 TS는 드레인이 스토리지 노드 SN에 접속되고, 소스가 배선(37)을 통하여 기준 전압 VSS의 공급선(이하, "VSS선")(32)에 접속되고, 게이트가 리셋 신호(RESET)의 공급선(이하, "리셋 선")(33)에 접속되어 있다. 리셋 트랜지스터 TS는, 스토리지 노드 SN을 플로팅 상태로부터 VSS선(32)로의 접속 상태로 전환하고, 스토리지 노드 SN을 방전하여, 그 축적 전하량을 리셋한다.

예를 들면, 앰프 트랜지스터 TA는 드레인이 VDD선(31)에 접속되고, 소스가 판독 트랜지스터 TR을 통하여 검출 전위 Vdet(또는 검출 전류 Idet)의 출력선(이하, 검출선)(35)에 접속되고, 게이트가 스토리지 노드 SN에 접속되어 있다.

예를 들면, 판독 트랜지스터 TR은, 드레인이 앰프 트랜지스터 TA의 소스에 접속되고, 소스가 검출선(35)에 접속되고, 게이트가 리드 제어 신호(READ)의 공급선(이하, 리드 제어선)(34)에 접속되어 있다.

예를 들면, 앰프 트랜지스터 TA는 리셋 후에 다시 플로팅 상태로 된 스토리지 노드 SN에 박막 포토다이오드 PD에서 발생한 정전하가 축적되면, 그 축적된 전하량(수광 전위)을 증폭하는 작용이 있다. 판독 트랜지스터 TR은, 앰프 트랜지스터 TA에서 증폭된 수광 전위를, 검출선(35)에 배출하는 타이밍을 제어하는 트랜지스터이다. 일정 시간의 축적 시간이 경과하면, 리드 제어 신호(READ)가 활성화되어 판독 트랜지스터 TR가 온으로 되기 때문에, 앰프 트랜지스터 TA는, 소스와 드레인에 전압이 인가되어, 그때의 게이트 전위에 따른 전류를 흐르게 한다. 이로써, 수광 전위에 응해서 진폭이 증대한 전위 변화가 검출선(35)에 출현하고, 이 전위 변화가, 검출 전위 Vdet로서 검출선(35)으로부터 광센서부(1)의 외부에 출력된다. 또는, 대안적으로 수광 전위에 따라 값이 변화하는 검출 전류 Idet가, 검출선(35)으로부터 광센서부(1)의 외부에 출력된다.

도 3a는, 도 1과 같이 컬러 필터 기판(202)에 부착되어 액정이 밀봉되기 전의 TFT 어레이 기판(201)의 상면도를 나타낸다.

도 3a에 나타내는 패턴 도면에 있어서, 도 3b에 나타내는 소자나 노드에는 동일 부호를 부여하고 있으므로, 소자 간의 전기적 접속은 분명하다.

예를 들면, VDD선(31), VSS선(32) 및 검출선(35)은, 알루미늄(AL)의 배선층으로 형성되고, 리셋 선(33)과 리드 제어선(34)은 게이트 메탈(GM), 예를 들면, 몰리브덴(Mo)으로 형성되어 있다. 게이트 메탈(GM)은 알루미늄(AL)의 배선층보다 하층에 형성된다. 게이트 메탈(GM)보다 상층과, 알루미늄(AL)보다 하층의 계층에, 폴리실리콘(PS)층 등의 반도체층이 4개 고립해 배치되어 있다. 리셋 트랜지스터 TS, 판독 트랜지스터 TR, 앰프 트랜지스터 TA, 박막 포토다이오드 PD는, 각각 PS층 등의 반도체층을 가지고 있다.

예를 들면, 트랜지스터에 있어서는, 게이트 메탈(GM)과 교차하는 PS층 등으로 이루어지는 박막의 반도체층의 개소의 한쪽과 다른 쪽에, N형 불순물이 도입되어 소스와 드레인이 형성되는 트랜지스터 구조로 되어 있다.

이에 대하여, 박막 포토다이오드 PD에서는, PS층 등으로 이루어지는 박막의 반도체층(36)의 한쪽과 다른 쪽에 P형과 N형의 역도전형의 불순물이 도입되어 있고, 이에 따라 다이오드 구조로 되어 있다. P형의 불순물 영역(P^＋ 영역)이, 박막 포토다이오드 PD의 애노드(A) 영역으로 되고, 이것이 예를 들면, 스토리지 노드 SN을 구성한다. 한편, N형의 불순물 영역(N^＋ 영역)이, 박막 포토다이오드 PD의 음극(K) 영역을 구성하고, 이것이 예를 들면, 컨택트를 통하여 상층의 VDD선(31)과 접속되어 있다.

도 4는, 광센서부(1)과 FFS 방식의 액정의 화소(PIX)의 일부를 개략적으로 나타낸 단면도이다. 도 4는, 도 3a의 S1－S1선에 따른 광센서부(1)의 일부를 나타낸 단면과 도시하지 않은 화소(PIX)의 일부의 단면을 나타낸다.

예를 들면, 본 실시예의 액정의 화소는, FFS(Field Fringe Switching) 방식이다. FFS 방식의 액정은, 별명을 "In Plane Switching(IPS)-Pro" 방식의 액정이라고도 말한다.

도 4에 나타낸 바와 같이, 스위칭 소자 SW로 되는 트랜지스터가 TFT 어레이 기판(201) 상의 다층의 절연막 중에 매립하여 형성되어 있다. 도 4에 나타내는 절연막은, 하층으로부터 차례로, 2층의 게이트 절연막(50), 2층의 제1 층간 절연막(51), 제2 층간 절연막(평탄화막)(52), 제3 층간 절연막(53)을 포함한다.

예를 들면, 게이트 절연막(50)의 바로 아래에 몰리브덴(Mo) 등으로 이루어지고, 수직 주사선(44)으로 되는 게이트 메탈 GM이 형성되고, 게이트 절연막(50) 상에 폴리실리콘(PS)층 등으로 이루어지는 박막의 반도체층(43)이 형성되어 있다.

반도체층(43)은, 게이트 메탈 GM의 위쪽에서 채널 형성 영역으로 되는 P^－영역이 위치하고, 그 양측에, 소스/드레인으로 되는 N^＋ 영역이 형성되어, 박막 트랜지스터가 구성되어 있다.

예를 들면, 반도체층(43)에 형성된 소스와 드레인의 한쪽에, 내부 배선(42) 및 컨택트(41)를 통하여 화소마다 구분된 투명 전극층으로 이루어지는 화소 전극(40)이 형성되어 있다.

또한, 화소 전극(40)의 아래쪽에 있어서 제2 층간 절연막(52)과 제3 층간 절 연막(53)의 계면에, 공통 전극(55)이 화소 전극(40)과 대면하여 형성된다. 공통 전극(55)은, 모든 화소 공통된 투명 전극층으로 형성된다.

또한, 반도체층(43)의 소스와 드레인의 다른 쪽에, 알루미늄 등으로 이루어지는 신호선(45A)이 접속되어 있다.

또한, 예를 들면, TFT 어레이 기판(201)의 위쪽에 컬러 필터 기판(202)을 적층할 수 있고, 양 기판 사이에 액정층(203), 배향막(56), 컬러 필터(204)가 하층으로부터 차례로 위치한다.

여기서 액정층(203)은, 네마틱(nematic) 액정으로 구성된다. 공통 전극(55)은 공통 전위에 전위 고정되고, 화소 전극(40) 사이에 인가되는 전압에 의해, 액정에 인가하는 전계를 변화시키기 위한 전극이다.

도 1에 나타낸 바와 같이, TFT 어레이 기판(201) 및 컬러 필터 기판(202)의 외측면에 접착제를 통하여 밀착 상태로 설치되어 있는 제1 편광판(206)과 제2 편광판(207)은, 클로즈 니콜 상태(close-Nicol state)로 설치된다.

또한, 신호선(45A) 및 수직 주사선(44)(게이트 메탈(GM))의 재료로서는, 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 텅스텐(W), 티탄(Ti), 납(Pb), 이들 복합층(예를 들면, Ti/Al), 또는 이들 합금층을 사용할 수 있다.

다음에, 광센서부(1)의 단면 구조에 대하여 설명한다.

도 4에 나타낸 바와 같이, 박막 포토다이오드 PD가, TFT 어레이 기판(201) 상의 2층의 게이트 절연막(50), 2층의 제1 층간 절연막(51), 제2 층간 절연막(평탄화막)(52), 제3 층간 절연막(53)을 포함하는 다층의 절연막 중에 매립하여 형성되 어 있다.

예를 들면, 게이트 절연막(50)의 바로 아래에 "금속막"인 컨트롤 게이트 CG가 형성되고, 게이트 절연막(50) 상에 폴리실리콘 등으로 이루어지는 박막의 반도체층(36)이 형성되어 있다.

반도체층(36)은, 컨트롤 게이트 CG의 위쪽에 I-영역(진성 반도체 영역)(36I)이 위치하고, 그 양측에, P^＋ 영역(P형 반도체 영역)으로 이루어지는 애노드 영역(36A)과, N^＋ 영역(N형 반도체 영역)으로 이루어지는 음극 영역(36K)이 위치한다. 또한, 본 실시예에 있어서는, I-영역(36I)과 음극 영역(36K) 사이에 저농도의 N형 불순물을 함유하는 저농도 반도체 영역(N－영역)(36N)을 가지는 구성으로 되어 있다. 이와 같이 하여, 저농도 반도체 영역을 가지는 PIN 구조의 박막 포토다이오드가 구성되어 있다.

그리고 PDN 구조의 경우, I-영역에 대신하여 D 영역(N－영역)이 형성된 구성으로 된다.

예를 들면, 음극 영역(36K)은 제1 층간 절연막(51) 내에 형성되는 컨택트 플러그(54)에 의해, 제1 층간 절연막(51) 상에 형성되는 VDD선(31)에 접속되어 있다. 애노드 영역(36A)은 도시하지 않은 개소에서 배선(39)에 접속되어 있고, 앰프 트랜지스터 TA의 게이트 전극과 접속된다.

또한, 제1 층간 절연막(51) 상에는, VDD선(31)으로부터 이격된 위치에, 검출선(35)과 VSS선(32)이 나란히 배치되어 있다.

예를 들면, VDD선(31), VSS선(32), 검출선(35)은 모두 알루미늄 등으로 형성되고 단차가 크기 때문에, 단차를 평탄화하는 제2 층간 절연막(평탄화막)(52)이 형성되어 있다.

제2 층간 절연막(52)의 상에, 공통 전위로 전위 고정되는 공통 전극(55)이 형성되어 있다. 광센서부(1)에는 화소 전극이 없기 때문에 액정으로의 인가 전계는 제어할 수 없지만, 공통 전극(55)에 의해 액정을 고정시키는 역할이 있다. 공통 전극(55)은 투명 전극층에 의해 형성되므로 광을 투과할 수 있다.

도 4에 있어서, 컬러 필터(204)는, 광센서부(1)와 화소(PIX)와의 경계부에 블랙 매트릭스(21K)가 형성되고, 2개의 블랙 매트릭스(21K) 사이에 센서 개구부 SA가 설치되어 있다. 한편, 화소(PIX)에 있어서는, R, G, B 중 어느 하나의 필터가 나타나 있다.

(박막 포토다이오드 PD의 구조와 수광 특성)

도 5a는 PIN 구조의 박막 포토다이오드 PD의 평면도이며, 도 5b는 도 5a 중의 X－X'에 있어서의 단면도이다. 도 5b에 있어서는, VDD선(31) 등의 배선 및 제2 층간 절연막(52)보다 상층의 구성은 생략하고 있다.

예를 들면, TFT 어레이 기판(201) 상에 "금속막"으로 이루어지는 컨트롤 게이트(38)가 형성되고, 그 상층에 2층의 게이트 절연막(50)이 형성되고, 그 상층에 반도체층(36)이 형성되어 있다.

반도체층(36)은, 도 5a에 나타내는 패턴 형상을 가진다. 구체적으로, P^＋ 영역(P형 반도체 영역)으로 이루어지는 애노드 영역(36A), I-영역(진성 반도체 영역)(36I), 저농도 반도체 영역인 저농도 반도체 영역(N－영역)(36N), N^＋ 영역(N형 반도체 영역)으로 이루어지는 음극 영역(36K)이 각각 레이아웃되어 있다. 이와 같이, 저농도 반도체 영역을 가지는 PIN 구조의 박막 포토다이오드가 구성되어 있다.

또한, 전술한 각 영역에 대한 컨트롤 게이트(38)의 레이아웃은 도 5a에 나타나 있다.

전술한 포토다이오드를 피복하여 제1 층간 절연막(51)이 형성되어 있고, 애노드 영역(36A)과 음극 영역(36K)에 이르는 컨택트 홀 CT를 통하여 컨택트 플러그(54)에 접속되어 있다.

전술한 포토다이오드에 있어서, 역바이어스를 인가하면, I-영역(또는 D 영역)의 내부에 공핍층이 펼쳐진다. 이 공핍화를 촉진하기 위해 백 게이트 제어(컨트롤 게이트 CG에 의한 전계 제어)를 행한다. 단, PIN 구조에서는 P^＋ 영역으로부터 10μm 정도의 공핍화이지만, PDN 구조에서는 D 영역의 대략 전역이 공핍화되어 그만큼 수광 감도를 가지는 면적이 넓다는 이점이 있다. 본 실시예에서는, PIN 구조와 PDN 구조 중 어느 것도 채용 가능하다.

이러한 구조의 위치 센서로서의 박막 포토다이오드 PD는, 비가시광에 감도, 바람직하게는 감도 피크를 가지도록 설계되어 있다.

비가시광은, 예를 들면, 적외광 또는 자외광을 포함한다. 그리고 국제 조명 위원회(CIE: Commission International de l'Eclaiage)에서는, 자외광(이것도 비가시광의 일례이다)과 가시광과의 파장의 경계는 360nm ~ 400nm, 가시광과 적외광과의 파장의 경계는 760nm ~ 830nm로 하고 있다. 단, 실용적으로는, 350nm 이하의 파장을 자외광, 700nm 이상의 파장을 적외광으로 해도 된다. 여기서는 비가시광의 파장 범위를 350nm 이하, 700nm 이상으로 한다. 단, 본 실시예에 있어서, 비가시광의 파장의 경계는, 상기 360nm ~ 400nm, 760nm ~ 830nm의 범위 내에서 임의로 규정될 수 있다.

비가시광으로서 적외광(IR 광)을 사용하는 경우, IR 광에 감도 피크를 가지는 박막 포토다이오드 PD를 구성하는 박막의 반도체층(36)은, 가시광의 수광 소자의 에너지 밴드 갭(예를 들면, 1.6eV)보다 작은 값을 가지는 것이 바람직하다. 예를 들면, 박막 포토다이오드 PD는, 가전자대와 전도대 사이의 에너지 밴드 갭 1.1eV와 가시광의 수광 소자의 에너지 밴드 갭(예를 들면, 1.6eV)보다 작은 값을 가지는 다결정 실리콘, 또는 결정 실리콘으로 형성할 수 있다.

에너지 밴드 갭 Eg는, Eg=hν(h는 플랑크 상수, ν=1/λ(λ는 광의 파장))로부터 최적값이 산출된다.

한편, 비정질 실리콘, 또는 미결정 실리콘(microcrystalline silicon)으로부터 박막의 반도체층(36)을 형성하면, 이들 반도체 재료는 에너지 밴드 갭 준위에 분포를 가지기 때문에, 적외선, 자외선에 대해서도, 그 수광 능력(감도)을 가진다. 따라서, 이들 반도체 재료로 형성한 박막 포토다이오드 PD는, 가시광뿐만 아니라, 적외선, 자외선의 비가시광에 있어서도 수광 능력을 가지며, 이로써, 가시광과 비가시광의 수광 소자로서 이용 가능해진다.

이상으로부터, 본 실시예에 바람직하게 이용할 수 있는 박막 포토다이오드 PD는, 그 반도체층(36)이, 다결정 실리콘, 미결정 실리콘, 비정질 실리콘, 또는 결정 실리콘으로 형성되는 것이 바람직하다.

어느 것으로 해도, 본 실시예에 있어서의 박막 포토다이오드 PD는, 가시광의 수광을 위해 설계된 포토다이오드보다 적외광 또는 자외광 등의 비가시광의 흡수 계수가 커지도록 반도체 재료가 선택되고, 설계되어 있다.

여기서, 도 3을 참조하여, 전술한 박막 포토다이오드를 구비한 광센서부의 광검출 동작을 검토한다.

박막 포토다이오드로의 광 조사에 의해 발생한 전류를 화소 내의 축적 용량에 축적하고 전압 변환 후, 앰프 트랜지스터 TA에서 신호를 증폭함으로써 판독하는 방법을 채용하면, 센서 신호 감도(전압)는, (광전류)×(노광 시간)/(전류 축적 용량)으로 표현할 수 있다.

그러므로 센서 신호 감도를 증가시키려면, (1) 광전류를 증가시키고, (2) 노광 시간을 길게 하며, (3) 전류 축적 용량을 저감하는 방법이 생각될 수 있다.

특히 전류 축적 용량으로서 소자의 기생 용량을 이용하는 경우에는, 디바이스 구조에 의해 기생 용량을 저감함으로써, 센서 신호 감도 전압을 개선할 수 있다.

(박막 포토다이오드의 레이아웃 예)

음극 영역(N^＋영역)(36K)에 접속하는 방향에 수직인 방향에서의 애노드 영역(P^＋ 영역)(36A)의 폭 Wp와 애노드 영역(P^＋영역)(36A)에 접속하는 방향에 수직인 방향에서의 음극 영역(N^＋ 영역)(36K)의 폭 Wn이 상이한 레이아웃으로 되어 있다.

전술한 구성은, 한쪽 면 측 또는 다른 쪽 면 측으로부터 보았을 때의 애노드 영역(P^＋ 영역)(36A)과 컨트롤 게이트(38)의 겹침 영역의 면적을, 음극 영역(N^＋ 영역)(36K)과 컨트롤 게이트(38)의 겹침 영역의 면적과 다른 구성으로 할 수 있다.

구체적으로, 폭을 좁혀 컨트롤 게이트(38)와의 겹침 영역의 면적이 축소된 애노드 영역(P^＋ 영역)(36A) 또는 음극 영역(N^＋ 영역)(36K)과, 컨트롤 게이트(38) 사이의 기생 용량을 저감하는 것이 가능해진다.

여기서, 전술한 겹침 영역을 고려하는 경우, 저농도 반도체 영역(N－영역)(36N)을 음극 영역(36K)의 일부로 할 수 있다.

저농도 반도체 영역(N－영역)(36N)의 점유 면적이 매우 작은 경우 및 N형 불순물 농도가 매우 낮은 경우 등은, 이것을 제외하여 고려해도 된다. 이하에 있어서도 마찬가지이다.

본 실시예에 있어서는, 예를 들면, 컨트롤 게이트(38)가 음극 영역(N^＋ 영역)(36K)에 접속된 구성으로 되어 있다. 여기서, 음극 영역(N^＋ 영역)(36K)에 접속하는 방향에 수직인 방향에서의 애노드 영역(P^＋ 영역)(36A)의 폭 Wp가, 애노드 영 역(P^＋ 영역)(36A)에 접속하는 방향에 수직인 방향에서의 음극 영역(N^＋ 영역)(36K)의 폭 Wn 보다 좁은 구성으로 한다.

전술한 구성에 의해, 한쪽 면 측 또는 다른 쪽 면 측으로부터 보았을 때의 애노드 영역(P^＋ 영역)(36A)과 컨트롤 게이트(38)의 겹침 영역의 면적을, 음극 영역(N^＋ 영역)(36K)과 컨트롤 게이트(38)의 겹침 영역의 면적보다 작은 구성으로 할 수 있다. 이로써, 컨트롤 게이트(38)와 애노드 영역(P^＋ 영역)(36A) 사이의 기생 용량 Cgp를 축소할 수 있다.

특히, 박막 포토다이오드 PD에 있어서, 애노드 영역(P^＋ 영역)(36A)의 폭 Wp/음극 영역(N^＋ 영역)(36K)의 폭 Wn의 비 R1이 0.3≤R1＜1의 범위인 것이 바람직하다.

전술한 범위로 하는 것이 바람직한 이유에 대하여는, 후술의 실시예에서 설명한다.

또는, 도시한 포토다이오드와는 상이하고, 컨트롤 게이트(38)가 애노드 영역(P^＋ 영역)(36A)에 접속된 구성인 경우에는, 다음과 같은 구성으로 한다. 즉, 음극 영역(N^＋ 영역)(36K)에 접속하는 방향에 수직인 방향에서의 애노드 영역(P^＋ 영역)(36A)의 폭 Wp가, 애노드 영역(P^＋ 영역)(36A)에 접속하는 방향에 수직인 방향에 서의 음극 영역(N^＋ 영역)(36K)의 폭 Wn 보다 넓은 구성으로 한다.

전술한 구성에 의해, 한쪽 면 측 또는 다른 쪽 면 측으로부터 보았을 때의 애노드 영역(P^＋ 영역)(36A)과 컨트롤 게이트(38)의 겹침 영역의 면적을, 음극 영역(N^＋ 영역)(36K)과 컨트롤 게이트(38)의 겹침 영역의 면적보다 큰 구성으로 한다. 이로써, 전술한 바와 같이 컨트롤 게이트(38)와 음극 영역(N^＋ 영역)(36K) 사이의 기생 용량 Cgn을 축소할 수 있다.

특히, 박막 포토다이오드 PD에 있어서, 음극 영역(N^＋ 영역)(36K)의 폭 Wn/애노드 영역(P^＋ 영역)(36A)의 폭 Wp의 비 R2가 0.3≤R2＜1의 범위인 것이 바람직하다.

(음극 영역과 게이트 전극의 접속)

도 6a는, 전술한 박막 포토다이오드와 컨트롤 게이트에 존재하는 기생 용량을 나타내는 회로도이다.

박막 포토다이오드와 컨트롤 게이트에는, 이하의 기생 용량이 존재한다.

(1) 컨트롤 게이트(38)와 애노드 영역(P^＋ 영역)(36A) 사이의 기생 용량 Cgp

(2) 컨트롤 게이트(38)와 음극 영역(N^＋ 영역)(36K) 사이의 기생 용량 Cgn

(3) 애노드 영역(P^＋ 영역)(36A)과 음극 영역(N^＋ 영역)(36K) 사이의 접합의 기생 용량 Cjnc.

전술한 바와 같이, 컨트롤 게이트(38)가 음극 영역(N^＋ 영역)(36K)에 접속되어 있는 경우, 도 6a의 회로도는, 도 6b에 나타내는 구성으로 된다.

환언하면, 컨트롤 게이트(38)와 음극 영역(N^＋ 영역)(36K) 사이의 기생 용량 Cgn이 외관상 존재하지 않는다. 따라서, 전술한 전류 축적 용량은, 컨트롤 게이트(38)와 애노드 영역(P^＋ 영역)(36A) 사이의 기생 용량 Cgp와, 애노드 영역(P^＋ 영역)(36A)과 음극 영역(N^＋ 영역)(36K) 사이의 접합의 기생 용량 Cjnc의 합에 의해 표현된다.

반대로, 컨트롤 게이트(38)가 애노드 영역(P^＋ 영역)(36A)에 접속되어 있는 경우, 컨트롤 게이트(38)와 애노드 영역(P^＋ 영역)(36A) 사이의 기생 용량 Cgp가 외관상 존재하지 않는다. 따라서, 전술한 전류 축적 용량은, 컨트롤 게이트(38)와 음극 영역(N^＋ 영역)(36K) 사이의 기생 용량 Cgn와, 애노드 영역(P^＋ 영역)(36A)과 음극 영역(N^＋ 영역)(36K) 사이의 접합의 기생 용량 Cjnc의 합에 의해 표현된다.

전술한 바와 같이, 컨트롤 게이트(38)가 음극 영역(N^＋ 영역)(36K) 또는 애노드 영역(P^＋ 영역)(36A)에 접속되어 있는 구성으로 함으로써, 기생 용량 Cgn 또는 기생 용량 Cgp가 외관상 존재하지 않는다. 이로써, 기생 용량을 저감함으로써, 센서 신호 감도 전압을 개선할 수 있다.

여기서, 전술한 바와 같이, 애노드 영역(P^＋ 영역)(36A)과 음극 영역(N^＋ 영역)(36K) 중, 컨트롤 게이트(38) 사이에 구성되는 기생 용량, 즉 전술한 기생 용량 Cgp와 Cgn의 용량값이 큰 편에, 컨트롤 게이트(38)가 접속되어 있는 것이 바람직하다. 기생 용량 Cgp와 Cgn 중 더 큰 용량을 외관상 존재하지 않는 상태로 해서, 기생 용량 저감의 효과를 높일 수 있다.

전술한 박막 포토다이오드 PD는, 절연막(게이트 절연막(50))을 통하여 대향하는 P형 반도체 영역(애노드 영역(P^＋ 영역)(36A)과 금속막(컨트롤 게이트(38))에 의해 구성되는 기생 용량 Cgp를 가진다.

또한, 절연막(게이트 절연막(50)을 통하여 대향하는 N형 반도체 영역(음극 영역(N^＋ 영역)(36K)과 금속막(컨트롤 게이트(38)에 의해 구성되는 기생 용량 Cgn을 가진다.

본 실시예에 있어서는, 한쪽 면 측 또는 다른 쪽 면 측으로부터 보았을 때의 애노드 영역(P^＋ 영역)(36A)과 컨트롤 게이트(38)의 겹침 영역의 면적이, 음극 영역(N^＋ 영역)(36K)과 컨트롤 게이트(38)의 겹침 영역의 면적과는 다른 구성이다. 이로써, 기생 용량 Cgp의 용량값이 기생 용량 Cgn의 용량값과 다른 구성으로 되어 있다.

그 결과, 종래의 구성의 박막 포토다이오드와 비교하여 기생 용량을 저감한 구성, 즉 전류 축적 용량을 저감한 구성으로 되어 있다.

또한, 애노드 영역(P^＋ 영역)(36A)과 음극 영역(N^＋ 영역)(36K) 중, 게이트 절연막(50)을 통하여 대향하는 컨트롤 게이트(38) 사이에 구성되는 기생 용량, 즉 전술한 기생 용량 Cgp와 Cgn의 용량값 중 큰 편에, 컨트롤 게이트(38)가 접속되어 있다.

기생 용량 Cgp와 Cgn 중 용량이 큰 기생 용량을 외관상 존재하지 않는 상태로 할 수 있어, 기생 용량을 더욱 저감되게 할 수 있고, 즉, 전류 축적 용량을 보다 저감할 수 있다.

본 실시예에 따른 박막 포토다이오드를 가지는 광센서부를 구비한 액정 표시 장치에 의하면, 전술한 바와 같이 기생 용량인 전류 축적 용량을 저감함으로써, 센서 신호 감도를 증가시킬 수 있다.

전술한 구성에 있어서, 애노드 영역(P^＋ 영역)(36A)의 폭 Wp가 변동하면 감도에의 영향이 생기는 경우가 있으므로, 충분히 검토해서 설계하는 것이 중요하다.

(센서의 감도의 개선과 포화 특성의 개선)

그런데 전술한 바와 같이 박막 포토다이오드의 기생 용량을 저감하여 광센서부의 감도를 증가시켰을 경우, 센서의 포화 특성에 영향이 생긴다.

본 실시예에 있어서는, 다음과 같이, 박막 포토다이오드 PD에 입사하는 광의 성분을 정밀 조사하고, 박막 포토다이오드의 동작으로부터, 검출하고 싶은 광을 가 능한 한 박막 포토다이오드에 입사시킴으로써 센서의 감도의 개선과 포화 특성의 개선의 양립을 도모한다.

전술한 비가시광에 대한 감도를 가지는 박막 포토다이오드 PD는, 피검출물에는 도달하지 않고 액정 패널(200) 내에서 반복하는 반사에 의해 박막 포토다이오드 PD 측으로 도는 "미광(stray light)"에 의해 S/N비가 저하하기 쉬워지고 있다.

예를 들면, 박막 포토다이오드에 입사되는 광은 다음에, 같게 구별된다: (1) 편향판 공기 계면에서 반사하여 박막 포토다이오드에 들어가는 광 노이즈; (2) 백라이트가 금속 배선에 의해 반사된 후 박막 포토다이오드에 들어가는 광 노이즈, (3) 백라이트가 직접 박막 포토다이오드에 들어가는 광 노이즈; 및 (4) 백라이트 광이 사용자의 손가락으로부터 반사된 광신호.

전술한 바와 같이, 백라이트로부터의 비가시광이, VDD선(31), VSS선(32), 검출선(35) 등의 배선 및 컨트롤 게이트(38) 등의 전극에 의해 반사되면, 비가시광의 패널 앞면측에 도달하는 광량이 감소한다. 이 외에, 패널 앞면측에 도달하기 전에 박막 포토다이오드 PD 측에 미광으로서 되돌려져, 박막 포토다이오드 PD에 의해 노이즈 성분으로서 수광되어 버린다.

여기서, 박막 포토다이오드의 동작을 생각하면, 컨트롤 게이트(38)를 음극 영역(N^＋ 영역)(36K)에 접속하는 경우, 애노드 영역(P^＋ 영역)(36A)과 I-영역(36I)의 경계 부근에서 공핍층이 형성되므로, 그 영역에서의 광 감도가 높아진다.

그러므로 백라이트로부터의 미광이 I-영역(36I) 영역으로 들어가지 않게 하 는 것이, 박막 포토다이오드 PD의 광 감도가 높은 부분으로의 미광의 입사를 억제하고, S/N비를 개선하여 다이나믹 레인지를 확대하게 된다.

본 실시예의 박막 포토다이오드에 구비된 컨트롤 게이트(38)는 금속막이며, 백라이트 측으로부터의 미광의 입사를 방해하는 것이 가능하게 되어 있다.

더 구체적으로, 박막 포토다이오드 PD의 광 감도가 높은 부분의 아래쪽에 컨트롤 게이트(38)를 레이아웃함으로써, 미광의 입사를 억제할 수 있다.

특히, 애노드 영역(P^＋ 영역)(36A)의 음극 영역(N^＋ 영역)(36K) 측의 단부와 컨트롤 게이트(38)의 애노드 영역(P^＋ 영역)(36A) 측의 단부의 거리 D가, 1.5μm 내지 3.0μm의 범위인 것이 바람직하다.

또한, 음극 영역(N^＋ 영역)(36K)의 애노드 영역(P^＋ 영역)(36A) 측의 단부와 컨트롤 게이트(38)의 음극 영역(N^＋ 영역)(36K) 측의 단부의 거리가, 1.5μm 내지 3.0μm의 범위인 것이 바람직하다.

(동작)

다음에, 액정 표시 장치(100)의 개략적인 동작의 일례를 설명한다.

화소 영역에 있어서, 액정 패널(200)의 배면측에 백라이트(300)가 설치되어 있다. 백라이트(300)로부터의 조명광은, 제1 편광판(206), TFT 어레이 기판(201), 액정층(203), 컬러 필터(204), 컬러 필터 기판(202), 및 제2 편광판(207)을 투과하여, 화면 표시를 위해 앞면으로부터 출사한다.

이 투과의 과정에서, 제1 편광판(206)의 투과시에 투과광이 제1 방향으로 편광된다. 액정층(203) 내를 광이 투과하는 사이에, 액정 분자의 광학 이방성의 효과에 의해 투과광의 편광 방향이 액정의 분자 배열 방향을 따라 소정 각도 변화한다. 제2 편광판(207)의 투과시에, 투과광이 상기 제1 방향과 소정 각도 어긋난 제2 방향으로 편광된다.

이 3회의 편광 작용 중, 액정층(203)을 투과 중의 편광 각도는, 입력되는 영상 신호의 전위에 따라 액정층(203)에 인가하는 전계 강도를 제어함으로써, 화소마다 독립적으로 변화한다. 그러므로 각 화소를 통과하는 광은, 영상 신호의 전위에 따른 밝기에 변화하는 변조를 겪은 후, 액정 패널(200)로부터 출사되고, 소정의 화상 표시를 실현한다.

한편, 센서 영역에 있어서 광센서부를 통과하는 광은, 화소를 투과하는 광과는 달리, 전기 신호로 인한 변조를 겪지 않고, 그대로 액정 패널(200)로부터 출사된다.

화상 표시의 도중에, 예를 들면, 어플리케이션에 따라 표시 컨텐츠에, 사용자 지시를 촉구하는 경우가 있고, 이와 같은 경우, 사용자가 손가락 또는 스타일러스 펜 등으로 표시 화면을 가볍게 터치한다.

사용자의 손가락 또는 스타일러스 펜 등의 피검출물이 표시 화면에 접촉 또는 근접하면, 액정 패널(200)로부터 출사되는 광이, 피검출물에서 반사되고 액정 패널(200) 내에 되돌려진다. 이 되돌려진 광(반사광)은, 액정 패널(200) 내의 층계면이나 배선 등의 반사물에서 굴절이나 반사를 반복하기 때문에, 일반적으로, 반사광은 액정 패널(200)로 퍼져 진행된다. 따라서, 피검출물의 크기에 의존하지만, 반사광은, 복수의 광센서부(1) 중 적어도 1개에 도달한다.

광센서부(1)에 도달된 반사광 중, 소정의 역바이어스가 인가된 박막 포토다이오드 PD에 반사광의 일부가 입사하면 박막 포토다이오드 PD가 광전 변환을 행하여 광전하가 발생한다. 광전하는 애노드 영역(P^＋ 영역)(36A) 등이 구성하는 전류 축적 용량인 스토리지 노드 SN에 축적되고, 이에 접속된 앰프 트랜지스터 TA를 통하여 출력한다. 이때의 전하량은 수광량에 비례한 수광 데이터를 나타낸다. 수광 데이터(전하량)는, 도 3b에 나타내는 판독 회로의 검출선(35)으로부터 검출 전위 Vdet 또는 검출 전류 Idet으로 되어 출력된다.

검출 전위 Vdet 또는 검출 전류 Idet는, 도 2에 나타내는 스위치 어레이(SEL.SW.)(14)에 의해 센서 드라이버(13) 측에 보내지고, 여기서 수광 데이터로서 수집되고, 또한 도 1에 나타내는 데이터 처리부(400) 내의 위치 검출부(402)에 입력된다. 위치 검출부(402) 또는 제어부(401)는, 검출 전위 Vdet 또는 검출 전류 Idet마다의 행과 열의 어드레스의 세트를 액정 패널(200) 측으로부터 차례로, 리얼 타임으로 입력하고 있다. 그러므로 데이터 처리부(400) 내에서, 메모리(도시되지 않음)에, 피검출물의 패널 내 위치 정보(검출 전위 Vdet 또는 검출 전류 Idet)가 행과 열방향의 어드레스 정보와 관련되어 상기 메모리에 축적된다.

액정 표시 장치(100)는, 메모리 내의 정보에 따라 피검출물의 위치 정보와 표시 정보를 중첩시킴으로써, "사용자가 표시 정보에 근거한 지시를 손가락 또는 스타일러스 펜 등을 사용하여 행한 것"으로 판별할 수 있다. 또는, "사용자가 스타일러스 펜 등을 표시 화면 상에서 이동시킴으로써 소정의 정보를 입력한 것"으로 판별할 수 있다. 그래서, 액정 표시 장치(100)는, 터치 패널을 액정 패널(200)에 부가한 경우와 마찬가지의 기능을, 터치 패널을 부가하고 있지 않은 박형의 표시 패널에 의해 실현할 수 있다. 이와 같은 표시 패널을, "인-셀 터치 패널(in-cell touch panel)"이라고 한다.

(박막 포토다이오드의 형성 방법)

다음에, 본 실시예에 따른 액정 표시 장치의 광센서부에 구비되는 박막 포토다이오드의 형성 방법에 대하여 설명한다.

도 7a는 박막 포토다이오드의 형성 방법의 형성 공정을 나타낸 평면도이며, 도 7b은 도 7a 중의 X－X'에 있어서의 단면도이다.

예를 들면, TFT 어레이 기판(201) 상에, 스퍼터링법 등에 의해 몰리브덴 등의 금속막을 형성하고, 콘트롤 게이트의 패턴으로 패턴 가공하여, 컨트롤 게이트(38)를 형성한다.

다음에, 예를 들면, CVD(chemical vapor deposition)법 등에 의해, 질화 실리콘 및 산화 실리콘을 적층시켜, 게이트 절연막(50)을 형성한다.

다음에, 예를 들면, CVD법 등에 의해 폴리실리콘 등의 반도체를 퇴적시켜, 박막 포토다이오드의 패턴으로 패턴 가공하여, 반도체층(36)을 형성한다. 반도체 층(36)은, 도전성 불순물을 이온 주입하지 않으면 그대로 PIN 다이오드의 진성 반도체 영역으로 되는 반도체로 이루어진다.

도 8a는 도 7a 및 도 7b에 나타내는 공정에 이어지는 공정을 나타낸 평면도이며, 도 8b는 도 8a 중의 X－X'에 있어서의 단면도이다.

다음에, 예를 들면, 도포 등에 의해 반도체층(36)의 상층의 전체면에 포토레지스트막을 형성한다. 다음에, TFT 어레이 기판(201)의 한쪽 면(배면) 측으로부터 전체면에 광을 조사하고, 컨트롤 게이트(38)를 마스크로 하여 포토레지스트막을 노광하고, 진성 반도체 영역으로 하는 부분을 보호하는 패턴의 레지스트 마스크 M1을 패턴 형성한다.

컨트롤 게이트(38)를 마스크로 하는 노광에 의해, 레지스트 마스크 M1은 컨트롤 게이트(38)에 대하여 자기 정합적으로 패턴 형성할 수 있다.

도 9a는 도 8a 및 도 8b에 나타내는 공정에 이어지는 공정을 나타낸 평면도이며, 도 9b는 도 9a 중의 X－X'에 있어서의 단면도이다.

다음에, 예를 들면, 레지스트 마스크 M1을 마스크로 하여 N형의 도전성 불순물을 저농도에 이온 주입하고, N형 도전성 불순물을 저농도에 함유하는 저농도 반도체 영역(36N)을 형성한다.

이때, 레지스트 마스크 M1로 보호된 부분은 I-영역(진성 반도체 영역)(36I)으로 된다.

도 10a는 도 9a 및 도 9b에 나타내는 공정에 이어지는 공정을 나타낸 평면도이며, 도 10b은 도 10a 중의 X－X'에 있어서의 단면도이다.

다음에, 예를 들면, 전술한 레지스트 마스크 M1을 남긴 채, 포토리소그래피 공정에 의해, 애노드 영역(P^＋영역)(36A)으로 되는 영역을 개구하는 패턴의 레지스트 마스크 M2를 패턴 형성한다. 여기서, 레지스트 마스크 M2는 레지스트 마스크 M1과 일부가 겹치는 패턴으로서, 레지스트 마스크 M1과 레지스트 마스크 M2를 맞추어, 애노드 영역(P^＋ 영역)(36A) 이외에 부분을 보호하는 패턴으로 한다.

이어서, 예를 들면, 레지스트 마스크 M1 및 레지스트 마스크 M2를 마스크로 하여, 노출되어 있는 부분의 저농도 반도체 영역(36N)에 P형의 도전성 불순물을 고농도로 이온 주입하고, P형 도전성 불순물을 고농도로 함유하는 애노드 영역(P^＋ 영역)(36A)을 형성한다.

애노드 영역(P^＋ 영역)(36A)의 단부의 위치는, 레지스트 마스크 M1에 의해 결정할 수 있고, 따라서, 애노드 영역(P^＋ 영역)(36A)은 컨트롤 게이트(38)에 대하여 자기 정합적으로 형성된다.

도 11a는 도 10a 및 도 11b에 나타내는 공정에 이어지는 공정을 나타낸 평면도이며, 도 11b은 도 11a 중의 X－X'에 있어서의 단면도이다.

다음에, 예를 들면, 레지스트 마스크 M1 및 레지스트 마스크 M2를 박리하고, 포토리소그래피 공정에 의해, 음극 영역(N^＋ 영역)(36K)으로 되는 영역을 개구하는 패턴의 레지스트 마스크 M3를 패턴 형성한다.

여기서는, 음극 영역(N^＋ 영역)(36K)과 I-영역(36I) 사이에 저농도 반도체 영역(36N)이 남도록, 저농도 반도체 영역(36N)을 소정의 폭으로 보호하도록 하여 형성한다.

다음에, 예를 들면, 레지스트 마스크 M3을 마스크로 하여, 노출되어 있는 부분의 저농도 반도체 영역(36N)에 N형의 도전성 불순물을 고농도로 이온 주입하고, N형 도전성 불순물을 고농도로 함유하는 음극 영역(N^＋ 영역)(36K)을 형성한다.

이후의 공정으로서는, 예를 들면, 레지스트 마스크 M3를 박리한다. 다음에, 애노드 영역(P^＋ 영역)(36A), I-영역(진성 반도체 영역)(36I), 저농도 반도체 영역(36N) 및 음극 영역(N^＋ 영역)(36K)을 포함하는 반도체층(36)의 상층의 전체면에, 예를 들면, CVD법 등에 의해 제1 층간 절연막(51)을 형성한다. 다음에, 애노드 영역(P^＋ 영역)(36A) 및 음극 영역(N^＋ 영역)(36K)에 각각 도달하는 컨택트 홀을 개구하고, 컨택트 홀 내에 도전층을 매립하여 컨택트 플러그(54)를 형성한다.

이상과 같이 하여, 도 5a 및 도 5b에 나타낸 바와 같은 본 실시예에 따른 액정 표시 장치의 광센서부에 구비되는 박막 포토다이오드를 형성할 수 있다.

＜변형예＞

도 12a는 PIN 구조의 박막 포토다이오드 PD의 평면도이며, 도 12b는 도 12a 중의 X－X'에 있어서의 단면도이다.

실질적으로 도 5a 및 도 5b에 나타내는 구성과 동등한 포토다이오드이다. 음극 영역(N^＋ 영역)(36K)에 접속하는 방향에 수직인 방향에서의 애노드 영역(P^＋ 영역)(36A)의 폭 Wp가, 애노드 영역(P^＋ 영역)(36A)에 접속하는 방향에 수직인 방향에서의 음극 영역(N^＋ 영역)(36K)의 폭 Wn 보다 좁게 되어 있다. 애노드 영역(P^＋ 영역)(36A)의 음극 영역(N^＋ 영역)(36K) 측의 단부 근방에 있어서, 음극 영역(N^＋ 영역)(36K)의 폭 Wn(또는 I-영역(진성 반도체 영역)(36I)의 폭)과 동등한 폭을 가지는 애노드 영역(P^＋ 영역) 부분(36AW)이 설치되어 있다.

애노드 영역(P^＋ 영역)(36A)의 폭 Wp를 좁게 하는 것에 기인하는 애노드 영역(P^＋ 영역)(36A)과 음극 영역(N^＋ 영역)(36K) 사이에 흐르는 광전류가 작아지는 것을 억제할 수 있다. 또한, 애노드 영역(P^＋ 영역)(36A)의 폭 Wp를 좁게 하는 것에 기인하는 감도 증가의 효과가 감소하는 것을 억제할 수 있다.

또한, 제조 공정에서의 계면 위치의 매칭 또는 얼라인먼트의 어긋남의 영향이 도 5a 및 도 5b의 구성보다 작다는 이점이 있다.

＜예 1＞

도 5a 및 도 5b에 나타내는 박막 포토다이오드로서 애노드 영역(P^＋ 영역)(36A)의 폭 Wp와 음극 영역(N^＋ 영역)(36K)의 폭 Wn을 같은 100㎛로 한 종래 예에 따른 박막 포토다이오드를 제조하였다.

여기서, 애노드 영역(P^＋ 영역)(36A)의 폭 Wp 애노드 영역(P^＋ 영역)(36A)과 음극 영역(N^＋ 영역)(36K)을 단락시켜, 게이트 단자로부터 보이는 게이트 용량 Cg의 컨트롤 게이트의 인가 전압 Vg 의존성을 조사하였다. 여기서는, 애노드 영역(P^＋ 영역)(36A)과 음극 영역(N^＋ 영역)(36K) 사이에 협지되도록 배치된 I-영역(36I)의 폭을, 4.5μm(a), 5.5μm(b), 6.5μm(c), 7.5μm(d), 8.5μm(e), 9.5μm(f)로 변화시킨다. 이 경우, 컨트롤 게이트-음극 영역(N^＋ 영역)(36K)의 겹침과 컨트롤 게이트-애노드 영역(P^＋ 영역)(36A)의 겹침은 변화시키지 않고 있다.

전술한 결과를 도 13에 나타낸다.

컨트롤 게이트에 소정량의 전압을 인가한 경우에는, I-영역(36I)의 폭이 클수록 게이트 용량 Cg가 크게 되었지만, 컨트롤 게이트의 전압을 0V로 했을 때, I-영역(36I)의 폭에 상관없이, 게이트 용량 Cg는 일정(약(150fF)하였다.

도 14는, 전술한 결과로부터, (a) 10V의 게이트 전압의 인가시의 게이트 용량 Cg와 (b) 0V의 게이트 전압의 인가시의 게이트 용량 Cg의 값을, 각각 I-영역(36I)의 폭 L에 대하여 플롯한 도면이다.

10V의 게이트 전압일 때는, I-영역(36I)의 폭이 클수록 게이트 용량 Cg가 커지게 된다.

0V의 게이트 전압일 때는, I-영역(36I)의 폭에 의하지 않고, 게이트 용량 Cg 는 일정(약(150fF)하게 된다.

전술한 결과에 있어서, I-영역(36I)의 폭이 클수록 증가하는 게이트 용량은 채널 용량에 상당한다. 한편, I-영역(36I)의 폭에 상관없이 일정해지는 게이트 용량 Cg는, 컨트롤 게이트-음극 영역(N^＋ 영역)(36K)의 겹침과 컨트롤 게이트-애노드 영역(P^＋ 영역)(36A)의 겹침에 의해 정해지는 기생 용량에 의하기 때문인 것으로 생각된다.

＜예 2＞

도 5a 및 도 5b에 나타내는 박막 포토다이오드에 있어서, 음극 영역(N^＋ 영역)(36K)의 폭 Wn을 100㎛로 하고, 애노드 영역(P^＋ 영역)(36A)의 폭 Wp를 여러 가지로 변화시킨 박막 포토다이오드를 제조하여, 기생 용량 Cp의 변화를 측정하였다.

결과를 도 15에 나타낸다. 도면 중, a는 컨트롤 게이트(38)로부터 본 기생 용량이며, b는 애노드 영역(P＋ 영역)(36A)으로부터 본 기생 용량이다.

도면으로부터 알 수 있는 바와 같이, 컨트롤 게이트(38)로부터 본 기생 용량 성분, 컨트롤 게이트(38)와 음극 영역(N^＋ 영역)(36K)을 접속한 경우의 애노드 영역(P^＋ 영역)(36A)으로부터 본 기생 용량 성분은, 애노드 영역(P^＋ 영역)(36A)의 폭의 감소와 함께 저감한다. 그래서, 기생 용량 저감을 위해서는, 컨트롤 게이트 38-애노드 영역(P^＋ 영역)(36A) 사이, 컨트롤 게이트 38-음극 영역(N^＋ 영역)(36K) 사이의 겹침 양의 저감이 유효한 방법으로 되는 것으로 나타낸다.

이 경우, 센서 신호 감도(전압)는 전술한 바와 같이 (광전류)×(노광 시간)/(전류 축적 용량)으로 나타나기 때문에, 광전류를 일정하게 해서, 용량의 저감을 실현할 수 있으면 센서 감도의 향상이 가능해진다.

＜예 3＞

예 2와 같이, 도 5a 및 도 5b에 나타내는 박막 포토다이오드에 있어서, 음극 영역(N^＋ 영역)(36K)의 폭 Wn을 100㎛로 하고, 애노드 영역(P^＋ 영역)(36A)의 폭 Wp를 여러 가지로 변화시킨 박막 포토다이오드를 제조하였다. 이와 같이 얻어진 박막 포토다이오드의 광전류 Inp의 변화를 측정하였다.

결과를 도 16에 나타낸다. 광전류Inp가 애노드 영역(P^＋ 영역)(36A)의 폭 Wp에 비례하는 경우, 데이터는 도면 중의 원점을 지나는 점선 상에 플롯되어야만 하지만, 실제로는, 애노드 영역(P^＋ 영역)(36A)의 폭 Wp를 좁게 해도, 비례하는 경우보다 큰 광전류를 흐른다는 것을 알았다.

구체적으로, 음극 영역(N^＋ 영역)(36K)의 폭 Wn와 애노드 영역(P^＋ 영역)(36A)의 폭 Wp 한쪽을 좁게 하고 경우, 광전류가 일정하게 유지되지는 않아도 극단적인 저하를 나타내지 않는다. 그래서 음극 영역(N^＋ 영역)(36K)의 폭 Wn 또는 애노드 영역(P^＋ 영역)(36A)의 폭 Wp를 좁게 하는 것이 감도의 향상에 기여할 수 있 다는 것을 나타낸다.

＜예 4＞

전술한 바와 같이, 센서 신호 감도(전압)는, (광전류)×(노광 시간)/(전류 축적 용량)으로 표현할 수 있다. 그래서 음극 영역(N^＋ 영역)(36K)의 폭 Wn을 100μm로 하고, 애노드 영역(P^＋ 영역)(36A)의 폭 Wp를 여러 가지로 변화시킨 박막 포토다이오드에 있어서, 노광 시간을 일정하게 하여 박막 포토다이오드의 상대 감도 RS(상대값)를 추측했다.

결과를 도 17에 나타낸다. 애노드 영역(P^＋ 영역)(36A)의 폭 Wp가 좁아지면 상대 감도가 대폭 증가하는 것을 알 수 있다.

그러나 애노드 영역(P^＋ 영역)(36A)의 폭 Wp가 너머 작아져 버리면, 실제로 형성된 애노드 영역(P^＋ 영역)(36A)의 폭 Wp에 따라 감도가 크게 변화해 버리는 문제가 생긴다.

이점을 고려하면, 센서 감도가 증가하고, 또한 감도의 불균일이 크게 되지 않는 영역으로서, 음극 영역(N^＋ 영역)(36K)의 폭 Wn(100μm)에 대하여, 애노드 영역(P^＋ 영역)(36A)의 폭 Wp를 30μm 이상 100μm 미만으로 하는 것이 바람직하다.

환언하면, 박막 포토다이오드 PD에 있어서, 애노드 영역(P^＋ 영역)(36A)의 폭 Wp/음극 영역(N^＋ 영역)(36K)의 폭 Wn의 비 R1이 0.3≤R1＜1의 범위인 것이 바람직한 것으로 된다.

＜예 5＞

애노드 영역(P^＋ 영역)(36A)의 음극 영역(N^＋ 영역)(36K) 측의 단부와 컨트롤 게이트(38)의 애노드 영역(P^＋ 영역)(36A) 측의 단부의 거리 D를 여러 가지로 변화시킨 박막 포토다이오드에 대한 시뮬레이션을 행하였다. 여기서는, 백라이트로부터의 광이 배선 등에 반사하여 박막 포토다이오드에 입사하는, 노이즈 성분에 상당하는 상대 광량 RL(상대값)을 시뮬레이션에 의해 구하였다.

결과를 도 18에 나타낸다. 거리 D가 커짐에 따라 상대 광량 RL은 작게 되어 가는 것을 알 수 있었다.

여기서, 도면 중에 실제의 광신호 레벨 SIG를 나타낸다. 거리 D를 0.5μm 이상으로 함으로써, 광신호 레벨은 노이즈 성분 이상의 크기로 되는 것을 알았다.

＜예 6＞

도 5a 및 도 5b에 나타내는 박막 포토다이오드에 있어서, 음극 영역(N^＋ 영역)(36K)의 폭 Wn을 100㎛로 하고, 애노드 영역(P^＋ 영역)(36A)의 폭 Wp을 30㎛로 하여, 이하의 견적을 행하였다.

여기서, 애노드 영역(P^＋ 영역)(36A)의 음극 영역(N^＋ 영역)(36K) 측의 단부 와 컨트롤 게이트(38)의 애노드 영역(P^＋ 영역)(36A) 측의 단부의 거리 D를 여러 가지로 변화시켰다. 전술한 박막 포토다이오드에 있어서, 노광 시간을 일정하게 하여 박막 포토다이오드의 상대 감도 RS(상대값)를 추측했다.

결과를 도 19에 나타낸다. 거리 D가 커짐에 따라 상대 감도 RS는 작게 되어 가는 것을 알 수 있었다.

도면으로부터 알 수 있는 바와 같이, 애노드 영역(P^＋ 영역)(36A)의 음극 영역(N^＋ 영역)(36K) 측의 단부와 컨트롤 게이트(38)의 애노드 영역(P^＋ 영역)(36A) 측의 단부의 거리 D를 1.5μm 내지 3.0μm의 범위로 설정하는 것이 바람직하다. 이로써, 센서 감도와 불균일의 안정성을 실현할 수 있다.

＜예 7＞

여기서, 애노드 영역(P^＋ 영역)(36A)의 음극 영역(N^＋ 영역)(36K) 측의 단부와 컨트롤 게이트(38)의 애노드 영역(P^＋ 영역)(36A) 측의 단부의 거리 D를 여러 가지로 변화시켰다. 전술한 박막 포토다이오드에 있어서, 광센서부의 신호가 포화하는 광량 LSAT(상대값)를 추측했다.

결과를 도 20에 나타낸다. 애노드 영역(P^＋ 영역)(36A)의 음극 영역(N^＋ 영역)(36K) 측의 단부와 컨트롤 게이트(38)의 애노드 영역(P^＋ 영역)(36A) 측의 단부의 거리 D를 1.5μm 내지 3.0μm의 범위로 설정하는 것이 바람직하다.

이로써, D = -0.2μm의 경우와 비교하여 포화 특성이 2.5배로 개선되는 것을 알았다.

이로써, 센서의 감도 특성 외에, 다이나믹 레인지가 개선되는 것을 알 수 있었다.

본 실시예 및 그 변형예에 의하면, 표시부(기판)의 센서 영역에 형성되는 박막 포토다이오드에 있어서, P형 반도체 영역의 폭과 N형 반도체 영역의 폭을 상이하게 하고 있다. 이로써, 박막 포토다이오드와 금속막 사이의 기생 용량을 축소하여 센서의 검출 감도를 향상시키고, 또한 센서의 포화 특성을 개선할 수 있다.

＜제2 실시예＞

도 21a는 본 실시예에 있어서의 PIN 구조의 박막 포토다이오드 PD의 평면도이며, 도 21b은 도 21a 중의 X－X'에 있어서의 단면도이다. 도 21b에 있어서는, VDD선(31) 등의 배선 및 제2 층간 절연막(52)보다 상층의 구성은 생략하고 있다. 박막 포토다이오드 PD의 구성을 제외하곤, 본 실시예의 표시 장치는 제1 실시예와 동일한 구성이다.

반도체층(26)은, 도 21a에 나타내는 패턴 형상을 가진다. 구체적으로, P^＋ 영역(P형 반도체 영역)으로 이루어지는 애노드 영역(36A), I-영역(진성 반도체 영역)(36I), 저농도 반도체 영역인 저농도 반도체 영역(N－영역)(36N), N^＋ 영역(N형 반도체 영역)으로 이루어지는 음극 영역(36K)이 각각 레이아웃되어 있다. 이와 같이, 저농도 반도체 영역을 가지는 PIN 구조의 박막 포토다이오드가 구성되어 있다.

이 레이아웃에서, 음극 영역(N^＋ 영역)(36K)에 접속하는 방향에 수직인 방향에서의 애노드 영역(P^＋ 영역)(36A)의 폭 Wp와 애노드 영역(P^＋ 영역)(36A)에 접속하는 방향에 수직인 방향에서의 음극 영역(N^＋ 영역)(36K)의 폭 Wn이 상이한 레이아웃으로 되어 있다.

또한, 전술한 각 영역에 대한 컨트롤 게이트(38)의 레이아웃은 도 21a에 나타낸 바와 같다.

여기서, 애노드 영역(P^＋ 영역)(36A)은, 컨트롤 게이트(38)와의 겹침 영역의 외부에 있어서, 음극 영역(N^＋ 영역)(36K)에 접속하는 방향에 수직인 방향으로 연신하는 연신부(36AL)가 설치되어 있다.

또한, 전술한 포토다이오드를 피복하여 제1 층간 절연막(51)이 형성되어 있고, 애노드 영역(P^＋ 영역)(36A)과 음극 영역(N^＋ 영역)(36K)에 이르는 컨택트 홀 CT 를 통하여 컨택트 플러그(54)에 접속되어 있다. 애노드 영역(P^＋ 영역)(36A)에 이르는 컨택트 홀은 전술한 연신부(36AL)에 설치되어 있다.

이로써, 종래의 구성의 박막 포토다이오드와 비교하여 기생 용량을 저감한 구성, 즉 전류 축적 용량을 저감한 구성으로 되어 있다.

또한, 애노드 영역(P^＋ 영역)(36A)과 음극 영역(N^＋ 영역)(36K) 중, 게이트 절연막(50)을 통하여 대향하는 컨트롤 게이트(38) 사이에 구성되는 기생 용량, 즉 전술한 기생 용량 Cgp와 Cgn의 용량값이 큰 편에, 컨트롤 게이트(38)가 접속되어 있는 것이 바람직하다. 본 실시예에 있어서는, 음극 영역(N^＋ 영역)(36K)에 컨트롤 게이트(38)가 접속되어 있다.

기생 용량 Cgp와 Cgn 중 용량이 큰 기생 용량을 외관상 존재하지 않는 상태로 할 수 있어 기생 용량을 더욱 저감되게 할 수 있고, 즉, 전류 축적 용량을 보다 저감할 수 있다.

본 실시예의 박막 포토다이오드에 있어서, 컨트롤 게이트(38)와의 겹침 영역의 외부에 있어서의 애노드 영역(P^＋ 영역)(36A)의 구조는 기본적으로 임의이다.

한편, 후술하는 이유에 의해, 전술한 연신부(36AL)는 설치되지 않거나, 가능한 한 짧게 하는 편이 바람직하지만, 컨택트 홀의 개구 영역에 어떠한 제한이 있는 경우 등에 적용할 수 있다.

＜예 8＞

제1 실시예에 따른 표시 장치의 박막 포토다이오드와 제2 실시예에 따른 표시 장치의 박막 포토다이오드를 제조하였다. 여기서, 음극 영역(N^＋ 영역)(36K)의 폭 Wn을 100μm로 하고, 애노드 영역(P^＋ 영역)(36A)의 폭 Wp를 여러 가지로 변화시켰다. 이러한 박막 포토다이오드에 있어서, 폭 Wp를 가진 기생 용량의 변화를 측정하였다.

결과를 도 22에 나타낸다. 도면 중, a는 제1 실시예의 구성의 박막 포토다이오드에 있어서의 애노드 영역(P^＋ 영역)(36A)으로부터 본 기생 용량이며, b는 제2 실시예의 구성의 박막 포토다이오드에 있어서의 애노드 영역(P^＋ 영역)(36A)으로부터 본 기생 용량이다.

애노드 영역(P^＋ 영역)(36A)의 폭 Wp를 좁혔을 때 기생 용량이 저감될 수 있는 크기가, 제1 실시예의 구성의 박막 포토다이오드 쪽이 크지만, 전류 축적 용량의 저감에 의한 센서 신호 감도 증가를 위해서는 제1 실시예의 구성의 편이 바람직하다.

＜제3 실시예＞

도 23a는 본 실시예에 있어서의 PIN 구조의 박막 포토다이오드 PD의 평면도이며, 도 23b은 도 23a 중의 X－X'에 있어서의 단면도이다. 도 23b에 있어서는, VDD선(31) 등의 배선 및 제2 층간 절연막(52)보다 상층의 구성은 생략하고 있다. 박막 포토다이오드 PD의 구성을 제외하곤, 본 실시예의 표시 장치는 제1 실시예와 동일한 구성이다.

반도체층(26)은, 도 23a에 나타내는 패턴 형상을 가진다. 구체적으로, P^＋ 영역(P형 반도체 영역)으로 이루어지는 애노드 영역(36A), I-영역(진성 반도체 영역)(36I), 저농도 반도체 영역인 저농도 반도체 영역(N－영역)(36N), N^＋ 영역(N형 반도체 영역)으로 이루어지는 음극 영역(36K)이 각각 레이아웃되어 있다. 이와 같이, 저농도 반도체 영역을 가지는 PIN 구조의 박막 포토다이오드가 구성되어 있다.

또한, 전술한 포토다이오드를 피복하여 제1 층간 절연막(51)이 형성되어 있고, 애노드 영역(P^＋ 영역)(36A)과 음극 영역(N^＋ 영역)(36K)에 이르는 컨택트 홀 CT를 통하여 컨택트 플러그(54)에 접속되어 있다.

여기서, I-영역(36I)의 애노드 영역(P^＋ 영역)(36A) 측의 단부 근방에 있어서, 애노드 영역(P^＋ 영역)(36A)의 폭 Wp와 동등한 폭을 가지는 I-영역 부분(36IW)가 설치되어 있다.

본 실시예에 있어서는 제1 실시예와 마찬가지로, 한쪽 면 측 또는 다른 쪽 면 측으로부터 보았을 때의 애노드 영역(P^＋ 영역)(36A)과 컨트롤 게이트(38)의 겹침 영역의 면적이, 음극 영역(N^＋ 영역)(36K)과 컨트롤 게이트(38)의 겹침 영역의 면적과는 다르다. 이로써, 기생 용량 Cgp의 용량값이 기생 용량 Cgn의 용량값과 다른 구성으로 되어 있다.

또한, 애노드 영역(P^＋ 영역)(36A)과 음극 영역(N^＋ 영역)(36K) 중, 게이트 절연막(50)을 통하여 대향하는 컨트롤 게이트(38) 사이에 구성되는 기생 용량의 용량값이 큰 편에, 컨트롤 게이트(38)가 접속되어 있는 것이 바람직하다. 즉, 전술한 기생 용량 Cgp와 Cgn의 용량값이 큰 편에, 컨트롤 게이트(38)가 접속되어 있는 것이 바람직하다. 본 실시예에 있어서는, 음극 영역(N^＋ 영역)(36K)에 컨트롤 게이트(38)가 접속되어 있다.

기생 용량 Cgp와 Cgn 중 용량이 큰 기생 용량을 외관상 존재하지 않는 상태로 할 수 있어 기생 용량을 더욱 저감되게 할 수 있으며, 즉, 전류 축적 용량을 보다 저감할 수 있다.

실제로, 본 실시예에 따른 박막 포토다이오드는, 애노드 영역(P^＋ 영역)(36A)과 컨트롤 게이트(38)의 겹침 영역의 면적을 제1 실시예의 박막 포토다이오드보다 좁힐 수 있으므로, 기생 용량 Cgp가 제1 실시예보다 저감되어 있다.

또한, I-영역(36I)과 애노드 영역(P^＋ 영역)(36A)의 계면이 폭 Wp의 부분에 형성되어 있으므로, 제조 공정에서의 계면 위치의 매칭 또는 얼라인먼트의 어긋남의 영향이 제1 실시예보다 작다는 이점이 있다.

또한, I-영역(36I)에 폭 Wp의 영역이 형성되므로, 제1 실시예보다 재결합에 의한 로스가 커지게 될 가능성이 있다. 로스가 큰 경우에는, I-영역 부분(36IW)의 면적을 작게 하여, 영향이 작은 범위에서 검토하는 것이 중요하게 된다.

＜제4 실시예＞

도 24a는 본 실시예에 있어서의 PIN 구조의 박막 포토다이오드 PD의 평면도이며, 도 24b는 도 24a 중의 X－X'에 있어서의 단면도이다. 도 24b에 있어서는, VDD선(31) 등의 배선 및 제2 층간 절연막(52)보다 상층의 구성은 생략하고 있다. 박막 포토다이오드 PD의 구성을 제외하곤, 본 실시예의 표시 장치는 제1 실시예와 동일한 구성이다.

반도체층(36)은, 도 24a에 나타내는 패턴 형상을 가진다. 구체적으로, P^＋ 영역(P형 반도체 영역)으로 이루어지는 애노드 영역(36A), I-영역(진성 반도체 영역)(36I), 저농도 반도체 영역인 저농도 반도체 영역(N－영역)(36N), N^＋ 영역(N형 반도체 영역)으로 이루어지는 음극 영역(36K)이 각각 레이아웃되어 있다. 이와 같이, 저농도 반도체 영역을 가지는 PIN 구조의 박막 포토다이오드가 구성되어 있다.

여기서, 한쪽 면 측 또는 다른 쪽 면 측으로부터 보았을 때의 애노드 영역(P^＋ 영역)(36A)과 컨트롤 게이트(38)의 겹침의 폭 Lp가, 음극 영역(N^＋ 영역)(36K)과 컨트롤 게이트(38)의 겹침의 폭 Ln보다 좁게 설치되어 있다.

이것은, 제1 실시예와 마찬가지로, 한쪽 면 측 또는 다른 쪽 면 측으로부터 보았을 때의 애노드 영역(P^＋ 영역)(36A)과 컨트롤 게이트(38)의 겹침 영역의 면적이, 음극 영역(N^＋ 영역)(36K)과 컨트롤 게이트(38)의 겹침 영역의 면적과는 다른 구성이다. 이로써, 기생 용량 Cgp의 용량값이 기생 용량 Cgn의 용량값과 다른 구성으로 되어 있다.

또한, 애노드 영역(P^＋ 영역)(36A)과 음극 영역(N^＋ 영역)(36K) 중, 게이트 절연막(50)을 통하여 대향하는 컨트롤 게이트(38) 사이에 구성되는 기생 용량에 컨트롤 게이트(38)가 접속되어 있는 것이 바람직하다. 요약하면, 전술한 기생 용량 Cgp와 Cgn의 용량값이 큰 편에, 컨트롤 게이트(38)가 접속되어 있는 것이 바람직하다. 본 실시예에 있어서는, 음극 영역(N^＋ 영역)(36K)에 컨트롤 게이트(38)가 접속되어 있다.

실제로, 본 실시예에 따른 박막 포토다이오드는, 제1 실시예보다 재결합에 의한 로스가 작다는 이점이 있다.

애노드 영역(P^＋ 영역)(36A)의 폭 Wp가 변동했을 때의 감도에의 영향도 제1 실시예보다 작아진다.

또한, I-영역(36I)과 애노드 영역(P^＋ 영역)(36A)의 계면이 폭 Wp의 부분에 형성되어 있으므로, 제조 공정에서의 계면 위치의 매칭 및 얼라인먼트의 어긋남의 영향이 제1 실시예 보다 작다는 이점이 있다.

＜예 9＞

음극 영역(N^＋ 영역)(36K)의 폭 Wn와 애노드 영역(P^＋ 영역)(36A)의 폭 Wp가 동일한, 제4 실시예에 따른 표시 장치의 박막 포토다이오드에 있어서, 이 폭(W-길이)을 여러 가지로 변화시킨 박막 포토다이오드를 제조하였다. 여기서, 애노드 영역(P^＋ 영역)(36A)과 컨트롤 게이트(38)의 겹침의 폭 Lp, 음극 영역(N^＋ 영역)(36K)과 컨트롤 게이트(38)의 겹침의 폭 Ln로서는, 각각, 0.5μm, 1.5μm로 하였다.

전술한 박막 포토다이오드에 있어서, W-길이를 바꾸었을 때의 컨트롤 게이트(38)와 애노드 영역(P^＋ 영역)(36A) 사이의 기생 용량 Cgp, 컨트롤 게이트(38)와 음극 영역(N^＋ 영역)(36K) 사이의 기생 용량 Cgn의 변화를 측정하였다.

결과를 도 25에 나타낸다.

도면으로부터 알 수 있는 바와 같이, Cgp, Cgn는, W 길이가 커지면 커지게 되지만, Cgn 쪽이 W-길이에 대한 경사가 크고, W 길이가 클수록 Cgn이 Cgp 보다 크게 된다.

여기서, 제4 실시예에 나타낸 바와 같이, 컨트롤 게이트(38)와 음극 영역(N^＋ 영역)(36K) 사이를 접속함으로써, 보다 작은 기생 용량인 Cgp만이 존재하는 상태로 된다. 이로써, 기생 용량을 더 저감하고, 전류 축적 용량의 저감에 의한 센서 신호 감도 증가를 실현할 수 있다.

＜제5 실시예＞

(표시 장치의 적용 제품예)

실시예 및 그 변형예는, 이하의 각종 제품의 문자나 화상의 표시 부품으로서 적용할 수 있다.

예를 들면, 텔레비전 수상 장치, 퍼스널 컴퓨터 등의 모니터 장치, 휴대 전화기, 게임기, PDA 등의 영상 재생 기능을 가지는 모바일 기기, 스틸 카메라나 비디오 카메라 등의 촬영 장치, 카 네비게이션 장치 등의 차량 탑재 기기 등에 적용할 수 있다.

또한, 비가시광으로서 적외선을 사용하는 경우, 인간의 체온의 분포를 적외선으로서 검지하는 것이 가능해진다. 그러므로 사람의 손가락의 정맥 인증(vein authentication)에 있어서의 적외선의 효과적인 이용에 본 발명을 적용할 수 있다.

이 경우, 액정 패널(200) 대신에, 백라이트로부터의 광을 투과하는 정맥 인증 패널을 구비하고, 정맥 인증 패널의 표면에 사람의 손가락이 접촉된 상태로 적외선을 백라이트로부터 조사하고, 반사된 적외선에 따라 정맥 인증을 행하는 수단을 구비한다.

＜제1 적용예＞

도 26은 제1 적용예로 되는 텔레비전을 나타낸 사시도이다. 본 적용예에 따른 텔레비전은, 프론트 패널(102)이나 필터 유리(103) 등으로 구성되는 영상 표시 화면부(101)를 포함하고, 그 영상 표시 화면부(101)에 전술한 표시 장치를 적용할 수 있다.

＜제2 적용예＞

도 27a 및 도 27b는 제2 적용예로 되는 디지털 카메라를 나타낸 도면이며, 도 27a는 표면측으로부터 본 사시도, 도 27b은 배면측으로부터 본 사시도이다. 본 적용예에 따른 디지털 카메라는, 플래시용의 발광부(111), 표시부(112), 메뉴 스위치(113), 셔터 버튼(114) 등을 포함하고, 그 표시부(112)에 전술한 표시 장치를 적용할 수 있다.

＜제3 적용예＞

도 28은 제3 적용예로 되는 노트북형 퍼스널 컴퓨터를 나타낸 사시도이다. 본 적용예에 따른 노트북형 퍼스널 컴퓨터는, 본체(121)에, 문자 등을 입력할 때 조작되는 키보드(122), 화상을 표시하는 표시부(123) 등을 포함하고, 그 표시부(123)에 전술한 표시 장치를 적용할 수 있다.

＜제4 적용예＞

도 29는 제4 적용예로 되는 비디오 카메라를 나타낸 사시도이다. 본 적용예에 따른 비디오 카메라는, 본체부(131), 전방을 향한 측면에 피사체 촬영용의 렌즈(132), 촬영 시의 스타트/스톱 스위치(133), 표시부(134) 등을 포함하고, 그 표시부(134)에 전술한 표시 장치를 적용할 수 있다.

＜제5 적용예＞

도 30a ~ 도 30g는 제5 적용예로 되는 휴대 단말기 장치, 예를 들면, 휴대 전화기를 나타낸 도면이다. 도면에서, 도 30a는 개방한 상태에서의 휴대 전화기의 정면도, 도 30b는 그 측면도, 도 30c는 닫은 상태에서의 휴대 전화기의 정면도, 도 30d는 좌측면도, 도 30e는 우측면도, 도 30f는 상면도, 도 30g는 저면도이다. 본 적용예에 따른 휴대 전화기는, 위쪽 하우징(141), 아래쪽 하우징(142), 연결부(여기서는 경첩부)(143), 디스플레이(144), 서브 디스플레이(145), 픽처 라이트(146), 카메라(147) 등을 포함한다.

전술한 디스플레이(144)나 서브 디스플레이(145)에 전술한 표시 장치를 적용할 수 있다.

본 실시예와 관련된 표시 장치는, 이상의 설명에 한정되지 않는다.

예를 들면, 전술한 실시예에 있어서, 컨트롤 게이트를 음극 영역(N^＋ 영역)(36K) 측에 접속하고, 애노드 영역(P^＋ 영역)(36A)의 폭을 음극 영역(N^＋ 영역)(36K)보다 좁게 하고 있지만, 이에 한정되지 않는다. 예를 들면, 컨트롤 게이트를 애노드 영역(P^＋ 영역)(36A) 측에 접속하고, 음극 영역(N^＋ 영역)(36K)의 폭을 애노드 영역(P^＋ 영역)(36A)보다 좁게 하는 실시예도 가능하다.

이 경우, 상기와 마찬가지의 이유에 의해, 박막 포토다이오드 PD에 있어서, 음극 영역(N^＋ 영역)(36K)의 폭 Wn/애노드 영역(P^＋ 영역)(36A)의 폭 Wp의 비 R2가 0.3≤R2＜1의 범위인 것이 바람직하다.

또한, 상기와 마찬가지의 이유에 의해, 음극 영역(N^＋ 영역)(36K)의 애노드 영역(P^＋ 영역)(36A) 측의 단부와 컨트롤 게이트(38)의 음극 영역(N^＋ 영역)(36K) 측의 단부의 거리가, 1.5μm 내지 3.0μm의 범위인 것이 바람직하다.

또한, 전술한 실시예에 있어서는 액정 표시 장치에 대하여 설명하고 있지만, 이에 한정되지 않고, 유기 EL 표시 장치나, 이-페이퍼(E－Paper) 등의 표시 장치에 적용할 수도 있다.

그 외에, 본 발명의 요지를 벗어나지 않는 범위에서, 각종의 변경이 가능하다.

도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치의 개략적인 전체 구성도이다.

도 2는 본 발명의 제1 실시예에 따른 액정 표시 장치 내의 구동 회로의 구성예를 나타낸 블록도이다.

도 3a는 본 발명의 제1 실시예에 따른 액정 표시 장치에 구비되는 광센서부의 평면도이며, 도 3b는 도 3a의 패턴에 대응하는 광센서부의 등가 회로도이다.

도 4는 본 발명의 제1 실시예에 따른 액정 표시 장치에 구비되는 광센서부와 FFS(Field Fringe Switching) 방식의 액정의 화소(PIX)의 일부를 개략적으로 나타낸 단면도이다.

도 5a는 본 발명의 제1 실시예에 따른 액정 표시 장치에 구비되는 PIN 구조의 포토다이오드의 평면도이며, 도 5b는 도 5a 중의 X－X'에 있어서의 단면도이다.

도 6a 및 도 6b는 본 발명의 제1 실시예에 따른 박막 포토다이오드와 컨트롤 게이트에 존재하는 기생 용량을 나타내는 회로도이다.

도 7a는 본 발명의 제1 실시예에 따른 액정 표시 장치에 구비되는 박막 포토다이오드의 형성 방법의 형성 공정을 나타낸 평면도이며, 도 7b은 도 7a 중의 X－X'에 있어서의 단면도이다.

도 8a는 도 7a 및 도 7b에 나타내는 공정에 이어지는 공정을 나타낸 평면도이며, 도 8b은 도 8a 중의 X－X'에 있어서의 단면도이다.

도 9a는 도 8a 및 도 8b에 나타내는 공정에 이어지는 공정을 나타낸 평면도 이며, 도 9b는 도 9a 중의 X－X'에 있어서의 단면도이다.

도 11a는 도 10a 및 도 10b에 나타내는 공정에 이어지는 공정을 나타낸 평면도이며, 도 11b은 도 11a 중의 X－X'에 있어서의 단면도이다.

도 12a는 본 발명의 실시예의 변형예에 따른 액정 표시 장치에 구비되는 PIN 구조의 포토다이오드의 평면도이며, 도 12b는 도 12a 중의 X－X'에 있어서의 단면도이다.

도 13은 예 1에 따른 게이트 단자로부터 보이는 게이트 용량의 컨트롤 게이트의 인가 전압 의존성을 나타낸 도면이다.

도 14는 도 13의 결과를 플롯한 설명도이다.

도 15는 예 2에 따른 기생 용량의 애노드 영역 폭 의존성을 나타낸 도면이다.

도 16은 예 3에 따른 광전류의 애노드 영역 폭 의존성을 나타낸 도면이다.

도 17은 예 4에 따른 상대 감도의 애노드 영역 폭 의존성을 나타낸 도면이다.

도 18은 예 5에 따른 노이즈 성분에 상당하는 상대 광량의 애노드 영역 단부와 컨트롤 게이트 단부의 거리 의존성을 나타낸 도면이다.

도 19는 예 6에 따른 상대 감도의 애노드 영역 단부와 컨트롤 게이트 단부의 거리 의존성을 나타낸 도면이다.

도 20은 예 7에 따른 광센서부의 신호가 포화하는 광량의 애노드 영역 단부와 컨트롤 게이트 단부의 거리 의존성을 나타낸 도면이다.

도 21a는 본 발명의 제2 실시예에 따른 액정 표시 장치에 구비되는 PIN 구조의 포토다이오드의 평면도이며, 도 21b는 도 21a 중의 X－X'에 있어서의 단면도이다.

도 22는 예 8에 따른 애노드 영역(P^＋ 영역)으로부터 본 기생 용량의 애노드 영역(P^＋ 영역)의 폭 의존성을 나타낸다.

도 23a는 본 발명의 제3 실시예에 따른 액정 표시 장치에 구비되는 PIN 구조의 포토다이오드의 평면도이며, 도 23b는 도 23a 중의 X－X'에 있어서의 단면도이다.

도 24a는 본 발명의 제4 실시예에 따른 액정 표시 장치에 구비되는 PIN 구조의 포토다이오드의 평면도이며, 도 24b는 도 24a 중의 X－X'에 있어서의 단면도이다.

도 25는 예 9에 따른 기생 용량의 W-길이 의존성을 나타낸 그래프이다.

도 26은 본 발명의 제5 실시예에 따른 제1 적용예로 되는 텔레비전을 나타낸 사시도이다.

도 27a 및 도 27b는 본 발명의 제5 실시예에 따른 제2 적용예로 되는 디지털 카메라를 나타낸 도면이며, 도 27a는 표면측으로부터 본 사시도, 도 27b는 배면측으로부터 본 사시도이다.

도 28은 본 발명의 제5 실시예에 따른 제3 적용예로 되는 노트북형 퍼스널 컴퓨터를 나타낸 사시도이다.

도 29는 본 발명의 제5 실시예에 따른 제4 적용예로 되는 비디오 카메라를 나타낸 사시도이다.

도 30a ~ 도 30e는 본 발명의 제5 실시예에 따른 제5 적용예로 되는 휴대 전화기를 나타낸 도면이며, 도 30a는 개방한 상태에서의 정면도, 도 30b는 그 측면도, 도 30c는 닫은 상태에서의 정면도, 도 30d는 좌측면도, 도 30e는 우측면도, 도 30f는 상면도, 도 30g는 저면도이다.

Claims

표시 장치에 있어서,

화소가 형성된 화소 영역과 광센서부가 형성된 센서 영역을 가지는 기판;

상기 기판의 한쪽 면 측으로부터 상기 기판을 조명하는 조명부;

상기 센서 영역에 배치되고, 적어도 P형 반도체 영역과 N형 반도체 영역을 가지고, 상기 기판의 다른 쪽 면 측으로부터 입사하는 광을 수광하는 박막 포토다이오드; 및

상기 기판의 상기 한쪽 면 측에 절연막을 통하여 상기 박막 포토다이오드와 대향하여 형성되고, 상기 조명부로부터 발생된 광이 상기 한쪽 면 측으로부터 상기 박막 포토다이오드에 직접 입사하는 것을 억제하고, 소정의 전위에 고정되는 금속막

을 포함하고,

상기 박막 포토다이오드에서, 상기 N형 반도체 영역에 접속하는 방향에 수직인 방향에서의 상기 P형 반도체 영역의 폭과, 상기 P형 반도체 영역에 접속하는 방향에 수직인 방향에서의 상기 N형 반도체 영역의 폭이 상이하도록 형성되어 있는 표시 장치.
제1항에 있어서,

상기 박막 포토다이오드에서, 상기 한쪽 면 측 및 상기 다른 쪽 면 측으로부터 보았을 때의 상기 P형 반도체 영역과 상기 금속막의 겹침 영역의 면적이, 상기 N형 반도체 영역과 상기 금속막의 겹침 영역의 면적과 상이한, 표시 장치.
제1항에 있어서,

상기 금속막이 상기 N형 반도체 영역에 접속되어 있고,

상기 박막 포토다이오드에서, 상기 N형 반도체 영역에 접속하는 방향에 수직인 방향에서의 상기 P형 반도체 영역의 폭이, 상기 P형 반도체 영역에 접속하는 방향에 수직인 방향에서의 상기 N형 반도체 영역의 폭보다 좁은, 표시 장치.
제3항에 있어서,

상기 박막 포토다이오드에서, 상기 한쪽 면 측 또는 상기 다른 쪽 면 측으로부터 보았을 때의 상기 P형 반도체 영역과 상기 금속막의 겹침 영역의 면적이, 상기 N형 반도체 영역과 상기 금속막의 겹침 영역의 면적보다 작은, 표시 장치.
제3항에 있어서,

상기 박막 포토다이오드에서, 상기 P형 반도체 영역의 폭/상기 N형 반도체 영역의 폭의 비 R1이 0.3≤R1＜1의 범위에 있는, 표시 장치.
제1항에 있어서,

상기 금속막이 상기 P형 반도체 영역에 접속되어 있고,

상기 박막 포토다이오드에서, 상기 N형 반도체 영역에 접속하는 방향에 수직인 방향에서의 상기 P형 반도체 영역의 폭이, 상기 P형 반도체 영역에 접속하는 방향에 수직인 방향에서의 상기 N형 반도체 영역의 폭보다 넓은, 표시 장치.
제6항에 있어서,

상기 박막 포토다이오드에서, 상기 한쪽 면 측 또는 상기 다른 쪽 면 측으로부터 보았을 때의 상기 P형 반도체 영역과 상기 금속막의 겹침 영역의 면적이, 상기 N형 반도체 영역과 상기 금속막의 겹침 영역의 면적보다 큰, 표시 장치.
제6항에 있어서,

상기 박막 포토다이오드에서, 상기 N형 반도체 영역의 폭/상기 P형 반도체 영역의 폭의 비 R2가 0.3≤R2＜1의 범위에 있는, 표시 장치.
제1항에 있어서,

상기 박막 포토다이오드가, 상기 N형 반도체 영역과 상기 P형 반도체 영역의 사이에, 진성 반도체 영역 또는 상기 N형 반도체 영역과 상기 P형 반도체 영역보다 도전성 불순물 농도가 낮은 저농도 반도체 영역을 가지는, 표시 장치.
제1항에 있어서,

상기 박막 포토다이오드를 구성하는 상기 P형 반도체 영역 및 상기 N형 반도 체 영역을 포함하는 반도체 영역이, 다결정 실리콘, 미결정 실리콘(microcrystalline silicon), 비정질 실리콘 또는 결정 실리콘으로 형성되어 있는, 표시 장치.
제1항에 있어서,

상기 조명부가 비가시광을 발광하고, 상기 박막 포토다이오드는, 상기 비가시광에 대한 감도를 가지는, 표시 장치.
제1항에 있어서,

상기 P형 반도체 영역의 상기 N형 반도체 영역 측의 단부와 상기 금속막의 상기 P형 반도체 영역 측의 단부의 거리가, 1.5μm 내지 3.0μm의 범위에 있는, 표시 장치.
제1항에 있어서,

상기 N형 반도체 영역의 상기 P형 반도체 영역 측의 단부와 상기 금속막의 상기 N형 반도체 영역 측의 단부의 거리가, 1.5μm 내지 3.0μm의 범위에 있는, 표시 장치.
표시 장치에 있어서,

화소가 형성된 화소 영역과 광센서부가 형성된 센서 영역을 가지는 기판;

상기 기판의 한쪽 면 측으로부터 상기 기판을 조명하는 조명부;

상기 센서 영역에 배치되고, 적어도 P형 반도체 영역과 N형 반도체 영역을 가지고, 상기 기판의 다른 쪽 면 측으로부터 입사하는 광을 수광하는 박막 포토다이오드; 및

상기 기판의 상기 한쪽 면 측에 절연막을 통하여 상기 박막 포토다이오드와 대향하여 형성되고, 상기 조명부로부터 발생된 광이 상기 한쪽 면 측으로부터 상기 박막 포토다이오드에 직접 입사하는 것을 억제하고, 소정의 전위에 고정되는 금속막

을 포함하고,

상기 박막 포토다이오드 및 상기 금속막에 있어서, 상기 절연막을 통하여 대향하는 상기 P형 반도체 영역과 상기 금속막에 의해 구성되는 기생 용량의 용량값이, 상기 절연막을 통하여 대향하는 상기 N형 반도체 영역과 상기 금속막에 의해 구성되는 기생 용량의 용량값과 다른, 표시 장치.
표시 장치에 있어서,

화소가 형성된 화소 영역과 광센서부가 형성된 센서 영역을 가지는 기판;

상기 기판의 한쪽 면 측으로부터 상기 기판을 조명하는 조명부;

상기 센서 영역에 배치되고, 적어도 P형 반도체 영역과 N형 반도체 영역을 가지고, 상기 기판의 다른 쪽 면 측으로부터 입사하는 광을 수광하는 박막 포토다이오드; 및

상기 기판의 상기 한쪽 면 측에 절연막을 통하여 상기 박막 포토다이오드와 대향하여 형성되고, 상기 조명부로부터 발생된 광이 상기 한쪽 면 측으로부터 상기 박막 포토다이오드에 직접 입사하는 것을 억제하고, 소정의 전위에 고정되는 금속막

을 포함하고,

상기 박막 포토다이오드에서, 상기 한쪽 면 측 또는 상기 다른 쪽 면 측으로부터 보았을 때의 상기 P형 반도체 영역과 상기 금속막이 겹치는 영역의 면적이, 상기 N형 반도체 영역과 상기 금속막의 겹침 영역의 면적과 다른, 표시 장치.
제14항에 있어서,

상기 금속막이, 상기 P형 반도체 영역과 상기 N형 반도체 영역 중, 상기 절연막을 통하여 대향하는 상기 금속막과의 사이에 구성되는 기생 용량의 용량값이 큰 편에 접속되어 있는, 표시 장치.
제15항에 있어서,

상기 박막 포토다이오드에서, 상기 N형 반도체 영역에 접속하는 방향에 수직인 방향에서의 상기 P형 반도체 영역의 폭과, 상기 P형 반도체 영역에 접속하는 방향에 수직인 방향에서의 상기 N형 반도체 영역의 폭이 상이하도록 형성되어 있는, 표시 장치.
제16항에 있어서,

상기 금속막이 상기 N형 반도체 영역에 접속되어 있고,

상기 박막 포토다이오드에서, 상기 N형 반도체 영역에 접속하는 방향에 수직인 방향에서의 상기 P형 반도체 영역의 폭이, 상기 P형 반도체 영역에 접속하는 방향에 수직인 방향에서의 상기 N형 반도체 영역의 폭보다 좁은, 표시 장치.
제15항에 있어서,

상기 금속막이 상기 P형 반도체 영역에 접속되어 있고,

상기 박막 포토다이오드에서, 상기 N형 반도체 영역에 접속하는 방향에 수직인 방향에서의 상기 P형 반도체 영역의 폭이, 상기 P형 반도체 영역에 접속하는 방향에 수직인 방향에서의 상기 N형 반도체 영역의 폭보다 넓은, 표시 장치.
제15항에 있어서,

상기 박막 포토다이오드가, 상기 N형 반도체 영역과 상기 P형 반도체 영역의 사이에 진성 반도체 영역 또는 상기 N형 반도체 영역과 상기 P형 반도체 영역보다 도전성 불순물 농도가 낮은 저농도 반도체 영역을 가지는, 표시 장치.