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JP7377025B2 - 検出装置 - Google Patents

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Description

本発明は、検出装置に関する。
特許文献１には、フォトダイオード等の光電変換素子が基板上に複数配列された検出装置（特許文献１では、光電変換装置）が記載されている。このような光学式の検出装置は、例えば指紋センサや静脈センサ等、生体情報を検出する生体センサとして用いられる。
特開２０１１－１４７５２号公報
光学式センサでは、被検出体に光を照射する光源と、被検出体からの光を検出するセンサとをそれぞれ別基板に構成すると、小型化を図ることが困難となる場合がある。また、検出性能を向上させるためには、発光波長の異なる複数の光源を備えることが望ましいが、光源を多数設けると小型化を図ることが困難となる場合がある。
本発明は、小型化を図るとともに、検出性能を向上させることが可能な検出装置を提供することを目的とする。
本発明の一態様の検出装置は、基板と、前記基板に設けられ、照射された光に応じた検出信号を出力する複数の光電変換素子と、前記基板に設けられた少なくとも１つ以上の発光素子と、前記発光素子に流れる電流を制御することで、前記発光素子から出射される光の波長を設定する制御回路と、を有する。
図１は、第１実施形態に係る検出装置の構成例を示すブロック図である。 図２は、第１実施形態に係る検出装置を模式的に示す平面図である。 図３は、図２のＩＩＩ－ＩＩＩ’断面図である。 図４は、第１実施形態に係るセンサアレイの単位検出領域を示す回路図である。 図５は、第１実施形態に係る発光素子を駆動する駆動回路を示す回路図である。 図６は、光電変換素子及び読出トランジスタを示す断面図である。 図７は、発光素子及び駆動トランジスタを示す断面図である。 図８は、発光素子及び台座の構成を模式的に示す平面図である。 図９は、第１実施形態に係る検出装置の検出方法を説明するためのフローチャートである。 図１０は、光電変換素子の駆動と、発光素子の点灯動作との関係を説明するための説明図である。 図１１は、発光素子に流れる電流密度と、発光ピーク波長との関係の一例を示すグラフである。 図１２は、変形例に係る検出装置の、光電変換素子の駆動と、発光素子の点灯動作との関係を説明するための説明図である。 図１３は、第２実施形態に係る検出装置を模式的に示す断面図である。
本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
（第１実施形態）
図１は、第１実施形態に係る検出装置の構成例を示すブロック図である。図１に示すように、検出装置１は、センサアレイ１０と、センサ走査回路１２と信号線選択回路１４と、発光素子駆動回路１６と、電源電圧制御回路１８と、制御回路１００と、メモリ１０２と、検出回路１０４と、を有する。
センサアレイ１０は、アレイ基板２に設けられた複数の光電変換素子３と、光源としての発光素子５と、を有する光センサである。センサアレイ１０が有する複数の光電変換素子３は、例えば、シリコンを含むＰＩＮ型のフォトダイオード（Positive Intrinsic Negative Diode）であり、照射された光に応じた信号を、検出信号Ｖｄｅｔとして信号線選択回路１４に出力する。また、センサアレイ１０は、センサ走査回路１２から供給される走査信号Ｖｒｅａｄに従って検出を行う。
制御回路１００は、センサ走査回路１２と信号線選択回路１４と、発光素子駆動回路１６と、電源電圧制御回路１８と、検出回路１０４とにそれぞれ制御信号を供給し、これらの動作を制御する回路である。制御回路１００は、検出装置１に搭載される演算装置、すなわちＣＰＵ（Central Processing Unit）である。制御回路１００は、例えば、メモリ１０２からプログラムを読み出すことで、各種処理を実行する。
メモリ１０２は、制御回路１００の演算内容やプログラムの情報を記憶する記憶回路である。また、メモリ１０２は、センサアレイ１０が有する複数の光電変換素子３に関する情報や、発光素子５に関する情報をあらかじめ記憶している。メモリ１０２は、例えばＲＡＭ（Random Access Memory）、レジスタ回路等であってもよい。
センサ走査回路１２は、制御回路１００から供給される制御信号に基づいて走査線ＧＬ（図４参照）を選択する回路である。センサ走査回路１２は、複数の走査線ＧＬを順次又は同時に選択し、選択された走査線ＧＬに走査信号Ｖｒｅａｄを供給する。これにより、センサ走査回路１２は、走査線ＧＬに接続された複数の光電変換素子３を選択する。
信号線選択回路１４は、複数の信号線ＳＬ（図４参照）を順次又は同時に選択するスイッチ回路である。信号線選択回路１４は、制御回路１００から供給される選択信号に基づいて、選択された信号線ＳＬと、検出回路１０４とを接続する。これにより、信号線選択回路１４は、選択された信号線ＳＬに対応する光電変換素子３の検出信号Ｖｄｅｔを、出力信号線Ｌｏｕｔを介して検出回路１０４に出力する。信号線選択回路１４は、例えばマルチプレクサである。
検出回路１０４は、出力端子Ｔｏｕｔ及び出力信号線Ｌｏｕｔを介して信号線選択回路１４と接続される。検出回路１０４は、検出信号Ｖｄｅｔの信号処理を行う信号処理回路であり、例えば、ＡＦＥ（Analog Front End；アナログフロントエンド回路）である。検出回路１０４は、少なくとも信号増幅回路及びＡ／Ｄ変換回路の機能を有する。信号増幅回路は、信号線選択回路１４を介してセンサアレイ１０から出力された検出信号Ｖｄｅｔを、増幅する。Ａ／Ｄ変換回路は、信号増幅回路から出力されるアナログ信号を、デジタル信号に変換する。なお、図１では、説明を簡略化するために１つの検出回路１０４を示しているが、信号線選択回路１４の出力端子の数や、センサアレイ１０の解像度に応じて複数の検出回路１０４が設けられていてもよい。
発光素子駆動回路１６は、制御回路１００から供給される制御信号に基づいて、発光素子５を駆動する回路である。具体的には、発光素子駆動回路１６は、発光素子５に対応して設けられた駆動トランジスタＤＲＴのゲートにゲート駆動信号Ｖｇを供給する。これにより、駆動トランジスタＤＲＴがオンになり、選択された発光素子５が電源電圧制御回路１８と接続状態となる。また、発光素子駆動回路１６は、制御回路１００から供給される制御信号に基づいて、ゲート駆動信号Ｖｇのパルス幅Ｗｖｇを変更することもできる。
電源電圧制御回路１８は、制御回路１００から供給される制御信号に基づいて、アノード電源電位ＰＶＤＤを、選択された発光素子５のアノード端子５２に供給し、カソード電源電位ＰＶＳＳを発光素子５のカソード端子５３に供給する。これにより、電源電圧制御回路１８から供給されるアノード電源電位ＰＶＤＤ及びカソード電源電位ＰＶＳＳに応じて、発光素子５に電流が流れる。発光素子５は、流れる電流に応じて発光する。
制御回路１００は、発光素子５に流れる電流を制御することで、発光素子５から出射される光の波長を設定する。具体的には、電源電圧制御回路１８は、例えば増幅回路を含み、複数の異なる電位を有するアノード電源電位ＰＶＤＤを供給する。また、電源電圧制御回路１８は、カソード電源電位ＰＶＳＳとして固定された基準電位を供給する。電源電圧制御回路１８は、発光素子５ごとに異なる電位を有するアノード電源電位ＰＶＤＤを設定することで、発光素子５ごとに流れる電流を変化させ、発光素子５から出射される光の波長を設定する。ただし、電源電圧制御回路１８は、アノード電源電位ＰＶＤＤとして所定の固定された電位を供給し、複数の異なる電位を有するカソード電源電位ＰＶＳＳを供給してもよいし、アノード電源電位ＰＶＤＤとカソード電源電位ＰＶＳＳとして、いずれも複数の異なる電位を供給してもよい。また、電源電圧制御回路１８は、異なる電位を有するアノード電源電にＰＶＤＤを発光素子５ごとに設定してもよいし、行ごと又は列ごとに配列された発光素子群ごとに設定してもよい。
検出装置１において、発光素子５が光を出射し、光電変換素子３は、発光素子５から出射された光のうち、指や掌等の被検出体で反射された光を検出する。これにより、検出装置１は、被検出体の生体情報を検出することができる。生体情報は、例えば、指紋、指や掌の血管像（静脈パターン）、脈波、脈拍、血中酸素濃度等である。
図２は、第１実施形態に係る検出装置を模式的に示す平面図である。図２に示すように、検出装置１は、さらに、アレイ基板２と、駆動ＩＣ（Integrated Circuit）２１０と、を含む。アレイ基板２は、光電変換素子３及び発光素子５を駆動するための駆動回路基板であり、バックプレーン又はアクティブマトリクス基板とも呼ばれる。アレイ基板２は、基板２１、複数のトランジスタ、複数の容量及び各種配線等を有する。
検出装置１は、検出領域ＡＡと、周辺領域ＧＡとを有する。検出領域ＡＡは、複数の光電変換素子３及び発光素子５が配置される領域であり、検出領域ＡＡに接触又は近接する被検出体を検出する領域である。周辺領域ＧＡは、複数の光電変換素子３及び発光素子５が配置されない領域であり、検出領域ＡＡの外周と、基板２１の端部との間の領域である。
複数の光電変換素子３は、基板２１の検出領域ＡＡに、マトリクス状に配置される。具体的には、複数の光電変換素子３は、検出領域ＡＡに、第１方向Ｄｘ及び第２方向Ｄｙに配列される。本明細書において、第１方向Ｄｘ及び第２方向Ｄｙは、基板２１の表面に対して平行な方向である。第１方向Ｄｘは、第２方向Ｄｙと直交する。ただし、第１方向Ｄｘは、第２方向Ｄｙと直交しないで交差してもよい。第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向である。第３方向Ｄｚは、例えば、基板２１の法線方向に対応する。なお、以下、平面視とは、第３方向Ｄｚから見た場合の位置関係を示す。
複数の光電変換素子３に対応して、複数の走査線ＧＬ及び複数の信号線ＳＬが設けられる。具体的には、複数の走査線ＧＬは、それぞれ第１方向Ｄｘに延在し、第２方向Ｄｙに並んで配置される。１つの走査線ＧＬは、第１方向Ｄｘに配列された光電変換素子３のそれぞれに電気的に接続される。また、複数の信号線ＳＬは、それぞれ第２方向Ｄｙに延在し、第１方向Ｄｘに並んで配置される。１つの信号線ＳＬは、第２方向Ｄｙに配列された光電変換素子３のそれぞれに電気的に接続される。
複数の発光素子５は、検出領域ＡＡに設けられ、第１方向Ｄｘに並んで配列される。複数の発光素子５は、平面視で、複数の光電変換素子３と重ならない位置に配置される。より具体的には、複数の発光素子５は、第１方向Ｄｘに隣り合う光電変換素子３の間隙ＳＬｘと、第２方向Ｄｙに隣り合う光電変換素子３の間隙ＳＬｙとの交差部に配置される。
更に、複数の発光素子５は、複数の光電変換素子３に対応して設けられた各種配線（走査線ＧＬ、信号線ＳＬ等）と重ならない位置に配置される。同様に、複数の光電変換素子３は、複数の発光素子５に接続された各種配線（駆動信号供給配線Ｌ２等）と重ならない位置に配置される。これにより、複数の発光素子５と、複数の光電変換素子３との間の、意図しない電気的な結合を抑制できる。
発光素子５は、平面視で、数μｍ以上、３００μｍ以下程度の大きさを有する無機発光ダイオード（ＬＥＤ：Light Emitting Diode）チップであり、一般的には、一つのチップサイズが１００μｍ以上の素子がミニＬＥＤ（ｍｉｎｉＬＥＤ）であり、数μｍ以上１００μｍ未満のサイズの素子がマイクロＬＥＤ（ｍｉｃｒｏ ＬＥＤ）である。本発明ではいずれのサイズのＬＥＤも用いることができ、検出装置１の被検出体のサイズに応じて使い分ければよい。なお、マイクロＬＥＤのマイクロは、発光素子５の大きさを限定するものではない。
発光素子５は、第１発光素子５Ｒ、第２発光素子５Ｇ及び第３発光素子５Ｂを含む。第１発光素子５Ｒは、例えば赤色の光（発光ピーク波長が５８０ｎｍ以上６８０ｎｍ以下）を出射する。第２発光素子５Ｇは、例えば緑色の光（発光ピーク波長が４８０ｎｍ以上５６０ｎｍ以下）を出射する。第３発光素子５Ｂは、例えば青色の光（発光ピーク波長が４２０ｎｍ以上４７０ｎｍ以下）を出射する。
なお、以下の説明において、第１発光素子５Ｒ、第２発光素子５Ｇ及び第３発光素子５Ｂを区別して説明する必要がない場合には、単に発光素子５と表す。また、第１発光素子５Ｒ、第２発光素子５Ｇ及び第３発光素子５Ｂは、それぞれ１つずつ配置されているが、あくまで例示であり、これに限定されない。第１発光素子５Ｒ、第２発光素子５Ｇ及び第３発光素子５Ｂは、それぞれ２つ以上設けられていてもよい。
また、検出装置１は、第１発光素子５Ｒ、第２発光素子５Ｇ及び第３発光素子５Ｂのうち、少なくとも１つ以上設けられていればよい。例えば、発光素子５は、第３発光素子５Ｂを有さず、第１発光素子５Ｒと第２発光素子５Ｇとの組み合わせで構成されていてもよい。あるいは、第１発光素子５Ｒ、第２発光素子５Ｇ及び第３発光素子５Ｂのうち、１種類の発光素子５で構成されていてもよい。また、複数の発光素子５は、４つ以上設けられていてもよく、４色以上の異なる光を出射してもよい。この場合、可視光を出射する発光素子５と、赤外光を出射する発光素子５とを有していてもよい。
なお、複数の発光素子５の配置は、図２に示す構成に限定されない。例えば、第１発光素子５Ｒ、第２発光素子５Ｇ及び第３発光素子５Ｂが、第２方向Ｄｙに配列されていてもよい。また、第２発光素子５Ｇを中心として、第１発光素子５Ｒが第１方向Ｄｘに隣接し、第３発光素子５Ｂが第２方向Ｄｙに隣接するように、第１方向Ｄｘ及び第２方向Ｄｙのいずれにも配列されても良い。また、複数の発光素子５は、検出領域ＡＡに限定されず、周辺領域ＧＡに設けられていてもよい。
センサ走査回路１２、信号線選択回路１４、発光素子駆動回路１６、電源電圧制御回路１８及び駆動ＩＣ２１０は、周辺領域ＧＡに設けられる。駆動ＩＣ２１０は、図１に示す制御回路１００、メモリ１０２及び検出回路１０４の少なくとも一部を含み構成され、検出装置１の検出を制御する回路である。駆動ＩＣ２１０は、基板２１の周辺領域ＧＡにＣＯＧ（Chip On Glass）として実装される。これに限定されず、駆動ＩＣ２１０は、基板２１の周辺領域ＧＡに接続された配線基板の上にＣＯＦ（Chip On Film）として実装されてもよい。なお、配線基板は、例えば、フレキシブルプリント基板、又は、リジット基板である。
信号線選択回路１４は、複数の信号線ＳＬと駆動ＩＣ２１０とを接続する。２つのセンサ走査回路１２は、検出領域ＡＡを第１方向Ｄｘに挟んで配置されており、それぞれ走査線ＧＬに接続される。発光素子駆動回路１６は、一方のセンサ走査回路１２と検出領域ＡＡとの間に配置される。発光素子駆動回路１６は、駆動信号供給配線Ｌ２を介して、発光素子５の駆動トランジスタＤＲＴのゲートに電気的に接続される。電源電圧制御回路１８は、信号線選択回路１４と反対側の周辺領域ＧＡに設けられる。電源電圧制御回路１８は、発光素子５のアノード及びカソードに電気的に接続される。より具体的には、電源電圧制御回路１８は、アノード電源配線Ｌ１（アノード電極５７）を介して、発光素子５と接続されている。また、電源電圧制御回路１８は、カソード電源配線Ｌ１０（カソード電極５９）を介して、発光素子５と接続されている。本実施例において、各第１発光素子５Ｒ、第２発光素子５Ｇ、第３発光素子５Ｂのカソードには同一の電位を有するカソード電源電位ＰＶＳＳを供給するために、共通する１つのカソード電源配線Ｌ１０と接続されている。なお、カソード電源配線Ｌ１０を発光素子５ごとに異なる配線として、アノード電源配線Ｌ１を複数の発光素子５で共通としても良いし、アノード電源配線Ｌ１及びカソード電源配線Ｌ１０の両方を発光素子５ごとに異なる配線としても良い。また、駆動ＩＣ２１０は、配線６５（基準電位供給配線）、参照電位供給配線（非図示）、リセット制御線ＲＧ等を介して光電変換素子３と接続され、光電変換素子３に基準電位Ｖｐｉｎや参照電位Ｖｒｅｆ等を供給する。
なお、発光素子駆動回路１６及び電源電圧制御回路１８の配置は、図２の構成に限定されず、複数の発光素子５の配置に応じて適宜変更できる。例えば、電源電圧制御回路１８は、信号線選択回路１４と同じ側の周辺領域ＧＡに設けられていてもよい。また、図２では、説明を分かりやすくするために、複数の光電変換素子３は４行４列、合計１６個配置されているが、あくまで一例であり適宜変更できる。複数の光電変換素子３は、１５個以下でもよく、１７個以上でもよい。また、第１方向Ｄｘに配列される複数の光電変換素子３の数は、第２方向Ｄｙに配列される複数の光電変換素子３の数と異なっていてもよい。
図３は、図２のＩＩＩ－ＩＩＩ’断面図である。なお、本明細書において、基板２１の表面に垂直な方向において、基板２１から発光素子５に向かう方向を「上側」又は単に「上」とする。また、発光素子５から基板２１に向かう方向を「下側」又は単に「下」とする。また、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。
図３に示すように、複数の光電変換素子３及び複数の発光素子５は、同一の基板２１の第１主面２１ａ上に設けられる。基板２１は絶縁基板であり、例えば、石英、無アルカリガラス等のガラス基板、又はポリイミド等の樹脂基板が用いられる。また、基板２１には、センサ走査回路１２、発光素子駆動回路１６等の周辺回路を構成する複数のトランジスタＴｒが設けられる。基板２１には、複数の光電変換素子３及び複数の発光素子５を駆動するための駆動回路がそれぞれ設けられる。複数のトランジスタＴｒを覆って絶縁膜２６が設けられる。
複数の光電変換素子３は、絶縁膜２６の上に設けられる。より具体的には、光電変換素子３を構成するｉ型半導体層３１が絶縁膜２６の上に設けられる。
複数の発光素子５は、それぞれ台座５５の上に設けられる。台座５５の上にｎ型半導体層５６、アノード電極５７、コンタクト層５８の順に積層される。コンタクト層５８は、ＩＴＯ（Indium Tin Oxide）等の透光性導電材料で形成されている。
発光素子５は、それぞれ、半導体層５１、アノード端子５２及びカソード端子５３を有する。半導体層５１は、ｎ型クラッド層、活性層及びｐ型クラッド層が積層された構成を採用することができる。半導体層５１は、例えば、窒化ガリウム（ＧａＮ）、アルミニウムインジウムガリウムリン（ＡｌＩｎＧａＰ）あるいはアルミニウムガリウムヒ素（ＡｌＧａＡｓ）あるいはガリウムヒ素リン（ＧａＡｓＰ）、ガリウムヒ素（ＧａＡｓ）等の化合物半導体が用いられる。半導体層５１は、第１発光素子５Ｒ、第２発光素子５Ｇ、第３発光素子５Ｂごとに異なる材料が用いられてもよい。また、活性層として、高効率化のために数原子層からなる井戸層と障壁層とを周期的に積層させた多重量子井戸構造（ＭＱＷ構造）が採用されてもよい。
アノード端子５２は、半導体層５１の下側（基板２１側）に設けられる。カソード端子５３は、半導体層５１の上側（カソード電極５９側）に設けられる。発光素子５は、アノード端子５２がコンタクト層５８に接触するように、アレイ基板２に実装される。これにより、発光素子５のアノード端子５２は、コンタクト層５８を介してアノード電極５７と電気的に接続される。
複数の光電変換素子３を覆って絶縁膜２７が設けられる。複数の発光素子５の間には、絶縁膜２８（素子絶縁膜）が設けられる。絶縁膜２８は、絶縁膜２７と、複数の発光素子５の側面と、を覆う。絶縁膜２８は、カソード端子５３と重なる位置に開口が設けられている。カソード電極５９は、絶縁膜２８及び複数の発光素子５を覆って設けられ、複数の発光素子５のカソード端子５３と接続される。
カソード電極５９は、基板２１に設けられたカソード配線Ｌ１０を介して電源電圧制御回路１８に接続される。なお、複数の発光素子５は、共通のカソード電極５９に接続されているが、これに限定されず、複数の発光素子５ごとに個別にカソード電極５９が設けられていてもよい。
このように、検出装置１は、同一の基板２１に複数の光電変換素子３及び複数の発光素子５が設けられている。このため、複数の発光素子５を光源用の基板に設ける場合に比べて検出装置１の小型化を図ることができる。複数の発光素子５は、異なる波長の光を出射する第１発光素子５Ｒ、第２発光素子５Ｇ及び第３発光素子５Ｂを有しているので、被検出体の種類に応じた波長の光を出射できる。
図４は、第１実施形態に係るセンサアレイの単位検出領域を示す回路図である。図４に示すように、単位検出領域ＳＣは、光電変換素子３、リセットトランジスタＲＳＴ、読出トランジスタＲＤＴ及び、行選択トランジスタＧＬＴを有する。また、単位検出領域ＳＣには、検出駆動線としてリセット制御線ＲＧ及び走査線ＧＬが設けられ、信号読出用の配線として信号線ＳＬが設けられている。
単位検出領域ＳＣが有する複数のトランジスタは、それぞれｎ型ＴＦＴ（Thin Film Transistor）で構成される。ただし、これに限定されず、各トランジスタは、それぞれｐ型ＴＦＴで構成されてもよい。
光電変換素子３のカソードには、基準電位Ｖｐｉｎが印加される。光電変換素子３のアノードは、ノードＮに接続される。ノードＮは、容量素子Ｃａに接続される。光電変換素子３に光が照射された場合、光電変換素子３から出力された信号（電荷）は、容量素子Ｃａに蓄積される。アノードに与える電位は、容量素子Ｃａにたまる電荷量に応じて決定される。ノードＮの電位を電位Ｖｎとすると、基準電位Ｖｐｉｎは、電位Ｖｎより大きな電位である。言い換えると、光電変換素子３は、逆バイアスがかかるように制御される。
リセットトランジスタＲＳＴは、参照電位Ｖｒｅｆが与えられる端子ＴｒｓとノードＮとの間に接続される。リセットトランジスタＲＳＴのゲートは、リセット制御線ＲＧに接続される。リセットトランジスタＲＳＴがリセット信号Ｖｒｓｔに応答してオン（導通状態）になると、ノードＮの電位が参照電位Ｖｒｅｆにリセットされる。基準電位Ｖｐｉｎは、参照電位Ｖｒｅｆよりも高い電位を有しており、光電変換素子３は、逆バイアス駆動される。
読出トランジスタＲＤＴは、電源ＶＤＤが供給される端子と行選択トランジスタＧＬＴとの間に接続される。読出トランジスタＲＤＴのゲートは、ノードＮに接続される。読出トランジスタＲＤＴのゲートには、光電変換素子３で発生した信号（電荷）が供給される。これにより、読出トランジスタＲＤＴは、光電変換素子３で発生した信号（電荷）に応じた信号電圧を行選択トランジスタＧＬＴに出力する。
行選択トランジスタＧＬＴは、読出トランジスタＲＤＴのソースと信号線ＳＬとの間に接続される。行選択トランジスタＧＬＴのゲートは、走査線ＧＬに接続される。行選択トランジスタＧＬＴが走査信号Ｖｒｅａｄに応答してオンになると、読出トランジスタＲＤＴから出力される信号、すなわち、光電変換素子３で発生した信号（電荷）に応じた信号電圧が信号線ＳＬに出力される。
信号線ＳＬの一端には定電流源ＣＳが接続されている。定電流源ＣＳは、読出トランジスタＲＤＴのソースに、行選択トランジスタＧＬＴ及び信号線ＳＬを介して接続される。読出トランジスタＲＤＴと、定電流源ＣＳとによってソースフォロワ回路が形成されている。ソースフォロワ回路により、信号線ＳＬに形成される容量が大きな場合でも高速の信号読み出しが可能になる。
ソースフォロワ用の読出トランジスタＲＤＴによって読み出された信号は、信号線ＳＬを介して、アンプ１４１に入力される。なお、図４では、１つの単位検出領域ＳＣを示しているが、単位検出領域ＳＣは、光電変換素子３のそれぞれに対応してマトリクス状に配列される。つまり、読出トランジスタＲＤＴは、複数の光電変換素子３のそれぞれに電気的に接続され、行選択トランジスタＧＬＴ、信号線ＳＬ、アンプ１４１を介して、信号を検出回路１０４に出力する。
図５は、第１実施形態に係る発光素子を駆動する駆動回路を示す回路図である。図５に示すように、駆動トランジスタＤＲＴは、発光素子５のそれぞれに対応して設けられる。なお、図５では、１つの発光素子５に対応して１つの駆動トランジスタＤＲＴが設けられる構成を示している。ただし、これに限定されず、１つの発光素子５に対応して２つ以上のトランジスタが設けられていてもよい。
発光素子５のアノード（アノード端子５２）は、駆動トランジスタＤＲＴを介してアノード電源線Ｌ１に接続される。発光素子５のカソード（カソード端子５３）は、カソード電源線Ｌ１０に接続される。アノード電源線Ｌ１及びカソード電源線Ｌ１０は、それぞれ電源電圧制御回路１８に電気的に接続される。アノード電源線Ｌ１には、アノード電源電位ＰＶＤＤが供給される。カソード電源線Ｌ１０には、カソード電源電位ＰＶＳＳが供給される。アノード電源電位ＰＶＤＤは、カソード電源電位ＰＶＳＳよりも高い電位である。
駆動トランジスタＤＲＴのゲートは、駆動信号供給配線Ｌ２を介して、発光素子駆動回路１６に電気的に接続される。駆動トランジスタＤＲＴがゲート駆動信号Ｖｇに基づいてオンになると、発光素子５はアノード電源線Ｌ１と接続状態となり、発光素子５には、アノード電源電位ＰＶＤＤとカソード電源電位ＰＶＳＳとの電位差に応じた電流が流れる。発光素子５は、流れる電流に応じて発光する。
電源電圧制御回路１８は、アノード電源電位ＰＶＤＤ及びカソード電源電位ＰＶＳＳを制御することで、発光素子５に流れる電流を変更することができる。また、発光素子駆動回路１６は、ゲート駆動信号Ｖｇの電位及びパルス幅Ｗｖｇを制御することで、発光素子５に流れる電流を変更することができる。発光素子５は、流れる電流、及び時間（パルス幅Ｗｖｇ）に応じて、出射される光の輝度及びピーク波長がシフトする。電源電圧制御回路１８は、第１発光素子５Ｒ、第２発光素子５Ｇ、第３発光素子５Ｂのそれぞれに供給されるアノード電源電位ＰＶＤＤを異ならせてもよい。また、発光素子駆動回路１６は、第１発光素子５Ｒ、第２発光素子５Ｇ、第３発光素子５Ｂのそれぞれに供給されるゲート駆動信号Ｖｇ（Ｖｇｒ、Ｖｇｇ、Ｖｇｂ）を異ならせてもよい。
次に、光電変換素子３及び発光素子５の詳細な断面構成について説明する。図６は、光電変換素子及び読出トランジスタを示す断面図である。なお、図６では、光電変換素子３に対応して設けられる複数のトランジスタのうち読出トランジスタＲＤＴの構成を示している。ただし、リセットトランジスタＲＳＴ及び行選択トランジスタＧＬＴも読出トランジスタＲＤＴと同様の断面構成を採用することができる。
図６に示すように、読出トランジスタＲＤＴは基板２１上に設けられる。読出トランジスタＲＤＴは、半導体層６１、ソース電極６２、ドレイン電極６３及びゲート電極６４を有する。ゲート電極６４は、基板２１の上に設けられる。絶縁膜２２ａ、２２ｂは、ゲート電極６４を覆って基板２１の上に設けられる。絶縁膜２２ａ、２２ｂ及び絶縁膜２３、２４、２５は、無機絶縁膜であり、例えば、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）等である。
半導体層６１は、絶縁膜２２ｂの上に設けられる。半導体層６１は、例えば、ポリシリコンが用いられる。ただし、半導体層６１は、これに限定されず、微結晶酸化物半導体、アモルファス酸化物半導体、低温ポリシリコン（ＬＴＰＳ：Low Temperature Polycrystalline Silicone）等であってもよい。読出トランジスタＲＤＴは、ゲート電極６４が半導体層６１の下側に設けられたボトムゲート構造であるが、ゲート電極６４が半導体層６１の上側に設けられたトップゲート構造でもよく、ゲート電極６４が半導体層６１の上側及び下側に設けられたデュアルゲート構造でもよい。
半導体層６１は、チャネル領域６１ａと、高濃度不純物領域６１ｂ、６１ｃと、低濃度不純物領域６１ｄ、６１ｅと、を含む。チャネル領域６１ａは、例えば、ノンドープの真性半導体又は低不純物領域であり、高濃度不純物領域６１ｂ、６１ｃ及び低濃度不純物領域６１ｄ、６１ｅよりも低い導電性を有する。チャネル領域６１ａは、ゲート電極６４と重なる領域に設けられる。
高濃度不純物領域６１ｂ、６１ｃは、ソース電極６２及びドレイン電極６３と接続される領域、すなわち、絶縁膜２３、２４、２５を貫通するコンタクトホールの底面と重なる領域に設けられる。低濃度不純物領域６１ｄ、６１ｅは、チャネル領域６１ａと高濃度不純物領域６１ｂ、６１ｃとの間にそれぞれ設けられる。
絶縁膜２３、２４、２５は、半導体層６１を覆って絶縁膜２２ｂの上に設けられる。ソース電極６２及びドレイン電極６３は、絶縁膜２３、２４、２５を貫通するコンタクトホールを介して、半導体層６１に接続される。ソース電極６２及びドレイン電極６３は、例えば、チタンとアルミニウムとの積層構造であるＴｉＡｌＴｉ又はＴｉＡｌの積層膜で構成されている。
絶縁膜２６、２７、２８は、読出トランジスタＲＤＴを覆って絶縁膜２５の上に設けられる。絶縁膜２６、２７、２８は、感光性アクリル等の有機材料が用いられる。絶縁膜２６、２７、２８は、平坦化膜であり、読出トランジスタＲＤＴや各種配線により形成される凹凸を平坦化することができる。
光電変換素子３は、ｉ型半導体層３１、ｎ型半導体層３２及びｐ型半導体層３３を含む。ｉ型半導体層３１、ｎ型半導体層３２及びｐ型半導体層３３は、アモルファスシリコン（ａ－Ｓｉ）である。アモルファスシリコンから構成される光電変換素子３は、第１発光素子５Ｒ、第２発光素子５Ｇ及び第３発光素子５Ｂからそれぞれ出射される異なる波長の光に対して、高い感度を有する。
ｎ型半導体層３２は、ａ－Ｓｉに不純物がドープされてｎ＋領域を形成する。ｐ型半導体層３３は、ポリシリコンに不純物がドープされてｐ＋領域を形成する。ｉ型半導体層３１は、例えば、ノンドープの真性半導体であり、ｎ型半導体層３２及びｐ型半導体層３３よりも低い導電性を有する。
基板２１の表面に垂直な方向（第３方向Ｄｚ）において、ｉ型半導体層３１は、ｐ型半導体層３３とｎ型半導体層３２との間に設けられる。本実施形態では、ｐ型半導体層３３、ｉ型半導体層３１及びｎ型半導体層３２の順に積層されている。
具体的には、ｐ型半導体層３３は、半導体層６１と同層に、絶縁膜２２ｂの上に設けられる。ｉ型半導体層３１は、絶縁膜２６の上に設けられ、絶縁膜２３から絶縁膜２６を貫通するコンタクトホールＨ１を介してｐ型半導体層３３と接続される。ｎ型半導体層３２は、ｉ型半導体層３１の上に設けられる。
配線６５、６６は、ソース電極６２及びドレイン電極６３と同層に、絶縁膜２５の上に設けられる。配線６６は、絶縁膜２３から絶縁膜２５を貫通するコンタクトホールを介して、ｐ型半導体層３３に接続される。配線６６は、ノードＮに接続され、読出トランジスタＲＤＴのゲート電極６４に電気的に接続される。
絶縁膜２７は、光電変換素子３を覆って絶縁膜２６の上に設けられる。絶縁膜２７には、ｎ型半導体層３２と重なる領域にコンタクトホールＨ２が設けられる。また、絶縁膜２６、２７には、配線６５と重なる領域にコンタクトホールＨ３が設けられる。カソード電極３５は、絶縁膜２７の上に設けられ、コンタクトホールＨ２を介してｎ型半導体層３２に接続され、また、コンタクトホールＨ３を介して配線６５に接続される。つまり、カソード電極３５は、ｎ型半導体層３２と、配線６５とを電気的に接続する。カソード電極３５は、例えば、ＩＴＯ等の透光性導電材料である。配線６５には、基準電位Ｖｐｉｎが供給される。絶縁膜２８は、カソード電極３５を覆って絶縁膜２７の上に設けられる。
また、光電変換素子３の下側には、遮光膜６８が設けられる。遮光膜６８は、ゲート電極６４と同層に形成される。ゲート電極６４及び遮光膜６８は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）、モリブデン（Ｍｏ）又はこれらの合金膜で構成されている。遮光膜６８の幅は、ｉ型半導体層３１の基板２１側の底面の幅より広く形成されている。遮光膜６８により、基板２１側から光電変換素子３に入射する光を抑制することができる。
図７は、発光素子及び駆動トランジスタを示す断面図である。図７に示すように、駆動トランジスタＤＲＴは、半導体層７１、ソース電極７２、ドレイン電極７３及びゲート電極７４を有する。半導体層７１は、例えば、ポリシリコン、より好ましくは、低温ポリシリコンである。半導体層７１は、チャネル領域７１ａと、高濃度不純物領域７１ｂ、７１ｃと、低濃度不純物領域７１ｄ、７１ｅと、を含む。駆動トランジスタＤＲＴの構成は、読出トランジスタＲＤＴと同様であり、詳細な説明は省略する。
台座５５及びｎ型半導体層５６は、絶縁膜２６の上に設けられる。つまり、台座５５及びｎ型半導体層５６は、光電変換素子３のｉ型半導体層３１及びｎ型半導体層３２と同層に設けられ、同じ材料で形成される。台座５５及びｎ型半導体層５６は、例えばアモルファスシリコンである。
絶縁膜２７は、台座５５及びｎ型半導体層５６を覆って絶縁膜２６の上に設けられる。絶縁膜２７には、台座５５及びｎ型半導体層５６と重なる領域にコンタクトホールＨ４が設けられる。また、絶縁膜２６、２７には、ソース電極７２と重なる領域にコンタクトホールＨ６が設けられる。アノード電極５７及びコンタクト層５８は、絶縁膜２７の上に設けられ、コンタクトホールＨ４を介してｎ型半導体層５６に接続され、また、コンタクトホールＨ６を介してソース電極７２に接続される。
発光素子５のアノード端子５２は、コンタクトホールＨ４の底部で、コンタクト層５８を介してアノード電極５７に電気的に接続される。発光素子５のアノード端子５２は、アノード電極５７及びコンタクト層５８を介して、駆動トランジスタＤＲＴのソース電極７２に電気的に接続される。
絶縁膜２８は、発光素子５を覆って絶縁膜２７の上に設けられる。絶縁膜２８には、カソード端子５３と重なる領域にコンタクトホールＨ５が設けられる。カソード電極５９は、コンタクトホールＨ５を介してカソード端子５３と接続される。
本実施形態では、台座５５の上に発光素子５が設けられる。このため、光電変換素子３と発光素子５とを同一の基板２１に設けた場合であっても、発光素子５の高さ位置を調整することが容易である。具体的には、発光素子５の高さ位置を光電変換素子３よりも被検出体に近い位置（基板２１から離れた位置）に設けることができるので、発光素子５からの光を効率よく被検出体に向けて出射することができる。
この結果、発光素子５から出射された光のうち、直接、光電変換素子３に入射する光や、アレイ基板２内を進行する迷光を抑制することができる。また、台座５５としてアモルファスシリコンを用いることで、台座５５は、アレイ基板２を進行する迷光を吸収することができる。これにより、光電変換素子３が迷光を検出することを抑制できるので、検出装置１は、検出精度を向上させることができる。
また、発光素子５及び台座５５の下側において、基板２１と台座５５との間には、絶縁膜２２ａから絶縁膜２６が設けられ、各種トランジスタに接続される配線や、光電変換素子３に接続される配線が設けられていない。このため、発光素子５の駆動回路や、光電変換素子３の駆動回路から、発光素子５に意図しない電位が印加されることを抑制することができる。したがって、発光素子５を流れる電流の変動を抑制できる。
図８は、発光素子及び台座の構成を模式的に示す平面図である。図８に示すように、平面視で、台座５５の面積は、発光素子５の面積よりも大きい。なお、台座５５の面積は、台座５５の上面での面積を示す。すなわち、台座５５の面積は、ｎ型半導体層５６の面積と等しい。また、発光素子５の面積は、発光素子５のコンタクト層５８と接続される面（下面）の面積を示す。この場合、発光素子５の面積は、アノード端子５２の面積と等しい。
より具体的には、発光素子５の第１方向Ｄｘでの長さＤｌｅｄｘは、台座５５の第１方向Ｄｘでの長さＤａｘよりも短い。また、発光素子５の第２方向Ｄｙでの長さＤｌｅｄｙは、台座５５の第２方向Ｄｙでの長さＤａｙよりも短い。
このような構成により、台座５５は、迷光を良好に吸収することができる。また、アノード電極５７は、台座５５を覆って設けられるので、発光素子５から出射された光のうち基板２１側に向かう光を反射させることができる。これにより、発光素子５の光の取り出し効率を高めることができる。
なお、台座５５はｉ型半導体層３１と同じアモルファスシリコンで構成される場合に限定されない。台座５５は、アモルファスシリコンと、微結晶シリコンとの積層体であってもよい。この場合、台座５５は、より広い波長領域の迷光を吸収できる。
次に、図１及び図９から図１１を参照して、検出装置１の検出方法の一例について説明する。図９は、第１実施形態に係る検出装置の検出方法を説明するためのフローチャートである。図９では、第１発光素子５Ｒ、第２発光素子５Ｇ及び第３発光素子５Ｂのうち、第２発光素子５Ｇを点灯させて、緑色の光に基づいて被検出体を検出する例を説明する。この場合、検出装置１は、被検出体の生体情報として、例えば、指紋、指や掌の血管像（静脈パターン）、脈波、脈拍等を検出することができる。
検出装置１は、あらかじめ光電変換素子３及び発光素子５の特性をメモリ１０２に記憶させる（ステップＳＴ０）。メモリ１０２が記憶する情報として、例えば、光電変換素子３の分光感度特性や、発光素子５の電流密度とピーク波長の関係を示す情報（図１１参照）や、発光素子５の電流と輝度の関係を示す情報等である。メモリ１０２は、これらの情報をルックアップテーブル（ＬＵＴ）として記憶する。
次に、制御回路１００は、発光素子駆動回路１６及び電源電圧制御回路１８に制御信号を供給して、第２発光素子５Ｇを駆動させる。第２発光素子５Ｇは、制御回路１００の制御信号に基づいて、異なる波長の緑色の光を出射する（ステップＳＴ１）。光電変換素子３は、異なる波長の緑色の光ごとに被検出体の情報を検出することで、被検出体の波長依存性を取得する（ステップＳＴ２）。
次に図１０及び図１１を参照して、ステップＳＴ１、ＳＴ２の具体例を説明する。図１０は、光電変換素子の駆動と、発光素子の点灯動作との関係を説明するための説明図である。図１１は、発光素子に流れる電流密度と、発光ピーク波長との関係の一例を示すグラフである。図１１に示すグラフの横軸は、発光素子５の電流密度であり、縦軸は、発光素子５から出射される光のスペクトルにおける、最大発光強度を示す波長である。
図１０に示すように、第２発光素子５Ｇは、期間ｔ１に点灯し、波長λｇ１の光を出射する。ここで、図１１に示すように、波長λｇ１は、例えば５０６ｎｍ程度の発光ピーク波長である。上述したように、発光素子５は、窒化ガリウム系半導体層を含むＬＥＤ（マイクロＬＥＤ）であり、発光素子５から出射される光の波長は、それぞれを流れる電流密度に応じて異なる。発光素子５を流れる電流密度が増大するにしたがって、波長λが短くなる傾向を示す。波長λの変化量は、第３発光素子５Ｂ、第２発光素子５Ｇ、第１発光素子５Ｒの順に大きくなる。発光素子５を流れる電流は、発光素子５のアノード端子５２とカソード端子５３との間の電位差に基づいて決定される。制御回路１００は、例えば、電源電圧制御回路１８から供給されるアノード電源電位ＰＶＤＤを異ならせることで、発光素子５を流れる電流密度を制御できる。
図１０に示すように、光電変換素子３は、チャージ期間（Ｃｈａｒｇｅ）に、被検出体で反射された波長λｇ１の光を受光し、波長λｇ１の光に応じた信号（電荷）を出力する。チャージ期間は、期間ｔ１と重なる期間である。次に、第２発光素子５Ｇは、期間ｔ２に非点灯となる。光電変換素子３は、蓄積された信号（電荷）を、読出期間（Ｒｅａｄ）に読出トランジスタＲＤＴに出力する。これにより、検出装置１は、波長λｇ１の光に応じた検出信号Ｖｄｅｔを検出する。
次に、第２発光素子５Ｇは、期間ｔ３に点灯し、波長λｇ２の光を出射する。波長λｇ２は、例えば５２８ｎｍ程度の発光ピーク波長である。光電変換素子３は、チャージ期間（Ｃｈａｒｇｅ）に、波長λｇ２の光に応じた信号（電荷）を出力する。第２発光素子５Ｇは、期間ｔ４に非点灯となる。光電変換素子３は、蓄積された信号（電荷）を、読出期間（Ｒｅａｄ）に読出トランジスタＲＤＴに出力する。これにより、検出装置１は、波長λｇ２の光に応じた検出信号Ｖｄｅｔを検出する。
第２発光素子５Ｇは、期間ｔ５に点灯し、波長λｇ３の光を出射する。波長λｇ３は、例えば４８７ｎｍ程度の発光ピーク波長である。光電変換素子３は、チャージ期間（Ｃｈａｒｇｅ）に、波長λｇ３の光に応じた信号（電荷）を出力する。第２発光素子５Ｇは、期間ｔ６に非点灯となる。光電変換素子３は、蓄積された信号（電荷）を、読出期間（Ｒｅａｄ）に読出トランジスタＲＤＴに出力する。これにより、検出装置１は、波長λｇ３の光に応じた検出信号Ｖｄｅｔを検出する。
以上のように、検出装置１は、発光素子５から出射される異なる波長λｇ１、λｇ２、λｇ３の光に基づいて、被検出体からの光の波長依存性を取得できる。波長依存性は、例えば、それぞれの波長λｇ１、λｇ２、λｇ３に対応する検出信号Ｖｄｅｔの振幅（電位の絶対値）、ＳＮ比等の情報である。なお、図１０において、第２発光素子５Ｇが波長λｇを変更する際に、光電変換素子３は、参照電位Ｖｒｅｆが供給されるリセット期間を有してもよい。
図９に戻って、制御回路１００は、被検出体の波長依存性の情報に基づいて、被検出体の検出に適した光の選択波長λｇを決定する（ステップＳＴ３）。
制御回路１００は、選択波長λｇに応じた電流が発光素子５に流れるように、ゲート駆動信号Ｖｇ及びアノード電源電位ＰＶＤＤ等を設定する（ステップＳＴ４）。制御回路１００は、メモリ１０２からの情報に基づいて、選択波長λｇに応じた電流が流れるように発光素子５に与える電位差を演算し、発光素子５に与える電位差から、アノード電源電位ＰＶＤＤを設定する。また、制御回路１００は、メモリ１０２から、光電変換素子３の分光感度特性に基づいて、入射光の選択波長λｇと量子効率の関係を取得する。例えば、基準量子効率に比べて選択波長λｇでの量子効率が低い場合には、ゲート駆動信号Ｖｇのパルス幅Ｗｖｇを大きくするように設定する。
制御回路１００は、設定された各種条件で第２発光素子５Ｇ及び光電変換素子３を駆動させて、波長λｇで被検出体の検出を実行する（ステップＳＴ５）。
以上のように、検出装置１は、被検出体の種類や状態等に応じて、発光素子５から出射される光の波長を適切に変更する。これにより、検出装置１は、発光素子５ごとに固定された波長で検出する構成に比べて、検出性能を向上させることが可能である。また、例えば緑色の光（発光ピーク波長が４８０ｎｍ以上５６０ｎｍ以下）の波長領域において、異なる波長ごとに複数の第２発光素子５Ｇを設ける場合に比べて、第２発光素子５Ｇの数を少なくすることができる。
なお、図１０に示す例に限定されず、検出装置１は、第１発光素子５Ｒを点灯させて、赤色の光に基づいて被検出体を検出してもよい。この場合、検出装置１は、被検出体の生体情報として、例えば、血中酸素濃度等を検出することができる。検出装置１は、第１発光素子５Ｒから出射される光のうち、波長が短い光と、波長が長い光とで、被検出体での反射と吸収の違いを利用して、血中酸素濃度等を検出することができる。
あるいは、検出装置１は、第３発光素子５Ｂを点灯させて、青色の光に基づいて被検出体を検出してもよい。この場合、検出装置１は、被検出体の生体情報として、例えば、皮脂量等を検出することができる。
また、図１０では、発光素子５は、３つの異なる波長λｇ１、λｇ２、λｇ３の光を出射する例を示したが、これに限定されず４つ以上の異なる波長の光を出射してもよい。また、図１０では、光電変換素子３のチャージ期間（Ｃｈａｒｇｅ）が発光素子５の点灯期間と重なり、読出期間（Ｒｅａｄ）が非点灯期間と重なっているが、これに限定されない。チャージ期間（Ｃｈａｒｇｅ）の一部が非点灯期間と重なっていてもよく、読出期間（Ｒｅａｄ）の一部が点灯期間と重なっていてもよい。
これまでの説明において、アノード端子５２、カソード端子５３として表記してきた部分においては、発光素子５の接続方向、及び電圧の印加方向によっては明細書中の記載に限定するものではなく、逆転していても良い。また、図７、図１３及び図１４においては、発光素子５の一方の電極が下側に、他方の電極が上側にある構成を示しているが、その両方が下側、つまりアレイ基板２に対面する側に有る構成であっても良い。すなわち、検出装置１において、発光素子５の上部でカソード電極５９に接続されるフェースアップ構造に限定されず、発光素子５の下部が、アノード電極５７及びカソード電極５９に接続される、いわゆるフェースダウン構造であってもよい。また、本実施例において、センサ走査回路１２は、センサアレイ１０の第１方向Ｄｘにおける両端に配置される場合を例示したが、これに限らず、センサアレイ１０の第１方向Ｄｘにおいける一方端のみに配置されても良い。
なお、検出装置１の表面に、必要に応じてカバーガラス等が積層されてもよい。また、検出装置１は表示装置と一体に設けられてもよい。検出装置１は、表示面の一部に重ねて設けられていてもよく、表示装置の筐体に設けられていてもよい。
（変形例）
図１２は、変形例に係る検出装置の、光電変換素子の駆動と、発光素子の点灯動作との関係を説明するための説明図である。図１２に示すように、変形例に係る検出装置１において、時分割で、第１発光素子５Ｒ、第２発光素子５Ｇ、第３発光素子５Ｂが出射する。具体的には、第１発光素子５Ｒは、期間ｔ１１に、波長λｒ１の光を出射する。光電変換素子３は、期間ｔ１１及び期間ｔ１２に、波長λｒ１の光に基づいて被検出体を検出する。
次に、第２発光素子５Ｇは、期間ｔ１３に、波長λｇ１の光を出射する。光電変換素子３は、期間ｔ１３及び期間ｔ１４に、波長λｇ１の光に基づいて被検出体を検出する。第３発光素子５Ｂは、期間ｔ１５に、波長λｂ１の光を出射する。光電変換素子３は、期間ｔ１５及び期間ｔ１６に、波長λｂ１の光に基づいて被検出体を検出する。
変形例に係る検出装置１では、異なる波長λｒ１、λｇ１、λｂ１の光に基づいて、１つの被検出体について、複数の異なる種類の生体情報を検出することができる。この場合、波長λｒ１、λｇ１、λｂ１の少なくとも１つの波長について、図９及び図１０で示した方法により、被検出体に適した波長を設定することが好ましい。
（第２実施形態）
図１３は、第２実施形態に係る検出装置を模式的に示す断面図である。なお、以下の説明では、上述した実施形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。
図１３に示すように、第２実施形態の検出装置１Ａにおいて、複数の光電変換素子３は、基板２１の第１主面２１ａの上側に設けられ、発光素子５Ａは、第１主面２１ａと反対側の第２主面２１ｂの下側に設けられる。発光素子５Ａは、いわゆるフェースダウン構造である。すなわち、発光素子５Ａの、基板２１と対向する面（図１３では、半導体層５１の上面）にアノード端子５２及びカソード端子５３Ａが設けられる。アノード端子５２及びカソード端子５３Ａが、それぞれ第２主面２１ｂに設けられたアノード電極８２及びカソード電極８３に接続される。
基板２１には、発光素子５Ａと重なり、かつ、光電変換素子３と重ならない領域に貫通孔Ｈ１０が設けられる。言い換えると、発光素子５Ａの少なくとも一部は、複数の光電変換素子３と重ならない領域に設けられる。貫通孔Ｈ１０は、第１主面２１ａから第２主面２１ｂまで貫通する。また、貫通孔Ｈ１０は、絶縁膜２６を含む複数層の絶縁膜を貫通する。１つの発光素子５Ａの上面において、アノード端子５２とカソード端子５３Ａは、貫通孔Ｈ１０と重ならない位置に離れて配置される。
基板２１の第２主面２１ｂ及び貫通孔Ｈ１０の内壁には、黒色部材８１が設けられている。黒色部材８１は、貫通孔Ｈ１０の内壁の全周を覆い、第１主面２１ａ側から第２主面２１ｂ側まで連続して設けられる。また、黒色部材８１は、貫通孔Ｈ１０が配置される領域を除き、第２主面２１ｂの全領域を覆う。ただし、黒色部材８１は、アノード電極８２及びカソード電極８３が、配置される領域には設けられなくてもよい。黒色部材８１は、例えばアノード電極８２よりも光の吸収率が大きい材料で構成された低反射膜である。黒色部材８１は、黒色に着色された樹脂材料や、カーボン又は薄膜干渉により黒色を呈する金属又は金属酸化物が用いられる。
第１発光素子５ＡＲ、第２発光素子５ＡＧ及び第３発光素子５ＡＢからそれぞれ出射された光ＬＲ、ＬＧ、ＬＢは、それぞれの発光素子５Ａの上面から貫通孔Ｈ１０を通って、第１主面２１ａ側に向かって進行する。複数の光電変換素子３は、光ＬＲ、ＬＧ、ＬＢのうち、第１主面２１ａに近接する被検出体で反射された光を検出する。
本実施形態では、黒色部材８１が設けられているので、発光素子５Ａから照射された光ＬＲ、ＬＧ、ＬＢが基板２１を透過して直接、光電変換素子３に入射することを抑制できる。また、光ＬＲ、ＬＧ、ＬＢが、貫通孔Ｈ１０の内壁から基板２１の内部に進行して迷光として光電変換素子３に入射することを抑制できる。したがって、検出装置１Ａは、基板２１の第１主面２１ａに光電変換素子３を設け、基板２１の第２主面２１ｂに発光素子５Ａを設けた構成であっても、検出性能を向上させることができる。
なお、検出装置１Ａにおいて、光電変換素子３を覆う絶縁膜あるいは保護膜やカバーガラス等を適宜設けてもよい。また、発光素子５Ａ間を絶縁する絶縁膜、発光素子５Ａを保護する保護膜等を必要に応じて適宜設けてもよい。
以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。
１、１Ａ 検出装置
２ アレイ基板
３ 光電変換素子
５、５Ａ 発光素子
５Ｒ 第１発光素子
５Ｇ 第２発光素子
５Ｂ 第３発光素子
１０ センサアレイ
１２ センサ走査回路
１４ 信号線選択回路
１６ 発光素子駆動回路
１８ 電源電圧制御回路
２１ 基板
３１ ｉ型半導体層
３２ ｎ型半導体層
３３ ｐ型半導体層
５１ 半導体層
５２ アノード端子
５３ カソード端子
８１ 黒色部材
１００ 制御回路
１０２ メモリ
１０４ 検出回路
２１０ 駆動ＩＣ
ＧＬ 走査線
Ｌ１ アノード電源線
Ｌ２ 駆動信号供給配線
Ｌ１０ カソード電源線
ＳＬ 信号線
ＤＲＴ 駆動トランジスタ
ＲＳＴ リセットトランジスタ
ＲＤＴ 読出トランジスタ
ＧＬＴ 行選択トランジスタ

Claims (10)

  1. 基板と、
    前記基板に設けられ、照射された光に応じた検出信号を出力する複数の光電変換素子と、
    前記基板に設けられた少なくとも１つ以上の発光素子と、
    前記発光素子に流れる電流を制御することで、前記発光素子から出射される光の波長を設定する制御回路と、を有し、
    前記制御回路は、前記発光素子から出射される異なる波長の光に基づいて、被検出体からの光の波長依存性を取得するように構成される
    検出装置。
  2. 複数の前記光電変換素子に関する情報及び前記発光素子に関する情報を記憶するメモリを有し、
    前記制御回路は、前記波長依存性に関する情報に基づいて、前記発光素子から出射される光の波長を設定し、前記メモリに記憶された複数の前記光電変換素子に関する情報及び前記発光素子に関する情報に基づいて、前記発光素子に供給する信号を設定するように構成される
    請求項１に記載の検出装置。
  3. 前記制御回路からの制御信号に基づいて、前記発光素子のアノードに電源電位を供給する電源電圧制御回路と、
    前記発光素子に対応して設けられた駆動トランジスタと、
    前記制御回路からの制御信号に基づいて、前記駆動トランジスタに駆動信号を供給する発光素子駆動回路と、を有する
    請求項１又は請求項２に記載の検出装置。
  4. 前記光電変換素子は、ｉ型半導体層を含むＰＩＮダイオードであり、
    前記ＰＩＮダイオードの前記ｉ型半導体層と同層に設けられた台座を有し、
    前記発光素子は、前記台座の上に設けられる
    請求項１から請求項３のいずれか１項に記載の検出装置。
  5. 前記基板に垂直な方向からの平面視で、前記台座の面積は、前記発光素子の面積よりも大きい
    請求項４に記載の検出装置。
  6. 前記台座及び前記ＰＩＮダイオードは、アモルファスシリコンで形成される
    請求項４又は請求項５に記載の検出装置。
  7. 前記基板に設けられ、複数の前記光電変換素子のそれぞれに電気的に接続され、前記検出信号を検出回路に出力する読出トランジスタを有し、
    前記読出トランジスタを覆う絶縁膜の上に前記台座が設けられる
    請求項４から請求項６のいずれか１項に記載の検出装置。
  8. 複数の前記光電変換素子及び前記発光素子は、前記基板の第１主面の上に設けられる
    請求項１から請求項７のいずれか１項に記載の検出装置。
  9. 複数の前記光電変換素子は、前記基板の第１主面の上側に設けられ、
    前記発光素子は、前記第１主面と反対側の第２主面の下側に設けられ、
    前記発光素子と重なり、かつ、前記光電変換素子と重ならない領域に、前記基板の前記第１主面と前記第２主面とを貫通する貫通孔が設けられる
    請求項１から請求項３のいずれか１項に記載の検出装置。
  10. 前記発光素子は、窒化ガリウム系半導体層を含むＬＥＤである
    請求項１から請求項９のいずれか１項に記載の検出装置。
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