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KR101537458B1 - 반도체 장치 및 표시 장치 - Google Patents

반도체 장치 및 표시 장치 Download PDF

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KR101537458B1
KR101537458B1 KR1020137026382A KR20137026382A KR101537458B1 KR 101537458 B1 KR101537458 B1 KR 101537458B1 KR 1020137026382 A KR1020137026382 A KR 1020137026382A KR 20137026382 A KR20137026382 A KR 20137026382A KR 101537458 B1 KR101537458 B1 KR 101537458B1
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샤프 가부시키가이샤
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Abstract

본 발명에 의한 반도체 장치(100)는 다이오드 소자(10)를 갖는다. 다이오드 소자(10)는 박막 트랜지스터의 게이트 전극과 동일한 도전막으로 형성된 제1 전극(3)과, 산화물 반도체층(5)과, 박막 트랜지스터의 소스 전극과 동일한 도전막으로 형성되고, 산화물 반도체층(5)과 접촉하는 제2 전극(6) 및 제3 전극(7)을 갖는다. 산화물 반도체층(5)은 제1 전극(3)과 제2 전극(6) 사이 및, 제1 전극(3)과 제3 전극(7) 사이에 각각 오프셋 영역(19)을 갖는다.

Description

반도체 장치 및 표시 장치{SEMICONDUCTOR DEVICE AND DISPLAY DEVICE}
본 발명은 박막 트랜지스터(TFT)를 구비하는 반도체 장치 및 그러한 반도체 장치를 갖는 표시 장치에 관한 것이다.
최근, 인듐(In), 아연(Zn) 또는 갈륨(Ga) 등을 가진 산화물 반도체층을 사용한 TFT(산화물 반도체 TFT)의 개발이 활발히 행해지고 있다(예를 들어, 특허문헌 1 내지 3). 산화물 반도체 TFT는 이동도가 높다는 특성을 가지므로, 예를 들어 산화물 반도체 TFT를 구비하는 액정 표시 장치의 표시 품위를 향상시킬 수 있다고 기대되고 있다.
한편, 반도체 장치의 제조 프로세스에는 정전기를 발생하기 쉬운 공정이 포함되어 있고, 정전기에 의해 특성이 변화하거나, 정전 파괴되기도 하므로, TFT를 구비하는 반도체 장치의 양품율이 저하된다는 문제가 있었다. 특히, 액정 표시 장치의 TFT 기판(반도체 장치)에서는, 발생되는 정전기에 의한 수율의 저하가 문제되었다.
따라서, 정전기에 의한 대미지를 방지하기 위한 다양한 수단을 구비한 TFT 기판이 제안되어 있다(예를 들어, 특허문헌 4). 특허문헌 4에는 정전 파괴 방지를 위해서 다이오드 링이 설치된 TFT 기판이 개시되어 있다.
일본 특허 공개 제2003-298062호 공보 일본 특허 공개 제2009-253204호 공보 일본 특허 공개 제2008-166716호 공보 일본 특허 공개 평11-271722호 공보
그러나, 본 발명자는 특허문헌 4에 개시되어 있는 정전기 방지용 다이오드 링을, 산화물 반도체 TFT를 구비하는 반도체 장치에 채용해도 구동시키는 전압 부근에서 산화물 반도체층의 저항값이 작아서, 정전기 방지용 다이오드 링으로서 문제가 있는 것을 발견하였다. 이것은 절연 기판 상에 이동도가 높은 산화물 반도체 TFT를 구비하고, 또한 쌍방향의 정전기 방지용 다이오드 링을 구비하는 반도체 장치의 제조 방법에 공통되는 과제이다.
본 발명은 상기 문제를 감안하여 이루어진 것이고, 그 목적은, 산화물 반도체 TFT를 구비하는 반도체 장치에 있어서, 정전기에 의한 대미지를 방지할 수 있는 반도체 장치 및 그러한 반도체 장치를 구비하는 표시 장치를 제공하는 것에 있다.
본 발명에 의한 실시 형태에 있어서의 반도체 장치는, 절연 기판과, 상기 절연 기판 상에 형성된 복수의 배선과, 복수의 박막 트랜지스터와, 복수의 다이오드 소자로서, 각각이 상기 복수의 배선 중 2개의 배선을 서로 전기적으로 접속하는 복수의 다이오드 소자를 갖는 반도체 장치로서, 상기 복수의 다이오드 소자는 각각 상기 박막 트랜지스터의 게이트 전극과 동일한 도전막으로 형성된 제1 전극과, 상기 제1 전극 상에 형성된 산화물 반도체층과, 상기 박막 트랜지스터의 소스 전극과 동일한 도전막으로 형성되고, 상기 산화물 반도체층과 접촉하는 제2 전극 및 제3 전극을 갖고, 상기 산화물 반도체층은 상기 제1 전극과 상기 제2 전극 사이 및, 상기 제1 전극과 상기 제3 전극 사이에 각각 오프셋 영역을 갖고, 상기 오프셋 영역은 상기 절연 기판의 법선 방향으로부터 보았을 때, 상기 제1 전극과 겹치지 않는다.
소정 실시 형태에 있어서, 상기 오프셋 영역은 상기 절연 기판의 법선 방향으로부터 보았을 때, 상기 제1, 제2 및 제3 전극 중 어느 것과도 겹치지 않는다.
소정 실시 형태에 있어서, 상기 오프셋 영역의 채널 방향과 평행한 방향의 폭은 3㎛ 이상 5㎛ 이하이다.
소정 실시 형태에 있어서, 상기 복수의 다이오드 소자는 서로 역방향으로 병렬로 전기적으로 접속되어 있다.
소정 실시 형태에 있어서, 상기 산화물 반도체층은 In, Ga 및 Zn 중 적어도 하나를 포함한다.
소정 실시 형태에 있어서, 상기 복수의 배선은 복수의 소스 배선 및 복수의 게이트 배선을 포함하고, 상기 복수의 다이오드 소자는 2개의 소스 배선을 서로 전기적으로 접속하는 다이오드 소자 및 2개의 게이트 배선을 서로 전기적으로 접속하는 다이오드 소자 중 적어도 하나를 포함한다.
소정 실시 형태에 있어서, 상기 복수의 배선은 복수의 보조 용량 배선, 공통 전극 배선 또는 복수의 검사 신호 배선 중 어느 하나를 더 포함하고, 상기 복수의 다이오드 소자는 2개의 소스 배선을 서로 전기적으로 접속하는 다이오드 소자, 2개의 게이트 배선을 서로 전기적으로 접속하는 다이오드 소자, 게이트 배선과 보조 용량 배선을 서로 전기적으로 접속하는 다이오드 소자, 소스 배선과 보조 용량 배선을 서로 전기적으로 접속하는 다이오드 소자, 보조 용량 배선과 공통 전극 배선을 서로 전기적으로 접속하는 다이오드 소자, 게이트 배선과 공통 전극 배선을 서로 전기적으로 접속하는 다이오드 소자, 소스 배선과 공통 전극 배선을 서로 전기적으로 접속하는 다이오드 소자 또는 2개의 검사 신호 배선을 서로 전기적으로 접속하는 다이오드 소자를 포함한다.
본 발명에 의한 실시 형태에 있어서의 표시 장치는, 상술한 반도체 장치를 갖는다.
본 발명에 의하면, 산화물 반도체 TFT를 구비하는 반도체 장치에 있어서, 정전기에 의한 대미지를 방지할 수 있는 반도체 장치 및 그러한 반도체 장치를 구비하는 표시 장치가 제공된다.
도 1의 (a)는 본 발명에 의한 실시 형태에 있어서의 반도체 장치(100)의 등가 회로도이고, 도 1의 (b)는 다이오드 소자(10)의 전압-전류 특성을 나타내는 그래프이다.
도 2의 (a)는 다이오드 소자(10)를 구비하는 반도체 장치(100)의 모식적인 평면도이고, 도 2의 (b)는 도 2의 (a)의 I-I' 선을 따른 모식적인 단면도이다.
도 3은 다이오드 소자(10)의 전기 특성을 설명하는 그래프이다.
도 4의 (a) 내지 도 4의 (e)는 다이오드 소자(10)의 제조 공정을 설명하는 도면이다.
도 5의 (a) 내지 도 5의 (e)는 화소용 TFT의 제조 공정을 설명하는 도면이다.
도 6은 검사 신호 배선을 설명하는 등가 회로도이다.
이하, 도면을 참조하여, 본 발명에 의한 실시 형태에 있어서의 반도체 장치의 제조 방법 및 그러한 제조 방법에 의해 제조되는 반도체 장치(여기서는 액정 표시 장치용 TFT 기판)의 구성을 설명한다. 본 실시 형태에 있어서의 TFT 기판은, 각종 표시 장치(예를 들어, 액정 표시 장치나 EL 표시 장치)의 TFT 기판을 포함한다.
이하, 도 1 및 도 2를 참조하면서 본 발명에 의한 실시 형태에 있어서의 반도체 장치(100)를 설명한다. 도 1의 (a)는 반도체 장치(100)의 등가 회로도이고, 도 1의 (b)는 다이오드 소자(10)의 전압(V)-전류(I) 특성을 나타내는 그래프이다. 또한, 도 1의 (a)에는 액정 용량(40)도 기재하고 있다.
도 1의 (a)에 도시한 바와 같이, 반도체 장치(100)는 서로 평행하게 배열된 복수의 게이트 배선(14)과, 게이트 배선(14)과 직교하는 복수의 소스 배선(16)과, 게이트 배선(14) 및 소스 배선(16)에 둘러싸인 직사각형 영역에 각각 설치된 화소 전극(도시하지 않음)과, 게이트 배선(14) 및 소스 배선(16)의 교차부 근방에 배치된 박막 트랜지스터(화소용 TFT라고 하는 경우도 있음)(50)를 구비한다. 게이트 배선(14) 및 소스 배선(16)은, 각각 박막 트랜지스터(50)에 전기적으로 접속되어 있다. 게이트 배선(14)은 게이트 단자(14t)와 전기적으로 접속되고, 소스 배선(16)은 소스 단자(16t)와 전기적으로 접속되어 있다. 게이트 단자(14t) 및 소스 단자(16t)는 각각 외부 배선(도시하지 않음)과 전기적으로 접속되어 있다. 박막 트랜지스터(50)는 화소 전극과 전기적으로 접속되고, 각 화소의 액정 용량(화소 용량)(40)에 전압을 인가하는 스위칭 소자로서 기능한다. 액정 용량(40)은 한 쌍의 전극과 액정층에 의해 형성되어 있고, 화소용 TFT의 드레인 전극에 접속되어 있는 전극이 화소 전극이며, 다른 쪽이 대향 전극이다. 대향 전극은 TFT 기판과 액정층을 개재하여 대향하도록 배치된 대향 기판에 형성되어 있다. 또한, IPS(In-Plane Switching) 모드나 FFS(Fringe Field Switching) 모드의 액정 표시 장치의 경우, 대향 기판에 대향 전극은 형성되지 않는다.
서로 인접하는 2개의 소스 배선(예를 들어 소스 배선(16(m) 및 16(m+1))) 사이에는 박막 트랜지스터(50)의 산화물 반도체층과 동일한 산화물 반도체막으로 형성된 산화물 반도체층을 갖는 쇼트링용 다이오드 소자(10A 및 10B)가 형성되어 있다. 여기에서 예시하는 다이오드 소자(10A 및 10B)는 TFT의 소스 전극과 게이트 전극을 쇼트시킨 구조를 갖고, 「TFT형 다이오드」라고도 불린다.
다이오드 소자(10A)와 다이오드 소자(10B)는, 전류가 흐르는 방향이 서로 반대이다. 예를 들어, 다이오드 소자(10A(m))는 소스 배선(16(m))으로부터 소스 배선(16(m+1))으로 전류를 흐르게 하고, 다이오드 소자(10B(m))는 소스 배선(16(m+1))으로부터 소스 배선(16(m))으로 전류를 흐르게 한다. 여기서 예시한 바와 같이, 서로 인접하는 2개의 소스 배선 모두에, 다이오드 소자(10A 및 10B)를 병렬로 접속함으로써, 다이오드 소자(10A)로 구성되는 쇼트링(20A)과, 다이오드 소자(10B)로 구성되는 쇼트링(20B)이 형성되고, 쇼트링(20A)과 쇼트링(20B)이 쇼트링(20)을 구성한다. 쇼트링(20)은 양쪽에 전류를 흐르게 할(전하를 확산할) 수 있다. 다이오드 소자(10A 및 10B)는 게이트 배선(14(n))과 게이트 배선(14(n+1)) 사이에 배치하고, 게이트 배선(14(n))과 게이트 배선(14(n+1))을 전기적으로 접속해도 좋다.
또한, 반도체 장치(100)는 복수의 보조 용량 배선, 공통 전극 배선 또는 복수의 검사 신호 배선을 더 포함해도 좋다. 이 경우, 다이오드 소자(10A 및 10B)는 게이트 배선(14)과 보조 용량 배선 사이, 소스 배선과 보조 용량 배선 사이, 보조 용량 배선과 공통 전극 배선 사이, 게이트 배선과 공통 전극 배선 사이, 소스 배선과 공통 전극 배선 사이 또는 2개의 검사 신호 배선 사이에 배치하고, 각각의 배선을 전기적으로 접속해도 좋다. 여기서, 공통 전극 배선이란, 예를 들어 반도체 장치(100)가 액정 표시 장치에 사용되는 경우, 반도체 장치(100)와 대향하는 기판에 형성된 대향 전극과 전기적으로 접속하고 있는 배선이다. 또한, 검사 신호 배선이란, 화소용 TFT의 전기 특성을 검사하기 위한 배선이다. 또한, 검사 신호 배선의 상세에 대해서는 일본 특허 공개 제2005-122209호 공보 및 미국 특허 제6,624,857호 명세서에 개시되어 있다. 참고로, 일본 특허 공개 제2005-122209호 공보 및 미국 특허 제6,624,857호 명세서에 개시되어 있는 내용의 전부를 본 명세서에 원용한다.
도 6은 검사 신호 배선을 설명하는 등가 회로도이다. 도 6에 도시한 바와 같이, 반도체 장치(100)에는, 예를 들어 3개의 검사 신호 배선(26R, 26G, 26B), 검사용 TFT(27a) 및 검사용 제어 신호선(28)이 설치되어 있다. 각 검사 신호 배선(26R, 26G, 26B) 각각은, 예를 들어 검사용 TFT(27a)의 드레인 전극과 전기적으로 접속되어 있다. 또한, 각 소스 배선(16(16(m) 내지 16(m+3)))은, 예를 들어 검사용 TFT(27a)의 소스 전극과 전기적으로 접속되어 있다. 검사용 TFT(27a)의 게이트 전극은, 검사용 제어 신호선(28)과 전기적으로 접속되고, 검사용 TFT(27a)를 제어하고 있다. 다이오드 소자(10)는, 예를 들어 동일한 검사용 신호 배선(26R, 26G, 26B)에 전기적으로 접속되어 있는 검사용 TFT(27a)에 접속되어 있는 소스 배선(16(m) 및 16(m+3)) 사이에 배치되고, 소스 배선(16(m))과 소스 배선(16(m+3))에 접속되어 있다.
도 1의 (b)에 나타내는 그래프는 다이오드 소자(10)의 전압(V)-전류(I) 특성을 나타내는 그래프이다.
도 1의 (b)에 도시한 바와 같이, 다이오드 소자(10)의 배리스터 전압은 20V이상 400V 이하이다. 다이오드 소자(10)의 반도체층에 배리스터 전압 이하의 전압이 인가되고 있을 경우, 다이오드 소자(10)에 전류가 흐르지 않으므로, 소스 배선(16(m))과 소스 배선(16(m+1)) 사이는 절연되어 있다. 다이오드 소자(10)의 반도체층에 배리스터 전압 초과의 전압을 인가하면, 다이오드 소자(10)에 전류가 흘러, 소스 배선(16(m))과 소스 배선(16(m+1))은 전기적으로 접속된다.
또한, 도시하고 있지 않으나, 서로 인접하는 2개의 게이트 배선(예를 들어 게이트 배선(14(n) 및 14(n+1)) 사이에 쇼트링용 다이오드 소자를 형성해도 좋다. 또한, 게이트 배선(14)과 소스 배선(16) 사이에 쇼트링용 다이오드 소자를 형성하고, 소스 배선용 쇼트링과 게이트 배선용 쇼트링을 서로 접속해도 좋다.
반도체 장치(100)에서는 외부로부터 어느 쪽인가의 소스 배선(16)(또는/및 게이트 배선(14))에 정전기가 들어가면, 소스 배선(16)(또는/및 게이트 배선(14))에 전기적으로 접속된 다이오드 소자(10A 및 10B)의 게이트가 개방되고, 인접하는 소스 배선(16)(또는/및 게이트 배선(14))을 향해서 차례대로 전하가 확산되어 간다. 그 결과, 모든 소스 배선(16)(또는/및 게이트 배선(14))이 등전위가 되므로, 정전기에 의해 박막 트랜지스터(50)가 대미지를 받는 것을 억제할 수 있다.
도 2는 쇼트링용 다이오드 소자(10)(10A 및 10B)를 설명하는 도면이다. 도 2의 (a)는 다이오드 소자(10)의 모식적인 평면도이고, 도 2의 (b)는 도 2의 (a)의 I-I' 선을 따른 단면도이다.
도 2의 (a) 및 도 2의 (b)에 도시한 바와 같이, 다이오드 소자(10)는 절연 기판(1) 상에 형성된 박막 트랜지스터(예를 들어, 화소용 TFT)(50)(도시하지 않음)의 게이트 전극과 동일한 도전막으로 형성된 제1 전극(3)(3a 및 3b)과, 제1 전극(3) 상에 형성된 제1 절연층(4)과, 제1 절연층(4) 상에 형성되고, 박막 트랜지스터(50)의 산화물 반도체층과 동일한 산화물 반도체막으로 형성된 산화물 반도체층(5)(5a 및 5b)과, 산화물 반도체층(5)과 접촉하고, 박막 트랜지스터(50)의 소스 전극과 동일한 도전막으로 형성된 제2 전극(6) 및 제3 전극(7)을 갖는다. 산화물 반도체층(5)의 제1 전극(3)과 제2 전극(6) 사이 및, 제1 전극(3)과 제3 전극(7) 사이에는 각각 오프셋 영역(19)이 형성되어 있다. 절연 기판(1)의 법선 방향으로부터 보았을 때, 오프셋 영역(19)은 제1 전극(3)과 겹치고 있지 않다. 또한, 절연 기판(1)의 법선 방향으로부터 보았을 때, 오프셋 영역(19)은 제1 전극(3), 제2 전극(6) 및 제3 전극(7) 중 어느 것과도 겹치고 있지 않은 것이 바람직하다. 제2 전극(6)은 소스 배선(16(m))과 전기적으로 접속되고, 제3 전극(7)은 소스 배선(16(m+1))과 전기적으로 접속되어 있다. 또한, 다이오드 소자(10A)의 제1 전극(3a)은 투명 전극(11)에 의해 제2 전극(6)과 전기적으로 접속되어 있다. 다이오드 소자(10B)의 제1 전극(3b)은 투명 전극(11)에 의해 제3 전극(7)과 전기적으로 접속되어 있다.
또한, 산화물 반도체층(5)을 덮도록 제2 절연층(8)이 형성되어 있고, 제2 절연층(8) 상에 감광성의 유기 절연층(9)이 형성되어 있다. 또한, 산화물 반도체층(5) 상에 에치스토퍼층을 형성해도 좋다. 또한, 유기 절연층(9)은 형성하지 않아도 좋은 경우도 있다.
다이오드 소자(10)의 채널 길이 L은, 예를 들어 30㎛이고, 채널 폭 W는, 예를 들어 5㎛이며, 오프셋 영역(19)의 채널 방향과 평행한 방향의 폭(오프셋 영역 폭) W'는, 예를 들어 3㎛이다. 또한, 채널 길이 L은, 예를 들어 10㎛ 이상 50㎛ 이하가 바람직하고, 채널 폭 W는, 예를 들어 2㎛ 이상 10㎛ 이하가 바람직하며, 오프셋 영역 폭 W'는, 1.5㎛ 이상 5㎛ 이하가 바람직하다. 이러한 채널 길이 L, 채널 폭 W 및 오프셋 영역 폭 W'로 하면, 다이오드 소자(10)가 상술한 바와 같은 특성을 갖는 쇼트링용 다이오드 소자로서 기능한다.
제1 전극(3), 제2 전극(6), 제3 전극(7), 게이트 배선(14) 및 소스 배선(16)은, 예를 들어 하층을 Ti(티타늄)층, 상층을 Cu(구리)층으로 하는 적층 구조를 갖는다. 하층의 두께는, 예를 들어 30㎚ 내지 150㎚이다. 상층의 두께는, 예를 들어 200㎚ 내지 500㎚이다. 또한, 예를 들어 상층은 Cu층 대신 Al(알루미늄)층이어도 좋고, 또한 제1 전극(3), 제2 전극(6), 제3 전극(7) 및 소스 배선(16)은, 예를 들어 Ti층만을 갖는 단층 구조를 가져도 좋다.
제1 절연층(4) 및 제2 절연층(8)은, 예를 들어 SiNx(질화 실리콘)를 함유하는 단층 구조를 갖는다. 제1 절연층(4) 및 제2 절연층(8)의 두께는 각각 예를 들어 100㎚ 내지 500㎚이다.
산화물 반도체층(5)은, 예를 들어 In(인듐), Ga(갈륨) 및 Zn(아연) 중 적어도 어느 하나의 원소를 포함하는 산화물 반도체층이다. 본 실시 형태에 있어서, 산화물 반도체층(5)은 In, Ga 및 Zn을 함유하는 아몰퍼스 산화물 반도체층(a-IGZO층)이다. 산화물 반도체층(5)의 두께는, 예를 들어 20㎚ 내지 200㎚이다.
유기 절연층(9)의 두께는, 예를 들어 3㎛이다.
투명 전극(11)은, 예를 들어 ITO(Indium Tin Oxide)로 형성되어 있다. 투명 전극(11)의 두께는, 예를 들어 50㎚ 내지 200㎚이다.
이어서, 도 3을 참조하면서, 다이오드 소자(10)의 전기 특성에 대해서 설명한다. 도 3은 이하에 설명하는 소자의 전압(V)-전류(I) 특성을 나타내는 그래프이다. 도 3 중의 곡선 C1은 반도체 장치(100)가 갖는 화소용 산화물 반도체 TFT의 게이트 전압(V)-전류(I) 특성을 나타내는 곡선이다. 곡선 C2는 다이오드 소자(10)의 전압(V)-전류(I) 특성을 나타내는 곡선이다. 곡선 C3는 일반적으로 사용되고 있는 아몰퍼스 실리콘(a-Si)층을 반도체층으로서 갖는 쇼트링용 다이오드 소자(a-Si 다이오드 소자)의 전압(V)-전류(I) 특성을 나타내는 곡선이다.
도 3으로부터 알 수 있는 바와 같이, 화소용 TFT는 인가 전압의 절대값이 커지면 산화물 반도체층의 저항값이 작아지므로, 전류값의 절대값이 커져버린다. 즉, 산화물 반도체층은 이동도가 높은 점에서, 높은 전압을 인가한 경우, 반도체층의 저항값을 몇 MΩ 내지 몇백 MΩ으로 조정하는 것이 어렵다. 따라서, 화소용 TFT와 같은 구성을 갖는 다이오드 소자는, 쇼트링용 다이오드 소자로서 기능하기 어렵다. 한편, 다이오드 소자(10)의 전기 특성과 a-Si 다이오드 소자의 전기 특성을 비교하면, 곡선 C2와 곡선 C3는 대략 일치하고 있고, 다이오드 소자(10)가 쇼트링용 다이오드 소자로서 기능할 수 있는 것을 알 수 있다. 이것은, 다이오드 소자(10)가 오프셋 영역(19)을 갖고 있으며, 다이오드 소자(10)의 산화물 반도체층(5)의 전기적 저항이 높아졌기 때문이다.
이어서, 본 발명에 의한 실시 형태에 있어서의 반도체 장치(100)의 제조 방법을 도 4 및 도 5를 참조하면서 설명한다. 도 4는 다이오드 소자(10)의 제조 방법을 설명하는 도면이고, 도 5는 화소용 TFT의 제조 방법을 설명하는 도면이다. 또한, 여기서 설명하는 다이오드 소자(10) 및 화소용 TFT는 일련의 프로세스로 형성된다. 또한, 반도체 장치(100)의 제조 방법은 이하에 설명하는 방법에 한정되지 않는다. 예를 들어, 국제 공개 제2012/011258호에 개시되어 있는 반도체 장치의 제조 방법을 사용하여, 다이오드 소자(10)를 형성할 수도 있다. 참고로, 국제 공개 제2012/011258호의 개시 내용의 전부를 본 명세서에 원용한다.
먼저, 다이오드 소자(10)의 제조 방법에 대해서 설명한다.
도 4의 (a)에 도시한 바와 같이, 절연 기판(예를 들어 유리 기판)(1) 상에 공지된 방법으로 하층을 Ti층, 상층을 Cu층으로 하는 적층 구조를 갖는 제1 전극(3)을 형성한다. 제1 전극(3)은, 후술하는 화소용 TFT의 게이트 전극(53)과 같은 도전막으로 형성된다. 제1 전극(3)의 하층의 두께는, 예를 들어 30㎚ 내지 150㎚이다. 제1 전극(3)의 상층의 두께는, 예를 들어 200㎚ 내지 500㎚이다. 상층은 Cu층 대신, 예를 들어 Al층이어도 좋고, 또한 제1 전극(3)은, 예를 들어 Ti층만으로 형성된 단층 구조를 가져도 좋다.
이어서, 도 4의 (b)에 도시한 바와 같이, 제1 전극(3) 상에 공지된 방법으로, 예를 들어 SiNx를 함유하는 제1 절연층(4)을 형성한다. 제1 절연층(4)의 두께는, 예를 들어 100㎚ 내지 500㎚이다.
이어서, 제1 절연층(4) 상에 산화물 반도체막을 공지된 방법으로 형성한다. 산화물 반도체막은, 예를 들어 a-IGZO막으로 형성되어 있다. 산화물 반도체막은 화소용 TFT의 반도체층을 형성하는 반도체막으로 형성되어 있다. 산화물 반도체막의 두께는, 예를 들어 50㎚ 내지 300㎚이다.
이어서, 산화물 반도체막을 공지된 방법으로 패터닝하고, 산화물 반도체층(5)을 형성한다.
이어서, 산화물 반도체층(5) 상에 하층을 Ti층, 상층을 Cu층으로 하는 적층 구조를 갖는 도전막을 공지된 방법으로 형성한다. 도전막은, 후술하는 화소용 TFT의 소스 전극(56)과 같은 도전막으로 형성된다. 예를 들어 상층은 Cu층 대신 예를 들어 Al층이어도 좋고, 또한 도전막은, 예를 들어 Ti층만으로 형성된 단층 구조를 가져도 좋다. 하층의 두께는, 예를 들어 30㎚ 내지 150㎚이다. 상층의 두께는, 예를 들어 200㎚ 내지 500㎚이다.
이어서, 도 4의 (c)에 도시한 바와 같이, 도전막을 공지된 방법으로 패터닝하고, 제2 전극(6) 및 제3 전극(7)을 형성한다. 이때, 오프셋 영역(19)도 형성된다. 절연 기판(1)의 법선 방향으로부터 보았을 때, 오프셋 영역(19)은, 제1 전극(3), 제2 전극(6) 및 제3 전극(7) 중 어느 것과도 겹치지 않도록 형성된다.
이어서, 도 4의 (d)에 도시한 바와 같이, 제2 및 제3 전극(6 및 7) 상에 제2 절연층(8)을 공지된 방법으로 형성한다. 제2 절연층(8)은, 예를 들어 SiNx(질화 실리콘)으로 형성된다. 예를 들어 제2 절연층(8)의 두께는, 예를 들어 100㎚ 내지 500㎚이다.
이어서, 제2 절연층(8) 상에 공지된 방법으로 감광성의 유기 절연층(9)을 형성한다. 유기 절연층(9)은, 예를 들어 감광성의 아크릴 수지로 형성된다. 유기 절연층(9)의 두께는, 예를 들어 3㎛이다.
이어서, 도 4의 (e)에 도시한 바와 같이, 유기 절연층(9) 상에 공지된 방법으로 투명 전극(11)을 형성한다. 투명 전극(11)은, 예를 들어 ITO로 형성된다. 투명 전극(11)의 두께는, 예를 들어 50㎚ 내지 200㎚이다. 투명 전극(11)을 형성함으로써, 도 2의 (a)에 도시한 바와 같이, 제1 전극(3)과 제2 전극(6) 또는 제3 전극(7)이, 제2 절연층(8) 및 유기 절연층(9)에 형성된 콘택트 홀 내에서 전기적으로 접속된다.
이어서, 도 5의 (a) 내지 도 5의 (e)를 참조하여, 화소용 TFT의 제조 방법을 설명한다.
도 5의 (a)에 도시한 바와 같이, 절연 기판(예를 들어 유리 기판)(1) 상에 공지된 방법으로, 하층을 Ti층, 상층을 Cu층으로 하는 적층 구조를 갖는 게이트 전극(53)을 형성한다. 게이트 전극(53)의 크기는 제1 전극(3)보다도 크다.
이어서, 도 5의 (b)에 도시한 바와 같이, 게이트 전극(53) 상에 공지된 방법으로, 예를 들어 SiNx를 함유하는 제1 절연층(4)을 형성한다. 제1 절연층(4)의 두께는, 예를 들어 100㎚ 내지 500㎚이다.
이어서, 제1 절연층(4) 상에 산화물 반도체막을 공지된 방법으로 형성한다. 산화물 반도체막은, 예를 들어 a-IGZO막으로 형성되어 있다. 산화물 반도체막의 두께는, 예를 들어 50㎚ 내지 300㎚이다.
이어서, 산화물 반도체막을 공지된 방법으로 패터닝하여, 산화물 반도체층(55)을 형성한다.
이어서, 산화물 반도체층(55) 상에 하층을 Ti층, 상층을 Cu층으로 하는 적층 구조를 갖는 도전막을 공지된 방법으로 형성한다. 상층은 Cu층 대신, 예를 들어 Al층이어도 좋고, 또한 도전막은 예를 들어 Ti층만으로 형성된 단층 구조를 가져도 좋다. 하층의 두께는, 예를 들어 30㎚ 내지 150㎚이다. 상층의 두께는, 예를 들어 200㎚ 내지 500㎚이다.
이어서, 도 5의 (c)에 도시한 바와 같이, 도전막을 공지된 방법으로 패터닝하고, 소스 전극(56) 및 드레인 전극(57)을 형성한다. 이때, 게이트 전극(53)은, 제1 전극(3)보다도 크게 형성되어 있으므로, 상술한 오프셋 영역(19)은 형성되지 않는다.
이어서, 도 5의 (d)에 도시한 바와 같이, 소스 전극(56) 및 드레인 전극(57) 상에 제2 절연층(8)을 공지된 방법으로 형성한다. 제2 절연층(8)은, 예를 들어 SiNx(질화 실리콘)로 형성된다. 예를 들어 제2 절연층(8)의 두께는, 예를 들어 100㎚ 내지 500㎚이다.
이어서, 제2 절연층(8) 상에 공지된 방법으로 감광성의 유기 절연층(9)을 형성한다. 유기 절연층(9)은, 예를 들어 감광성의 아크릴 수지로 형성된다. 유기 절연층(9)의 두께는, 예를 들어 3㎛이다.
이어서, 도 5의 (e)에 도시한 바와 같이, 유기 절연층(9) 상에 공지된 방법으로 화소 전극(61)을 형성한다. 화소 전극(61)은 투명 전극으로 형성되고, 예를 들어 ITO로 형성된다. 화소 전극(61)의 두께는, 예를 들어 50㎚ 내지 200㎚이다.
이와 같이, 다이오드 소자(10)와 화소용 TFT는 적어도 일부의 공정을 공통의 공정으로 하는 제조 프로세스에 의해 제조할 수 있다. 따라서, 반도체 장치(100)를 효율적으로 제조할 수 있다.
본 발명에 의한 실시 형태의 반도체 장치 및 그 제조 방법은, 상기의 예에 한정되지 않고, 정전 방지가 요망되는 경우도 포함한다.
이상, 본 발명에 의해, 산화물 반도체 TFT를 구비하는 반도체 장치에 있어서, 정전기에 의한 대미지를 방지할 수 있는 반도체 장치의 제조 방법 및 그러한 제조 방법에 의해 제조되는 반도체 장치가 제공된다.
본 발명은 액티브 매트릭스 기판 등의 회로 기판, 액정 표시 장치, 유기 일렉트로루미네센스(EL) 표시 장치 및 무기 일렉트로루미네센스 표시 장치 등의 표시 장치, 이미지 센서 장치 등의 촬상 장치, 화상 입력 장치나 지문 판독 장치 등의 박막 트랜지스터를 구비한 반도체 장치에 널리 적용할 수 있다.
1: 절연 기판
3, 3a, 3b: 제1 전극
4, 8, 9: 절연층
5, 5a, 5b: 산화물 반도체층
6: 제2 전극
7: 제3 전극
10, 10A, 10B: 다이오드 소자
11: 투명 전극
19: 오프셋 영역
100: 반도체 장치

Claims (8)

  1. 절연 기판과,
    상기 절연 기판 상에 형성된 복수의 배선과,
    복수의 박막 트랜지스터와,
    상기 복수의 배선 중 2개의 배선을 서로 전기적으로 접속하는 복수의 다이오드 소자를 갖는 반도체 장치로서,
    상기 복수의 다이오드 소자는 각각
    상기 박막 트랜지스터의 게이트 전극과 동일한 도전막으로 형성된 제1 전극과,
    상기 제1 전극 상에 형성된 산화물 반도체층과,
    상기 박막 트랜지스터의 소스 전극과 동일한 도전막으로 형성되고, 상기 산화물 반도체층과 접촉하는 제2 전극 및 제3 전극을 갖고,
    상기 산화물 반도체층은 상기 제1 전극과 상기 제2 전극 사이 및, 상기 제1 전극과 상기 제3 전극 사이에 각각 오프셋 영역을 갖고, 상기 오프셋 영역은 상기 절연 기판의 법선 방향으로부터 보았을 때, 상기 제1 전극과 겹치지 않는, 반도체 장치.
  2. 제1항에 있어서, 상기 오프셋 영역은 상기 절연 기판의 법선 방향으로부터 보았을 때, 상기 제1, 제2 및 제3 전극 중 어느 것과도 겹치지 않는, 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 오프셋 영역의 채널 방향과 평행한 방향의 폭은 3㎛ 이상 5㎛ 이하인, 반도체 장치.
  4. 제1항 또는 제2항에 있어서, 상기 복수의 다이오드 소자는 서로 역방향으로 병렬로 전기적으로 접속되어 있는, 반도체 장치.
  5. 제1항 또는 제2항에 있어서, 상기 산화물 반도체층은 In, Ga 및 Zn 중 적어도 하나를 포함하는, 반도체 장치.
  6. 제1항 또는 제2항에 있어서,
    상기 복수의 배선은 복수의 소스 배선 및 복수의 게이트 배선을 포함하고,
    상기 복수의 다이오드 소자는 2개의 소스 배선을 서로 전기적으로 접속하는 다이오드 소자 및 2개의 게이트 배선을 서로 전기적으로 접속하는 다이오드 소자 중 적어도 하나를 포함하는, 반도체 장치.
  7. 제1항 또는 제2항에 있어서,
    상기 복수의 배선은 복수의 보조 용량 배선, 공통 전극 배선 또는 복수의 검사 신호 배선 중 어느 하나를 더 포함하고,
    상기 복수의 다이오드 소자는 2개의 소스 배선을 서로 전기적으로 접속하는 다이오드 소자, 2개의 게이트 배선을 서로 전기적으로 접속하는 다이오드 소자, 게이트 배선과 보조 용량 배선을 서로 전기적으로 접속하는 다이오드 소자, 소스 배선과 보조 용량 배선을 서로 전기적으로 접속하는 다이오드 소자, 보조 용량 배선과 공통 전극 배선을 서로 전기적으로 접속하는 다이오드 소자, 게이트 배선과 공통 전극 배선을 서로 전기적으로 접속하는 다이오드 소자, 소스 배선과 공통 전극 배선을 서로 전기적으로 접속하는 다이오드 소자 또는 2개의 검사 신호 배선을 서로 전기적으로 접속하는 다이오드 소자를 포함하는, 반도체 장치.
  8. 제1항 또는 제2항에 기재된 반도체 장치를 갖는, 표시 장치.
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